JP2001216279A - リアルタイム・システム用時分割多重メモリーを用いた、複数のプロセッサーのインターフェース及び、同期化及びアービトレーション方法 - Google Patents

リアルタイム・システム用時分割多重メモリーを用いた、複数のプロセッサーのインターフェース及び、同期化及びアービトレーション方法

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JP2001216279A
JP2001216279A JP2000378407A JP2000378407A JP2001216279A JP 2001216279 A JP2001216279 A JP 2001216279A JP 2000378407 A JP2000378407 A JP 2000378407A JP 2000378407 A JP2000378407 A JP 2000378407A JP 2001216279 A JP2001216279 A JP 2001216279A
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memory
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JP2000378407A
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Terry Robert Altmayer
ロバート アルトメイヤー テリー
James Alfred Wargnier
アルフレッド ワーグニア ジェイムズ
Christopher John Hagan
ジョン ハガン クリストファー
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Visteon Global Technologies Inc
Original Assignee
Visteon Global Technologies Inc
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
    • G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
    • G06F13/372—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot
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    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/16—Handling requests for interconnection or transfer for access to memory bus
    • G06F13/1605—Handling requests for interconnection or transfer for access to memory bus based on arbitration

Abstract

(57)【要約】 【課題】 複数のプロセッサーが共用メモリーにアクセ
スするのを許容し、各プロセッサーが共用メモリーにア
クセスするための一定期間が循環式に割当てられる。 【解決手段】 複数のプロセッサー12が共用メモリー14
へアクセスするのを可能とするアービトレーション及び
同期化方法及びシステムがアービトレーター16を含む。
アービトレーター16は、プロセッサーのそれぞれが所定
期間循環式にメモリーへアクセスするのを許可するする
ために、プロセッサーと共に動作可能である。動作中
に、時間フレームの期間が、プロセッサーのそれぞれに
関連付けられる。そして、時間フレームの期間がカウン
トされる。アービトレーターは、カウントされた期間が
プロセッサーに関連付けられた期間になった時に、プロ
セッサーに関連付けられた期間、そのプロセッサーに共
用メモリーへの排他的アクセスを許可する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データ処理用コン
ピューターシステムに関し、より具体的には、複数のプ
ロセッサーが共用メモリーにアクセスするのを可能と
し、そこにおいて、各プロセッサーが共用メモリーにア
クセスするための所定期間を循環式に割当てられる、ア
ービトレーション（arbitration）方法及びシステムに
関する。
【０００２】
【従来の技術】複数のプロセッサーの間で処理が分割さ
れる場合には、プロセッサー間の通信がメモリーとの間
でデータをやり取りするのを可能とするために、機構を
適切なものにしなければならない。最大限順応性のある
インターフェース（完全接続ネットワーク）と面積効率
に優れたインターフェース（共用メモリー・バス）との
間のアーキテクチャー、つまり中間的な解決策を開発す
る際には、本来的に交換条件が存在する。
【０００３】共通アドレス空間（共用メモリー）を持つ
プロセッサーは、複数のプロセッサーが共用可能な単一
のアドレス空間を提供する。通信は、このメモリーを介
して共用変数を書込み及び読み出しすることにより、通
信が実行され、その場合に、いかなるプロセッサーもい
かなる変数つまりメモリー位置にもアクセス出来る
【０００４】共用メモリーのアクセスはまた、プロセッ
サーの一つが、別のプロセッサーがデータへの取組みを
終了する前に、データへの取組みを開始することが出来
ず、複数のプロセッサーが同時にメモリーにアクセスを
試みることがない様に、同期化されなければならない。
バス・アービトレーター（bus arbitrator）は、同期化
を実行する。バス・アービトレーターは、何れのプロセ
ッサーがバスに対するアクセスを持ち得るのかを規定す
る制御器である。複数のプロセッサーが同時にバスにア
クセスしようとする時、一方のプロセッサーはバスに対
するアクセスが許可されるが、他方のプロセッサーはバ
スが解放されるのを待たなければならない。異なるプロ
セッサーに優先順位を割当てながら、優先順位の低いプ
ロセッサーがバスへのアクセスから締め出されたり不合
理な遅れを持たされることのないことを保証しようとす
ることは、非常に複雑なバス・アービトレーション方式
につながる可能性がある。
【０００５】プロセッサーはまた、処理ノード間に専用
リンクが存在する通信に対して、メッセージ送信を用い
る場合がある。極端な場合には、完全接続ネットワーク
は、バスによる取組みの低い性能及び低コストと対照的
にはるかに高い性能及び高いコストで、各処理ノード間
の専用通信リンクを提供する。専用リンクであるがため
に、他方のプロセッサーがアクセスを許可されている間
に一方のプロセッサーが待機すべきであるかを選択する
ためのアービトレーターの必要性がない。
【０００６】中程度の性能とコストでノードのサブセッ
トを互いに結合する他のネットワーク・トポロジーが存
在する。不完全接続ネットワークが用いられる場合に
は、プロセッサー間で送られるメッセージが、意図した
行先に到着するために、一つ以上の中間ノードを通って
行かなければならないこととなり得る。これは、中間ノ
ードにおけるデータは通過させられるべきであるか、又
はそのプロセッサーのデータが送られるべきであるかを
判断することが必要とされるので、通信を完了するため
の遅れの量の変動、及びアービトレーションの必要性、
につながる。
【０００７】一定量の処理又は処理タスクが特定の期間
又は特定数のクロック・サイクル内で完了されなければ
ならない、リアルタイム処理については、複雑さが存在
する。そのプログラムは、コードの中で最長のパスが常
に要求期間内に完了されることになることを、保証しな
ければならない。一般的な共用メモリー／バスによる取
組み又は不完全接続ネットワークは、これを保証するこ
とを困難にする。というのは、アービトレーションが起
こり、それがプロセッサーにバスへアクセスするのに未
知の期間待たせるからである。プロセッサーは待機しな
がら、処理を中断して、待ち状態を実行するのを強いら
れるのが一般的で、それが、処理タスクを完了するのに
最悪の場合でどの程度の時間がかかるかについての不確
実性につながる。
【０００８】
【発明が解決しようとする課題】必要とされるのは、複
雑なアービトレーター又は待ち状態の割込みの必要性を
無くした、複数のプロセッサーに対する低コストの共用
メモリーとバスによる取組みである。
【０００９】本発明の目的は、複数のプロセッサーが共
用メモリーにアクセスするのを許容し、各プロセッサー
が共用メモリーにアクセスするための一定期間が循環式
に割当てられる、アービトレーション方法及びシステム
を提供することである。
【００１０】
【課題を解決するための手段】従って、本発明は、メモ
リー、複数のプロセッサー及びアービトレーターを持つ
データ処理システムを提供する。上記プロセッサーのそ
れぞれは、上記メモリーにアクセスするために、該メモ
リーと一緒に動作可能である。上記アービトレーター
は、上記プロセッサーのそれぞれが上記メモリーに対し
て所定期間循環式に排他的にアクセスするのを許可する
ために、上記プロセッサーと共に動作可能である。
【００１１】更に本発明によれば、複数のプロセッサー
が共用メモリーへアクセスするのを可能とする方法が提
供される。その方法は、上記プロセッサーのそれぞれに
時間フレームの期間を関連付ける工程、を含む。そし
て、上記時間フレームの期間がカウントされる。プロセ
ッサーはそして、カウントされた期間が該プロセッサー
に関連付けられた上記期間である時に、該プロセッサー
に付随する上記期間、上記共用メモリーへの排他的アク
セスを持つのが許可される。
【００１２】本発明は以下に、添付の図面を参照し、更
に詳細に、例を用いて、説明されることになる。
【００１３】
【発明の実施の形態】ここで図１を参照すると、本発明
による、データ処理アービトレーション及び同期システ
ム10が示されている。システム10は、n個のプロセッサ
ーつまりノード12a, 12bそして12n、ランダム・アクセ
ス・メモリー（RAM）14の様なメモリー、アービトレー
ター16及びマルチプレクサー18を含む。各プロセッサー
12はメモリー14にアクセスし、メモリーに制御信号を与
える。マルチプレクサー18は、プロセッサー12にメモリ
ー14へアクセスさせるために、プロセッサー12とメモリ
ー14との間の通信経路を有効にする。
【００１４】制御信号は、メモリー14内のどのメモリー
位置にアクセスすべきかを特定し（アドレス・バス2
2）、アクセスが書込み又は読み出しであるかを特定し
（書込み許可バス26）、そしてアクセスが書込みである
場合に、メモリーへ書込まれるべきデータを特定する
（データ入力バス24）。アービトレーター16は、メモリ
ー14に送るべき制御信号と無視すべき制御信号を選択す
る動作をマルチプレクサー18と共にすることが可能であ
る。そして対応する動作は、メモリー14上で実行され
る。読み出し動作の際に、メモリー14は、プロセッサー
12（データ出力）と共用のバス20へ、読み出されるべき
データを伝達する。そして、読み出し処理を始めたプロ
セッサー12は、バス20より伝達されたデータを記録す
る。
【００１５】複数のプロセッサー12が同時にメモリー14
にアクセスを試みるという状況を回避するために、アー
ビトレーター16は、単純であるが強力なアービトレーシ
ョン及び同期化方式を用いる。アービトレーター16は、
プロセッサー12及びマルチプレクサー18と共に、メモリ
ー14にアクセスすべきプロセッサーのそれぞれに、所定
の期間を割当てる。各プロセッサー12に割当てられた所
定のアクセス期間は、プロセッサーが処理ループ中にメ
モリー14との通信の全てを完了するのを可能とするのに
充分な期間を持つ。所定のアクセス期間は、各プロセッ
サー12について変更可能であり、異なる程度又は期間の
通信を要するプログラムを走らせる前に、再設定され得
る。
【００１６】以下に図２を参照すると、本発明によるア
ービトレーション及び同期化回路30が示されている。ベ
ース・ループ時間カウンター32はマスター時間フレーム
を持ち、それに対して全てのプロセッサー12が同期化さ
れる。ベース・ループ時間カウンター32は、リアルタイ
ムの処理ループを実行するために、メモリー14に各プロ
セッサー12がアクセスするのに割当てられたクロック・
サイクルをカウントする。ベース・ループ・カウンター
32は、全てのプロセッサーのリアルタイム処理ループに
ついて割当てられた期間に到達した後で、ゼロにリセッ
トする。それで、ベース・ループ・カウンター32は、全
てのプロセッサーについて、対応する数より1少ないク
ロック数（N-1）までアップカウントし、次の処理ルー
プの開始を示すために再びゼロにリセットする。
【００１７】プロセッサー12a, 12bそして12nは、付随
したレジスター34a, 34bそして34nを持つ。各レジスタ
ーは、外部インターフェースから初期化可能である。あ
るプロセッサー12によるメモリー14上での処理を遅らせ
るクロック・サイクル数が、付随したレジスター34に記
憶される。あるプロセッサー12についての処理ループの
開始を遅らせるクロック・サイクル数、つまりオフセッ
ト値は、ベース・ループ・カウンター32がゼロにセット
されるのに対応して参照される。ベース・ループ・カウ
ンター32によりカウントされるクロック数は、各プロセ
ッサー12についてのオフセット値と比較される。フラグ
36a, 36bそして36n（それぞれが各プロセッサー12a, 12
bそして12nについてのものである）は、ベース・ループ
・カウンター32によりカウントされるクロック数がプロ
セッサーのオフセット値と一致する時に、生成される。
フラグ36は、特定のプロセッサー12について処理を開始
するのに用いられる。フラグ36は、各プロセッサー12に
ついての処理ループの開始を特定する。
【００１８】この様にしてプロセッサー12は、対応する
レジスター34にロードされたオフセット値に特定された
通りに、ベース・ループ・カウンター32に対して、プロ
セッサーによる処理の開始時点をずらせることになる。
プロセッサー12のそれぞれは、対応する特定番号（ID）
を持つ。フラグ36が立てられる毎に、アービトレーター
16は対応するプロセッサー12のIDを記憶する。アービト
レーター16はそして、対応するプロセッサー12のIDを、
マルチプレクサー18のメモリー制御選択ラインへの入力
として、用いる。マルチプレクサー18はそして、選択さ
れたプロセッサー12とメモリー14との間の通信経路を有
効として、選択されたプロセッサーに、メモリーの制御
ラインへの排他的アクセスを与える。マルチプレクサー
18は、次のフラグ36が立てられるまで、選択されたプロ
セッサー12とメモリー14との間の通信経路を維持する。
新たなフラグが立てられると、アービトレーター16は、
マルチプレクサー18を制御して、新たに立てられたフラ
グ36に対応するプロセッサーへ制御を移行させる。
【００１９】対応する処理ループの開始時点においてプ
ロセッサー12にメモリー14の排他的制御又はアクセスを
与えることにより、プロセッサーの処理タスクによりブ
ランチングが要求される前に、全ての外部通信が起こり
得る。ブランチング前に通信を実行することにより、最
後のインターフェース・アクセスまでのクロック・サイ
クル数がプロセッサー12によるメモリー14との通信に割
当てられたクロック・サイクル数未満であることを保証
することは、簡単な事である。あるプロセッサー12によ
るメモリー14へのアクセスに要するクロック・サイクル
数を設定することは、そのプロセッサーに付随のレジス
ター34に記憶されたオフセットと、他のプロセッサー全
てに付随するレジスターに記憶されたオフセット値の中
で次に高い値との差を比較することにより、保証され
る。
【００２０】各プロセッサー12がメモリー14にアクセス
することが出来る時期は、良好に規定され、そしていか
なる同時アクセスのアービトレーションも要するはずが
ないので、各プロセッサーは、待ち状態を用いることな
しに、メモリーへのアクセスを完了するための特定の期
間が保証される。待ち状態は、処理に利用出来る期間を
短縮すると共に、あるプログラムについての最大処理時
間を計算するのを困難にする。
【００２１】以下に図３を参照すると、本発明の別の実
施形態によるスケジューリング又は初期化エラーを検出
するエラー検出回路40が示されている。スケジューリン
グ又は初期化エラーを検出するために、プロセッサー12
のそれぞれからの追加制御ビットが加えられる。その制
御ビットは、それぞれのプロセッサー12がメモリー14に
アクセスしている時期を特定するもの（メモリー選択信
号）である。あるプロセッサーによるメモリー14へのア
クセスがなされている一方で、アービトレーター16がメ
モリーに対する排他的アクセスを別のプロセッサーに与
えている場合に、エラー検出回路40が、エラーと検出す
る。エラーを検出するのに応じてエラー検出回路40は、
エラーが起こったか否か又は、いずかのプロセッサー12
がそれの割当てられた期間以外にメモリー14へのアクセ
スを試みたかのいずれかを示すエラー・コードを記憶す
る。
【００２２】この様な機能を実行するために、エラー検
出回路40は、メモリー選択信号46a, 46bそして46nを調
べて、何れのプロセッサー12がエラー状態を起こしてい
るかを検出するために、デコーター42及び組合せ論理44
を含む。エラー検出回路40は更に、対応するエラー・コ
ードを記憶するエラー・コード・レジスター48を含む。
外部インターフェースが、エラー・コード・レジスター
48を監視する。
【００２３】以下に図４を参照すると、本発明の別の代
替実施形態による、前後のプロセッサー12それぞれから
のデータが時間的に合っていることを保証するフレーム
・バッファー付アドレス・ジェネレーター回路50が示さ
れている。プロセッサー12が規定の時間シーケンスでメ
モリー14にアクセスするので、メモリー14内のあるデー
タが、あるプロセッサーより前に自身の処理ループを開
始したプロセッサーにより更新されることになったり、
また、メモリー内の他のデータが、あるプロセッサーの
後のプロセッサーがそれの処理ループを開始するまで、
更新されないことになったり、という可能性がある。あ
るプロセッサーの前後のプロセッサー12のそれぞれから
のデータが時間的に合わせられることが望ましい場合に
は、データに対してある程度の調整がなされることが必
要である。
【００２４】その調整とは、データをフレーム・バッフ
ァーに保留することである。ある処理ループ又はフレー
ム内において、前の処理ループから書込まれたデータを
保持する共用メモリー位置の一つのバンクへ、全く新し
いデータが書込まれる。フラグ36は、何れのバンクがア
クセスされるべきであるかを示し、そして、所定の時間
基準を与えるために、ベース・ループ・カウンター32に
基いたものである。データをフレーム・バッファーに保
留することは、一貫したインターフェースを提供し、プ
ログラマーがコードを書く際に通信順序を考慮する必要
性を無くす。表１は、その概念を表したものである。
【００２５】
【表１】
【００２６】データをフレーム・バッファーに保留する
ことは、データが処理ループ毎に更新される場合に、最
も有用である。処理ループ毎にデータが書込まれない場
合には、続くデータ読み出しが、最後に書込まれた値よ
り前に書込まれたデータへアクセスすることが出来る。
【００２７】あるプロセッサーの前後のプロセッサー12
のそれぞれからのデータが時間的に合っていることを保
証するためのフレーム・バッファー処理を実行するため
に、フレーム・バッファー付アドレス・ジェネレーター
回路50がベース・ループ・カウンター52を含む。ベース
・ループ・カウンター52は、追加最上位ビット（Xtra M
SB）54を持つ点で、ベース・ループ・カウンター32とは
異なる。Xtra MSB 54は、ループ・フラグ34の生成に
は、用いられない。Xtra MSB 54は、処理ループ毎に切
換わり、現在書込み又は読み出しすべきメモリーのバン
クを表示する。XtraMSB 54は、メモリー14へのアクセス
が許可されたものである選択されたプロセッサー12の書
込み許可ビット56により特定される、アクセスが読み出
し又は書込みであるかに応じて、反転される。ビット・
マージ58は、Xtra MSB 54を付随したアドレス60と一緒
にまとめて、それがメモリー14へアクセスするのに用い
られる。この様にして、メモリー14のバンクは、アドレ
ス空間の上及び下半分に組込まれる（各バンクは、入力
アドレス空間の大きさである）。読み出しと書込みは、
Xtra MSB 54が反転するので、メモリー14の反対側のバ
ンクにアクセスし、アドレスの各形式について用いられ
るバンクは各処理ループ中に交換される。結果として、
処理ループ中に一つのバンクに書込まれるデータは、次
の処理ループで読み出されることになる。処理ループ中
に一方のバンクに読み込まれ、もはや必要とされないデ
ータは、次の処理ループで上書きされることになる。
【００２８】要約すると、データ処理アービトレーショ
ン・システム10は、複数のプロセッサーが共用メモリー
へアクセスするための、複雑なアービトレーター又は待
ち状態の割込みの必要性を回避した、低コストの共用メ
モリー及びバスによる取組みである。アービトレーター
16は、各プロセッサー12がメモリー14へアクセス出来る
時期をスケジューリングし、プロセッサーのそれぞれの
プログラムが、その期間にのみメモリーにアクセスする
のを、保証する。プロセッサー12内でブランチがサポー
トされているならばプログラム内での絶対時刻を追跡す
ることが困難であるので、アクセスはブランチが行われ
る前の処理ループの開始に限定される。ブランチが行わ
れる前に処理ループに必要とされる処理時間は容易に規
定される。共用メモリー14の帯域幅を完全に利用し、同
時アクセスを回避するために、各プロセッサー12の処理
ループの開始が、時間的にずらされる。
【００２９】本発明は、複数のプロセッサーの通信用に
最少のハードウェア資源を必要とするのみであり、そし
て、リアルタイム処理への待ち状態の割込みによる影響
及び不確実性を回避する単純で効率的な同期化方法を提
供する。必要とするハードウェアが限られるということ
は、従来技術に比較してシステムのコストが削減される
ということを意味する。この同期化方法は、プロセッサ
ー間の通信のための一定の待ち時間を保証する。これ
は、最大の処理時間が判定され、そしてリアルタイム環
境により決まる所定の許容時間に対して比較されること
が出来る、ということを意味する。スケジューリング・
エラーに起因するエラー状態を効率的に監視するため
に、そしてフレーム・バッファー処理を実行して外部通
信用のプログラミング・タスクの複雑さを最小にするた
めに、追加の回路が加えられることもあり得る。
【００３０】本発明の実施形態が示され説明されたが、
これらの実施形態が本発明の可能性ある全ての形態を示
し説明することは、意図されていない。むしろ、明細書
で用いられた用語は、限定ではなく説明のためであり、
本発明の思想及び範囲から逸脱することなしに、種々の
変更がなされ得ることが、理解されるはずである。
【００３１】
【発明の効果】本発明によれば、複数のプロセッサーが
共用メモリーにアクセスするのを許容し、各プロセッサ
ーが共用メモリーにアクセスするための一定期間が循環
式に割当てられる。複雑なアービトレーターや待ち状態
の割込みの必要性を無くすことが出来る。
【図面の簡単な説明】
【図１】本発明によるデータ処理アービトレーション及
び同期化システムのブロック図である。
【図２】本発明によるアービトレーション及び同期化回
路の図である。
【図３】本発明の別の実施形態によるスケジューリング
又は初期化エラーを検出するエラー検出回路の図であ
る。
【図４】本発明の別の実施形態による、あるプロセッサ
ーの前後のプロセッサーのそれぞれからのデータが時間
的に合っていることを保証するフレーム・バッファー付
アドレス・ジェネレーター回路の図である。
【符号の説明】
12 プロセッサー 14 共用メモリー
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイムズ アルフレッド ワーグニア アメリカ合衆国 ミシガン州 48051，チ ェスターフィールド ウェスト リッジ ドライヴ 53067 (72)発明者 クリストファー ジョン ハガン アメリカ合衆国 コロラド州 80919，コ ロラド スプリングス ボニファス カウ ンティ 6560

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 複数のプロセッサーが共用メモリーへア
    クセスするのを有効にする方法であって、 上記プロセッサーのそれぞれに時間フレームの期間を関
    連付ける工程、 該時間フレームの期間をカウントする工程、及び該カウ
    ントされた期間があるプロセッサーに関連付けられた上
    記期間である時に、該プロセッサーに関連付けられた期
    間、該プロセッサーが、上記共用メモリーへの排他的ア
    クセスを持つのを許可する工程、 を有する、方法。
  2. 【請求項２】 上記プロセッサーに関連付けられた期間
    は異なる期間を持つ、請求項１に記載の方法。
JP2000378407A 1999-12-21 2000-12-13 リアルタイム・システム用時分割多重メモリーを用いた、複数のプロセッサーのインターフェース及び、同期化及びアービトレーション方法 Pending JP2001216279A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/468,144 US6473821B1 (en) 1999-12-21 1999-12-21 Multiple processor interface, synchronization, and arbitration scheme using time multiplexed shared memory for real time systems
US09/468144 1999-12-21

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US (1) US6473821B1 (ja)
EP (1) EP1132818B1 (ja)
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