JPH03131945A

JPH03131945A - スタッガード・アクセス・メモリ

Info

Publication number: JPH03131945A
Application number: JP2263272A
Authority: JP
Inventors: John M Kaczmarczyk; ジョン・エム・カッツマルチェック; Dale R Buchholz; デール・アール・ブッチョルツ; Jeffrey A Slawecki; ジェフリー・エー・スロウェッキー
Original assignee: Motorola Inc
Current assignee: Motorola Solutions Inc
Priority date: 1989-10-02
Filing date: 1990-10-02
Publication date: 1991-06-05
Also published as: EP0421696A3; US5625796A; EP0421696A2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、一般にデータ処理システムに関し、ざらに詳
しくは複数のプロセッサによる多重メモリのアドレス指
定管理に関する。

（従来技術および解決すべき課題）データ処理システムが複数の独立したプロセッサを使用
して個別化した動作を実行する事例が増えつつある。こ
の傾向（多重タスク処理）は、最新半導体メモリ・デバ
イスで処理可能なデータ量の増加および一度に１つ以上
のタスクを実行する要求に起因している。

多重タスク処理は既知であるが、その実用化に関して大
きな欠点がいくつかある。その問題の１つは、システム
メモリのようなリソースの割付に関している。

単一システムで多重プロセッサを使用する場合、各プロ
セッサがメモリにアクセスするタイミングと優先度につ
いて制御する必要がある。これに対応するため、多重プ
ロセッサを使用するある従来システムは最新オペレーテ
ィング・システムに基づきプロセッサ全体を独占し、大
型メイン・メモリの割付すべてを管理している。残念な
がら、このような高度なオペレーティング・システムは
小さいアプリケーションにはまったく実用的でない。

別の方法では、各プロセラ丈に個別の専用メモリを割り
当てることを提案している。これははるかに簡単な解決
方法でおるが、厳密に専用化されたメモリによりきわめ
て硬直的なデータ処理環境となＤ、そのコストはプロセ
ッサを追加するにつれて高くなる。

多重プロセッサを使用する際のもう１つの問題は、デー
タ処理システムの動作速度でおる。プロセッサがプロセ
ッサ同士で、あるいはインターフェース・デバイスもし
くはメモリ装置と非同期で動作する場合、この問題は顕
著となる。

従来のデータ処理環境においては、動作速度はもつとも
速度の遅いプロセッサに左右された（以下プロセッサの
ことをメモリ・アクセス・デバイスという）。適度に効
率的なスループットを達成するためには、高速および低
速メモリ・デバイスを内蔵したシステムでは、物理的に
これらのデバイスを個別のバス上に分離するか、あるい
はデバイス間でシステム・リソースを分割するか、ある
いはメモリ装置と同期動作するようシステムを溝築する
ことができた。

ある従来システムでは、大型コモン・メモリを各種個別
ページに分割（ｓｕｂｄｉｖｉｄｅｄ）Ｌ、ていた。各
メモリ・アクセス・デバイスには１つのページが割り当
てられた。各ページにおいて、１つのメモリ・アクセス
・デバイスが複数のメモリ・サブデイビジョンあるいは
メモリ・ブロックをアクセスできる。このように、各メ
モリ・アクセス・デバイスはメモリをアドレス指定し、
しかも個別かつ独白のメモリ環境に限定されることがで
きた。

この方法は上記の問題に対処したものであるが、にもか
かわらずきわめて大きなメモリ装置を使用する必要があ
った。従って、膨大なメモリを必要としないシステムに
とっては、この解決方法はほとんど非実用的といっても
良い。

他の従来システムは単一高速メモリ方法を採用し、ここ
で複数の非同期メモリ・インターフェース・デバイスが
コモン・メモリの１ブロツクをアクセスする（第１図参
照）。これら複数のデバイスはさまざまな速度で動作す
るが、−度に１つのデバイスしかメモリにアクセスでき
ない。従って、コモン・メモリ・ブロックはきわめて高
速なアクセス・タイム、すなわちもつとも高速なメモリ
・アクセス・デバイスの動作速度よりも高速なアクセス
・タイムを有していなければならない。現在、高速メモ
リは極めて高価である。低速処理に支配される環境で使
用すると、システム・スループットおよび効率的・経済
的管理は、メモリ能力を完全に利用できなくなるため最
小限に抑えられる。

従って、異なるアクセス・タイムを有する複数の小型で
安価なメモリを利用するデータ処理システムを提供する
ことは極めて有利である。この処理システムは、複数の
メモリ・アクセス・デバイスが複数のメモリ装置にアク
セスできるように制御され、複雑なオペレーティング・
システムの必要がなく、また専用の高速あるいは大型メ
モリに伴う硬直性もない。

（作用）各種アクセス・タイムを有する複数のメモリ装置、異な
る速度で動作する複数のメモリ・アクセス・デバイスお
よびメモリ装置とメモリ・アクセス・デバイスとの間で
接続され、時分割に基づきメモリをアクセスでき、しか
もリアルタイムでアクセス・デバイスと通信を行うメモ
リ・インターフェース・デバイスを利用するデータ処理
システムにおいて、複数のメモリ・アクセス・デバイス
による多重メモリの同時アドレス指定管理に伴う費用お
よび複雑化を抑える非同期動作が実現できる。

（実施例）第２図は、データ処理システムの一部を示すブロック図
である。他のコンポーネントやデバイスが一般にこの環
境に組み入れられることが当業者により理解されるので
、本発明に関する素子についてのみ検討する。

第２図にバス４，５を示す。各バスは複数のデータ、ア
ドレスおよび制御ラインによって実際に構成されること
に注意されたい。バス４にはメモリ・アクセス・デバイ
ス１が接続され、このメモリ・アクセス・デバイス］は
マイクロプロセッサ、インテリジェント・コントローラ
、カウンタ、あるいはメモリとの間でデータを送受する
その他の装置でもよい。さらにバス４には本発明の目的
でおるメモリ・インターフェース・デバイス３が接続さ
れる。同様に、バス５はメモリ・アクセス・デバイス２
およびメモリ・インターフェース・デバイス３に接続さ
れる。

さらに、第２図にバス６．７を示す。バス４゜５と同様
に、これらのバスは複数のデータ、アドレスおよび制御
ラインによって構成される。これらバスの機能は、メモ
リ・インターフェース・デバイス３とメモリ装置との間
の通信を円滑化することである。バス６は、メモリ装置
８をインターフェース・デバイス３に接続し、バス７は
メモリ装置９をインターフェース・デバイス３に接続す
る。

メモリのブロック図を示す第３図にインターフェース・
デバイス３を示す。メモリ・アクセス・デバイス１はメ
モリ装置８または９に対してアドレス指定を試みると、
バス４にメモリ・アクセス要求（ｍｅｍｏｒｙ　ａｃｃ
ｅｓｓ　ｒｅｑｕｅｓｔ）を出力する。このアクセス要
求を成す情報の種類には、メモリ・アクセス・デバイス
・アドレス、メモリ装置アドレス、入出力（Ｉ／Ｏ）コ
マンド、制御ステートメント、およびまたはデータが含
まれる。

アクセス要求は受信デバイス１０に送られ、デバイス１
のアクセス要求は受信デバイス１０に入力・格納され、
その後処理される。本実施例において、受信デバイス１
０はバッファである。その目的は、すべての入力制御信
号をバッファし、アクセス要求のデータおよびアドレス
成分をラッチすることでおる。この受信デバイスはレジ
スタ、ラッチ、フリップ・フロップあるいは同様なデバ
イスにより構築できることが当業者により理解される。

バッファ１０から、アクセス要求情報はバス１２を介し
てコントローラ装置１４に転送される。

この情報は、アクセス要求制御ステートメント。

メモリ装置アドレスおよび送出のための関連データによ
り構成される。この情報によＤ、コントローラ装置１４
は適切な要求されたメモリ装置の選択を指示し、アクセ
ス要求と選択されたメモリ装置のアクセス・タイムに対
応する一連のメモリ・アクセス可能期間（ｍｅｍｏｒｙ
　ａｃｃｅｓｓ　ｏｐｐｏｒｔｕｎｉｔｉｅｓ）との同
期をとる。重要なのは、一連の同期メモリ・アクセス可
能期間がバス２３に出力されるクロック信号により生成
され、このクロック信号はカウンタ・デバイス２１によ
り生成され、バス２４゜２５上でコントローラ装置１４
に出力されることでおる。カウンタ・デバイス２１はプ
ログラマブル・カウンタで必るが、このタイミング方式
は他のタイミング・デバイスを配置することにより実施
できることが理解される。

インターフェースを完成させるため、コントローラ装置
１４はバス１６または１８を介してメモリ・デバイス選
択情報をメモリ・アドレス指定デバイス２０に伝送する
。ざらに、一連の同期メモリ・アクセス可能期間がバス
２４および２５を介してメモリ・アドレス指定デバイス
２０に伝送される。従って、メモリ・アドレス指定デバ
イスの機能は、各アクセス可能期間によって割り付けら
れたタイミングで適切なメモリ装置を選択・使用可能と
し、これによりメモリ・アクセス・デバイス１がバス６
または７を介して時分割に基づきメモリ装置の１つをア
ドレス指定できるようにすることでおる。アドレス指定
は、時分割マルチプレキシングによって行われる。

同様に、メモリ・アクセス・デバイス２は各アクセス要
求を生成することによりメモリ装＠８または９をアドレ
ス指定できる。これらの要求はバス５に出力され、バッ
フ１領域を持つ受信デバイス１１に送られ、この受信デ
バイス１１はこの情報をコントローラ装置１５に送Ｄ、
コントローラ装置１５は適切な要求されたメモリ装置の
選択を指示し、アクセス要求と選択されたメモリ装置の
アクセス・タイムに対応する一連のメモリ・アクセス可
能期間との同期をとる。

このように構築すると、本発明のメモリ・リソースはも
はや個別に専用化されない。各メモリ・アクセス・デバ
イスは、動作時間が異なっても、各メモリ装置と通信で
きる。実際に、メモリ・アクセス・デバイスは非同期で
動作するため、使用されるメモリ装置の１つ１つは、有
効なアクセス・デバイスの１つにより同時に使用可能（
ｅｎａｂｌｅ）となＤ、アドレス指定でき、そのためシ
ステム・リソースをざらに効率的に管理することにより
システム・スループットの最適化が図られる。それでも
、アクセス・デバイスが各メモリ装置にアクセスするタ
イミングと優先度について制御する必要がある。本発明
に従って、メモリ・インターフェース・デバイス３はコ
ントローラ装置１４，１５に依存して適切なアドレス指
定のタイミングを設定し、メモリ・アドレス指定デバイ
ス２０がアクセスの優先度を決定する。

第４図において、コントローラ装置１４．１５それぞれ
は、デコード論理素子２６．同期論理素子２７．データ
・レジスタ２８．２９およびデータ・マルチプレクサ３
０によって構成される。動作中、コントローラ装置１４
．１５はそれぞれ対応する受信デバイス１Ｃ、１１から
アクセス要求を受け取る。メモリ装置アドレス成分はデ
コード論理素子２６に送られて解読され、制御信号は同
期論理素子２７に送られ同期がとられ、またアドレスお
よびデータ成分はメモリ・アドレス指定マルチプレクサ
３１．３２に送られ、そこからメモリに出力される。し
かし、本発明では時分割マルチプレキシングを採用して
いるため、アクティブ制御信号が存在しているときに限
りメモリ装置はアドレスとデータを受け入れる。従って
、同期論理索子２７の１つの機能は、制御ライン１６ま
たは１８および１７または１９を使用可能（ｅｎａｂｌ
ｅ）とすることでおる。

メモリ・アクセス・デバイス１，２はメモリ・インター
フェース・デバイス３と非同期で動作することが理解さ
れる。従って、同期論理素子２７のもう１つの機能は、
制御ライン１６または１８および１７または１９と要求
されたメモリ装置との同期をとることである。この点に
ついて、制御ラインの選択はデコード論理素子２６によ
り決定され、同期はカウンタ２１の出力によりとられる
。

カウンタ出力信号２５がメモリ装置９のアクセス・タイ
ムと実質的に対応するクロック・レートを出力するよう
にカウンタ２１は構成される。同時に、カウンタ出力信
＠２４はメモリ装置８のアクセス・タイムに実質的に対
応するクロック・レートを出力する。制御ライン１６の
使用可能状態（ｅｎａｂｌｅ）とカウンタ出力信号２４
との同期をとることによＤ、メモリ装置８に対するアク
セス要求の制御信号とメモリ装置８との同期が実質的に
とられる。同様に、制御ライン１８の使用可能状態（ｅ
ｎａｂｌｅ）とカウンタ出力信号２５との同期をとるこ
とによＤ、メモリ装置９に対するアクセス要求の制御信
号とメモリ装＠９との同期が実質的にとられる。この関
係は、コントローラ装置１５の制御ライン１７．１８に
ついても成立する。

本発明において、カウンタ出力信号２４．２５をモニタ
するしきい値検出回路あるいはエツジ検出回路（ｌｅｖ
ｅｌ　ｔｈｒｅｓｈｏｌｄ　ｏｒ　ｅｄｇｅ　５ｅｎｓ
ｉｔｉｖｅ　ｃｉｒＣＬＩｉｔｒｌ／）により同期がと
られる。制御信号の着信時間とは関係なく、同期論理素
子２７は同期クロック・パルスのエツジを検出したとき
のみ制御ライン１６または１８および１７または１９を
使用可能（ｅｎａｂｌｅ）とする。これによＤ、各アド
レス指定処理に対して要求された動作を実行する完全な
アクセス可能期間（ａｃｃｅｓｓ　０ｐｐＯｒｔＵｎｉ
ｔｙ）が与えられる。

アクセス要求が書き込み機能を命令したと仮定すると、
データは同期アクセス可能期間においてのみ適切なメモ
リ装置に占き込まれる。メモリ・アクセス・デバイス１
，２は非同期的な性質であるにも関わらず、メモリ・ア
クセス・デバイスが選択されたメモリ装置に対するデー
タ送出の終了タイミングを知るためには書き込み要求の
同期をとる手段がなければならない。第４図において、
コントローラ装置１４の同期論理素子２７は、バス４０
を介してメモリ・アクセス・デバイス１に対しデータ転
送応答（ＤＴＡＣＫ＞を出力する。

その結果、ＤＴＡＣＫが特定の状態になると、メモリ・
アクセス・デバイス１は選択されたメモリ装置に対する
データの送出を停止する。同様に、コントローラ装置１
５の同期論理素子２７は、バス４１を介してメモリ・ア
クセス・デバイス２に対しＤＴＡＣＫを出力する。従っ
て、ＤＴＡＣＫが特定の状態になると、メモリ・アクセ
ス・デバイス２は書き込みサイクル中にデータ送出を停
止する。

メモリ・アクセス・デバイス１が読み出し要求を行うと
、適切なメモリ装置８または９はデータをデータバス３
８または３９に出力する。その後、このデータはコント
ローラ装置１４のデータレジスタ２８または２９にラッ
チされる。コントローラ装置１４の同期論理素子２７は
適切な制御信号を出力し、この制御信号がラッチング機
能を指示する。データ・レジスタから、データはコント
ローラ装置１゛４のデータ・マルチプレクサ３０に送ら
れ、このマルチプレクサ３０は同期論理素子２７からの
制御信号を受け取Ｄ、この信号がマルチプレクサに指示
して適切なデータ・レジスタからのデータを受け取らせ
る。データ・マルチプレクサ３０から、要求されたデー
タはバス４を介してメモリ・アクセス・デバイス１に戻
される。

メモリ・アクセス・デバイス２が読み出し要求を行うと
、適切なメモリ装置８または９がデータ・バス８または
９にデータを出力する。その後、このデータはコントロ
ーラ装置１５のデータ・レジスタ２８または２９にラッ
チされる。コントローラ装置１５の同期論理素子２７は
適切な制御信号を出力し、この信号がラッチング機能を
指示する。データ・レジスタから、データはコントロー
ラ装置１５のデータ・マルチプレクサ３０に送られ、こ
のマルチプレクサは同期論理索子２７からの制御信号を
受け取Ｄ、この信号がマルチプレクサに指示して適切な
データ・レジスタからのデータを受け取らせる。データ
・マルチプレクサ３０から、要求されたデータはバス５
を介してメモリ・アクセス・デバイス２に戻される。そ
れでも、要求を出すデバイスがメモリ装置８または９に
より戻されたデータの受け入れ開始のタイミングを知る
ためには読み出し要求の同期をとる手段がなければなら
ない。

上記のように、コントローラ装置１４の同期論・理素子
２７はバス４０を介してＤＴＡＣＫ信号をメモリ・アク
セス・デバイス１に出力する。その結果、メモリ・アク
セス・デバイス１は、ＤＴＡＣＫが所定の状態に達する
までコントローラ装置１４のデータ・マルチプレクサか
らのデータを認識しない。同様に、コントローラ装置１
５の同期論理素子２７はバス４１を介してＤＴＡＣＫ信
号をメモリ・アクセス・デバイス２に出力する。従って
、メモリ・アクセス・デバイス２は、ＤＴＡＣＫが所定
の状態に達するまでコントローラ装置１５のデータ・マ
ルチプレクサ３０からのデータに応答しない。このよう
に、開示されたデータ処理システムは、メモリから戻さ
れたデータの完全性（ｉｎｔｅｇｒｉｔｙ）を保証する
ことができる。

ざらに第４図を見ると、メモリ・アクセス・デバイス４
２．４３がおることがわかる。これらアクセス・デバイ
スはメモリ装置９と同期的に動作することが当業者によ
り理解される。このことは、メモリ・アクセス・デバイ
ス４２．４３両方ともカウンタ出力信号２５によって決
まる速度でで動作することから理解される。上述のよう
に、カウンタ出力信号２５はメモリ装置９のアクセス・
タイム速度に実質的に対応するように選択される。

デバイス４２．４３は同期的に動作するので、メモリ装
置９をアドレス指定するために受信デバイス、コントロ
ーラ装置、おるいはメモリアドレス指定デバイスを必要
としない。

従って、本発明は複数の同期および非同期メモリ・アク
セス・デバイスと異なるアクセス・タイムを有する複数
のメモリ装置との間のインターフェースをとることがで
きるメモリ・インターフェース・デバイスを開示する。

メモリ装置８，９のリソースに対する時分割割付はメモ
リ・アドレス指定デバイス２Ｑにより制御される。特に
、メモリ・アドレス指定マルチプレクサ３１．３２が、
メモリ・アクセス・デバイス１，２，４３．４３のアク
セス要求が適切なタイミングで適切なメモリ装置に出力
されることを保証する１９割を受け持つ。ざらに、マル
チプレクサ３１．３２は、アドレス指定順序を左右する
優先度シーケンスを確立し、同じリソースに対して２つ
以上のアクセス要求が同時に出されることもおり得ると
いう事実にも関わらず、衝突の可能性を防いでいる。

第４図において、メモリ・アドレス指定マルチプレクサ
３１によＤ、メモリ・アクセス・デバイス１，２はメモ
リ装置８をアクセスできる。この点について、マルチプ
レクサ３１はバス１２，１６を介してアクセス・デバイ
ス１からアドレス。

データおよび制御ステートメントを受け取る。同様に、
マルチプレクサ３１はバス１３．１９を介してアクセス
・デバイス２からアドレス、データおよび制御ステート
メントを受け取る。従って、バス１２．１６はアクセス
・デバイス１からの入力によって構成され、バス１３．
１９はアクセス・デバイス２からの入力によって構成さ
れる。

マルチプレクサ３１は、アクセス・デバイス１の入力と
アクセス・デバイス２の入力との間でスイッチング動作
を行い、可能なアクセス要求を探す。上述のように、ア
クセス要求制御ステートメントとメモリ装置８とで同期
がとられて、はじめてメモリ装置はメモリ・アクセス・
デバイス１゜２が出した適切なアドレス、データおよび
制御ステートメントに対して処理を行う。アクセス可能
期間において制御ステートメントが存在しない場合、そ
の期間中メモリのアドレス指定は行われない。

さらに第４図を見ると、カウンタ出力信号２４がメモリ
・アドレス指定マルチプレクサ３１に送出されることが
わかる。実際には、カウンタ出力信号２４はマルチプレ
クサ３１のスイッチング速度を制御し、メモリ装置８の
アクセス・タイムに対応する第１一連の同期アクセス可
能期間をシステムに与える。重要なのは、この第１一連
の同期アクセス可能期間によりコントローラ装第１４の
同期論理素子２７が制御ライン１６または１９と要求さ
れたメモリ装置８との同期をとることができ、これによ
り時分割マルチプレキシングに基づきアドレス指定を行
うことでおる。

同様にして、メモリ・アドレス指定マルチプレクサ３２
によＤ、メモリ・アクセス・デバイス１゜２．４２．４
３はメモリ装置９をアクセスできる。

このために、マルチプレクサ３２はバス１２を介してア
クセス・デバイス１からアドレス、データおよび制御ス
テートメントを受け取Ｄ、バス１３゜１７を介してアク
セス・デバイス２からアドレス。

データおよび制御ステートメントを受け取Ｄ、バス４４
．４５を介してアクセス・デバイス４２からアドレス、
データおよび制御ステートメントを受け取Ｄ、またバス
４６．４７を介してアクセス・デバイス４３からアドレ
ス、データおよび制御ステートメン１〜を受け取る。

マルチプレクサ３２は所定の順序でアクセス・デバイス
入力間でスイッチング動作を行い、可能なアクセス要求
を探す。上述のように、制御ステートメントとメモリ装
置９との同期がとられて、はじめてメモリ装置は要求側
デバイスが出した適切なアドレス、データおよび制御ス
テートメントを受け入れる。アクセス可能期間において
制御ステートメントが存在しない場合、その期間中メモ
リのアドレス指定は行われない。

ざらに第４図を見ると、カウンタ出力信号２５がメモリ
・アドレス指定マルチプレクサ３１に送出されることが
わかる。実際には、カウンタ出力信号２５はマルチプレ
クサ３１のスイッチング速度を制御し、メモリ装置９の
アクセス・タイムに対応する第２一連の同期アクセス可
能期間をシステムに与える。重要なのは、この第２一連
の同期アクセス可能期間によＤ、コントローラ装置１５
の同期論理系子２７は制御ライン１８，１７．４５また
は４７と要求されたメモリ装置９との同期をとることが
でき、これにより時分割マルチプレキシングに基づきア
ドレス指定を行うことである。

第５（ａ）図において、いくつかのタイミング関係を明
示するクロック信号を示す。この図よＤ、王はバス２３
における入力のクロック・レートであることか理解され
る。さらに、Ｔ／２はカウンタ出力信号２４で必Ｄ、メ
モリ装置８のアクセス・タイムを明示している。さらに
、第５（ａ）図の反復信号は、同期論理素子２７および
メモリ・アドレス指定デバイス２０がメモリ装置８のア
ドレス指定を試みる場合用いられる第１一連の同期メモ
リ・アクセス可能期間を示している。

同様に重要なのは、第５（ａ）図はメモリ・アドレス指
定マルチプレクサ３１がデバイス１およびデバイス２の
入力間でスイッチング動作し、同期アクセス可能期間を
探す際に従う所定のアクセス優先度を示していることで
ある。これらの限定された範囲で、非有効データ（Ｄａ
ｔａ　ｎｏｔ　ｖａｌｉｄ）に対応する整定時間が示さ
れておＤ、この時間はメモリ装置のアクセス・タイムに
よって異なる。

第５（ｂ）図はまた別のクロック信号を示す。

この図よＤ、Ｔ／４は前記カウンタ出力信号２５に対応
し、メモリ装＠９のアクセス・タイムをポしている。ざ
らに、第５（ｂ）図は同期論理素子２７Ｕよびメモリ・
アドレス指定デバイス２０かアクセス要求入力とメモリ
装置９との同期をとる際に用いられる第２一連のメモリ
アクセス可能期間を示す。さらに詳しくみると、第５（
ｂ）図（よメモリ・アドレス指定マルチプレクサ３２が
デバイス１．２，４２．４３の入力間でスイッチングし
、同期アクセス可能期間を探す際に従う所定のアクセス
優先度を示している。

しかし、さらに重要なのは、第５（ａ）図および第５（
ｂ）図はともに第１および第２一連の同期メモリ・アク
セス可能期間が所定の位相関係を共有するように配置さ
れていることを示していることである。この関係は、メ
モリ装置のアドレス指定を試みるメモリ・アクセス・デ
バイスの動作速度とは無関係に維持される。その結果、
メモリ・アクセス・デバイスは異なるアクセス・タイム
を有する複数のメモリ装置のアドレス指定ができるとい
う意味で、メモリ・アクセス・デバイスの動作は非同期
とみなされる。にもかかわらず、システム・タイミング
全体は、各メモリ装置のタイミングに対して適応同期的
（ａｄａｐｔｉｖｅｌｙ　５ｙｎｃｈｒｏｎＯＵＳ）に
なっている。ざらに、第１および第２一連の同期メモリ
・アクセス可能期間の間で維持されている位相関係によ
Ｄ、同時に２つ以上のメモリ装置をアクセスすることが
可能となる。

第６図は、開示されたデータ処理システムの別の実施例
のブロック図を示す。他のコンポーネントおよびデバイ
スが一般にこの図に組み入れられることが当業者により
理解されるため、本発明に関する素子についてのみ述べ
る。

第６図にバス４，５．５１を示す。重要なのは、これら
のバス１つ１つが複数のデータ、アドレスおよび制御ラ
インによって構成されることである。

各バスにはメモリ・アクセス・デバイス１，２゜５０が
接続されている。また、バス４．５．５１には本発明の
目的であるメモリ・インターフェース・デバイス３が接
続されている。デバイス３は上記の同じメモリ・インタ
ーフェース・デバイスでおることが理解される。従って
、このデバイスの機能は、メモリ・インターフェース・
デバイス３と同期あるいは非同期で動作するデバイス１
゜２．５０からのアクセス要求を受け入れ、かつこれら
のデバイスがシステムφメモリ◆リソースに対し時分割
アクセスできるようにすることである。

これに関し、第６図は単一メモリ装置９をメモリ・イン
ターフェース・デバイス３に接続するバス７を示す。

第７図から、メモリ・インターフェース・デバイス３を
適応させて単一メモリ装置とインターフェースをとる場
合、このデバイス３は１つの一連の同期アクセス可能期
間しか必要としないことが理解される。さらに、メモリ
装置９を時分割アクセスすることによＤ、動作時間サイ
クルとは無関係で各メモリ・アクセス・デバイスの動作
をサポートでき、しかも従来の欠陥が生じにくいデータ
処理システムが得られる。

【図面の簡単な説明】

第１図は、従来のデータ処理システムを示すブロック図
である。第２図は、本発明に従って構築したデータ処理システム
を示すブロック図である。第３図は、開示されたメモリ・インターフェース・デバ
イスのブロック図でおる。第４図は、開示されたデータ処理システムの詳細なブロ
ック図である。第５（ａ）図は、第１一連の同期メモリ・アクセス可能
期間を示すタイミング図である。第５（ｂ）図は、第２一連の同期メモリ・アクセス可能
期間および既存の位相関係を示すタイミング図である。第６図は開示されたデータ処理システムの別の実施例を
示すブロック図である。第７図は、上記の別の実施例における一連の同期メモリ
・アクセス可能期間を示すタイミング図で必る。（主要符号の説明）１．２．、、メモリ・アクセス・デバイス、３９１．メ
モリ・インターフェース・デバイス、４．５，６，７．
、、バス、８．９．、、メモリ装置、１Ｃ、１１．、、受信デバイス、１２．１３．、、バス、１４．１５．、、コントローラ装置、１６．１７，１８．１９．、、バス２０、、、メモリ・アドレス指定デバイス、２１、、、
カウンタ・デバイス２４．２５．、、バス、２６、、、デコード論理素子、２７、、、同期論理素子、２８．２９．、、データ・レジスタ、３０、、、データ・マルチプレクサ、３１．３２．、、メモリ・アドレス指定マルチプレクサ３８．３９，４０，４１．、、バス、４２．４３．、、メモリ・アクセス・デバイス、４４．
４５．４６．４７．、、バス

Claims

【特許請求の範囲】

（１）アクセス・タイムを有する複数のメモリ装置；前記複数のメモリ装置に接続され、時分割に基づきメモ
リをアドレス指定するメモリ・インターフェース・デバ
イス；メモリ・アクセス特性を示す複数のメモリ・アクセス・
デバイス；および前記メモリ・インターフェースが前記複数のメモリ・ア
クセス・デバイスに接続され、要求に応じて複数のメモ
リ・アクセス・デバイスに対して同時にデータを出力す
る前記メモリ・インターフェース・デバイス；によって構成されることを特徴とするデータ処理システ
ム。
（２）メモリ・インターフェース・デバイスおよびメモ
リ装置に接続され、複数のメモリ装置とメモリ・インタ
ーフェース・デバイスとの間でデータをやり取りするデ
ータ・バス手段によって構成されるデータ処理システム
であつて；前記メモリ・インターフェース・デバイスが論理手段を
有し、メモリ・セレクト信号およびメモリ・イネーブル
信号を生成し、複数のメモリ装置を同時に使用可能とす
ることを特徴とする請求項１記載のデータ処理システム
。
（３）メモリ・インターフェース・デバイスおよび前記
複数のメモリ・アクセス・デバイスに接続され、メモリ
・インターフェース・デバイスと複数のメモリ・アクセ
ス・デバイスとの間でデータをやり取りするデータ・バ
ス手段によって構成されるデータ処理システムであつて
；前記複数のメモリ・アクセス・デバイスがメモリ・アク
セス・デバイス情報を生成する手段を有し、前記複数の
メモリ装置のうち１つのアドレス指定を開始することを
特徴とする請求項１記載のデータ処理システム。
（４）前記メモリ・アクセス・デバイス情報が、メモリ
・アクセス・デバイス情報；メモリ装置アドレス；入出力（Ｉ／Ｏ）コマンド；制御信号；アクセス要求；およびデータ；のうち少なくとも１つを有することを特徴とする請求３
記載のデータ処理システム。
（５）メモリ・インターフェース・デバイスが：ａ）メ
モリ装置のうち少なくとも１つをアドレス指定すること
を試みるメモリ・アクセス・デバイスからのメモリ・ア
クセス・デバイス情報を受け取り格納する受信手段；ｂ）受信手段に応答して複数のメモリ装置の中から特定
のメモリを選択するメモリ・アドレス指定手段；およびｃ）メモリ・アドレス指定手段および受信手段に接続さ
れ、メモリ・アクセス・デバイスと複数のメモリ装置と
の間の通信を制御するコントローラ手段であつて、各メ
モリがそのメモリに関連するメモリ・アクセス・タイム
期間中にメモリ・アクセス・デバイスのうち１つにより
アクセスできるコントローラ手段；によつて構成されることを特徴とする請求項３記載のデ
ータ処理システム。
（６）前記受信手段が、レジスタ；バッファ；およびラッチ；のうち少なくとも１つによって構成されることを特徴と
する請求項５記載のデータ処理システム。
（７）メモリ・アクセス・デバイスと複数のメモリ装置
との間の通信がマルチプレキシングを利用することを特
徴とする請求項５記載のデータ処理システム。
（８）メモリ・アクセス・デバイスと複数のメモリ装置
との間のインターフェースをとる前記コントローラ手段
がメモリ・アクセス・デバイスに対して非同期で動作す
ることを特徴とする請求項５記載のデータ処理システム
。
（９）前記メモリ・アクセス特性が：ａ）メモリ・インターフェース・デバイスとの同期動作
；ｂ）メモリ・インターフェース・デバイスとの非同期動
作；およびｃ）動作時間サイクル；のうち少なくとも１つによって構成されることを特徴と
する請求項１記載のデータ処理システム。
（１０）前記メモリ・アクセス・タイムが：ａ）互いに
実質的に同一である；およびｂ）互いに異なる；のうちいずれかであることを特徴とする請求項１記載の
データ処理システム。
（１１）前記複数のメモリ・アクセス・デバイスが動作
時間サイクルを有し、そのサイクルが：ａ）互いに実質
的に同一である；およびｂ）互いに異なる；のうちいずれかであることを特徴とする請求項１記載の
データ処理システム。
（１２）アクセス・タイムを有する複数のメモリ装置お
よびメモリ・アクセス特性を有する複数のメモリ・アク
セス・デバイスによって構成されるシステムにおいて、
メモリ装置とメモリ・アクセス・デバイスとのインター
フェースを同時にとる方法が；ａ）前記複数のメモリ装置のうち１つに対してアドレス
指定を試みるメモリ・アクセス・デバイスからメモリ・
アクセス・デバイス・アクセス要求を受け取る段階；ｂ）第１メモリ装置に対して第１一連の同期アクセス可
能期間（ｓｙｎｃｈｒｏｎｉｚｉｎｇ　ａｃｃｅｓｓ　
ｏｐｐｏｒｔｕｎｉｔｉｅｓ）を出力する段階であつて
、同時に：ｃ）第２メモリ装置に対して第２一連の同期
アクセス可能期間を出力する段階；ｄ）アクセス要求の一部と第１メモリ装置に関連したメ
モリ・アクセス可能期間との同期をとる段階；ｅ）少なくとも残りのアクセス要求の一部と第２メモリ
装置に関連したメモリ・アクセス可能期間との同期をと
る段階；によつて構成されることを特徴とす方法。
（１３）前記第１および第２一連の同期メモリ・アクセ
ス可能期間が互いに所定の位相関係を有することを特徴
とする請求項１２記載の方法。
（１４）メモリ・アクセス要求を受け取る段階（Ａ）が
さらに：Ａ、１）前記メモリ・アクセス・デバイス・アクセス要
求を復号化する段階；およびＡ、２）前記複数のメモリ装置のうち１つのメモリ装置
をアドレス指定する段階；によって構成されることを特徴とする請求項１２記載の
方法。
（１５）アクセス要求の一部と第１メモリ装置に関連し
たメモリ・アクセス可能期間との同期をとる段階（Ｄ）
がさらに：Ｄ、１）不完全なアクセス可能期間を認識する段階；お
よびＤ、２）次の有効なアクセス可能期間において前記アク
セス要求の同期をとる段階；によつて構成されることを特徴とする請求項１２記載の
方法。
（１６）アクセス要求の一部と第２メモリ装置に関連し
たメモリ・アクセス可能期間との同期をとる段階（Ｅ）
がさらに：Ｅ、１）不完全なアクセス可能期間を認識する段階；お
よびＥ、２）次の有効なアクセス可能期間において前記アク
セス要求の同期をとる段階；によつて構成されることを特徴とする請求項１２記載の
方法。
（１７）第１アクセス・タイムを有する第１メモリおよ
び第２アクセス・タイムを有する第２メモリであつて、
第２アクセス・タイムが第１アクセスタイムと異なる第
１メモリおよび第２メモリと；第１メモリ・アクセス特性を有する第１メモリ・アクセ
ス・デバイスおよび第２メモリ・アクセス特性を有する
第２メモリ・アクセス・デバイスであつて、第２メモリ
・アクセス特性が第１メモリアクセス特性と異なる第１
メモリ・アクセス・デバイスおよび第２メモリ・アクセ
ス・デバイスとのインターフェースをとるメモリ・イン
ターフェース・デバイスが：ａ）第１および第２メモリとインターフェースをとるメ
モリ・インターフェース手段；ｂ）第１および第２メモリ・アクセス・デバイスとイン
ターフェースをとるデバイス・インターフェース手段；
およびｃ）メモリ・インターフェース手段およびデバイス・イ
ンターフェース手段に接続され、第１メモリ・アクセス
・デバイスと第１および第２メモリとの間の接続および
第２メモリ・アクセス・デバイスと第１および第２メモ
リとの間の接続を制御するコントローラ手段；によつて構成されることを特徴とするメモリ・インター
フェース・デバイス。
（１８）メモリ・インターフェース・デバイス同期をサ
ポートするタイミング信号を生成するカウンタ手段によ
つて構成されることを特徴とする請求項１７記載のメモ
リ・インターフェース・デバイス。
（１９）前記第１および第２メモリ・アクセス特性が：ａ）メモリ・インターフェース・デバイスとの同期動作
；ｂ）メモリ・インターフェース・デバイスとの非同期動
作；およびｃ）動作時間サイクル；のいずれか１つによって構成されることを特徴とする請
求工１７記載のメモリ・インターフェース・デバイス。
（２０）第１アクセス・タイムを有する第１メモリおよ
び第２アクセス・タイムを有する第２メモリであつて、
第２アクセス・タイムが第１アクセス・タイムと異なる
第１および第２メモリ、ならびに第１メモリ・アクセス
特性を有する第１メモリ・アクセス・デバイスおよび第
２メモリ・アクセス特性を有する第２メモリ・アクセス
・デバイスであつて、第２メモリ・アクセス特性が第１
メモリ・アクセス特性と異なる第１および第２メモリ・
アクセス・デバイスを有するシステムにおいて、第１お
よび第２メモリと第１および第２メモリ・アクセス・デ
バイスとのインターフェースをとる手段が：ａ）第１メモリに対して第１一連の同期メモリ・アクセ
ス可能期間（ｓｙｎｃｈｒｏｎｉｚｉｎｇ　ｍｅｍｏｒ
ｙ　ａｃｃｅｓｓ　ｏｐｐｏｒｔｕｎｉｔｉｅｓ）を出
力する段階；ｂ）第２メモリに対して第２一連の同期メ
モリ・アクセス可能期間を出力する段階；ｃ）メモリ・アクセス・デバイスの１つがメモリの１つ
にをアクセスを試みるという情報を受け取ると、アクセ
ス要求とメモリ・アクセス・デバイスがアクセスを試み
るメモリに関連したメモリ・アクセス可能期間のうち少
なくとも１つとの同期をとる段階；によって構成されることを特徴とする方法。
（２１）前記第１および第２一連の同期メモリ・アクセ
ス可能期間が互いに所定の位相関係を有することを特徴
とする請求項２０記載の方法。
（２２）第１および第２一連の同期メモリ・アクセス可
能期間を出力する前記段階（Ａ）および（Ｂ）がさらに
：ａ）クロック信号を受け取る段階；ｂ）前記クロック信号をカウンタに伝送する段階；およ
びｃ）カウンタ出力を分割する段階；によつて構成されることを特徴とする請求項２０記載の
方法。
（２３）アクセス要求とメモリ・アクセス可能期間のう
ち少なくとも１つとの同期をとる段階（Ｃ）がさらに：Ｃ、１）不完全なアクセス可能期間を認識する段階；お
よびＣ、２）次の有効なアクセス可能期間において前記アク
セス要求の同期をとる段階；によつて構成されることを特徴とする請求項２０記載の
方法。
（２４）アクセス・タイムを有する第１メモリと少なく
とも第１メモリ・アクセス特性を有する第１メモリ・ア
クセス・デバイスおよび第２メモリ・アクセス特性を有
する第２メモリ・アクセス・デバイスとのインターフェ
ースをとるメモリ・インターフェース・デバイスであつ
て：ａ）メモリをアドレス指定することを試みるメモリ・ア
クセス・デバイスからのメモリ・アクセス・デバイス情
報を受け取り格納する受信手段；ｂ）受信手段に応答し
てメモリのアドレス指定を行うメモリ・アドレス指定手
段；およびｃ）メモリ・アドレス指定手段および受信手段に接続さ
れ、メモリ・アクセス・デバイスとメモリとの間の接続
を制御し、メモリ・アクセス・デバイスのうちの１つよ
り、当該メモリ・アクセス・デバイスによって与えられ
るメモリ・アクセス可能期間においてメモリをアクセス
可能とするコントローラ手段；によつて構成されることを特徴とするメモリ・インター
フェース・デバイス。
（２５）メモリーインターフェース・デバイス同期をサ
ポートするタイミング信号を生成するカウンタ手段によ
って構成されることを特徴とする請求項２４記載のメモ
リ・インターフェース・デバイス。
（２６）前記第１および第２メモリ・アクセス・デバイ
スのメモリ・アクセス特性が：ａ）メモリ・インターフェース・デバイスとの同期動作
；ｂ）メモリ・インターフェース・デバイスとの非同期動
作；およびｃ）動作時間サイクル；のうちいずれか１つによって構成されることを特徴とす
る請求項２４記載のメモリ・インターフェース・デバイ
ス。
（２７）前記メモリ・アクセス・デバイス情報が：メモリ・アクセス・デバイス・アドレス；メモリ装置アドレス；制御信号；アクセス要求；およびデータ；のうち少なくとも１つを有することを特徴とする請求項
２４記載のメモリ・インターフェース・デバイス。
（２８）前記受信手段が：レジスタ；バッファ；およびラッチ；のうち少なくとも１つによって構成されることを特徴と
する請求項２４記載のメモリ・インターフェース・デバ
イス。
（２９）メモリ・アクセス・デバイスとメモリとの間の
接続においてマルチプレキシングを用いることを特徴と
する請求項２４記載のメモリ・インターフェース・デバ
イス。
（３０）メモリ・アクセス・デバイスと複数のメモリ装
置とのインターフェースをとる前記コントローラ手段が
メモリ・アクセス・デバイスと非同期で動作することを
特徴とする請求項２４記載のメモリ・インターフェース
・デバイス。