JPS621031A

JPS621031A - デ−タ処理装置

Info

Publication number: JPS621031A
Application number: JP61039195A
Authority: JP
Inventors: Kunihiko Nakada; 邦彦中田; Yasushi Akao; 赤尾　泰
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-03-25
Filing date: 1986-02-26
Publication date: 1987-01-07
Also published as: HK51494A; US5005121A; KR860007588A; EP0203304B1; EP0203304A1; DE3683685D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、データ処理技術さらにはマイクロコンピュ
ータ・システムに適用して特に有効な技術に関し、例え
ばマイクロプログラム方式のマイクロプロセッサに利用
して有効な技術に関する。

〔従来技術〕

マイクロコンピュータ・システムにおいては、ＣＲＴ端
末、ハードディスクあるいはフロッピーディスク等のデ
ータ入出力機器とメモリとの間もしくはメモリ間で大量
のデータ転送を行なう必要があることが多い。

なお、ＤＭＡコントローラおよびこれを用いたマイクロ
コンピュータ・システムについては、日経マグロウヒル
社発行「日経エレクトロニクス」１９８２年８月２日号
、嵐２９６、第１２９頁〜第１５８頁に掲載されている
。

〔発明が解決しようとする問題点〕

その場合、マイクロプロセッサがソフトウェアでそのよ
うなデータ転送を行なうと、マイクロプロセッサの負担
が大きくなり、システムのスループツトが低下する。

そのため、マイクロコンピュータに代わってそのような
デバイス間のデータ転送を制御する装置としてＤＭ″Ａ
″（ダイレクト・メモリ・アクセス）コントローラが提
供されている。しかしながら、従来のＤＭＡコントロー
ラは、マイクロプロセッサと別個にＬＳＩ（大規模集積
回路）化されていた。そのため、ＤＭＡ転送機能を持つ
システムの構成が複雑になるという不都合がある。すな
わち、プリント配線基板上にマイクロプロセッサＬＳＩ
とともにＤＭＡコントローラＬＳＩを実装することが必
要とされる。また、マイクロプロセッサとＤＭＡコント
ローラとのインターフェイスのためにＴＴＬから成るよ
うな適当なロジックＩＣが必要とされる場合も生ずる。

これに応じて配線基板のようなボードの構成が複雑にな
ってしまう。

そこで、本発明者は、ＤＭＡコントロー２０機能をマイ
クロプロセッサＬＳＩに内蔵させてシステム構成を簡略
化することを考えた。ところが、従来のマイクロプロセ
ッサに単にＤＭＡコントローラを組み込むだけでは、Ｌ
ＳＩのチップサイズが大幅に増大し、歩留まりが低下す
るおそれがある。

この発明の目的は、チップサイズをさほど増大させるこ
となく、マイクロプロセッサの機能を向上させ、マイク
ロコンピュータ・システムの構成を容易にすることにあ
る。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、マイクロプロセッサおよびＤＭＡコントロー
ラの演算実行部の構成は互いに類似していることに着目
し、演算実行部をマイクロプロセッサとＤＭＡコントロ
ーラとで共用化するとともに、両者の制御方式として共
にマイクロプログラム方式を採用してマイクロプログラ
ムＲＯＭを一体化するものである。

〔作用〕

上記手段によると、重複した回路部分を省略することが
でき、これによってＤＭＡコントローラのような従来の
マイクロプロセッサにはない機能を有する高機能のマイ
クロプロセッサを、チップサイズを増大させることなく
構成できるようになる。

〔実施例１〕第１図には、本発明をＤＭＡコントローラの機能を持つ
マイクロプロセッサ（以下ＣＰＵと称する）に適用した
場合の概略構成図が示されている。

図中鎖線Ａで囲まれた部分は、単結晶シリコン基板のよ
うな一個の半導体チップ上において形成される。

この実施例は、ＣＰＵとＤＭＡコントローラの類似性す
なわちＤＭＡコントローラはＤＭＡ転送に必要な転送元
アドレスや転送先アドレスを計算したり転送語数を計数
するため、ＣＰＵと同様、演算実行部にＡＬＵ（演算論
理ユニット）やインクリメンタ、デクリメンタのような
カウンタを有していることまた、ＣＰＵとＤＭＡコント
ローラは、計算されたアドレスやデータを内部バス上に
出力したり外部から必要な信号を受は取るためそｔぞれ
アドレスバスやデータバスとのインタフェイス回路も有
していること釦着目した。そして、ＣＰＵとＤＭＡコン
トローラとに共通の演算実行部２を設け、演算実行部２
内のＡＬＵ３とカウンタ４およびパスインタフェイス回
路５を共用化した。つまり、それぞれの動作を同一のＡ
ＬＵ３やカウンタ４を時分割方式で使用して実行し、共
通のパスインタフェイス回路５を用いて内部ハス６との
間でアドレス信号やデータ信号のやりとりを行なうよう
にした。

演算実行部２内のレジスタ７は、ＣＰＵとＤＭＡコント
ローラとでそれぞれ用途が異なるので、別々に設けてお
く必要がある。ただし、汎用性のあるレジスタについて
は、ＣＰＵとＤＭＡコントローラで共用できるようにす
ることも可能である。

さらに、この実施例は、ＣＰＵとＤＭＡコントローラの
制御部の制御方式として、論理設計およびその変更が容
易なマイクロプログラム制御方式を採用するとともに、
ＣＰＵの制御部とＤＭＡコントローラの制御部とを一体
化してその効率を図るようにした。

ＬＳ　ＩＡの内部バス６は、外部バス６１を介して適当
な外部装置に結合される。第１図の場合、外部ハス６１
には、フロッピー・ディスク・コントローラ６２．コミ
ニケーション・コントローラ６３、ＲＯＭ（リード・オ
ンリ・メモリ）６４゜及びＲＡＭ（ランダム・アクセス
・メモリ）６５が結合されている。

ＲＯＭ６４は、その中に、マイクロプロセッサによって
実行されるべきマクロ命令とともに、マクロ命令の実行
において参照されるような制御データもしくは固定デー
タが書き込まれている。

ＲＡＭ６５は、その中に、例えばフロッピー・ディスク
・コントローラ６２やコミニユケーション・コントロー
ラ６３から供給されるデータ、それらコントローラ６２
．６３へ供給されるべきデータ、及び適当な命令等が書
き込まれる。

制御部１には、コントローラ６２．６３からＤＭＡ転送
要求償号ＲＥＱＩ　、ＲＥＱ２が供給される。

制御部１０基本動作は、次のようにされる。なお、制御
部１の具体的構成及び動作は、後で第２図によって詳細
に説明される。

制御部ｌＫは、マクロ命令フェッチ動作においてＲＯＭ
６４から読み出されたマクロ命令が、外部バス６１及び
内部バス６を介して供給される。

供給されたマイクロ命令によって、制御部１内のマイク
ロＲＯＭＩＩのスタートアドレスが設定され、マイクロ
ＲＯＭＩＩからマイクロ命令が読み出される。マイクロ
命令忙よって演算実行部２が制御される。マイクロＲＯ
ＭＩ　１からは、そのマイクロＲＯＭから次ステツプに
おいて読み出されるべきマイクロ命令を示すネクストア
ドレスデータが出力される。従って、システムクロック
信号のような信号によって決まる各タイミングにおいて
、マイクロＲＯＭ１１から次々とマイクロ命令が読み出
され、各マイクロ命令によって演算実行部２が次々と制
御される。このようにして、各マクロ命令に対して複数
のマイクロ命令の読み出しが行なわれ、マイクロプロセ
ッサとしての動作が実行される。

フロッピー・ディスク・コントローラ６２のような外部
装置からＤＭＡ転送要求償号ＲＥＱ１もしくはＲＥＱ２
が出力された場合、マイクロＲＯＭに対しＤＭＡ転送処
理のためのスタートアドレスデータが、そのＤＭＡ転送
要求信号にもとづいて形成される。これに応じてＤＭＡ
転送のための一連のマイクロ命令がマイクロＲＯＭから
読み出せる。その結果、ＤＭＡ転送処理が実行される。

ＤＭＡ転送処理の後に、再びマイクロプロセッサ動作が
実行される。

第２図には、このようにして一体化された第１図におけ
る制御部１の具体的な構成の一実施例が示されている。

この実施例では、ＣＰＵの動作に関係するマイクロプロ
グラムと、ＤＭＡコントローラの動作に関係するマイク
ロプログラムが共通のマイクロプログラムＲＯＭ（以下
マイクロＲＯＭと称する）１１内に格納されている。そ
して、ＣＰＵの動作に関係するマイクロ命令を読み出す
アドレスと、ＤＭＡコントローラの動作に関係するマイ
クロ命令を読み出すアドレスを保持するためのレジスタ
が、それぞれＤＭＡロムアドレスレジスタ１４ｂ。

ＣＰＵロムアドレスレジスタ１４ａとして各々別個に設
けられている。

コレラのロムアドレスレジスタ１４ａ、１４ｂに保持さ
れたアドレスは、マルチプレクサ１３によって選択的に
アドレスデコーダ１２に供給されて、対応するマイクロ
命令の読出しが行なわれる。

読み出されたマイクロ命令の一部は、マイクロ命令レジ
スタ１０に保持され、そのままもしくはデコードされて
マイクロプログラム制御信号として演算実行部２に供給
される。また、マイクロ命令には、次のマイクロ命令を
読み出すためのネクストアドレスも含まれており、この
ネクストアドレスはマルチプレクサ１５ａ、１５ｂに供
給されて、ここで後述のスタートアドレスとマルチプレ
クサされて、上記ロムアドレスレジスタ１４ａ、１４ｂ
にそれぞれ保持されるようになっている。

ロムアドレスレジスタ１４ａと１４ｂが、別々に設けら
れているのは、ＣＰＵの動作中にＤＭＡ転送要求があっ
て、ＤＭＡ転送に移行した場合において、転送終了後に
ＣＰＵが中断してし・た動作を再開するためには、次の
動作に必要なＣＰＵマイクロ命令のアドレスを保持して
いる必要があるからである。

さらに、この制御部１には、ＣＰＵに対するマクロ命令
を保持する命令レジスタ１６と、ＤＭＡコントローラの
転送モードを設定するＤＭＡコントロールレジスタ１７
およびこのＤＭＡコントロールレジスタ１７の出力信号
をデコードしてスタートアドレスを形成するデコーダ１
８とが設けられている。

この実施例によると、チップ外部のＲＯＭ６４等から読
み出されたマクロ命令が、上記命令レジスタ１６に保持
されると、そのマクロ命令のオペコードがマルチプレク
サ１５ａを介してＣＰＵロムアドレスレジスタ１４ａＫ
供給され、更にマルチプレクサ１３によって選択的にア
ドレスデコーダ１２に供給される。そして、アドレスデ
コーダ１２によってマイクロＲＯＭＩＩ内の対応するワ
ード線がアクセスされて、最初のマイクロ命令が読み出
される。以下、読み出されたマイクロ命令に含まれてい
るネクストアドレスがマルチプレクサ１５ａを介してＣ
ＰＵロムアドレスレジスタ１４ａに供給され、順次一連
のマイクロ命令が読み出されて制御信号が形成され、こ
れが演算実行部に供給されて一つのマクロ命令が実行さ
れる。

第４図は、マクロ命令の構成の１例を示している。マク
ロ命令は、特に制限されないが、１バイトのオペレーシ
ョンコードＯＰＣと、それに続く複数バイトのオペラン
ドＯＰ　ＲＤ　１　ｔｘいし０ＰＲＤ２とから構成され
ている。オペランド数は、オペレーションコードＯＰＣ
に対応して決定される。

図示のように、オペレーションコードＯＰＣが１バイト
丁なわち８ビツトから成る場合、マクロ命令によって設
定可能なマイクロＲＯＭＩＩのスタートアドレスは、最
大２５６となる。

第５図はマイクロ’ＲＯＭＩＩから読み出されるマイク
ロ命令のビット構成の一例を示している。

マイクロ命令は、特に制限されないが、９ピントから成
るような順序制御フィールドＳＣＦ、内部バス及び後で
第７図によって説明するバス２０゜２１の制御のための
３ビツトから成るようなバスコントロールフィールドＢ
　Ｓ　ＣＦ、　演Ｗ実行部１内のＡＬＵの動作の制御の
ための５ビツトから成るようなＡ　Ｌ　Ｕ演算指定フィ
ールドＡＬＵＦ、各種内部レジスタの入出力制御のため
の１３ピントから成るようなレジスタ入出力指定フィー
ルドＲＩＯＣＦ、条件分岐及び後で説明するフラグ制御
のための５ビツトから成るような条件分岐及びフラグ変
化指定フィールドＣＢＩＦ、及びバス権開放タイミング
の指定のための１ビツトから成るような制御フィールド
Ｂ５０Ｆから構成される。

頭圧制御フィールドＳＣＦは、例えば第１フイールドＮ
ＡＦとオペレーションコート分岐フィールドＢＲＣＦと
から成る合計８ビツトのネクストアドレスフィールドと
、１ピツトの制御フィールドＣ０ＰＦとから成る。

第６図は、１例としてのマイクロプログラムのフローチ
ャートを示している。

第１ステツプ５ＴＰＯＯにおいては、マクロ命令におけ
るオペレーションコードＯＰＣが、第２図の命令レジス
タ１６に７エツチされる。

命令レジスタ１６にフェッチされたオペレーションコー
ドＯＰＣがマルチプレクサ１５ａ、アドレスレジスタ１
４ａ及びマルチプレクサ１３を介してアドレスデコーダ
１２に供給される結果として、マイクロＲＯＭＩＩのス
タートアドレスが指示される。すなわち、複数のマイク
ロ処理フローの１つが指示される。

スタートアドレスが、処理ステップ５ＴＰＡＩを示して
いたなら、そのステップに対応されるマイクロ命令がＲ
ＯＭＩＩから読み出される。ステップ５ＴＰＡＩにおい
て指示されるネクストアドレスによって処理ステップ５
ＴＰＡ２が指示される。同様にして、順次に処理ステッ
プが指示されてゆく。１つの処理フローにおける最終処
理ステップ５ＴＰＡ３における処理が実行されたなら、
再びマクロ命令フェッチの処理（ステップ５ＴＰ００）
が行なわれる。

この実施例に従うと、夫々のマイクロ処理フローにおい
て、互いに同じマイクロ処理は、共通化される。第６図
において、処理ステップ５ＴＰＢＣは、そのような共通
化された処理ステップを示している。すなわち、マイク
ロ処理５ＴＢＣは、マイクロ処理５ＴＰＢＩないし５Ｔ
ＰＢ３からなるマイクロ処理フローと、５ＴＰＣＩない
し５ＴＰＣ２からなるマイクロ処理フローのいずれにも
共通に利用される。

特に制限されないが、共通のマイクロ処理５ＴＰＢＣが
実行された後に指示されるべきネクストアドレスは、次
のようにして形成される。

すなわち、共通のマイクロ処理５ＴＰＢＣにおいて、マ
イクロＲＯＭＩＩから出力されるマイクロ命令のうちの
オペレージコード分岐フィールドの各ビットが、例えば
”０”０””１’”のような適当な恒圧されるとともに
、制御フィールドＣ０ＰＦにおける１ビツトが１１＃の
ようなレベルにされる。制御フィールドＣ０ＰＦの１１
″は、マクロ命令の利用を意味するとされる。

制御フィールドＣ０ＰＦが＠１”Ｋされた場合、マルチ
プレクサ１５ａは、命令レジスタ１６から出力される８
ビツトのマクロ命令とともに、フィールドＢＲＣＦの３
ビットを選択するよう圧その動作が制御される。これに
よって、アドレスレジスタ１４ａには、上記の３ビツト
が付加されたマクロ命令が供給される。付加の３ビツト
は、一種のページ情報とみなされる。このように付加の
３ビツトによってモディファイされたマクロ命令は、５
ＴＰＢ２のような共通のマイクロ処理の実行の後に指示
されるネクストアドレスを指示するとみなされる。

それ故に、命令レジスタ１６に予めフェッチされたマク
ロ命令が、例えばマイクロ処理５ＴＰＢ１を示すスター
トアドレスを指示していたなら、共通のマイクロ処理５
ＴＰＢＣの実行によって指示されるネクストアドレスは
、マイクロ処理５ＴＰＢ３に向けられることになる。

この実施例のように、オペレーションコード分岐フィー
ルドＢＲＣＦが複数ビットから成る場合、１つのマイク
ロ処理フローにおいて許される共通のマイクロ処理の数
は、フィールドＢＲＣＦＫよって指示可能な値もしくは
ページ数まで許される。

すなわち、付加ビットが例えば０００ｓとされていると
きマクロ命令それ自体のスタートアドレスが指示されて
いるとみなされるなら、共通のマイクロ処理の実行の後
のもどり先は、付加の３ビツトの′″００１”ないし”
１１１”の７通りまで許される。

第６図のマイクロ処理５ＴＰＤ３のような条件分岐処理
は、次のようにして行なわれる。

すなわち、第５図におけるフィールドＣＢＩＦにおける
各ビットと、演算実行部１に設定されるフラグレジスタ
から出力されるフラグデータとが適当な論理回路に供給
され、その論理回路によってマイクロＲＯＭＩＩから供
給されるネクストアドレスが修飾される。これによって
、分岐先の複数の処理５ＴＰＤ４　、Ｄ５のうちのどの
処理が実行されるべきかが決定される。

この実施例に従うと、制御部１は、前述のように、ＤＭ
Ａ転送のためのいくつかの回路を持つ。

ＬＳＩの動作がＤＭＡ転送に移行すると、先ずＤＭＡコ
ントロールレジスタ１７に設定された転送モードに対応
したスタートアドレスがデコーダ１８からマルチプレク
サ１５ｂを介してＤＭＡロムアドレスレジスタ１４ｂに
供給される。そして、マルチプレクサ１３によって選択
的にアドレスデコーダ１２に供給され、ＤＭＡ転送のだ
めの最初のマイクロ命令が読み出される。以下、ＣＰＵ
のときの動作と同様に、マイクロ命令のネクストアドレ
スがマルチプレク？１５ｂを介してＤＭＡロムアドレス
レジスタ１４ｂに保持され、次々とマイクロ命令が読み
出されてＤＭＡ転送が実行される。

ここで、ＤＭＡコントロール・レジスタ１７に書き込ま
れるデータもしくはデコーダ１８に供給されるデータは
、特に制限されないが、表１のようなビット構成にされ
る。

表１表１において、ビットＤＭ１及びＤＭＯは、ディスティ
ネーション側デバイスのモードを指示するビットとみな
され、ビットＳＭＩ及びＳＭＯはソース側デバイスのモ
ードを指示するビットとみなされる。なお、アスタリス
クが付けられた第４番目ないし第７番目の各ビットは、
非参照ビットを意味する。

ビットＤＭ１とＤＭＯの２ビツトの組合せ、及びビン、
）ＳＭＩとＳＭＯの２ビツトの組み合せは、それぞれ表
２のような内容を指示しているとみなされる。

表２に従うと、例えばビン）ＤＭＩないしＳＭＯの４ビ
ツトが１１１００”にされている場合、ソース側メモリ
・アドレスがインクリメントされ、かつディスティネー
ション側入出力デバイスのアドレスが固定されるＤＭＡ
転送が指示されることになる。

第２図のアドレスデコーダ１８は、このようなコード化
されたＤＭＡ転送制御データをデコードすることによっ
て、それぞれのＤＭＡ転送制御データに対応される８ビ
ツトのスタートアドレスデータを形成する。

上記マルチプレクサ１３および１５ａ、１５ｂは、マイ
クロＲＯＭＩＩから読み出されたマイクロ命令の制御信
号の一部もしくはそれと他の制御信号とを入力信号とす
るコントロール回路から出される制御信号によって切換
えが行なわれる。

以下余白第２図の構成の場合、マルチプレクサ１５ａ及び１５ｂ
は、特に制限されないが、マイクロＲＯＭ１ｌから出力
される制御信号１１３によってそれぞれの動作が制御さ
れる。制御信号１１３は、命令レジスタ１６にフェッチ
されたマクロ命令に応じて一連のマイクロ命令が次々と
読み出されるべきとぎ、及びデコーダ１８から供給され
るデコード信号に応じてＤＭＡ転送のだめの一連のマイ
クロ命令が次々と読み出されるべきとぎ、マイクロＲＯ
ＭＩＩから供給されるネクストアドレスデータをマルチ
プレクサ１５ａ、１５ｂによってそれぞれ選択させるよ
うなレベルにされる。制御信号１１３は、また、１つの
マクロ命令の実行に続いて新しいマクロ命令が実行され
るべきとき、及び適当なマイクロ命令の読み出し及び実
行の結果として新たなりＭＡ転送制御の開始の許可か可
能とされたとき、命令レジスタ１６の出力及びデコーダ
１８の出力をマルチプレクサ１５ａ、１５ｂによってそ
れぞれ選択させるレベルにされる。

第２図において、制御部１は、特に制限されないが、Ｃ
ＰＵ動作とＤＭＡ転送動作との切換え制御のための切換
え制御論理回路１９を持つ。切換え制御論理回路１９は
、基本的には、第１圀の装置６２もしくは６３のような
外部装置からＤＭＡ転送要求信号ＲＥＱＩもしくはＲＥ
Ｑ２が発生されると、それに応答してＣＰＵ動作のため
のマイクロ命令のネクストアドレスをレジスタ１４ａに
保持させ、デコーダ１８のデコード信号をレジスタ１４
ｂに取り込ませ、またレジスタ１４ｂの出力をマルチプ
レクサ１３によって選択させる制御動作を行なう。

切換え制御論理回路１９は、その内部構成を図示しない
けれども、ＤＭＡ転送要求信号ＲＥＱ　１及びＲＥＱ２
を受ける入力回路と、かかる入力回路を介してＤＭＡ転
送要求信号を受けるとともにマイクロＲＯＭＩＩから出
力されるバス権開放タイミングを示す信号１１１を受け
ＤＭＡ転送要求信号ＲＥＱ１及びＲＥＱ２の少なくとも
１つが発生されたときにおいて信号１１１によって決定
されるタイミングで制御信号１９０，１９１及び１９２
を出力する論理回路と、ＤＭＡ転送要求信号ＲＥＱｌ　
、ＲＥＱ２及び信号１１１に応答してＤＭＡ転送要求元
を示すチャンネル指示信号１９３を出力する論理回路と
を含む。

ＤＭＡ転送要求信号ＲＥＱＩもしくはＲＥＱ２が発生さ
れたとき、制御信号１９０は、その信号ＲＥＱ１もしく
はＲＥＱ２に応答して直ちに変化されるのでなく、バス
権開放指示タイミング信号１１１がマイクロＲＯＭＩＩ
から出力された後にＣＰＵ動作のためのネクストアドレ
スデータなレジスタ１４ａに保持させるところの制御レ
ベルに変化される。

制御信号１９１は、ＤＭＡ転送要求信号が発生された場
合、マルチプレクサ１５ｂによってデコーダ１８の出力
が選択されかつタイミング信号１１１が発生された後に
レジスタ１４ｂにデータを取り込ませる制御レベルにさ
れる。

制御信号１９２は、同様に、その変化タイミングがタイ
ミング信号１１１によって制御される。

このように、との実施例に従うと、切換え制御論理回路
１９に供給されるタイミング信号１１１は、実質的に、
ＤＭＡ転送動作の開始の許可が可能かどうかを示す指示
信号とみなされる。

この実施例の回路は、２つのＤＭＡ転送要求信号ＲＥＱ
１及びＲＥＱ２の受信を可能とされ、それ故に２チヤン
ネルのＤＭＡ転送制御が可能なようにされる。

特に制限されないが、切換え制御論理回路１９から出力
されるチャンネル指示信号１９３は、マイクロ命令の一
種とみなされ、マイクロＲＯＭＩＩから読み出されるマ
イクロ命令とともに、マイクロ命令レジスタ１０に供給
される。演算実行部２には、各チャンネル毎のＤＭ人転
送のために、各チャンネル毎に後で第７図によって詳し
く説明するような複数のレジスタが設けられる。ＤＭＡ
転送動作において、どちらのチャンネルにおけるレジス
タがアクセスされるかどうかは、チャンネル指示信号１
９３によって決定される。

この実施例のように、チャンネル指示信号１９・３を一
種のマイクロ命令とみなす場合、ＤＭＡ転送動作時にマ
イクロＲＯＭＩＩから読み出されるべきマイクロ命令は
、ＤＭＡの各チャンネル毎に区別されな（ても良い。言
いかえると、各チャンネルに対してマイクロ命令を共通
にすることができる。この構成は、マイクロＲＯＭＩＩ
のキャパシティの減少が可能であるという効果をもたら
す。

第３図は、マイクロプログラムの実行のときに条件分岐
を可能とするための更に詳細なブロックを示している。

マイクロＲＯＭＩＩから出力されるネタストアドレスデ
ータのうち、第５図の制御フィールドＣＢＩＦに対応さ
れるデータ１１２ａは、分岐制御論理回路８０に供給さ
れる。分岐制御論理回路８０には、また演算実行部２に
設けられるフラグレジスタ７０の出力が供給される。

分岐制御論理回路８０は、マイクロＲＯＭＩＩのフィー
ルドＣＢＩＦから供給される条件分岐制御データと、フ
ラグレジスタ７０から供給されるフラグデータ７００な
いし７０１との参照によって、アドレスデータ１１０ｂ
を修飾する。分岐制御論理回路８０によって修飾された
アドレスデータと、マイクロＲＯＭＩ　１から出力され
る第５図のフィールドＮＡＦに対応されたアドレスデー
タ１１０ａとは、ネタストアドレスデータ１１０として
第２図のマルチプレクサ１４ａ及び１４ｂに供給される
。

第７図は、演算実行部２の具体的ブロック構成を示して
いる。

この実施例に従うと、演算実行部２は、ＡＬＵ３゜フラ
グレジスタ７０．カウンタ４．汎用レジスタ７３ａない
し７３ｂ、及びバスインターフェイス回路５のようなＣ
ＰＵ動作とＤＭＡ転送動作とに共用される種々回路とと
もに、ＣＰＵ動作に専用のレジスタ７１ａないし７１ｂ
と、ＤＭＡ転送動作に専用のレジスタ７２ａないし７２
ｂとを持つ。

ＣＰＵ用レジスタ７１ａないし７１ｂは、例えばアキュ
ムレータ、プログラムカウンタ、スタックポインタを構
成する。

ＤＭＡ用レジスタ７２ａないし７２ｂは、それぞれ各Ｄ
ＭＡチャンネルに一対一対応をもって設置られるソース
アドレスレジスタ、グイステイネ−ジョンアドレスレジ
スタ、及び転送語数レジスタを構成する。

各ソースアドレスレジスタには、ＤＭＡソースアドレス
データがセットされ、各ディスティネーシ１ンレジスタ
にはＤＭＡディスティネーションアドレスデータがセッ
トされる。各転送語数レジスタには、それぞれ転送され
るべき語数を示すデータがセットされる。

演算実行部２におけるこれらの各回路は、読み出し専用
バス２０と書き込み専用バス２１との間に設けられる。

ＡＬＵ３は、読み出し専用バス２０を介して各回路から
演算されるべきデータを受け、演算されたデータを書き
込み専用バス２工に出力する。

フラグレジスタ７０は、ＡＬＵ３によって形成されたフ
ラグデータがそれに与えられる。特に制限されないが、
この実施例に従うと、ＡＬＵ３から出力されるフラグデ
ータは、書き込７み専用バス２１を介さずに、直接的に
フラグレジスタ７０に供給される。この構成は、早い回
路動作を可能とする。フラグレジスタ７０の７ラグデー
タは、第３図の分岐制御論理回路８０に直接に供給され
るとともに、読み出し専用バス２０を介して読み出し可
能にされる。

カウンタ４は、例えばプログラムカウンタ用レジメタや
ＤＭＡ用レジスタのデータの更新のために利用される。

バスインターフェイス回路５は、内部バス６に結合され
ている。これによって、演算実行部２における専用バス
２０及び２１と内部バス６との間のデータ転送が行なわ
れる。

特に制限されないが、演算実行部２内のＤＭＡ用レジス
タや第２図のＤＭＡコントロールレジスタ１７のための
プリセットデータは、第１図のＲＯＭ６４に保持されて
いる。これらＤＭＡ用レジスタへのデータのプリセット
は、例えばシステム動作開始時のＣＰＵ動作によって実
行される。

以上説明したように、この実施例によると、単一のマイ
クロＲＯＭによってＣＰＵとＤＭＡの集中的制御が可能
となり、論理の規則化が実現され、論理設計および制御
動作の効率が向上される。

〔実施例２〕第８図は、上記制御部１の他の構成例を示すものである
。

この実施例では、前記実施例にお〜・て一体化されてい
たマクロ命令とネクストアドレスのデコーダ１２を、別
々のデコーダ１２ａ、１２ｂに分割して構成し、命令レ
ジスタにフェッチされたマクロ命令のオペコードの部分
を直接命令デコーダ１２ａに入れて最初のマイクロ命令
を読み出す。

また、転送モードを決定するＤＭＡコントロールレジス
タ１７の出力信号は、ネクストアドレスを保持するＣＰ
Ｕロムアドレスレジスタ１４ａとＤＭＡロムアドレスレ
ジスタ１４ｂからのアドレスを選択的に通過させるマル
チプレクサ１３に直接供給されるようになっている。

さらに、この実施例では、ＤＭＡコントロールレジスタ
の出力信号をデコードして、設定された転送モードに対
応したスタートアドレスを形成する前記実施例のデコー
ダ１８を、ネタストアドレスをデコードするアドレスデ
コーダ１２ｂと一体化しである。

特に制限されないが、マイクロＲＯＭＩＩにおけるそれ
ぞれのワード線もしくはアドレス入力線には、デコーダ
１２ａと１２ｂの出力端子が結合される。この場合、２
つのデコーダｒ２ａと１２ｂの出力の競合なしにマイク
ロＲＯＭＩＩかラマイクロ命令を読み出すことができる
ようにするために、デコーダ１２ａと１２ｂは、選択的
に動作される。デコーダ１２ａ及び１２ｂの動作制御の
ための制御信号は、後の説明から明らかとなるように、
マイクロＲＯＭＩＩによって形成される。

第９図は、デコーダ１２ａと１２ｂの各一部と、マイク
ロＲＯＭＩＩと、それに結合される回答の具体的ブロッ
ク図である。

各デコーダ１２ａ及び１２ｂは、マイクロＲＯＭ１ｌの
ワードＩｆｉ！ＷＬ１ないしＷＬ２にそれぞれの出力端
子が結合されたワード線駆動回路ＷＤａｌないしＷ　Ｄ
　ａ　２及びＷＤｂｌな１−しＷＤｂ２を持つ。

各ワード線駆動回路は、いわゆるクロックド・インバー
タ回路のような出力状態が制御可能な回路から構成され
ている。

マイクロＲＯＭＩＩは、複数のワード線ＷＬＩないしＷ
Ｌ２、複数のデータ線もしくはビット線ＤＯＩないしＤ
Ｏ４及びＤｌｌないしＤ１３、及び各ワード線と各デー
タ線とのそれぞれの交点に位置される複数の出力決定素
子もしくはメモリ素子を持つ。各出力決定素子は、例え
ば第１０図に示されているように、そのゲートがワード
線に結合されかつそのソース・ドレインがデータ線と回
路の接地点との間に結合されているＭＯ８ＦＥＴＱｍか
ら構成されている。各ＭＯ８ＦＥＴＱｍは、それぞれが
選択されたときに設定されるべきデータ線のレベルに応
じて、ワード線の選択レベルよりも大きいしきい値電圧
と小さいしきい値電圧のうちの一方のしきい値電圧を持
つように構成される。各データ線゛と回路の電源端子Ｖ
ｃｃとの間には、各データ線に動作電位を与えるための
ＭＯＳＦＥＴから成るような負荷素子ＬＤが結合されて
いる。

この実施例に従うと、マイクロＲＯＭＩ　１は、物理的
には１つのＲＯＭとして構成され得るけれども、論理的
には２つのＲＯＭから構成されているとみなされる。す
なわち、マイクロＲＯＭＩＩは、デコーダ１２ａが動作
されたときに利用されるデータ線ＤＯＩないしＤＯ４を
含む第１部分と、デコーダ１２ｂが動作されたときに利
用されるデータ線ＤｌｌないしＤ１４を含む第２部分と
から成る。

マイクロＲＯＭＩＩは、第１部分及び第２部分からそれ
ぞれデコーダ１２ａ及び１２ｂのワード線駆動回路Ｗ　
Ｄ　ａ　１ないしＷ　’ｆ）　ａ２及びＷ　Ｄ　ｂ　１
ないしＷＤｂｇ　の動作の制御のための制御信号１１４
ａ及び１１４ｂを出力し、また次に説明するマルチプレ
クサｌｌｂの動作の制御のための制御信号１１５ａ及び
１１５ｂを出力するように構成される。

マルチプレクサｌｌｂは、基本的には、その動作がマイ
クロＲＯＭから供給される制御信号１１５ａ及び１１５
ｂによって制御され、マイクロＲＯＭ１１の第１部分及
び第２部分から供給される制御信号もしくはマイクロ命
令を選択する。詳しく言うなら、マルチプレクサｌｌｂ
は、制御信号１１５ａ又は１１５ｂにもとづいて形成さ
れる制御信号１１５Ｃによってその動作が制御される。

制御信号１１５Ｃは、以前の動作シーケンスにおいて選
択された制御信号１１５ａ又は１１５ｂによってそのレ
ベルが予め決定されている。制御信号１１５Ｃは、この
ようＫ、マイクロ命令の読み出しが行なわれると、後続
のマイクロ命令のための選択レベルにされる。

特に制限されないが、マイクロＲＯＭＩＩは、条件分岐
の際に分岐されるべき複数のアドレスデータな出力する
ように構成される。マルチプレクサｌｌｂは、演算実行
部内のフラグレジスタ７０からのフラグデータ７００な
いし７０１とマイクロＲＯＭＩＩから出力される条件分
岐制御信号とによって、分岐先アドレスデータを選択す
る。

この実施例に従うと、マイクロＲＯＭＩＩに必要とされ
るワード線数は、第１実施例のマイクロＲＯＭＩＩに必
要とされるワード線数よりも少なく【良い。ここで、例
えばマイクロアドレス数が３００ないし４００のような
値であり、各マイクロ命令が４０ビット程度であるマイ
クロＲＯＭを構成しようとする場合を考える。マイクロ
ＲＯＭが、マイクロアドレスと一対一対応された複数の
ワード組とマイクロ命令ビットに対応されたデータ線と
を持つ場合、そのマイクロＲＯＭは、半導体基板上にお
いて着るしく細長い平面パターンをもって形成されるこ
とになる。マイクロＲＯＭが細長くされることによって
、それに対応されるアドレスデコーダも着るしく細長い
平面パターンにされる。そのような着るしく細長い平面
パターンを持つ回路は、他の種類の回路のレイアウトや
必要となる配線長などの点において問題をもたらす。

これに対しこの第２実施例の場合、マイクロＲＯＭ１ｌ
及びデコーダ１２ａ及び１２ｂが著るしく細長いパター
ンにされてしまう事は、回避できる。

第８図の制御部１は、第１実施例と同様に、切換え制御
論理回路１９を持つ、切換え制御論理回路１９は、ＤＭＡ転送要求信号ＲＥＱ
１もしくはＲＥＱ２が発生され、またバス権開放°タイ
ミング指示信号１１１が発生されたナラ、ＤＭＡコント
ロールレジスタ１７の出力を所定のクロック期間だけ選
択させるための制御信号１９２を、マルチプレクサ１３
に供給する。

これによって、ＤＭＡ転送に移行した直後、マルチプレ
クサ１３はロムアドレスレジスタ１４ａと１４ｂの出力
を遮断して、ＤＭＡコントロール、レジスタ１７の出力
信号をアドレスデコーダ１２ｂに供給する。すると、マ
イクロＲＯＭＩＩからＤＭＡ転送の最初のマイクロ命令
が読み出され、その中に含まれているネクストアドレス
がＤＭＡロムアドレスレジスタ１４ｂに取り込まれ、以
後ネタストアドレスによって一連のマイクロ命令が次々
と読み出されて、ＤＭＡ転送が実行される。

なお、ＤＭＡコントロールレジスタ１７に書き込まれる
ＤＭＡ動作制御信号は、前記衣１及び表２のようにコー
ド化されていて良い。この場合、回路は、例えばＤＭＡ
転送の移行への直後においてＤＭＡコントロールレジス
タ１７から出力されるコード化された４ビツトデータと
、アドレスレジスタ１４ｂの４ビツトのデータとをマル
チプレクサ１３によって選択させるように構成される。

この場合、アドレスレジスタ１４ｂから供給される４ビ
ツトのデータは、マイクロプログラムの基本ステップを
指示するようなデータとみなされ、ＤＭＡコントロール
レジスタ１７から供給される４ビツトのデータは、かか
る基本ステップ内の詳細なステップを指示するようなデ
ータとみなされる。

従って、第２図に示す実施例の制御部の構成にあっては
、ロムアドレスレジスタ１４ａ、１４ｂの前後にそれぞ
れマルチプレクサ１３と１５ａ。

１５ｂが設けられているため、論理構成が複雑になると
ともに、ゲート段数が多く、スピードが少し遅くなる不
都合があった。これに対し、この第８図に示す実施例の
制御部はマルチプレクサの段数が少ないので動作速度が
速いという利点がある。

なお、この実施例ではアドレスデコーダが２つに分割し
て構成されているが、回路の規模としてはそれらを加え
合せても第２図のアドレスデコーダと大差がない。

さらに、この実施例では、特に制限されないが、ネクス
トアドレスの入っているマイクロ命令の順序制御フィー
ルドに含まれている分岐条件が、ＣＰＵロムアドレスレ
ジスタ１４ａから前記命令デコーダ１２ａに供給され、
マクロ命令のオペコードとともに分岐アドレスを形成す
るようになっている。これによって、同じマクロ命令が
フェッチされていても、ＣＰＵの内部条件によって異な
る処理を実行させることができ、マイクロ命令の共通化
を図ってマイクロＲＯＭの規模の増大を抑えることがで
きる。

すなわち、アドレスレジスタ１４ａからは、前記第１実
施例における３ピツトのページ情報ビットに実質的に等
しいアドレスデータ１４０が、デコーダ１２ａに供給さ
れる。

第６図のマイクロ処理フローにおけるマイクロ処理５Ｔ
ＰＢＣのような共通のマイクロ処理が実行された場合、
デコーダ１２ａが動作状態にされる。デコーダ１２ａは
、８ビツトのようなマクロ命令と付加ビット１４０とか
ら成るデータをデコードし、その結果としてマイクロＲ
ＯＭＩＩのもどり番地に対応するワード勝を選択する。

なお、上記実施例では、ＣＰＵの動作とＤＭＡの動作と
を、時分割方式で演算実行部およびノ（スな使用するこ
とにより実行しているので、ＣＰＵとＤＭＡの完全な平
行処理は不可能であるが、従来）ようにＣＰＵとＤＭＡ
コントローラを分割構成したシステムでもＤＭＡコント
ローラがデータ転送を実行しているときにＣＰＵが内部
演算を行なっている（並行処理）時間は全サイクルの数
ノく−セントにすぎないことが多いので、スピードが極
端に遅くなるおそれはない。むしろ、ＣＰＵとＤＭＡコ
ントローラをマルチチップで構成した場合に生ずるチッ
プ（ＬＳＩ　）間でやりとりされるＤＭＡ転送要求信号
やアクノリッジ信号のオーバーヘッド時間をなくすこと
ができる。また、同一チップ上においてＣＰＵとＤＭＡ
コントローラとを分割して構成した場合、各ブロック間
の接続のための信号線やバスの引き姻しによって信号の
遅延時間が長（なるので、そのような方式に比べて本実
流側はチップサイズの低減はもちろん信号速度が速くな
ってシステム全体の処理スピードも向上されるという利
点がある。

上記実施例では、ＣＰＵとＤＭＡコントローラとを同一
チップ上に一体化して構成したものについて説明したが
、ＣＰＵとＤＭＡコントローラの機能の他にダイナミッ
クＲＡＭのりフレノンユ機能をも組み込んで、これを一
体重に構成するようにしてもよい。

さらに、上記実施例では、ＣＰＵとＩ）ＭＡコントロー
ラの機能を同一チップ上に設けたものについて説明した
が、ＤＭＡコントローラの代わりもしくはこれとともに
、／・−ドディスク・コントローラその他周辺デバイス
のコントロール機能をも持つ回路を、演Ｘ央行部を共用
しかつ制御部を一体化した形で同一チップ上に形成する
ようにしてもよい。

〔発明の効果〕

演算実行部をマイクロプロセッサとＤＭＡコントローラ
とで共用化するとともに、両者の制御方式として共にマ
イクロプログラム方式を採用して各マイクロプログラム
ＲＯＭを一体化するようにしたので、重複した回路部分
が省略されるという作用により、チップサイズをそれほ
ど増大させることなく、マイクロプロセッサの機能を向
上させ、マイクロコンピュータ・システムの構成ヲ簡略
化することができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
制御部にマイクロプログラム制御方式を採用しているが
、演算実行部を共用する形で制御部はランダムロジック
回路で構成することも可能である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＣＰＵ　とＤＭＡコ
ントローラとをオンチップ化した場合について説明した
が、それに限定されるものでなく、ＤＭＡコントローラ
やノ・−ドディスクコントローラ等周辺デバイスのコン
トローラ同士をオンチップ化する場合、その他制御用Ｌ
ＳＩ一般に利用することができる。

【図面の簡単な説明】

第１図は本発明をマイクロプロセッサに適用した場合の
ＬＳＩ全体の概略構成図、第２図は、その制御部の構成の一実施例を示すブロック
図、第３図は、制御部のより詳細な構成を示すブロック図、第４図は、マクロ命令の構成を示す構成図、第５図は、
マイクロ命令の構成を示す構成図、第６図は、マイクロ
命令フローを示すフローチャート、第７図は、演算実行部の具体的ブロック図、第８図は、
制御部の構成の他の実施例を示すブロック図、第９図は、第８図の制御部のより詳細な構成を示すブロ
ック図、第１０図は、リードオンリメモリの具体的回路図である
。１・・・制御部、２・・・演算実行部、３・・・ＡＬＵ
、４・・・カウンタ、５・・・パスインタフェイス、６
・・・内部バス、７・・・レジスタ、１０・・・マイク
ロ命令レジスタ、１１・・・記憶部（マイクロＲＯＭ）
、１２゜１２　ａ　、　１２　ｂ−デコーダ、１３．１
５ａ、１５ｂ・・・マルチプレクサ、１４ａ、１４ｂ・
・・ロムアトンスレジスタ、１６・・・命令レジスター
　１７・・・ＤＭ人コントロールレジスタ。第　　２　　図

Claims

【特許請求の範囲】１、同一チップ上にマイクロプロセッサの機能と、該マ
イクロプロセッサとは独立して周辺デバイスを制御する
機能とを実現する手段が設けられてなるデータ処理装置
であって、上記マイクロプロセッサの制御部と周辺デバ
イスコントロール用の制御部とが、一つの演算実行部を
共用するように構成されてなることを特徴とするデータ
処理装置。２、上記マイクロプロセッサの制御部および周辺デバイ
スコントロール用の制御部は共にマイクロプログラム制
御方式で構成され、かつ各制御部用の制御語（マイクロ
命令）が同一の記憶部に格納され、内部動作状態に応じ
て選択的に読み出されて所定の内部制御信号が形成され
るようにされてなることを特徴とする特許請求の範囲第
１項記載のデータ処理装置。３、マクロ命令をデコードするデコーダまたは上記制御
語に含まれているネクストアドレスをデコードするデコ
ーダとを有し、いずれか一方のデコーダによって上記記
憶部が選択的に駆動されるようにされてなることを特徴
とする特許請求の範囲第２項記載のデータ処理装置。