JPH0736691A - 拡張可能な中央処理装置 - Google Patents
拡張可能な中央処理装置Info
- Publication number
- JPH0736691A JPH0736691A JP5319185A JP31918593A JPH0736691A JP H0736691 A JPH0736691 A JP H0736691A JP 5319185 A JP5319185 A JP 5319185A JP 31918593 A JP31918593 A JP 31918593A JP H0736691 A JPH0736691 A JP H0736691A
- Authority
- JP
- Japan
- Prior art keywords
- control
- unit
- execution unit
- logic
- cpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000012545 processing Methods 0.000 title claims abstract description 39
- 238000012546 transfer Methods 0.000 claims description 103
- 239000004020 conductor Substances 0.000 claims description 18
- 238000000034 method Methods 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 15
- 230000006870 function Effects 0.000 description 15
- 230000006872 improvement Effects 0.000 description 10
- 230000000694 effects Effects 0.000 description 6
- 230000004048 modification Effects 0.000 description 6
- 238000012986 modification Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 5
- 230000008859 change Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 4
- 239000013256 coordination polymer Substances 0.000 description 4
- 238000013461 design Methods 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 238000012937 correction Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 108091068164 05 family Proteins 0.000 description 2
- 238000007792 addition Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 101100083853 Homo sapiens POU2F3 gene Proteins 0.000 description 1
- 101100058850 Oryza sativa subsp. japonica CYP78A11 gene Proteins 0.000 description 1
- 101150059175 PLA1 gene Proteins 0.000 description 1
- 102100026466 POU domain, class 2, transcription factor 3 Human genes 0.000 description 1
- 101000972349 Phytolacca americana Lectin-A Proteins 0.000 description 1
- 210000004556 brain Anatomy 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 235000011888 snacks Nutrition 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/3822—Parallel decoding, e.g. parallel decode units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/28—Enhancement of operational speed, e.g. by using several microcontrol devices operating in parallel
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30098—Register arrangements
- G06F9/30101—Special purpose registers
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30145—Instruction analysis, e.g. decoding, instruction word fields
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30181—Instruction operation extension or modification
- G06F9/30196—Instruction operation extension or modification using decoder, e.g. decoder per instruction set, adaptable or programmable decoders
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3893—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator
- G06F9/3895—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros
- G06F9/3897—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled in tandem, e.g. multiplier-accumulator for complex operations, e.g. multidimensional or interleaved address generators, macros with adaptable data path
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microcomputers (AREA)
- Executing Machine-Instructions (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】
拡張可能な中央処理装置（ＣＰＵ）１２または１２’で
ある。新しいＣＰＵまたは従来技術によるＣＰＵのアー
キテクチャを改良することにより、新しいＣＰＵまたは
従来技術のＣＰＵを拡張可能にして、新しい命令を簡単
で費用効果の高い方法で追加し、様々な顧客の必要性を
満たすことができる。ＣＰＵに関する「拡張可能」とい
う言葉は、既存のＣＰＵ回路構成に大きな変更を加える
ことなく、一定の指定された回路構成を追加するだけ
で、ＣＰＵに新しい命令を追加することができることを
意味するために用いられる。ある実施例においては、追
加の指定された回路構成には、ＣＰＵ制御拡張部回路構
成５２または１５２の形態の制御回路構成が含まれるこ
ともある。ある実施例においては、追加の回路構成には
実行ユニット拡張部回路構成１５３の形態の非制御回路
構成が含まれることもある。
ある。新しいＣＰＵまたは従来技術によるＣＰＵのアー
キテクチャを改良することにより、新しいＣＰＵまたは
従来技術のＣＰＵを拡張可能にして、新しい命令を簡単
で費用効果の高い方法で追加し、様々な顧客の必要性を
満たすことができる。ＣＰＵに関する「拡張可能」とい
う言葉は、既存のＣＰＵ回路構成に大きな変更を加える
ことなく、一定の指定された回路構成を追加するだけ
で、ＣＰＵに新しい命令を追加することができることを
意味するために用いられる。ある実施例においては、追
加の指定された回路構成には、ＣＰＵ制御拡張部回路構
成５２または１５２の形態の制御回路構成が含まれるこ
ともある。ある実施例においては、追加の回路構成には
実行ユニット拡張部回路構成１５３の形態の非制御回路
構成が含まれることもある。
Description
【０００１】
【産業上の利用分野】本発明は、一般に中央処理装置に
関し、さらに詳しくは、拡張可能な中央処理装置に関す
る。
関し、さらに詳しくは、拡張可能な中央処理装置に関す
る。
【０００２】
【従来の技術】中央処理装置（ＣＰＵ：central proces
sing unit は、一般に、マイクロコンピュータ集積回路
（ＭＣＵ：microcomputer integrated circuit）の主要
な「頭脳」である。ＣＰＵの他にも、ＭＣＵにはメモ
リ，タイマおよびバス・インターフェースなどの１つ以
上のオンボード周辺機器または部分が含まれているのが
普通である。しかし、通常はＣＰＵがＭＣＵを制御する
ために用いられるソフトウェア命令を受信して解釈する
責を負っている。
sing unit は、一般に、マイクロコンピュータ集積回路
（ＭＣＵ：microcomputer integrated circuit）の主要
な「頭脳」である。ＣＰＵの他にも、ＭＣＵにはメモ
リ，タイマおよびバス・インターフェースなどの１つ以
上のオンボード周辺機器または部分が含まれているのが
普通である。しかし、通常はＣＰＵがＭＣＵを制御する
ために用いられるソフトウェア命令を受信して解釈する
責を負っている。
【０００３】ある特定のＣＰＵを、様々なＭＣＵに用い
ることができる。同じＣＰＵが様々なＭＣＵに用いられ
る場合、これらのＭＣＵは一般に「ファミリ」（テキサ
ス州オースティンのモトローラ社から販売されるMC68HC
05ファミリのマイクロコンピュータなど）を形成すると
考えられる。種々のＭＣＵに同一のＣＰＵを用いること
には、製造者の視点からも、顧客の視点からも多くの利
点がある。このような利点の１つは、同一のＣＰＵを用
いるファミリ内のＭＣＵ間にはソフトウェアの互換性が
あることである。
ることができる。同じＣＰＵが様々なＭＣＵに用いられ
る場合、これらのＭＣＵは一般に「ファミリ」（テキサ
ス州オースティンのモトローラ社から販売されるMC68HC
05ファミリのマイクロコンピュータなど）を形成すると
考えられる。種々のＭＣＵに同一のＣＰＵを用いること
には、製造者の視点からも、顧客の視点からも多くの利
点がある。このような利点の１つは、同一のＣＰＵを用
いるファミリ内のＭＣＵ間にはソフトウェアの互換性が
あることである。
【０００４】しかし、１つのファミリのＭＣＵが広範な
用途に標準的に用いられるために問題が起きる。ＭＣＵ
の顧客には、たとえばデジタル信号処理命令またはファ
ジー論理命令などのカスタム（特注）命令（用途別の命
令とも呼ばれる）を希望する、あるいは必要とする場合
がある。しかし、このようなカスタム命令を必要とせ
ず、このカスタム命令がＣＰＵの一部として含まれるた
めにかかる余分な経費を払いたくない顧客もいる。その
ため、用途別の命令と経費との間の条件の取捨選択がど
のように行われようとも、ＣＰＵ設計者によりなされた
条件の取捨選択に満足しないＭＣＵの顧客は多い。
用途に標準的に用いられるために問題が起きる。ＭＣＵ
の顧客には、たとえばデジタル信号処理命令またはファ
ジー論理命令などのカスタム（特注）命令（用途別の命
令とも呼ばれる）を希望する、あるいは必要とする場合
がある。しかし、このようなカスタム命令を必要とせ
ず、このカスタム命令がＣＰＵの一部として含まれるた
めにかかる余分な経費を払いたくない顧客もいる。その
ため、用途別の命令と経費との間の条件の取捨選択がど
のように行われようとも、ＣＰＵ設計者によりなされた
条件の取捨選択に満足しないＭＣＵの顧客は多い。
【０００５】第２の問題点は、１つのファミリのＭＣＵ
が一般には数年間市場にあるという事実により起こる。
しかし、ＭＣＵ顧客の要望はもっと速いペースで変化す
る。たとえば、わずか５年前には、ファジー論理命令を
必要とするＭＣＵの顧客は、いたとしても、ほとんどい
なかった。現在では、かなりの数のＭＣＵの顧客にとっ
て、ファジー論理命令が要件であることは珍しくない。
その結果、ＭＣＵの寿命の間にきわめて一般的に必要と
される用途別の命令を組み込むＣＰＵを設計すること
は、現在では非常に難しい。実際のところ、かなりの数
のＭＣＵ顧客によって将来必要とされる用途別命令には
まだ未知のものもある。
が一般には数年間市場にあるという事実により起こる。
しかし、ＭＣＵ顧客の要望はもっと速いペースで変化す
る。たとえば、わずか５年前には、ファジー論理命令を
必要とするＭＣＵの顧客は、いたとしても、ほとんどい
なかった。現在では、かなりの数のＭＣＵの顧客にとっ
て、ファジー論理命令が要件であることは珍しくない。
その結果、ＭＣＵの寿命の間にきわめて一般的に必要と
される用途別の命令を組み込むＣＰＵを設計すること
は、現在では非常に難しい。実際のところ、かなりの数
のＭＣＵ顧客によって将来必要とされる用途別命令には
まだ未知のものもある。
【０００６】第３の問題点は、既存の低価格のＣＰＵで
は満足に実行することのできない少数の重要なソフトウ
ェア・ルーチンを持つＭＣＵ顧客がいるために起こる。
そのため、これらのＭＣＵ顧客は、少数の重要なソフト
ウェア・ルーチンの必要性を満たすために、より強力で
より高価なＣＰＵをもつＭＣＵを用いることを強いられ
ている。しかし、より強力でより高価なＣＰＵは、顧客
の電力消費および／または価格の制約を満たさないこと
がある。
は満足に実行することのできない少数の重要なソフトウ
ェア・ルーチンを持つＭＣＵ顧客がいるために起こる。
そのため、これらのＭＣＵ顧客は、少数の重要なソフト
ウェア・ルーチンの必要性を満たすために、より強力で
より高価なＣＰＵをもつＭＣＵを用いることを強いられ
ている。しかし、より強力でより高価なＣＰＵは、顧客
の電力消費および／または価格の制約を満たさないこと
がある。
【０００７】
【発明が解決しようとする課題】上記の問題点は、たと
えばMC68HC05ファミリのマイクロコンピュータなどのロ
ーエンドＭＣＵなどのきわめて価格に敏感なＭＣＵの用
途において重要である。現在のMC68HC05ファミリのマイ
クロコンピュータにおいては、新たな命令を追加するた
めの簡単で費用効果の良い方法はない。そのため、ＭＣ
Ｕ顧客の必要性と要件とが変化するのに応じて、ＣＰＵ
を注文設計するための簡単で費用効果の良い方法はな
い。
えばMC68HC05ファミリのマイクロコンピュータなどのロ
ーエンドＭＣＵなどのきわめて価格に敏感なＭＣＵの用
途において重要である。現在のMC68HC05ファミリのマイ
クロコンピュータにおいては、新たな命令を追加するた
めの簡単で費用効果の良い方法はない。そのため、ＭＣ
Ｕ顧客の必要性と要件とが変化するのに応じて、ＣＰＵ
を注文設計するための簡単で費用効果の良い方法はな
い。
【０００８】
【課題を解決するための手段】前述の必要性は、本発明
により満足され、その他の利点も本発明により得られ
る。本発明は、ある形態では、拡張可能な中央処理装置
である。
により満足され、その他の利点も本発明により得られ
る。本発明は、ある形態では、拡張可能な中央処理装置
である。
【０００９】ある実施例においては、本発明は実行ユニ
ットを有する中央処理装置である。この実行ユニットに
は、第１組の制御信号を受信する第１組の制御入力が含
まれる。第１組の制御信号は、実行ユニットのすべてを
制御することができる。実行ユニットにはまた、第２組
の制御信号を受信することのできる第２組の制御入力も
含まれる。第２組の制御信号は、実行ユニットのすべて
を制御することができる。実行ユニットにはまた、中央
処理装置内のすべてのステータス・レジスタも含まれ
る。中央処理装置は、実行ユニットに結合された第１制
御ユニットも有する。第１制御ユニットは、第１組の制
御信号を設ける。
ットを有する中央処理装置である。この実行ユニットに
は、第１組の制御信号を受信する第１組の制御入力が含
まれる。第１組の制御信号は、実行ユニットのすべてを
制御することができる。実行ユニットにはまた、第２組
の制御信号を受信することのできる第２組の制御入力も
含まれる。第２組の制御信号は、実行ユニットのすべて
を制御することができる。実行ユニットにはまた、中央
処理装置内のすべてのステータス・レジスタも含まれ
る。中央処理装置は、実行ユニットに結合された第１制
御ユニットも有する。第１制御ユニットは、第１組の制
御信号を設ける。
【００１０】本発明は、以下の詳細な説明と添付の図面
とによって、当業者に理解されるだろう。
とによって、当業者に理解されるだろう。
【００１１】
【好適な実施例の説明】新たな命令を中央処理装置（Ｃ
ＰＵ）に追加するための簡単で費用効果の良い方法が必
要とされた。新しい、あるいは従来の技術によるＣＰＵ
のアーキテクチャを改良することにより、新しいＣＰＵ
または従来技術のＣＰＵを拡張可能にして、比較的簡単
で費用効果の良い方法で新しい命令を追加することがで
きる。ＣＰＵに関して「拡張可能（extensible）」とい
う言葉は、一定の指定された回路構成を追加することに
より、既存のＣＰＵの回路構成を大幅に変更することな
く新しい命令をＣＰＵに追加することができることを意
味するために用いられる。
ＰＵ）に追加するための簡単で費用効果の良い方法が必
要とされた。新しい、あるいは従来の技術によるＣＰＵ
のアーキテクチャを改良することにより、新しいＣＰＵ
または従来技術のＣＰＵを拡張可能にして、比較的簡単
で費用効果の良い方法で新しい命令を追加することがで
きる。ＣＰＵに関して「拡張可能（extensible）」とい
う言葉は、一定の指定された回路構成を追加することに
より、既存のＣＰＵの回路構成を大幅に変更することな
く新しい命令をＣＰＵに追加することができることを意
味するために用いられる。
【００１２】本発明を用いると、より低価格の顧客の要
望を満たす基本的な１組の命令を拡張可能なＣＰＵに設
計することができる。拡張可能なＣＰＵに新しい命令を
追加することが簡単に低価格で行えるので、用途別の命
令を希望する、あるいは必要とする顧客は１つ以上の用
途別命令を追加して、なおかつ妥当な価格を維持するこ
とができる。さらに、将来新しいアルゴリズムが開発さ
れたり、普及した場合に、新たな命令を拡張可能なＣＰ
Ｕに追加して、簡単で費用効果の良い方法で新しいアル
ゴリズムを組み込むことができる。
望を満たす基本的な１組の命令を拡張可能なＣＰＵに設
計することができる。拡張可能なＣＰＵに新しい命令を
追加することが簡単に低価格で行えるので、用途別の命
令を希望する、あるいは必要とする顧客は１つ以上の用
途別命令を追加して、なおかつ妥当な価格を維持するこ
とができる。さらに、将来新しいアルゴリズムが開発さ
れたり、普及した場合に、新たな命令を拡張可能なＣＰ
Ｕに追加して、簡単で費用効果の良い方法で新しいアル
ゴリズムを組み込むことができる。
【００１３】本発明を用いると、従来技術のＣＰＵシス
テム・レベルのアーキテクチャ、たとえば図示された実
施例のMC68HC05ＣＰＵアーキテクチャを改良して、拡張
可能なものにして、新しい命令を追加するために大きな
回路変更を必要としないようにすることができる。ある
いは、新たな命令を実行するために所定の回路構成の追
加が必要となることもある。MC68HC08と名付けられた、
結果として得られた拡張可能なＣＰＵは、既存のMC68HC
05ファミリのＭＣＵとのオブジェクト・コードの互換性
がある。
テム・レベルのアーキテクチャ、たとえば図示された実
施例のMC68HC05ＣＰＵアーキテクチャを改良して、拡張
可能なものにして、新しい命令を追加するために大きな
回路変更を必要としないようにすることができる。ある
いは、新たな命令を実行するために所定の回路構成の追
加が必要となることもある。MC68HC08と名付けられた、
結果として得られた拡張可能なＣＰＵは、既存のMC68HC
05ファミリのＭＣＵとのオブジェクト・コードの互換性
がある。
【００１４】従来技術のＣＰＵは、以下の改良を行うこ
とにより拡張可能にすることができる：すなわち（１）
２台以上の制御ユニットが制御信号を実行ユニット内に
駆動できるようにする；（２）プログラマ・モデル内の
レジスタのすべてを実行ユニットに入れる（条件コード
・レジスタを含む）；（３）状態シーケンサ（stateseq
uencer ）回路構成を改良する；および（４）いくつか
の制御信号を追加する。ＣＰＵが拡張可能になると、拡
張可能なＣＰＵ回路構成に大きな変更を加えずに別の命
令を追加することができる。
とにより拡張可能にすることができる：すなわち（１）
２台以上の制御ユニットが制御信号を実行ユニット内に
駆動できるようにする；（２）プログラマ・モデル内の
レジスタのすべてを実行ユニットに入れる（条件コード
・レジスタを含む）；（３）状態シーケンサ（stateseq
uencer ）回路構成を改良する；および（４）いくつか
の制御信号を追加する。ＣＰＵが拡張可能になると、拡
張可能なＣＰＵ回路構成に大きな変更を加えずに別の命
令を追加することができる。
【００１５】第２制御ユニット６４と第２状態シーケン
サ６８とを追加するだけで、新しい命令を追加すること
ができる。第２制御ユニット６４の大部分は元の制御ユ
ニット５４の複製であり、第２状態シーケンサ６８のあ
る部分は元の状態シーケンサ５８の複製とすることがで
きる点に注目されたい。また、元の制御ユニット５４も
第２制御ユニット６４も、実行ユニット５６内のすべて
のリソースに完全にアクセスできる点にも注目された
い。
サ６８とを追加するだけで、新しい命令を追加すること
ができる。第２制御ユニット６４の大部分は元の制御ユ
ニット５４の複製であり、第２状態シーケンサ６８のあ
る部分は元の状態シーケンサ５８の複製とすることがで
きる点に注目されたい。また、元の制御ユニット５４も
第２制御ユニット６４も、実行ユニット５６内のすべて
のリソースに完全にアクセスできる点にも注目された
い。
【００１６】実行ユニット１５６の既存のリソースを利
用する新しい命令を追加するだけでなく、新しいリソー
スを実行ユニットそのものに追加することもできる。実
行ユニットの内部バスは、実行ユニットの物理端に配線
されている。このため実行ユニット拡張部１５３を追加
して、１つ以上の実行ユニットの内部バスに直接結合し
て、レジスタ，別の演算論理ユニット（ＡＬＵ：arithm
etic logic unit ），特殊機能回路構成または他の任意
の回路構成を追加することにより実行ユニットの機能性
を拡大することができる。
用する新しい命令を追加するだけでなく、新しいリソー
スを実行ユニットそのものに追加することもできる。実
行ユニットの内部バスは、実行ユニットの物理端に配線
されている。このため実行ユニット拡張部１５３を追加
して、１つ以上の実行ユニットの内部バスに直接結合し
て、レジスタ，別の演算論理ユニット（ＡＬＵ：arithm
etic logic unit ），特殊機能回路構成または他の任意
の回路構成を追加することにより実行ユニットの機能性
を拡大することができる。
【００１７】その結果、本発明により従来技術のＣＰＵ
を拡張可能にして、拡張可能なＣＰＵに回路構成を容易
に追加して、現在および将来にわたり様々な顧客の必要
性を満たすことができる。その結果、個々の顧客の融通
性を図るための経費が大幅に削減された。
を拡張可能にして、拡張可能なＣＰＵに回路構成を容易
に追加して、現在および将来にわたり様々な顧客の必要
性を満たすことができる。その結果、個々の顧客の融通
性を図るための経費が大幅に削減された。
【００１８】
【図面の説明】「アサートする（assert）」と「ネゲー
トする（negate）」という言葉は、信号，ステータス・
ビットまたは同様の装置を、それぞれ、論理的に真の状
態にすることおよび論理的に偽の状態にすることを指す
ときに用いられる。論理的に真の状態が論理レベル１で
あるとすると、論理的に偽の状態は論理レベル０であ
る。論理的に真の状態が論理レベル０であるとすると、
論理的に偽の状態は論理レベル１である。
トする（negate）」という言葉は、信号，ステータス・
ビットまたは同様の装置を、それぞれ、論理的に真の状
態にすることおよび論理的に偽の状態にすることを指す
ときに用いられる。論理的に真の状態が論理レベル１で
あるとすると、論理的に偽の状態は論理レベル０であ
る。論理的に真の状態が論理レベル０であるとすると、
論理的に偽の状態は論理レベル１である。
【００１９】「バス」という言葉は、データ，アドレ
ス，制御またはステータスなど１つ以上の種々の情報を
送信するために用いられる複数の信号を指すために用い
られる。
ス，制御またはステータスなど１つ以上の種々の情報を
送信するために用いられる複数の信号を指すために用い
られる。
【００２０】図１は、データ処理システム１０のある実
施例を示す。データ処理システム回路構成１０は、拡張
可能な中央処理装置（ＣＰＵ）回路構成１２，回路構成
のシステム統合部１４，回路構成のシリアル部１６，ラ
ンダム・アクセス・メモリ（ＲＡＭ）回路構成１８，読
み込み専用メモリ（ＲＯＭ）回路構成２０，その他のメ
モリ回路構成２２（たとえば電気的消去書き込み可能な
読み込み専用メモリＥＥＰＲＯＭ），ポート論理回路構
成２４，外部バス・インターフェース回路構成２６，回
路構成のタイマ部２８および直接メモリ・アクセス（Ｄ
ＭＡ）回路構成３０を有し、これらはそれぞれバス回路
構成３２に双方向的に結合されている。拡張可能なＣＰ
Ｕ１２とシステム統合部１４とは、バス回路構成３４に
より互いに双方向的に結合されている。拡張可能なＣＰ
Ｕ１２は、バス回路構成３６によりＤＭＡ３０に結合さ
れている。
施例を示す。データ処理システム回路構成１０は、拡張
可能な中央処理装置（ＣＰＵ）回路構成１２，回路構成
のシステム統合部１４，回路構成のシリアル部１６，ラ
ンダム・アクセス・メモリ（ＲＡＭ）回路構成１８，読
み込み専用メモリ（ＲＯＭ）回路構成２０，その他のメ
モリ回路構成２２（たとえば電気的消去書き込み可能な
読み込み専用メモリＥＥＰＲＯＭ），ポート論理回路構
成２４，外部バス・インターフェース回路構成２６，回
路構成のタイマ部２８および直接メモリ・アクセス（Ｄ
ＭＡ）回路構成３０を有し、これらはそれぞれバス回路
構成３２に双方向的に結合されている。拡張可能なＣＰ
Ｕ１２とシステム統合部１４とは、バス回路構成３４に
より互いに双方向的に結合されている。拡張可能なＣＰ
Ｕ１２は、バス回路構成３６によりＤＭＡ３０に結合さ
れている。
【００２１】システム統合部１４は、集積回路ピン３８
を介してデータ処理システム１０の外部と信号の受信お
よび送信ができる。シリアル部１６は、集積回路ピン４
０を介して、データ処理システム１０の外部と信号の受
信および送信ができる。メモリの種類により、他のメモ
リ２２は集積回路ピン４２を介して、データ処理システ
ム１０の外部と信号の受信および送信を任意にすること
ができる。ポート論理２４は、集積回路ピン４４を介し
てデータ処理システム１０の外部と信号の受信および送
信ができる。外部バス・インターフェース２６は、集積
回路ピン４６を介してデータ処理システム１０の外部と
信号の受信および送信ができる。また、タイマ部２８
は、集積回路ピン４８を介して、データ処理システム１
０の外部と信号の受信および送信ができる。
を介してデータ処理システム１０の外部と信号の受信お
よび送信ができる。シリアル部１６は、集積回路ピン４
０を介して、データ処理システム１０の外部と信号の受
信および送信ができる。メモリの種類により、他のメモ
リ２２は集積回路ピン４２を介して、データ処理システ
ム１０の外部と信号の受信および送信を任意にすること
ができる。ポート論理２４は、集積回路ピン４４を介し
てデータ処理システム１０の外部と信号の受信および送
信ができる。外部バス・インターフェース２６は、集積
回路ピン４６を介してデータ処理システム１０の外部と
信号の受信および送信ができる。また、タイマ部２８
は、集積回路ピン４８を介して、データ処理システム１
０の外部と信号の受信および送信ができる。
【００２２】図２は、本発明のある実施例による図１の
拡張可能な中央処理装置（ＣＰＵ）１２をブロック図に
示したものである。拡張可能ＣＰＵ１２は、２つの主要
な部分、すなわちＣＰＵコア回路構成５０とＣＰＵ制御
拡張部回路構成５２とに分割される。
拡張可能な中央処理装置（ＣＰＵ）１２をブロック図に
示したものである。拡張可能ＣＰＵ１２は、２つの主要
な部分、すなわちＣＰＵコア回路構成５０とＣＰＵ制御
拡張部回路構成５２とに分割される。
【００２３】ＣＰＵコア５０は、制御ユニット回路構成
５４，実行ユニット（ＥＵ）回路構成５６および第１状
態シーケンサ回路構成５８を有する。制御ユニット５４
は、制御ＰＬＡ信号（Control PLA Signals ）をランダ
ム制御論理回路構成６２に転送する制御プログラミング
可能論理アレイ（制御ＰＬＡ）回路構成６０を有する。
ランダム制御論理６２は、タイミング制御信号（Timed
Control Signals ）を実行ユニット５６に転送する。ラ
ンダム制御論理６２は、実行ユニット５６からステータ
ス信号（Status Signals）を受信する。制御ＰＬＡ６０
は、第１状態シーケンサ５８との間で信号を受信および
転送する。ランダム制御論理６２は、動作不能（ディス
エーブル）回路構成６３を含む。
５４，実行ユニット（ＥＵ）回路構成５６および第１状
態シーケンサ回路構成５８を有する。制御ユニット５４
は、制御ＰＬＡ信号（Control PLA Signals ）をランダ
ム制御論理回路構成６２に転送する制御プログラミング
可能論理アレイ（制御ＰＬＡ）回路構成６０を有する。
ランダム制御論理６２は、タイミング制御信号（Timed
Control Signals ）を実行ユニット５６に転送する。ラ
ンダム制御論理６２は、実行ユニット５６からステータ
ス信号（Status Signals）を受信する。制御ＰＬＡ６０
は、第１状態シーケンサ５８との間で信号を受信および
転送する。ランダム制御論理６２は、動作不能（ディス
エーブル）回路構成６３を含む。
【００２４】ＣＰＵ制御拡張部５２は、制御ユニット回
路構成６４と第２状態シーケンサ回路構成６８とを有す
る。制御ユニット６４は、制御ＲＯＭ信号（Control RO
M Signals ）をランダム制御論理回路構成７２に転送す
る制御読み込み専用メモリ（制御ＲＯＭ）回路構成７０
を有する。ランダム制御論理７２は、タイミング制御信
号を実行ユニット５６に送信する。ランダム制御論理７
２は、実行ユニット５６からステータス信号を受信す
る。ランダム制御論理７２は、動作不能回路構成７３を
含む。
路構成６４と第２状態シーケンサ回路構成６８とを有す
る。制御ユニット６４は、制御ＲＯＭ信号（Control RO
M Signals ）をランダム制御論理回路構成７２に転送す
る制御読み込み専用メモリ（制御ＲＯＭ）回路構成７０
を有する。ランダム制御論理７２は、タイミング制御信
号を実行ユニット５６に送信する。ランダム制御論理７
２は、実行ユニット５６からステータス信号を受信す
る。ランダム制御論理７２は、動作不能回路構成７３を
含む。
【００２５】制御ＲＯＭ７０は、第２状態シーケンサ６
８との間で信号を転送および受信する。制御ＲＯＭ７０
は、第１状態シーケンサ５８にも信号を転送する。第２
状態シーケンサ６８は、１個以上の信号をランダム制御
論理６２に転送する。また第２状態シーケンサ６８は、
ランダム制御論理７２にも信号を転送する。第２状態シ
ーケンサ６８は制御ＰＬＡ６０から信号を受信する。
８との間で信号を転送および受信する。制御ＲＯＭ７０
は、第１状態シーケンサ５８にも信号を転送する。第２
状態シーケンサ６８は、１個以上の信号をランダム制御
論理６２に転送する。また第２状態シーケンサ６８は、
ランダム制御論理７２にも信号を転送する。第２状態シ
ーケンサ６８は制御ＰＬＡ６０から信号を受信する。
【００２６】実行ユニット５６は、バス３２に対して双
方向的に結合される。第１状態シーケンサ５８と第２状
態シーケンサ６８とは、バス３２から命令を受信するよ
うに結合されている。
方向的に結合される。第１状態シーケンサ５８と第２状
態シーケンサ６８とは、バス３２から命令を受信するよ
うに結合されている。
【００２７】図３は、本発明のある実施例による図１の
拡張可能な中央処理装置（ＣＰＵ）１２’をブロック図
に示したものである。拡張可能ＣＰＵ１２’は、３つの
主要部分、すなわちＣＰＵコア回路構成１５０と、ＣＰ
Ｕ制御拡張部回路構成１５２と、実行ユニット拡張部回
路構成１５３とに分かれている。
拡張可能な中央処理装置（ＣＰＵ）１２’をブロック図
に示したものである。拡張可能ＣＰＵ１２’は、３つの
主要部分、すなわちＣＰＵコア回路構成１５０と、ＣＰ
Ｕ制御拡張部回路構成１５２と、実行ユニット拡張部回
路構成１５３とに分かれている。
【００２８】ＣＰＵコア１５０は、制御ユニット回路構
成１５４，実行ユニット（ＥＵ）回路構成１５６および
第１状態シーケンサ回路構成１５８を有する。制御ユニ
ット１５４は、制御ＰＬＡ信号をランダム制御論理回路
構成１６２に転送する制御プログラミング可能論理アレ
イ（制御ＰＬＡ）回路構成１６０を有する。ランダム制
御論理１６２は、タイミング制御信号を実行ユニット１
５６に転送する。ランダム制御論理１６２は、実行ユニ
ット１５６からステータス信号を受信する。制御ＰＬＡ
１６０は、第１状態シーケンサ１５８との間で信号の送
受信を行う。ランダム制御論理１６２には、動作不能回
路構成１６３が含まれる。
成１５４，実行ユニット（ＥＵ）回路構成１５６および
第１状態シーケンサ回路構成１５８を有する。制御ユニ
ット１５４は、制御ＰＬＡ信号をランダム制御論理回路
構成１６２に転送する制御プログラミング可能論理アレ
イ（制御ＰＬＡ）回路構成１６０を有する。ランダム制
御論理１６２は、タイミング制御信号を実行ユニット１
５６に転送する。ランダム制御論理１６２は、実行ユニ
ット１５６からステータス信号を受信する。制御ＰＬＡ
１６０は、第１状態シーケンサ１５８との間で信号の送
受信を行う。ランダム制御論理１６２には、動作不能回
路構成１６３が含まれる。
【００２９】ＣＰＵ制御拡張部１５２は、制御ユニット
回路構成１６４と第２状態シーケンサ回路構成１６８と
を有する。制御ユニット１６４は、ランダム制御論理回
路構成１７２に制御ＲＯＭ信号を転送する制御読み込み
専用メモリ（制御ＲＯＭ）回路構成１７０を有する。さ
らに、制御ユニット１６４は、制御ＲＯＭ拡張信号（Co
ntrol ROM Extension Signals ）をランダム制御論理拡
張部回路構成１７５に送信する制御読み込み専用メモリ
（制御ＲＯＭ）回路構成１７１を有する。ランダム制御
論理１７２は、実行ユニット１５６にタイミング制御信
号を転送する。さらにランダム制御論理拡張部１７５
は、タイミング制御信号を実行ユニット拡張部１５３に
転送する。ランダム制御論理１７２は、実行ユニット１
５６からステータス信号を受信する。さらにランダム制
御論理拡張部１７５は、実行ユニット拡張部１５３から
ステータス信号を受信する。ランダム制御論理１７２に
は、動作不能回路構成１７３が含まれる。
回路構成１６４と第２状態シーケンサ回路構成１６８と
を有する。制御ユニット１６４は、ランダム制御論理回
路構成１７２に制御ＲＯＭ信号を転送する制御読み込み
専用メモリ（制御ＲＯＭ）回路構成１７０を有する。さ
らに、制御ユニット１６４は、制御ＲＯＭ拡張信号（Co
ntrol ROM Extension Signals ）をランダム制御論理拡
張部回路構成１７５に送信する制御読み込み専用メモリ
（制御ＲＯＭ）回路構成１７１を有する。ランダム制御
論理１７２は、実行ユニット１５６にタイミング制御信
号を転送する。さらにランダム制御論理拡張部１７５
は、タイミング制御信号を実行ユニット拡張部１５３に
転送する。ランダム制御論理１７２は、実行ユニット１
５６からステータス信号を受信する。さらにランダム制
御論理拡張部１７５は、実行ユニット拡張部１５３から
ステータス信号を受信する。ランダム制御論理１７２に
は、動作不能回路構成１７３が含まれる。
【００３０】制御ＲＯＭ１７０は、第２状態シーケンサ
１６８との間で信号を送受信する。制御ＲＯＭ１７０
は、第１状態シーケンサ１５８にも信号を転送する。第
２状態シーケンサ１６８は、１つ以上の信号をランダム
制御論理１６２に転送して、第２状態シーケンサ１６８
は、ランダム制御論理１７２にも信号を転送する。第２
状態シーケンサ１６８は、制御ＰＬＡ１６０から信号を
受信する。
１６８との間で信号を送受信する。制御ＲＯＭ１７０
は、第１状態シーケンサ１５８にも信号を転送する。第
２状態シーケンサ１６８は、１つ以上の信号をランダム
制御論理１６２に転送して、第２状態シーケンサ１６８
は、ランダム制御論理１７２にも信号を転送する。第２
状態シーケンサ１６８は、制御ＰＬＡ１６０から信号を
受信する。
【００３１】実行ユニット１５６は、バス３２と双方向
的に結合されている。第１状態シーケンサ１５８と第２
状態シーケンサ１６８とは、バス３２からの命令を受け
取るように結合されている。さらに実行ユニット拡張部
１５３は、１つ以上の実行ユニット（ＥＵ）内部バスに
より実行ユニット１５６に結合されている。
的に結合されている。第１状態シーケンサ１５８と第２
状態シーケンサ１６８とは、バス３２からの命令を受け
取るように結合されている。さらに実行ユニット拡張部
１５３は、１つ以上の実行ユニット（ＥＵ）内部バスに
より実行ユニット１５６に結合されている。
【００３２】図４は、本発明のある実施例による図２の
第１状態シーケンサ５８をブロック図に示したものであ
る。選択マルチプレクサ（ＭＵＸ）回路構成８０は、制
御ＰＬＡ６０からの命令終了信号（End Of Instruction
Signal ）と制御ＲＯＭ７０からの命令終了信号を受信
する。選択マルチプレクサ（ＭＵＸ）回路構成８２は、
制御ＰＬＡ６０からの先取り信号（Lookahead Signal）
と制御ＲＯＭ７０からの先取り信号を受信する。状態論
理回路構成８４は、次状態信号（Next State Signals）
を制御ＰＬＡ６０から受信する。
第１状態シーケンサ５８をブロック図に示したものであ
る。選択マルチプレクサ（ＭＵＸ）回路構成８０は、制
御ＰＬＡ６０からの命令終了信号（End Of Instruction
Signal ）と制御ＲＯＭ７０からの命令終了信号を受信
する。選択マルチプレクサ（ＭＵＸ）回路構成８２は、
制御ＰＬＡ６０からの先取り信号（Lookahead Signal）
と制御ＲＯＭ７０からの先取り信号を受信する。状態論
理回路構成８４は、次状態信号（Next State Signals）
を制御ＰＬＡ６０から受信する。
【００３３】ＭＵＸ８０およびＭＵＸ８２は、それぞれ
制御ＰＬＡ６０から制御転送信号（Control Transfer S
ignal ）を受信する。ＭＵＸ８０の出力は、命令レジス
タ回路構成８６の制御入力に結合され、状態論理８４に
結合されている。ＭＵＸ８２の出力は、オプコード（op
code）先取りレジスタ回路構成８８の制御入力に結合さ
れている。オプコード先取りレジスタ８８は、バス３２
に結合されて、命令を受け取る。命令レジスタ８６は、
オプコード先取りレジスタ８８に結合されて、命令を受
け取る。
制御ＰＬＡ６０から制御転送信号（Control Transfer S
ignal ）を受信する。ＭＵＸ８０の出力は、命令レジス
タ回路構成８６の制御入力に結合され、状態論理８４に
結合されている。ＭＵＸ８２の出力は、オプコード（op
code）先取りレジスタ回路構成８８の制御入力に結合さ
れている。オプコード先取りレジスタ８８は、バス３２
に結合されて、命令を受け取る。命令レジスタ８６は、
オプコード先取りレジスタ８８に結合されて、命令を受
け取る。
【００３４】デコーダ回路構成８９は、命令レジスタ８
６に結合されて、命令を受け取る。デコーダ８９は、状
態論理８４に結合されて、状態情報を受け取る。デコー
ダ８９は、制御信号を発生し、この信号は制御ＰＬＡ６
０に行く。また、第１状態シーケンサ５８は、タイミン
グ信号（図示せず）を必要とする。
６に結合されて、命令を受け取る。デコーダ８９は、状
態論理８４に結合されて、状態情報を受け取る。デコー
ダ８９は、制御信号を発生し、この信号は制御ＰＬＡ６
０に行く。また、第１状態シーケンサ５８は、タイミン
グ信号（図示せず）を必要とする。
【００３５】図５は、本発明のある実施例による図３の
第１状態シーケンサ１５８をブロック図に示したもので
ある。選択マルチプレクサ（ＭＵＸ）回路構成９０は、
制御ＰＬＡ１６０からの命令終了信号と制御ＲＯＭ１７
０からの命令終了信号を受信する。選択マルチプレクサ
（ＭＵＸ）回路構成９２は、制御ＰＬＡ１６０からの先
取り信号と制御ＲＯＭ１７０からの先取り信号とを受信
する。状態論理回路構成９４は、次状態信号を制御ＰＬ
Ａ１６０から受信する。
第１状態シーケンサ１５８をブロック図に示したもので
ある。選択マルチプレクサ（ＭＵＸ）回路構成９０は、
制御ＰＬＡ１６０からの命令終了信号と制御ＲＯＭ１７
０からの命令終了信号を受信する。選択マルチプレクサ
（ＭＵＸ）回路構成９２は、制御ＰＬＡ１６０からの先
取り信号と制御ＲＯＭ１７０からの先取り信号とを受信
する。状態論理回路構成９４は、次状態信号を制御ＰＬ
Ａ１６０から受信する。
【００３６】ＭＵＸ９０およびＭＵＸ９２は、それぞれ
制御ＰＬＡ１６０から制御転送信号を受信する。ＭＵＸ
９０の出力は、命令レジスタ回路構成９６の制御入力に
結合され、状態論理９４に結合されている。ＭＵＸ９２
の出力は、オプコード先取りレジスタ回路構成９８の制
御入力に結合されている。オプコード先取りレジスタ９
８は、バス３２に結合されて、命令を受け取る。命令レ
ジスタ９６は、オプコード先取りレジスタ９８に結合さ
れて、命令を受け取る。
制御ＰＬＡ１６０から制御転送信号を受信する。ＭＵＸ
９０の出力は、命令レジスタ回路構成９６の制御入力に
結合され、状態論理９４に結合されている。ＭＵＸ９２
の出力は、オプコード先取りレジスタ回路構成９８の制
御入力に結合されている。オプコード先取りレジスタ９
８は、バス３２に結合されて、命令を受け取る。命令レ
ジスタ９６は、オプコード先取りレジスタ９８に結合さ
れて、命令を受け取る。
【００３７】デコーダ回路構成９９は、命令レジスタ９
６に結合されて、命令を受け取る。デコーダ９９は、状
態論理９４に結合されて、状態情報を受け取る。デコー
ダ９９は、制御信号を発生し、この信号は制御ＰＬＡ１
６０に行く。また、第１状態シーケンサ１５８は、タイ
ミング信号（図示せず）を必要とする。
６に結合されて、命令を受け取る。デコーダ９９は、状
態論理９４に結合されて、状態情報を受け取る。デコー
ダ９９は、制御信号を発生し、この信号は制御ＰＬＡ１
６０に行く。また、第１状態シーケンサ１５８は、タイ
ミング信号（図示せず）を必要とする。
【００３８】図６は、本発明のある実施例による図２の
第２状態シーケンサ６８をブロック図に示したものであ
る。制御ユニット選択論理回路構成１０１は、制御ＰＬ
Ａ６０からの制御転送信号制御と、制御ＲＯＭ７０から
の命令終了信号とを受信する。制御ユニット選択論理１
０１は、ランダム制御論理６２に動作不能（Disable信
号を送り、ランダム制御論理７２に動作可能（Enable）
信号を送り、制御ＲＯＭ７０に動作可能信号を送る。オ
プションで、制御ユニット選択論理１０１は、制御ＰＬ
Ａ６０に動作不能信号を送ることもできる。
第２状態シーケンサ６８をブロック図に示したものであ
る。制御ユニット選択論理回路構成１０１は、制御ＰＬ
Ａ６０からの制御転送信号制御と、制御ＲＯＭ７０から
の命令終了信号とを受信する。制御ユニット選択論理１
０１は、ランダム制御論理６２に動作不能（Disable信
号を送り、ランダム制御論理７２に動作可能（Enable）
信号を送り、制御ＲＯＭ７０に動作可能信号を送る。オ
プションで、制御ユニット選択論理１０１は、制御ＰＬ
Ａ６０に動作不能信号を送ることもできる。
【００３９】状態論理回路構成１０４には、カウンタ回
路構成１０７が含まれる。状態論理１０４は、制御ＲＯ
Ｍ７０から次状態信号を受信する。命令レジスタ回路構
成１０６は、制御ＲＯＭ７０から先取り信号を受信す
る。命令レジスタ１０６は、バス３２に結合されて、命
令を受け取る。カウンタ１０７はバス３２に結合されて
おり、カウンタ１０７にはバス３２を介して書き込むこ
とができる。デコーダ回路構成１０９は、命令レジスタ
１０６に結合されて命令を受け取る。デコーダ１０９
は、状態論理１０４に結合されて、状態情報を受け取
る。デコーダ１０９は、制御信号を発生して、この信号
は制御ＲＯＭ７０に行く。また、第２状態シーケンサ６
８は、タイミング信号（図示せず）を必要とする。制御
ユニット選択論理１０１は、命令レジスタ１０６に結合
されている。
路構成１０７が含まれる。状態論理１０４は、制御ＲＯ
Ｍ７０から次状態信号を受信する。命令レジスタ回路構
成１０６は、制御ＲＯＭ７０から先取り信号を受信す
る。命令レジスタ１０６は、バス３２に結合されて、命
令を受け取る。カウンタ１０７はバス３２に結合されて
おり、カウンタ１０７にはバス３２を介して書き込むこ
とができる。デコーダ回路構成１０９は、命令レジスタ
１０６に結合されて命令を受け取る。デコーダ１０９
は、状態論理１０４に結合されて、状態情報を受け取
る。デコーダ１０９は、制御信号を発生して、この信号
は制御ＲＯＭ７０に行く。また、第２状態シーケンサ６
８は、タイミング信号（図示せず）を必要とする。制御
ユニット選択論理１０１は、命令レジスタ１０６に結合
されている。
【００４０】図７は、本発明のある実施例による図３の
第２状態シーケンサ１６８をブロック図に示したもので
ある。制御ユニット選択論理回路構成１１１は、制御Ｐ
ＬＡ１６０からの制御転送信号制御と、制御ＲＯＭ１７
０からの命令終了信号とを受信する。制御ユニット選択
論理１１１は、ランダム制御論理１６２に動作不能信号
を送り、ランダム制御論理１７２に動作可能信号を送
り、制御ＲＯＭ１７０に動作可能信号を送る。オプショ
ンで、制御ユニット選択論理１１１は、制御ＰＬＡ１６
０に動作不能信号を送ることもできる。
第２状態シーケンサ１６８をブロック図に示したもので
ある。制御ユニット選択論理回路構成１１１は、制御Ｐ
ＬＡ１６０からの制御転送信号制御と、制御ＲＯＭ１７
０からの命令終了信号とを受信する。制御ユニット選択
論理１１１は、ランダム制御論理１６２に動作不能信号
を送り、ランダム制御論理１７２に動作可能信号を送
り、制御ＲＯＭ１７０に動作可能信号を送る。オプショ
ンで、制御ユニット選択論理１１１は、制御ＰＬＡ１６
０に動作不能信号を送ることもできる。
【００４１】状態論理回路構成１１４には、カウンタ回
路構成１１７が含まれる。状態論理１１４は、制御ＲＯ
Ｍ１７０から次状態信号を受信する。命令レジスタ回路
構成１１６は、制御ＲＯＭ１７０から先取り信号を受信
する。命令レジスタ１１６は、バス３２に結合されて、
命令を受け取る。カウンタ１１７はバス３２に結合され
ており、カウンタ１１７にはバス３２を介して書き込む
ことができる。デコーダ回路構成１１９は、命令レジス
タ１１６に結合されて命令を受け取る。デコーダ１１９
は、状態論理１１４に結合されて、状態情報を受け取
る。デコーダ１１９は、制御信号を発生して、この信号
は制御ＲＯＭ１７０に行く。また、第２状態シーケンサ
１６８は、タイミング信号（図示せず）を必要とする。
制御ユニット選択論理１１１は、命令レジスタ１１６に
結合されている。
路構成１１７が含まれる。状態論理１１４は、制御ＲＯ
Ｍ１７０から次状態信号を受信する。命令レジスタ回路
構成１１６は、制御ＲＯＭ１７０から先取り信号を受信
する。命令レジスタ１１６は、バス３２に結合されて、
命令を受け取る。カウンタ１１７はバス３２に結合され
ており、カウンタ１１７にはバス３２を介して書き込む
ことができる。デコーダ回路構成１１９は、命令レジス
タ１１６に結合されて命令を受け取る。デコーダ１１９
は、状態論理１１４に結合されて、状態情報を受け取
る。デコーダ１１９は、制御信号を発生して、この信号
は制御ＲＯＭ１７０に行く。また、第２状態シーケンサ
１６８は、タイミング信号（図示せず）を必要とする。
制御ユニット選択論理１１１は、命令レジスタ１１６に
結合されている。
【００４２】図８は、図２の実行ユニット５６の一部の
ある実施例を示す。同様に、図８は、図３の実行ユニッ
ト１５６の一部のある実施例を示す。制御ユニット選択
論理１０１は、命令レジスタ１０６に結合されている。
ある実施例を示す。同様に、図８は、図３の実行ユニッ
ト１５６の一部のある実施例を示す。制御ユニット選択
論理１０１は、命令レジスタ１０６に結合されている。
【００４３】プログラム・カウンタ（高）／インクリメ
ンタ・レジスタ（incrementer register）回路２００
は、バス２０２から情報を受け取り、バス２０４に情報
を与える。プログラム・カウンタ（低）レジスタ回路２
０６は、バス２０２から情報を受け取り、バス２０４に
情報を与える。スタック・ポインタ・レジスタ（stackp
ointer register）回路２０８は、バス２０２から情報
を受け取り、バス２０４に情報を与える。累算器（accu
mulator ）レジスタ回路２１０は、バス２０２から情報
を受け取り、バス２０４に情報を与える。インデックス
・レジスタ２１２はバス２０２から情報を受け取り、バ
ス２０４に情報を与える。
ンタ・レジスタ（incrementer register）回路２００
は、バス２０２から情報を受け取り、バス２０４に情報
を与える。プログラム・カウンタ（低）レジスタ回路２
０６は、バス２０２から情報を受け取り、バス２０４に
情報を与える。スタック・ポインタ・レジスタ（stackp
ointer register）回路２０８は、バス２０２から情報
を受け取り、バス２０４に情報を与える。累算器（accu
mulator ）レジスタ回路２１０は、バス２０２から情報
を受け取り、バス２０４に情報を与える。インデックス
・レジスタ２１２はバス２０２から情報を受け取り、バ
ス２０４に情報を与える。
【００４４】一時アドレス・レジスタ（高）回路２１４
は、バス２０２から情報を受け取り、バス２１６に情報
を与える。一時アドレス・レジスタ（低）回路２１８
は、バス２０２から情報を受け取り、バス２１６に情報
を与える。データ・バス・インターフェース回路構成２
２０は、バス２０２から情報を受け取り、バス２１６に
情報を与える。定数発生論理回路２２２は、バス２０４
に情報を与える。
は、バス２０２から情報を受け取り、バス２１６に情報
を与える。一時アドレス・レジスタ（低）回路２１８
は、バス２０２から情報を受け取り、バス２１６に情報
を与える。データ・バス・インターフェース回路構成２
２０は、バス２０２から情報を受け取り、バス２１６に
情報を与える。定数発生論理回路２２２は、バス２０４
に情報を与える。
【００４５】演算論理ユニット（ＡＬＵ）２２４は、バ
ス２０４とバス２１６とからデータを受け取る。ＡＬＵ
２２４は、フラッグ回路構成２２６に双方向的に結合さ
れている。フラッグ回路構成２２６は、条件コード・レ
ジスタ２２８に双方向的に結合されている。条件コード
・レジスタ２２８は、バス２０２から情報を受け取り、
バス２１６に情報を与える。ＡＬＵ２２４の出力は、シ
フタ（shifter ）回路構成２３０に結合されている。シ
フタ２３０は、バス２０２に情報を与える。
ス２０４とバス２１６とからデータを受け取る。ＡＬＵ
２２４は、フラッグ回路構成２２６に双方向的に結合さ
れている。フラッグ回路構成２２６は、条件コード・レ
ジスタ２２８に双方向的に結合されている。条件コード
・レジスタ２２８は、バス２０２から情報を受け取り、
バス２１６に情報を与える。ＡＬＵ２２４の出力は、シ
フタ（shifter ）回路構成２３０に結合されている。シ
フタ２３０は、バス２０２に情報を与える。
【００４６】プログラム・カウンタ（高）／インクリメ
ンタ・レジスタ２００と一時アドレス・レジスタ（高）
２１４は、それぞれ高バス２３２に情報を与える。アド
レス・バス（高）バッファ回路構成２３４は、高バス２
３２から情報を受け取り、プログラム・カウンタ（高）
／インクリメンタ・レジスタ２００に情報を与える。ア
ドレス・バス（高）バッファ２３４は、アドレス・バス
（高）２３６に結合されている。アドレス・バス（高）
２３６は、バス３２に結合されている。
ンタ・レジスタ２００と一時アドレス・レジスタ（高）
２１４は、それぞれ高バス２３２に情報を与える。アド
レス・バス（高）バッファ回路構成２３４は、高バス２
３２から情報を受け取り、プログラム・カウンタ（高）
／インクリメンタ・レジスタ２００に情報を与える。ア
ドレス・バス（高）バッファ２３４は、アドレス・バス
（高）２３６に結合されている。アドレス・バス（高）
２３６は、バス３２に結合されている。
【００４７】プログラム・カウンタ（低）レジスタ２０
６と、一時アドレス・レジスタ（低）２１８と、スタッ
ク・ポインタ・レジスタ２０８とは、それぞれ低バス２
３８に情報を与える。アドレス・バス（低）バッファ回
路構成２４０は、低バス２３８から情報を受け取る。ア
ドレス・バス（低）バッファ２４０は、アドレス・バス
（低）２４２に結合されている。アドレス・バス（低）
２４２は、バス３２に結合されている。
６と、一時アドレス・レジスタ（低）２１８と、スタッ
ク・ポインタ・レジスタ２０８とは、それぞれ低バス２
３８に情報を与える。アドレス・バス（低）バッファ回
路構成２４０は、低バス２３８から情報を受け取る。ア
ドレス・バス（低）バッファ２４０は、アドレス・バス
（低）２４２に結合されている。アドレス・バス（低）
２４２は、バス３２に結合されている。
【００４８】低バス２３８は、データ・バス２４４から
情報を受け取る。データ・バス・インターフェース２２
０は、データ・バス２４４から情報を受け取り、それに
情報を与える。データ・バス２４４は、バス３２に結合
されている。
情報を受け取る。データ・バス・インターフェース２２
０は、データ・バス２４４から情報を受け取り、それに
情報を与える。データ・バス２４４は、バス３２に結合
されている。
【００４９】
【好適な実施例の動作】本発明により、ＣＰＵに拡張性
を持たせることができ、回路構成を追加することが容易
になったり、既存の回路構成をほとんど変更せずに新し
い命令またはアルゴリズムを組み込むことができる。
を持たせることができ、回路構成を追加することが容易
になったり、既存の回路構成をほとんど変更せずに新し
い命令またはアルゴリズムを組み込むことができる。
【００５０】図１では、データ処理システム１０がＭＣ
Ｕファミリ内の１つの可能なＭＣＵを示す。同じファミ
リ内のＭＣＵは、異なるオンボード周辺機器を有するの
が普通なので、データ処理システム１０の他の実施例で
はＲＯＭ２０を持たないもの、外部バス・インターフェ
ース２６を持たないもの、ＤＭＡ３０を持たないものも
ある。実際には、データ処理システム１０の他の実施例
では、図１に示された周辺機器よりも少ない場合も、多
い場合も、また異なるものを持つ場合もある。過去にお
いては、特定のファミリ内のＭＣＵは、ほとんどいつ
も、全く同じＣＰＵを用いていた。本発明により、特定
のファミリ内のＭＣＵは、同一のＣＰＵコア５０の拡張
部であることによりすべて関連性をもつ異なる拡張可能
ＣＰＵ１２を用いることができる。図２は、拡張可能Ｃ
ＰＵ１２の１つの可能な実施例を示す。図３は、拡張可
能ＣＰＵ１２の第２の可能な実施例、すなわち拡張可能
ＣＰＵ１２’を示す。
Ｕファミリ内の１つの可能なＭＣＵを示す。同じファミ
リ内のＭＣＵは、異なるオンボード周辺機器を有するの
が普通なので、データ処理システム１０の他の実施例で
はＲＯＭ２０を持たないもの、外部バス・インターフェ
ース２６を持たないもの、ＤＭＡ３０を持たないものも
ある。実際には、データ処理システム１０の他の実施例
では、図１に示された周辺機器よりも少ない場合も、多
い場合も、また異なるものを持つ場合もある。過去にお
いては、特定のファミリ内のＭＣＵは、ほとんどいつ
も、全く同じＣＰＵを用いていた。本発明により、特定
のファミリ内のＭＣＵは、同一のＣＰＵコア５０の拡張
部であることによりすべて関連性をもつ異なる拡張可能
ＣＰＵ１２を用いることができる。図２は、拡張可能Ｃ
ＰＵ１２の１つの可能な実施例を示す。図３は、拡張可
能ＣＰＵ１２の第２の可能な実施例、すなわち拡張可能
ＣＰＵ１２’を示す。
【００５１】図２では、図２に示される拡張可能ＣＰＵ
１２に基づくＭＣＵのファミリがすべて同じＣＰＵコア
５０を有する。ＣＰＵコア５０のある実施例に基づくこ
のようなファミリのＭＣＵは、MC68HC08ファミリと呼ば
れる。ＣＰＵコア５０は、従来技術のＣＰＵアーキテク
チャ、すなわちMC68HC05ＣＰＵアーキテクチャを改良し
たものである。本発明の他の実施例では、異なるＣＰＵ
アーキテクチャを用いることもできる。改良されている
ために、ＣＰＵ５０は従来技術のものとは異なり、拡張
可能になっている。
１２に基づくＭＣＵのファミリがすべて同じＣＰＵコア
５０を有する。ＣＰＵコア５０のある実施例に基づくこ
のようなファミリのＭＣＵは、MC68HC08ファミリと呼ば
れる。ＣＰＵコア５０は、従来技術のＣＰＵアーキテク
チャ、すなわちMC68HC05ＣＰＵアーキテクチャを改良し
たものである。本発明の他の実施例では、異なるＣＰＵ
アーキテクチャを用いることもできる。改良されている
ために、ＣＰＵ５０は従来技術のものとは異なり、拡張
可能になっている。
【００５２】ＣＰＵ制御拡張部５２は、ＣＰＵコア５０
に追加して新しい命令またはアルゴリズムを組み込むこ
とのできる追加の回路構成のある実施例を示す。ＣＰＵ
制御拡張部５２は、従来技術のMC68HC05ＣＰＵには存在
しなかった。従来技術のMC68HC05ＣＰＵを拡張可能にす
るために行われた特定の改良を以下に説明する。
に追加して新しい命令またはアルゴリズムを組み込むこ
とのできる追加の回路構成のある実施例を示す。ＣＰＵ
制御拡張部５２は、従来技術のMC68HC05ＣＰＵには存在
しなかった。従来技術のMC68HC05ＣＰＵを拡張可能にす
るために行われた特定の改良を以下に説明する。
【００５３】実行ユニット５６から始めると、１つの例
外を除き、実行ユニット５６は個々の論理ゲート・レベ
ルにおいては従来技術のものと同じである。その１つの
例外とは、条件コード・レジスタ２２８（図８参照）で
ある。従来技術のMC68HC05ＣＰＵでは、条件コード・レ
ジスタは、実行ユニットの最新の状態に関するステータ
ス情報を含んでいるので、制御ユニットのランダム制御
論理部分に物理的に位置していた。制御ユニットは、次
の状態の間に実行ユニットを制御するためにどのタイミ
ング制御信号をアサートするかを決定するために、この
ステータス情報を必要としていた。たとえば、制御ユニ
ットは、ある分岐命令に関して実行ユニットをどのよう
に制御するかを決定するために条件コード・レジスタの
ゼロ・ビットの論理状態を知る必要があった。
外を除き、実行ユニット５６は個々の論理ゲート・レベ
ルにおいては従来技術のものと同じである。その１つの
例外とは、条件コード・レジスタ２２８（図８参照）で
ある。従来技術のMC68HC05ＣＰＵでは、条件コード・レ
ジスタは、実行ユニットの最新の状態に関するステータ
ス情報を含んでいるので、制御ユニットのランダム制御
論理部分に物理的に位置していた。制御ユニットは、次
の状態の間に実行ユニットを制御するためにどのタイミ
ング制御信号をアサートするかを決定するために、この
ステータス情報を必要としていた。たとえば、制御ユニ
ットは、ある分岐命令に関して実行ユニットをどのよう
に制御するかを決定するために条件コード・レジスタの
ゼロ・ビットの論理状態を知る必要があった。
【００５４】しかし、ＣＰＵ１２を拡張可能なものとす
るためには、制御ユニット６４は実行ユニット５６のす
べてのステータス情報に対するアクセス権を持たなけれ
ばならない。条件コード・レジスタ２２８を実行ユニッ
ト５６内に移動することによって、実行ユニット５６に
はプログラマ・モデルのすべてのレジスタ、すなわち実
行ユニット５６に関するすべてのステータス・レジスタ
とステータス情報が含まれる。これにより第２制御ユニ
ット６４は、実行ユニット５６から直接的に実行ユニッ
ト５６のすべてのステータス情報に直接アクセス権を有
する。拡張可能ＣＰＵ１２においては、制御ユニット５
４も制御ユニット６４も、実行ユニット５６から同一の
組のステータス信号に対するアクセス権を有する；ま
た、ステータス信号には、実行ユニット５６の条件コー
ド・レジスタ２２８からのステータス情報が含まれる。
るためには、制御ユニット６４は実行ユニット５６のす
べてのステータス情報に対するアクセス権を持たなけれ
ばならない。条件コード・レジスタ２２８を実行ユニッ
ト５６内に移動することによって、実行ユニット５６に
はプログラマ・モデルのすべてのレジスタ、すなわち実
行ユニット５６に関するすべてのステータス・レジスタ
とステータス情報が含まれる。これにより第２制御ユニ
ット６４は、実行ユニット５６から直接的に実行ユニッ
ト５６のすべてのステータス情報に直接アクセス権を有
する。拡張可能ＣＰＵ１２においては、制御ユニット５
４も制御ユニット６４も、実行ユニット５６から同一の
組のステータス信号に対するアクセス権を有する；ま
た、ステータス信号には、実行ユニット５６の条件コー
ド・レジスタ２２８からのステータス情報が含まれる。
【００５５】レイアウト・レベルでは、実行ユニット５
６回路構成は、半導体集積回路上に物理的に配列して、
タイミング制御信号の完全な組と、ステータス信号の完
全な組とが制御ユニット５４と制御ユニット６４の両方
から得られるようにしなければならない。すなわち、す
べてのタイミング制御信号とすべてのステータス信号と
を、制御ユニット５４および制御ユニット６４の両方に
結合できるように物理的に配線しなければならない。
６回路構成は、半導体集積回路上に物理的に配列して、
タイミング制御信号の完全な組と、ステータス信号の完
全な組とが制御ユニット５４と制御ユニット６４の両方
から得られるようにしなければならない。すなわち、す
べてのタイミング制御信号とすべてのステータス信号と
を、制御ユニット５４および制御ユニット６４の両方に
結合できるように物理的に配線しなければならない。
【００５６】本発明の図示された実施例においては、Ｃ
ＰＵ制御拡張部５２が組み込まれているか否かに関わら
ず、タイミング制御信号を運ぶ導体はそれぞれ、一端で
制御ユニット５４に結合され、それぞれが実行ユニット
５６を通じて配線され、それぞれが他端で実行ユニット
５６に外部配線されている。従来の技術においては、た
だ１つの制御ユニット、すなわち制御ユニット５４だけ
を、タイミング制御信号とステータス信号に結合すれば
よかった；また、そのためにタイミング制御信号を運ぶ
導体は、一端で実行ユニット５６に外部配線されていれ
ばよかった。
ＰＵ制御拡張部５２が組み込まれているか否かに関わら
ず、タイミング制御信号を運ぶ導体はそれぞれ、一端で
制御ユニット５４に結合され、それぞれが実行ユニット
５６を通じて配線され、それぞれが他端で実行ユニット
５６に外部配線されている。従来の技術においては、た
だ１つの制御ユニット、すなわち制御ユニット５４だけ
を、タイミング制御信号とステータス信号に結合すれば
よかった；また、そのためにタイミング制御信号を運ぶ
導体は、一端で実行ユニット５６に外部配線されていれ
ばよかった。
【００５７】制御ユニット５４を形成するために従来技
術の制御ユニットに対して行われた特定の改良を以下に
説明する。前述のように、条件コード・レジスタ２２８
がランダム制御論理６２から取り除かれた。さらに動作
不能回路構成６３がランダム制御論理６２に追加され
て、タイミング制御信号を動作不能にした。タイミング
制御信号が動作不能になると、実行ユニット５６には転
送されず、そのため実行ユニット５６には何の効果も持
たない。
術の制御ユニットに対して行われた特定の改良を以下に
説明する。前述のように、条件コード・レジスタ２２８
がランダム制御論理６２から取り除かれた。さらに動作
不能回路構成６３がランダム制御論理６２に追加され
て、タイミング制御信号を動作不能にした。タイミング
制御信号が動作不能になると、実行ユニット５６には転
送されず、そのため実行ユニット５６には何の効果も持
たない。
【００５８】動作不能回路構成６３は、第２状態シーケ
ンサ６８により発生される信号によって制御される。本
発明のある実施例においては、動作不能回路構成６３に
は、各タイミング制御信号毎に１つの伝送ゲート（図示
せず）が含まれる。ＣＰＵコア５０がＣＰＵ制御拡張部
５２なしに用いられると、伝送ゲート（図示せず）が常
に動作可能になるので、タイミング制御信号は常に実行
ユニット５６に転送される。ＣＰＵコア５０がＣＰＵ制
御拡張部５２と共に用いられると、伝送ゲート（図示せ
ず）は、第２状態シーケンサ６８からの動作不能信号が
アサートされているかネゲートされているかによって、
動作可能になるか動作不能になるかのいずれかである
（図６参照）。
ンサ６８により発生される信号によって制御される。本
発明のある実施例においては、動作不能回路構成６３に
は、各タイミング制御信号毎に１つの伝送ゲート（図示
せず）が含まれる。ＣＰＵコア５０がＣＰＵ制御拡張部
５２なしに用いられると、伝送ゲート（図示せず）が常
に動作可能になるので、タイミング制御信号は常に実行
ユニット５６に転送される。ＣＰＵコア５０がＣＰＵ制
御拡張部５２と共に用いられると、伝送ゲート（図示せ
ず）は、第２状態シーケンサ６８からの動作不能信号が
アサートされているかネゲートされているかによって、
動作可能になるか動作不能になるかのいずれかである
（図６参照）。
【００５９】本発明のある実施例においては、動作不能
回路構成６３には、第２状態シーケンサ６８からの動作
不能信号の被アサート状態をラッチするラッチ（図示せ
ず）が含まれることに留意されたい。そのため、タイミ
ング信号（図示せず）がアサートされると、ラッチは伝
送ゲートを動作可能にして、それによりいくつかのタイ
ミング制御信号は、実行ユニット５６内のスナック・ポ
インタ・レジスタ２０８およびプログラム・カウンタ
（高）／インクリメンタ２００（図８参照）に転送され
る。このため、ラッチ（図示せず）が用いられて、いく
つかのタイミング制御信号の間、実行ユニット５６に対
する動作不能信号の効果を遅延させる。このような差異
を除けば、ランダム制御論理６２は、従来技術のランダ
ム制御論理と同一のものでよい。
回路構成６３には、第２状態シーケンサ６８からの動作
不能信号の被アサート状態をラッチするラッチ（図示せ
ず）が含まれることに留意されたい。そのため、タイミ
ング信号（図示せず）がアサートされると、ラッチは伝
送ゲートを動作可能にして、それによりいくつかのタイ
ミング制御信号は、実行ユニット５６内のスナック・ポ
インタ・レジスタ２０８およびプログラム・カウンタ
（高）／インクリメンタ２００（図８参照）に転送され
る。このため、ラッチ（図示せず）が用いられて、いく
つかのタイミング制御信号の間、実行ユニット５６に対
する動作不能信号の効果を遅延させる。このような差異
を除けば、ランダム制御論理６２は、従来技術のランダ
ム制御論理と同一のものでよい。
【００６０】制御ＰＬＡ６０は、従来技術のものと同じ
であるが、以下の追加点を持つ：すなわち（１）第１状
態シーケンサ５８からの新しい入力状態（特殊制御送信
命令に関して）；（２）いくつかの出力制御ＰＬＡ信
号；および（３）制御ＰＬＡ６０内のいくつかの論理Ａ
ＮＤ項および／または論理ＯＲ項。追加の信号および回
路構成は、２つの制御ユニット５４，６４間の実行ユニ
ット５６の制御の転送に関わる。２つの制御ユニット５
４，６４間の実行ユニット５６の制御の転送について
は、以下に詳細に説明する。
であるが、以下の追加点を持つ：すなわち（１）第１状
態シーケンサ５８からの新しい入力状態（特殊制御送信
命令に関して）；（２）いくつかの出力制御ＰＬＡ信
号；および（３）制御ＰＬＡ６０内のいくつかの論理Ａ
ＮＤ項および／または論理ＯＲ項。追加の信号および回
路構成は、２つの制御ユニット５４，６４間の実行ユニ
ット５６の制御の転送に関わる。２つの制御ユニット５
４，６４間の実行ユニット５６の制御の転送について
は、以下に詳細に説明する。
【００６１】第１状態シーケンサ５８を形成するため
に、従来技術の状態シーケンサに加えられた特定の改良
を図４で説明する。従来の技術と同様に、第１状態シー
ケンサ５８は制御ＰＬＡ６０と共に、ＣＰＵコア５０の
現在の状態と、バス３２を介して受け取った現在の命令
の両方に基づき、ＣＰＵコア５０の次の状態を判定する
ことによって状態装置として機能する。第１状態シーケ
ンサ５８は、従来の技術と同じ状態移行（state transi
tions ）を処理することができる。さらに、第１状態シ
ーケンサ５８は、２つの制御ユニット５４，６４間の実
行ユニット５６の制御の移行に関わる状態移行も処理す
ることができる。
に、従来技術の状態シーケンサに加えられた特定の改良
を図４で説明する。従来の技術と同様に、第１状態シー
ケンサ５８は制御ＰＬＡ６０と共に、ＣＰＵコア５０の
現在の状態と、バス３２を介して受け取った現在の命令
の両方に基づき、ＣＰＵコア５０の次の状態を判定する
ことによって状態装置として機能する。第１状態シーケ
ンサ５８は、従来の技術と同じ状態移行（state transi
tions ）を処理することができる。さらに、第１状態シ
ーケンサ５８は、２つの制御ユニット５４，６４間の実
行ユニット５６の制御の移行に関わる状態移行も処理す
ることができる。
【００６２】さらに図４を参照すると、従来の技術では
ＭＵＸ８０およびＭＵＸ８２はなかった。従来技術にお
いては、ＭＵＸ８０の出力を用いて、命令レジスタ８６
がいつロードされるかを知らせる代わりに、制御ＰＬＡ
６０からの出力信号が用いられていた。同様に、ＭＵＸ
８２の出力を用いて、オプコード先取りレジスタ８８が
いつロードされるかを知らせる代わりに、制御ＰＬＡ６
０からの出力信号が用いられていた。状態論理８４は、
新しい命令、すなわち従来技術ではなかった特殊制御転
送命令を処理することができる。この新しい命令は、２
つの制御ユニット５４，６４間の実行ユニット５６の制
御の転送に関わる。従来の技術とは異なり、デコーダ８
９と制御ＰＬＡ６０も、これと同じ新しい特殊制御転送
命令を処理することができる。
ＭＵＸ８０およびＭＵＸ８２はなかった。従来技術にお
いては、ＭＵＸ８０の出力を用いて、命令レジスタ８６
がいつロードされるかを知らせる代わりに、制御ＰＬＡ
６０からの出力信号が用いられていた。同様に、ＭＵＸ
８２の出力を用いて、オプコード先取りレジスタ８８が
いつロードされるかを知らせる代わりに、制御ＰＬＡ６
０からの出力信号が用いられていた。状態論理８４は、
新しい命令、すなわち従来技術ではなかった特殊制御転
送命令を処理することができる。この新しい命令は、２
つの制御ユニット５４，６４間の実行ユニット５６の制
御の転送に関わる。従来の技術とは異なり、デコーダ８
９と制御ＰＬＡ６０も、これと同じ新しい特殊制御転送
命令を処理することができる。
【００６３】結論を述べると、従来技術のMC68HC05ＣＰ
Ｕを拡張可能にするために行われた回路の改良は、既存
の回路構成に対してわずかな量の追加の回路構成しか必
要としない。しかし、このような回路変更から得られる
利点は、きわめて重要である。このような回路変更の結
果として、種々の顧客の要望に合わせて注文設計（カス
タマイズ）された異なるＣＰＵ制御拡張部回路５２を追
加することにより同一のＣＰＵコア５０の機能性を拡張
することができる。
Ｕを拡張可能にするために行われた回路の改良は、既存
の回路構成に対してわずかな量の追加の回路構成しか必
要としない。しかし、このような回路変更から得られる
利点は、きわめて重要である。このような回路変更の結
果として、種々の顧客の要望に合わせて注文設計（カス
タマイズ）された異なるＣＰＵ制御拡張部回路５２を追
加することにより同一のＣＰＵコア５０の機能性を拡張
することができる。
【００６４】拡張可能ＣＰＵ１２の動作を説明する（図
２参照）。第１に、拡張可能ＣＰＵ１２には、ＣＰＵ制
御拡張部５２のないＣＰＵコア５０だけが含まれる。た
とえば、ＣＰＵコア５０だけを、図１に図示されるデー
タ処理システム１０の拡張可能ＣＰＵ１２として用いる
ことができる。しかし、ＣＰＵコア５０をＣＰＵ制御拡
張部５２の種々の注文設計された実施例と共に用いるこ
ともできる。ＣＰＵ制御拡張部５２を内蔵することは、
拡張可能ＣＰＵ１２を拡張するための１つの方法であ
る。
２参照）。第１に、拡張可能ＣＰＵ１２には、ＣＰＵ制
御拡張部５２のないＣＰＵコア５０だけが含まれる。た
とえば、ＣＰＵコア５０だけを、図１に図示されるデー
タ処理システム１０の拡張可能ＣＰＵ１２として用いる
ことができる。しかし、ＣＰＵコア５０をＣＰＵ制御拡
張部５２の種々の注文設計された実施例と共に用いるこ
ともできる。ＣＰＵ制御拡張部５２を内蔵することは、
拡張可能ＣＰＵ１２を拡張するための１つの方法であ
る。
【００６５】図２に示されるブロック図は、ＣＰＵ制御
拡張部５２の１つの可能な実施例に過ぎない。ＣＰＵ制
御拡張部５２が実行ユニット５６を適切に制御するため
のタイミング制御信号を発生して、実行ユニット５６の
制御をタイミング制御信号の２つの信号源の間でやり取
りできるようにする回路構成をＣＰＵ制御拡張部５２が
持っている限り、ＣＰＵ制御拡張部５２をどのように設
計しても構わない。
拡張部５２の１つの可能な実施例に過ぎない。ＣＰＵ制
御拡張部５２が実行ユニット５６を適切に制御するため
のタイミング制御信号を発生して、実行ユニット５６の
制御をタイミング制御信号の２つの信号源の間でやり取
りできるようにする回路構成をＣＰＵ制御拡張部５２が
持っている限り、ＣＰＵ制御拡張部５２をどのように設
計しても構わない。
【００６６】ＣＰＵコア５０の図示された実施例は、回
路構成の２つの基本部分で構成される。制御ユニット５
４と第１状態シーケンサ５８を含む第１部分は、バス３
２を介して命令を受け取り、実行ユニット５６を制御す
るために用いられるタイミング制御信号を発生する。制
御回路構成のこの第１部分は、様々な方法で実現するこ
とができる。第２部分である実行ユニット５６は、タイ
ミング制御信号を受信し、これらのタイミング制御信号
を用いて、実際に命令を実行する。実行ユニット５６も
同様に種々の方法で実現することができる。
路構成の２つの基本部分で構成される。制御ユニット５
４と第１状態シーケンサ５８を含む第１部分は、バス３
２を介して命令を受け取り、実行ユニット５６を制御す
るために用いられるタイミング制御信号を発生する。制
御回路構成のこの第１部分は、様々な方法で実現するこ
とができる。第２部分である実行ユニット５６は、タイ
ミング制御信号を受信し、これらのタイミング制御信号
を用いて、実際に命令を実行する。実行ユニット５６も
同様に種々の方法で実現することができる。
【００６７】図２に示されたＣＰＵ制御拡張部５２の実
施例は、ＣＰＵ制御拡張部５２を構築するための簡単な
方法である。いくつかの回路変更を加えることにより、
ＣＰＵ制御拡張部５２を制御ユニット５４と第１状態シ
ーケンサ５８の鏡像として実現することができる。ラン
ダム制御論理７２の回路構成は、ランダム制御論理６２
の回路構成の完全な複製として実現することができる。
ランダム制御論理７２に対する入力制御信号、すなわち
制御ＲＯＭ信号は、制御ＲＯＭ７０から来て、ＲＯＭ７
０に記憶されている注文設計のＲＯＭパターンにより判
定される。顧客毎に、実行ユニット５６に新しい命令を
実行させる別のＲＯＭパターンを用いることができる。
施例は、ＣＰＵ制御拡張部５２を構築するための簡単な
方法である。いくつかの回路変更を加えることにより、
ＣＰＵ制御拡張部５２を制御ユニット５４と第１状態シ
ーケンサ５８の鏡像として実現することができる。ラン
ダム制御論理７２の回路構成は、ランダム制御論理６２
の回路構成の完全な複製として実現することができる。
ランダム制御論理７２に対する入力制御信号、すなわち
制御ＲＯＭ信号は、制御ＲＯＭ７０から来て、ＲＯＭ７
０に記憶されている注文設計のＲＯＭパターンにより判
定される。顧客毎に、実行ユニット５６に新しい命令を
実行させる別のＲＯＭパターンを用いることができる。
【００６８】図２および図４では、第１状態シーケンサ
５８が制御ＰＬＡ６０と共に、ＣＰＵコア５０のための
状態装置として主に機能する。この能力で、第１状態シ
ーケンサ５８は、バス３２から命令を受け取る。第１状
態シーケンサ５８は、次に（デコーダ８９を用いて）実
行される現在の命令（命令レジスタ８６からのもの）
と、ＣＰＵコア５０の現在の内部状態（状態論理８４か
らのもの）の両方を解読する。第１状態シーケンサ５８
は次に、デコーダ８９から信号を出力し、この信号は制
御ＰＬＡ６０に入力される。
５８が制御ＰＬＡ６０と共に、ＣＰＵコア５０のための
状態装置として主に機能する。この能力で、第１状態シ
ーケンサ５８は、バス３２から命令を受け取る。第１状
態シーケンサ５８は、次に（デコーダ８９を用いて）実
行される現在の命令（命令レジスタ８６からのもの）
と、ＣＰＵコア５０の現在の内部状態（状態論理８４か
らのもの）の両方を解読する。第１状態シーケンサ５８
は次に、デコーダ８９から信号を出力し、この信号は制
御ＰＬＡ６０に入力される。
【００６９】ＣＰＵ制御ユニット６４内のＲＯＭ７０
は、制御ユニット５４内の制御ＰＬＡ６０と同様の機能
を果たす。制御ＰＬＡ６０は、ランダム制御論理６２の
ための入力信号を発生して、第１状態シーケンサ５８と
第２状態シーケンサ６８のための制御転送情報を発生す
る。ＲＯＭ７０は、ランダム制御論理７２のための入力
信号を発生し、第１状態シーケンサ５８と第２状態シー
ケンサ６８のための制御転送情報を発生する。
は、制御ユニット５４内の制御ＰＬＡ６０と同様の機能
を果たす。制御ＰＬＡ６０は、ランダム制御論理６２の
ための入力信号を発生して、第１状態シーケンサ５８と
第２状態シーケンサ６８のための制御転送情報を発生す
る。ＲＯＭ７０は、ランダム制御論理７２のための入力
信号を発生し、第１状態シーケンサ５８と第２状態シー
ケンサ６８のための制御転送情報を発生する。
【００７０】制御ＰＬＡ６０とＲＯＭ７０とは、任意の
種類のメモリまたは任意の種類のプログラミング可能な
論理アレイを含む、任意の種類のプログラミング可能な
アレイとして実現することができる点に留意されたい。
制御ＰＬＡ６０とＲＯＭ７０とは、ランダム論理として
実現することもでき、それぞれの制御ユニット５４，６
４内の残りのランダム制御論理回路構成と組み合わせる
こともできる。
種類のメモリまたは任意の種類のプログラミング可能な
論理アレイを含む、任意の種類のプログラミング可能な
アレイとして実現することができる点に留意されたい。
制御ＰＬＡ６０とＲＯＭ７０とは、ランダム論理として
実現することもでき、それぞれの制御ユニット５４，６
４内の残りのランダム制御論理回路構成と組み合わせる
こともできる。
【００７１】プログラミング可能な論理アレイ（ＰＬ
Ａ）は、読み込み専用メモリ（ＲＯＭ）よりも小さな半
導体面積しか必要としないのが普通である；しかし、Ｐ
ＬＡを注文設計するよりもＲＯＭを注文設計するほうが
簡単で迅速である。異なるバージョンの拡張可能ＣＰＵ
１２に関して同じ制御ＰＬＡ６０が用いられるので、制
御ＰＬＡ６０をＰＬＡとして組み込んで半導体面積を節
約するほうが有利である。しかし、制御ＲＯＭ７０は異
なるバージョンの拡張可能ＣＰＵ１２に関しては異なる
プログラミングを必要とするので、制御ＲＯＭ７０をＲ
ＯＭとして組み込むほうが簡単で迅速である。
Ａ）は、読み込み専用メモリ（ＲＯＭ）よりも小さな半
導体面積しか必要としないのが普通である；しかし、Ｐ
ＬＡを注文設計するよりもＲＯＭを注文設計するほうが
簡単で迅速である。異なるバージョンの拡張可能ＣＰＵ
１２に関して同じ制御ＰＬＡ６０が用いられるので、制
御ＰＬＡ６０をＰＬＡとして組み込んで半導体面積を節
約するほうが有利である。しかし、制御ＲＯＭ７０は異
なるバージョンの拡張可能ＣＰＵ１２に関しては異なる
プログラミングを必要とするので、制御ＲＯＭ７０をＲ
ＯＭとして組み込むほうが簡単で迅速である。
【００７２】タイミング制御信号は実行ユニット５６に
対して、必要な制御情報のすべてを与える。バス３２
は、実行ユニット５６内にあるレジスタを読み書きする
ためのアドレスおよびデータ経路として用いられる。拡
張可能ＣＰＵ１２は、２つの別々の制御ユニット、すな
わち制御ユニット５４と制御ユニット６４とを有する。
２つの制御ユニット５４，６４のそれぞれは、実行ユニ
ット５６を制御するために用いられる同一のタイミング
制御信号を完全に発生することができる。同様に、２つ
の制御ユニット５４，６４のそれぞれは、実行ユニット
５６内のすべてのリソースに対して完全なアクセス権を
有する。
対して、必要な制御情報のすべてを与える。バス３２
は、実行ユニット５６内にあるレジスタを読み書きする
ためのアドレスおよびデータ経路として用いられる。拡
張可能ＣＰＵ１２は、２つの別々の制御ユニット、すな
わち制御ユニット５４と制御ユニット６４とを有する。
２つの制御ユニット５４，６４のそれぞれは、実行ユニ
ット５６を制御するために用いられる同一のタイミング
制御信号を完全に発生することができる。同様に、２つ
の制御ユニット５４，６４のそれぞれは、実行ユニット
５６内のすべてのリソースに対して完全なアクセス権を
有する。
【００７３】その結果、制御ユニット５４だけでも、実
行ユニット５６のすべてを全面的に制御することがで
き、同様に制御ユニット６４だけでも実行ユニット５６
のすべてを全面的に制御することができる。実際には、
拡張可能ＣＰＵ１２のある実施例では、制御ユニット５
４と制御ユニット６４はそれぞれ、同じタイミング制御
信号導体の対向端に結合されており、この導体は実行ユ
ニット５６を通じて、制御ユニット５４，６４のそれぞ
れに配線されている。
行ユニット５６のすべてを全面的に制御することがで
き、同様に制御ユニット６４だけでも実行ユニット５６
のすべてを全面的に制御することができる。実際には、
拡張可能ＣＰＵ１２のある実施例では、制御ユニット５
４と制御ユニット６４はそれぞれ、同じタイミング制御
信号導体の対向端に結合されており、この導体は実行ユ
ニット５６を通じて、制御ユニット５４，６４のそれぞ
れに配線されている。
【００７４】本発明の図示された実施例においては、特
殊制御転送命令が用いられて、実行ユニット５６の制御
を制御ユニット５４から制御ユニット６４に転送してい
る。図示された実施例では、制御ユニット６４が実行ユ
ニット５６の制御を受け取ると、ＣＰＵ制御拡張部５２
が１つ命令を実行し、その後で実行ユニット５６の制御
を自動的に制御ユニット５４に返す。この方法では、拡
張可能ＣＰＵ１２のユーザがＣＰＵ制御拡張部５２を用
いてカスタム命令を実行しようとするたびに、ユーザは
自分のソフトウェア・プログラム内のカスタム命令の後
に、特殊制御転送命令を入れなければならない。
殊制御転送命令が用いられて、実行ユニット５６の制御
を制御ユニット５４から制御ユニット６４に転送してい
る。図示された実施例では、制御ユニット６４が実行ユ
ニット５６の制御を受け取ると、ＣＰＵ制御拡張部５２
が１つ命令を実行し、その後で実行ユニット５６の制御
を自動的に制御ユニット５４に返す。この方法では、拡
張可能ＣＰＵ１２のユーザがＣＰＵ制御拡張部５２を用
いてカスタム命令を実行しようとするたびに、ユーザは
自分のソフトウェア・プログラム内のカスタム命令の後
に、特殊制御転送命令を入れなければならない。
【００７５】この実施例では、ＣＰＵ制御拡張部５２
は、制御が制御ユニット５４に自動的に返される前に１
つのカスタム命令を実行することしかできないが、この
１つの命令には任意の数の実行ユニット・サイクルを入
れることができる。これによって、顧客は、通常の命令
の完全なサブルーチンを単独のカスタム命令として定義
することができる。また、顧客は制御ＲＯＭ７０に適切
な対応の制御情報を記憶させることによって、可変数の
実行ユニット・サイクルを有する複数のカスタム命令を
定義することもできる。
は、制御が制御ユニット５４に自動的に返される前に１
つのカスタム命令を実行することしかできないが、この
１つの命令には任意の数の実行ユニット・サイクルを入
れることができる。これによって、顧客は、通常の命令
の完全なサブルーチンを単独のカスタム命令として定義
することができる。また、顧客は制御ＲＯＭ７０に適切
な対応の制御情報を記憶させることによって、可変数の
実行ユニット・サイクルを有する複数のカスタム命令を
定義することもできる。
【００７６】実行ユニット・サイクルは、実行ユニット
５６内で次の３つの段階を実行するために要する時間の
量によって定義されることに留意されたい（図８参
照）：すなわち（１）１つ以上の値をＡＬＵ２２４に転
送する；（２）ＡＬＵ２２４を用いて算術演算または論
理演算を実行する；および（３）結果値をＡＬＵ２２４
からレジスタに転送する。本発明のある実施例では、２
つの実行ユニット・サイクルをバス３２のバス・サイク
ル毎に実行することができる。
５６内で次の３つの段階を実行するために要する時間の
量によって定義されることに留意されたい（図８参
照）：すなわち（１）１つ以上の値をＡＬＵ２２４に転
送する；（２）ＡＬＵ２２４を用いて算術演算または論
理演算を実行する；および（３）結果値をＡＬＵ２２４
からレジスタに転送する。本発明のある実施例では、２
つの実行ユニット・サイクルをバス３２のバス・サイク
ル毎に実行することができる。
【００７７】各カスタム命令内のビット・フィールドを
用いて、どのカスタム命令を実行するかを指定すること
ができる。本発明のある実施例では、特殊制御転送命令
には２バイトが含まれる：すなわち第１バイトは、特殊
制御転送命令のためだけに用いられるオプコードであり
（それぞれのカスタム命令に関して同じ）、第２バイト
は制御ＲＯＭ７０内の開始アドレスである（各カスタム
命令により異なる）。本発明のある実施例では、特殊制
御転送命令は、実行ユニット５６に対して「動作なし
（ＮＯＰ：no operation）」命令と同じ効果を有する。
同様に、制御ユニット６４により制御される各カスタム
命令の最後の２個の実行ユニット・サイクルは、実行ユ
ニット５６に対してＮＯＰ命令と同じ効果を持つ。ＮＯ
Ｐ命令と、特殊制御転送命令と、各カスタム命令の最後
の部分はそれぞれ２個の実行ユニット・サイクルで構成
される。第１実行ユニット・サイクルの間に、プログラ
ム・カウンタ・レジスタ２００，２０６の繰り上がりが
開始される。第２実行ユニット・サイクルの間に、プロ
グラム・カウンタ・レジスタ２００，２０６の繰り上が
りが終了する。プログラム・カウンタ・レジスタ２０
０，２０６を除くと、実行ユニット５６は、タイミング
制御信号が駆動されていても特殊制御転送命令の実行中
には影響を受けない。
用いて、どのカスタム命令を実行するかを指定すること
ができる。本発明のある実施例では、特殊制御転送命令
には２バイトが含まれる：すなわち第１バイトは、特殊
制御転送命令のためだけに用いられるオプコードであり
（それぞれのカスタム命令に関して同じ）、第２バイト
は制御ＲＯＭ７０内の開始アドレスである（各カスタム
命令により異なる）。本発明のある実施例では、特殊制
御転送命令は、実行ユニット５６に対して「動作なし
（ＮＯＰ：no operation）」命令と同じ効果を有する。
同様に、制御ユニット６４により制御される各カスタム
命令の最後の２個の実行ユニット・サイクルは、実行ユ
ニット５６に対してＮＯＰ命令と同じ効果を持つ。ＮＯ
Ｐ命令と、特殊制御転送命令と、各カスタム命令の最後
の部分はそれぞれ２個の実行ユニット・サイクルで構成
される。第１実行ユニット・サイクルの間に、プログラ
ム・カウンタ・レジスタ２００，２０６の繰り上がりが
開始される。第２実行ユニット・サイクルの間に、プロ
グラム・カウンタ・レジスタ２００，２０６の繰り上が
りが終了する。プログラム・カウンタ・レジスタ２０
０，２０６を除くと、実行ユニット５６は、タイミング
制御信号が駆動されていても特殊制御転送命令の実行中
には影響を受けない。
【００７８】特殊制御転送命令を用いて実行ユニット５
６の制御を送るために用いることのできる数多くの実行
例があるが、図２，図４および図６に示された実行例に
ついて説明する。第２状態シーケンサ６８の制御ユニッ
ト選択論理１０１（図６参照）は、適切な制御ユニット
５４，６４を動作可能および動作不能にする責を負う。
図示された実施例においては、特殊制御転送命令を用い
て制御ユニット５４から制御ユニット６４に対する制御
の転送を開始し、１つのカスタム命令が実行された後
に、制御ＲＯＭ７０からの命令終了信号を用いて制御ユ
ニット６４から制御ユニット５４に対する制御の返却を
開始する。
６の制御を送るために用いることのできる数多くの実行
例があるが、図２，図４および図６に示された実行例に
ついて説明する。第２状態シーケンサ６８の制御ユニッ
ト選択論理１０１（図６参照）は、適切な制御ユニット
５４，６４を動作可能および動作不能にする責を負う。
図示された実施例においては、特殊制御転送命令を用い
て制御ユニット５４から制御ユニット６４に対する制御
の転送を開始し、１つのカスタム命令が実行された後
に、制御ＲＯＭ７０からの命令終了信号を用いて制御ユ
ニット６４から制御ユニット５４に対する制御の返却を
開始する。
【００７９】図示された実施例においては、制御ユニッ
ト選択論理１０１は別々の制御信号を設けて、ランダム
制御論理６２，ランダム制御論理７２，制御ＲＯＭ７０
および制御ＰＬＡ６０を動作可能にするか、あるいは動
作不能にする。制御ＰＬＡ６０を動作不能にする動作不
能信号はオプションであり、図示された拡張可能ＣＰＵ
１２には組み込まれていない。図示された実施例におい
ては、２つの別々の信号が制御ユニット選択論理１０１
により、制御ユニット５４，６４のそれぞれに関して発
生される。ランダム制御論理６２は制御ＰＬＡ６０より
前に動作不能にしなければならず、ランダム制御論理７
２は制御ＲＯＭ７０より前に動作不能にシなければなら
なかったので、２つの信号がそれぞれの制御ユニットの
ために用いられた。同様に、制御ＰＬＡ６０はランダム
制御論理６２より前に動作可能にしなければならず、制
御ＲＯＭ７０はランダム制御論理７２より前に動作可能
にしなければならなかった。
ト選択論理１０１は別々の制御信号を設けて、ランダム
制御論理６２，ランダム制御論理７２，制御ＲＯＭ７０
および制御ＰＬＡ６０を動作可能にするか、あるいは動
作不能にする。制御ＰＬＡ６０を動作不能にする動作不
能信号はオプションであり、図示された拡張可能ＣＰＵ
１２には組み込まれていない。図示された実施例におい
ては、２つの別々の信号が制御ユニット選択論理１０１
により、制御ユニット５４，６４のそれぞれに関して発
生される。ランダム制御論理６２は制御ＰＬＡ６０より
前に動作不能にしなければならず、ランダム制御論理７
２は制御ＲＯＭ７０より前に動作不能にシなければなら
なかったので、２つの信号がそれぞれの制御ユニットの
ために用いられた。同様に、制御ＰＬＡ６０はランダム
制御論理６２より前に動作可能にしなければならず、制
御ＲＯＭ７０はランダム制御論理７２より前に動作可能
にしなければならなかった。
【００８０】制御ＰＬＡ６０は、制御転送信号を発生
し、この信号は第１状態シーケンサ５８と第２状態シー
ケンサ６８の両方に与えられる。制御転送信号は、特殊
制御転送命令が受け取られた後でアサートされる。制御
転送信号は、第１状態シーケンサ５８と第２状態シーケ
ンサ６８に対して、実行ユニット５６の制御が制御ユニ
ット５４から制御ユニット６４に渡されたことを知らせ
る。
し、この信号は第１状態シーケンサ５８と第２状態シー
ケンサ６８の両方に与えられる。制御転送信号は、特殊
制御転送命令が受け取られた後でアサートされる。制御
転送信号は、第１状態シーケンサ５８と第２状態シーケ
ンサ６８に対して、実行ユニット５６の制御が制御ユニ
ット５４から制御ユニット６４に渡されたことを知らせ
る。
【００８１】特殊制御転送命令がまだ受け取られていな
い場合は、制御転送信号はネゲートされる。制御転送信
号がネゲートされると、制御ユニット５４は動作可能に
なり、制御ユニット６４が動作不能になる。また、制御
転送信号がネゲートされると、制御ユニット選択論理１
０１のすべての出力はネゲートされる。ランダム制御論
理６２に対する動作不能信号をネゲートすることによ
り、ランダム制御論理６２から実行ユニット５６に与え
られるタイミング制御信号が動作可能になる。制御ＰＬ
Ａ６０に対するオプションの動作不能信号をネゲートす
ることにより、制御ＰＬＡ６０は第１状態シーケンサ５
８によりストローブ（strobe）される。ランダム制御論
理７２に対する動作可能信号をネゲートすることによ
り、タイミング制御信号が動作不能になり、この信号は
ランダム制御論理７２から実行ユニット５６に与えられ
なくなる。制御ＲＯＭ７０に対する動作可能信号をネゲ
ートすることにより、制御ＲＯＭ７０は第２状態シーケ
ンサ５８によりストローブされなくなる。
い場合は、制御転送信号はネゲートされる。制御転送信
号がネゲートされると、制御ユニット５４は動作可能に
なり、制御ユニット６４が動作不能になる。また、制御
転送信号がネゲートされると、制御ユニット選択論理１
０１のすべての出力はネゲートされる。ランダム制御論
理６２に対する動作不能信号をネゲートすることによ
り、ランダム制御論理６２から実行ユニット５６に与え
られるタイミング制御信号が動作可能になる。制御ＰＬ
Ａ６０に対するオプションの動作不能信号をネゲートす
ることにより、制御ＰＬＡ６０は第１状態シーケンサ５
８によりストローブ（strobe）される。ランダム制御論
理７２に対する動作可能信号をネゲートすることによ
り、タイミング制御信号が動作不能になり、この信号は
ランダム制御論理７２から実行ユニット５６に与えられ
なくなる。制御ＲＯＭ７０に対する動作可能信号をネゲ
ートすることにより、制御ＲＯＭ７０は第２状態シーケ
ンサ５８によりストローブされなくなる。
【００８２】特殊制御転送命令がまだ受け取られない場
合は、制御ＲＯＭ７０が動作不能になる。制御ＲＯＭ７
０が動作不能になると、その出力の論理状態を変更する
ことができない。しかし、動作不能になっても制御ＲＯ
Ｍ７０は、所定の初期パターンの論理状態かまたは制御
ＲＯＭ７０が動作不能になる前に出力信号が持っていた
最後のパターンの論理状態のいずれかによってその出力
信号を駆動し続ける。本発明のある実施例においては、
制御ＲＯＭ７０が動作不能になる前に出力信号が持って
いた最後のパターンの論理状態は、所定の初期パターン
の論理状態と常に同じである。
合は、制御ＲＯＭ７０が動作不能になる。制御ＲＯＭ７
０が動作不能になると、その出力の論理状態を変更する
ことができない。しかし、動作不能になっても制御ＲＯ
Ｍ７０は、所定の初期パターンの論理状態かまたは制御
ＲＯＭ７０が動作不能になる前に出力信号が持っていた
最後のパターンの論理状態のいずれかによってその出力
信号を駆動し続ける。本発明のある実施例においては、
制御ＲＯＭ７０が動作不能になる前に出力信号が持って
いた最後のパターンの論理状態は、所定の初期パターン
の論理状態と常に同じである。
【００８３】図２および図４に図示された第１状態シー
ケンサ５８の動作を以下に詳細に説明する。制御ＰＬＡ
６０からの制御転送信号は、制御ユニット５４が第１状
態シーケンサ５８を制御しているのか、制御ユニット６
４が第１状態シーケンサ５８を制御しているのかを判定
するために用いられる。制御転送信号は、ＭＵＸ８０が
制御ＰＬＡ６０から命令終了信号を出力しているのか、
ＭＵＸ８０が制御ＲＯＭ７０から命令終了信号を出力し
ているのかを判定するために用いられる。同様に、同じ
制御転送信号を用いて、ＭＵＸ８２が先取り信号を制御
ＰＬＡ６０から出力しているのか、ＭＵＸ８２が先取り
信号を制御ＲＯＭ７０から出力しているのかを判定す
る。制御転送信号は、状態論理８４に入力される命令終
了信号がＰＬＡ６０から来るのか、制御ＲＯＭ７０から
来るのかも判定する点に留意されたい。
ケンサ５８の動作を以下に詳細に説明する。制御ＰＬＡ
６０からの制御転送信号は、制御ユニット５４が第１状
態シーケンサ５８を制御しているのか、制御ユニット６
４が第１状態シーケンサ５８を制御しているのかを判定
するために用いられる。制御転送信号は、ＭＵＸ８０が
制御ＰＬＡ６０から命令終了信号を出力しているのか、
ＭＵＸ８０が制御ＲＯＭ７０から命令終了信号を出力し
ているのかを判定するために用いられる。同様に、同じ
制御転送信号を用いて、ＭＵＸ８２が先取り信号を制御
ＰＬＡ６０から出力しているのか、ＭＵＸ８２が先取り
信号を制御ＲＯＭ７０から出力しているのかを判定す
る。制御転送信号は、状態論理８４に入力される命令終
了信号がＰＬＡ６０から来るのか、制御ＲＯＭ７０から
来るのかも判定する点に留意されたい。
【００８４】実際には、制御転送信号は、第１状態シー
ケンサ５８を通じて命令の流れを制御しているのが制御
ユニット５４であるのか、制御ユニット６４であるのか
を判定する。ＭＵＸ８２の出力をアサートすると、バス
３２からの命令はオプコード先取りレジスタ８８にロー
ドされる。ＭＵＸ８０の出力をアサートすると、オプコ
ード先取りレジスタ８８からの命令が命令レジスタ８６
にロードされる。
ケンサ５８を通じて命令の流れを制御しているのが制御
ユニット５４であるのか、制御ユニット６４であるのか
を判定する。ＭＵＸ８２の出力をアサートすると、バス
３２からの命令はオプコード先取りレジスタ８８にロー
ドされる。ＭＵＸ８０の出力をアサートすると、オプコ
ード先取りレジスタ８８からの命令が命令レジスタ８６
にロードされる。
【００８５】状態論理８４は、制御ＰＬＡ６０から次状
態信号を受信する。デコーダ８９は、制御ＰＬＡ６０と
共に、これらの次状態信号と命令レジスタ８６に記憶さ
れている現在の命令から、次の状態がどのようになるか
を判定する。ＣＰＵコア５０がオプションのＣＰＵ制御
拡張部５２なしに用いられた場合は、制御転送信号はア
サートされることはない。しかし、ＣＰＵコア５０がオ
プションのＣＰＵ制御拡張部５２と共に用いられると、
制御ＰＬＡ６０が制御転送信号をアサートして、デコー
ダ８９の出力は制御転送信号により機能する。
態信号を受信する。デコーダ８９は、制御ＰＬＡ６０と
共に、これらの次状態信号と命令レジスタ８６に記憶さ
れている現在の命令から、次の状態がどのようになるか
を判定する。ＣＰＵコア５０がオプションのＣＰＵ制御
拡張部５２なしに用いられた場合は、制御転送信号はア
サートされることはない。しかし、ＣＰＵコア５０がオ
プションのＣＰＵ制御拡張部５２と共に用いられると、
制御ＰＬＡ６０が制御転送信号をアサートして、デコー
ダ８９の出力は制御転送信号により機能する。
【００８６】第１状態シーケンサ５８はまた、制御ＰＬ
Ａ６０の入力がいつ有効であるか、また制御ＰＬＡ６０
の出力がいつ有効であるかに関するタイミング情報（図
示せず）を制御ＰＬＡ６０に送る。制御ＰＬＡ６０の出
力が有効であるときは、第１状態シーケンサ５８は、制
御ＰＬＡ信号を動作可能にして、この信号はランダム制
御論理６２に送信される。ランダム制御論理６２は、次
にタイミング情報と、ステータス信号を介して実行ユニ
ット５６から送り返されたステータス情報とにより制御
ＰＬＡ信号を認可する。次にランダム制御論理６２は、
タイミング制御信号を出力するが、これらは実行ユニッ
ト５６を全面的に制御するために必要とされる完全な１
組の信号である。
Ａ６０の入力がいつ有効であるか、また制御ＰＬＡ６０
の出力がいつ有効であるかに関するタイミング情報（図
示せず）を制御ＰＬＡ６０に送る。制御ＰＬＡ６０の出
力が有効であるときは、第１状態シーケンサ５８は、制
御ＰＬＡ信号を動作可能にして、この信号はランダム制
御論理６２に送信される。ランダム制御論理６２は、次
にタイミング情報と、ステータス信号を介して実行ユニ
ット５６から送り返されたステータス情報とにより制御
ＰＬＡ信号を認可する。次にランダム制御論理６２は、
タイミング制御信号を出力するが、これらは実行ユニッ
ト５６を全面的に制御するために必要とされる完全な１
組の信号である。
【００８７】第１状態シーケンサ５８は、ＣＰＵ制御拡
張部５２がなくてもそれだけで機能するＣＰＵコア５０
内に用いることもできるので、制御転送を扱う回路構成
の大部分は第２状態シーケンサ６８および制御ユニット
６４内に配置することが望ましい。制御転送を扱う制御
信号の入力および出力経路は、ＣＰＵコア５０に入れ
て、実際の制御転送回路構成の大部分はＣＰＵ制御拡張
部５２に配置するほうが効率的である。この方法の利点
は、スタンド・アロンＣＰＵコア５０内で必要とされる
機能のために半導体面積がＣＰＵコア５０内で拡大され
ないことである。これによりＣＰＵコア５０そのものの
コストは、最小限に抑えられる。
張部５２がなくてもそれだけで機能するＣＰＵコア５０
内に用いることもできるので、制御転送を扱う回路構成
の大部分は第２状態シーケンサ６８および制御ユニット
６４内に配置することが望ましい。制御転送を扱う制御
信号の入力および出力経路は、ＣＰＵコア５０に入れ
て、実際の制御転送回路構成の大部分はＣＰＵ制御拡張
部５２に配置するほうが効率的である。この方法の利点
は、スタンド・アロンＣＰＵコア５０内で必要とされる
機能のために半導体面積がＣＰＵコア５０内で拡大され
ないことである。これによりＣＰＵコア５０そのものの
コストは、最小限に抑えられる。
【００８８】図２および図６に示される第２状態シーケ
ンサ６９の動作を以下に詳細に説明する。第２状態シー
ケンサ６８は、主にＣＰＵ制御拡張部５２の状態装置と
して機能する。この能力で、第２状態シーケンサ６８は
バス３２から命令を受け取る。第２状態シーケンサ６８
は、次に（デコーダ１０９を用いて）、実行すべき現在
の命令（命令レジスタ１０６からのもの）と、ＣＰＵ制
御拡張部５２の現在の内部状態（状態論理１０４からの
もの）の両方を解読する。第２状態シーケンサ６８は次
に、デコーダ１０９から信号を出力し、この信号は制御
ＲＯＭ７０に入力される。
ンサ６９の動作を以下に詳細に説明する。第２状態シー
ケンサ６８は、主にＣＰＵ制御拡張部５２の状態装置と
して機能する。この能力で、第２状態シーケンサ６８は
バス３２から命令を受け取る。第２状態シーケンサ６８
は、次に（デコーダ１０９を用いて）、実行すべき現在
の命令（命令レジスタ１０６からのもの）と、ＣＰＵ制
御拡張部５２の現在の内部状態（状態論理１０４からの
もの）の両方を解読する。第２状態シーケンサ６８は次
に、デコーダ１０９から信号を出力し、この信号は制御
ＲＯＭ７０に入力される。
【００８９】制御ＲＯＭ７０からの先取り信号をアサー
トすることにより、タイミング信号（図示せず）と共
に、バス３２からの命令が命令レジスタ１０６にロード
される。状態論理１０４は、制御ＲＯＭ７０から次状態
信号を受信する。デコーダ１０９は、制御ＲＯＭ７０と
共に、これらの次状態信号と命令レジスタ１０６に記憶
されている現在の命令から、次の状態がどのようになる
かを判定する。制御ユニット６４が動作不能になって
も、デコーダ１０９は、制御ＲＯＭ７０に信号を出力し
続ける。制御ＲＯＭ７０が動作不能である限り、制御Ｒ
ＯＭ７０は、デコーダ１０９から受け取った入力により
機能することはない。
トすることにより、タイミング信号（図示せず）と共
に、バス３２からの命令が命令レジスタ１０６にロード
される。状態論理１０４は、制御ＲＯＭ７０から次状態
信号を受信する。デコーダ１０９は、制御ＲＯＭ７０と
共に、これらの次状態信号と命令レジスタ１０６に記憶
されている現在の命令から、次の状態がどのようになる
かを判定する。制御ユニット６４が動作不能になって
も、デコーダ１０９は、制御ＲＯＭ７０に信号を出力し
続ける。制御ＲＯＭ７０が動作不能である限り、制御Ｒ
ＯＭ７０は、デコーダ１０９から受け取った入力により
機能することはない。
【００９０】状態論理１０４にはカウンタ１０７が含ま
れる。カウンタ１０７は、バス３２から書き込むことが
でき、読むこともできる場合がある。カウンタ１０７
は、第２状態シーケンサ６８および制御ユニット６４に
より実行される命令内にループを作成することができ
る。一例として、顧客が、特定のレジスタ値を「Ｎ」回
シフトするなどの同一の実行ユニット・サイクルを
「Ｎ」回実行するという新しい命令を追加したいとす
る。値「Ｎ」をカウンタ１０７にロードして、特定のレ
ジスタがシフトされる各実行ユニット・サイクル毎にカ
ウンタ１０７を減らすことにより、状態論理１０４は、
同じ状態がいつ「Ｎ」回循環されたかを追跡することが
できる。次に状態論理１０４は、デコーダ１０９に信号
を送り、ループが終了したことを知らせる。このよう
に、ＣＰＵ制御拡張部５２により実行される単独の命令
で、通常は複数の命令を必要とする段階を１つの命令内
に実際に組み込むことができる。
れる。カウンタ１０７は、バス３２から書き込むことが
でき、読むこともできる場合がある。カウンタ１０７
は、第２状態シーケンサ６８および制御ユニット６４に
より実行される命令内にループを作成することができ
る。一例として、顧客が、特定のレジスタ値を「Ｎ」回
シフトするなどの同一の実行ユニット・サイクルを
「Ｎ」回実行するという新しい命令を追加したいとす
る。値「Ｎ」をカウンタ１０７にロードして、特定のレ
ジスタがシフトされる各実行ユニット・サイクル毎にカ
ウンタ１０７を減らすことにより、状態論理１０４は、
同じ状態がいつ「Ｎ」回循環されたかを追跡することが
できる。次に状態論理１０４は、デコーダ１０９に信号
を送り、ループが終了したことを知らせる。このよう
に、ＣＰＵ制御拡張部５２により実行される単独の命令
で、通常は複数の命令を必要とする段階を１つの命令内
に実際に組み込むことができる。
【００９１】第２状態シーケンサ６８はまた、制御ＲＯ
Ｍ７０に対する入力がいつ有効であるのか、制御ＲＯＭ
７０からの出力がいつ有効であるのかに関するタイミン
グ情報（図示せず）を制御ＲＯＭ７０に送る。制御ＲＯ
Ｍ７０の出力が有効であるときは、第２状態シーケンサ
６８は制御ＲＯＭ信号を動作可能にするので、これらの
信号はランダム制御論理７２に送信される。次にランダ
ム制御論理７２は、タイミング情報と、ステータス信号
を介して実行ユニット５６から送り返されたステータス
情報によって制御ＲＯＭ信号を認可する。次にランダム
制御論理７２は、タイミング制御信号を出力するが、こ
れらは実行ユニット５６を全面的に制御するために必要
とされる完全な１組の信号である。
Ｍ７０に対する入力がいつ有効であるのか、制御ＲＯＭ
７０からの出力がいつ有効であるのかに関するタイミン
グ情報（図示せず）を制御ＲＯＭ７０に送る。制御ＲＯ
Ｍ７０の出力が有効であるときは、第２状態シーケンサ
６８は制御ＲＯＭ信号を動作可能にするので、これらの
信号はランダム制御論理７２に送信される。次にランダ
ム制御論理７２は、タイミング情報と、ステータス信号
を介して実行ユニット５６から送り返されたステータス
情報によって制御ＲＯＭ信号を認可する。次にランダム
制御論理７２は、タイミング制御信号を出力するが、こ
れらは実行ユニット５６を全面的に制御するために必要
とされる完全な１組の信号である。
【００９２】第１状態シーケンサ５８と第２状態シーケ
ンサ６８の動作が説明されたので、次に制御ユニット５
４，６４間の制御の転送を詳細に説明する。制御ユニッ
ト５４から制御ユニット６４に制御を転送するために
は、拡張可能ＣＰＵ１２は特殊制御転送命令を受け取ら
ねばならない。
ンサ６８の動作が説明されたので、次に制御ユニット５
４，６４間の制御の転送を詳細に説明する。制御ユニッ
ト５４から制御ユニット６４に制御を転送するために
は、拡張可能ＣＰＵ１２は特殊制御転送命令を受け取ら
ねばならない。
【００９３】バス３２から命令レジスタ８６により特殊
制御転送命令が受け取られると、制御ユニット５４から
制御ユニット６４に対する制御の転送が始まる。デコー
ダ８９は、特殊制御転送命令を解読して、特殊制御転送
命令に特有の対応する信号を出力する。依然として動作
可能状態にある制御ＰＬＡ６０は、制御転送信号をアサ
ートし、制御ＰＬＡ信号をランダム制御論理６２に送る
ことにより特殊制御転送命令に応答する。実行されてい
る命令が特殊制御転送命令であるために、ランダム制御
論理６２はタイミング制御信号を第１の所定のパターン
の論理状態で駆動し、次に第２の所定のパターンの論理
状態で駆動する。
制御転送命令が受け取られると、制御ユニット５４から
制御ユニット６４に対する制御の転送が始まる。デコー
ダ８９は、特殊制御転送命令を解読して、特殊制御転送
命令に特有の対応する信号を出力する。依然として動作
可能状態にある制御ＰＬＡ６０は、制御転送信号をアサ
ートし、制御ＰＬＡ信号をランダム制御論理６２に送る
ことにより特殊制御転送命令に応答する。実行されてい
る命令が特殊制御転送命令であるために、ランダム制御
論理６２はタイミング制御信号を第１の所定のパターン
の論理状態で駆動し、次に第２の所定のパターンの論理
状態で駆動する。
【００９４】ある実施例においては、この第１の所定の
パターンの論理状態は、ＮＯＰ命令の第１実行ユニット
・サイクル中にタイミング制御信号により駆動されるも
のと同じである。第１の所定のパターンの論理状態でタ
イミング制御信号を駆動することにより、実行ユニット
５６内のプログラム・カウンタ・レジスタ２００，２０
６が繰り上がる。第２の所定のパターンの論理状態でタ
イミング制御信号を駆動しても、実行ユニット５６には
何の効果もない。タイミング制御信号が第２の所定のパ
ターンの論理状態で駆動されている第２実行ユニット・
サイクル中に、制御は実際に制御ユニット５４から制御
ユニット６４に転送される。
パターンの論理状態は、ＮＯＰ命令の第１実行ユニット
・サイクル中にタイミング制御信号により駆動されるも
のと同じである。第１の所定のパターンの論理状態でタ
イミング制御信号を駆動することにより、実行ユニット
５６内のプログラム・カウンタ・レジスタ２００，２０
６が繰り上がる。第２の所定のパターンの論理状態でタ
イミング制御信号を駆動しても、実行ユニット５６には
何の効果もない。タイミング制御信号が第２の所定のパ
ターンの論理状態で駆動されている第２実行ユニット・
サイクル中に、制御は実際に制御ユニット５４から制御
ユニット６４に転送される。
【００９５】そのために本発明のある実施例において
は、制御ユニット５４，６４の両方が第２の所定のパタ
ーンの論理状態によりそれぞれのタイミング制御信号を
同時に駆動して、制御は実際に制御ユニット５４から制
御ユニット６４に転送される。制御が転送されると、制
御ユニット６４は次に１つのカスタム命令を実行する。
各カスタム命令の最後の２つの実行ユニット・サイクル
は、特殊制御転送命令の２つの実行ユニット・サイクル
と同じであり、これらはいずれもＮＯＰ命令の２つの実
行ユニット・サイクルと同じである。
は、制御ユニット５４，６４の両方が第２の所定のパタ
ーンの論理状態によりそれぞれのタイミング制御信号を
同時に駆動して、制御は実際に制御ユニット５４から制
御ユニット６４に転送される。制御が転送されると、制
御ユニット６４は次に１つのカスタム命令を実行する。
各カスタム命令の最後の２つの実行ユニット・サイクル
は、特殊制御転送命令の２つの実行ユニット・サイクル
と同じであり、これらはいずれもＮＯＰ命令の２つの実
行ユニット・サイクルと同じである。
【００９６】制御ＰＬＡ６０により制御転送信号をアサ
ートすることは、制御ユニット５４から制御ユニット６
４に対して制御の転送を開始するために用いられる。制
御転送信号をアサートした結果、制御ユニット５４は動
作不能になり、制御ユニット６４が動作可能になる。制
御転送信号がアサートされると、制御ユニット選択論理
１０１の出力のすべてがアサートされる。制御ユニット
選択論理１０１から命令レジスタ１０６に対する信号を
アサートすることにより、命令レジスタ１０６は特殊制
御転送命令の第２バイトをバス３２からロードする。
ートすることは、制御ユニット５４から制御ユニット６
４に対して制御の転送を開始するために用いられる。制
御転送信号をアサートした結果、制御ユニット５４は動
作不能になり、制御ユニット６４が動作可能になる。制
御転送信号がアサートされると、制御ユニット選択論理
１０１の出力のすべてがアサートされる。制御ユニット
選択論理１０１から命令レジスタ１０６に対する信号を
アサートすることにより、命令レジスタ１０６は特殊制
御転送命令の第２バイトをバス３２からロードする。
【００９７】ランダム制御論理６２に対する動作不能信
号をアサートすることにより、タイミング制御信号が動
作不能になり、この信号はランダム制御論理６２から実
行ユニット５６に送られない。制御ＰＬＡ６０に対する
オプションの動作不能信号をアサートすることにより、
制御ＰＬＡ６０は第１状態シーケンサ５８によりストロ
ーブされなくなる。ランダム制御論理７２に対する動作
可能信号をアサートすることにより、ランダム制御論理
７２から実行ユニット５６に与えられるタイミング制御
信号が動作可能になる。制御ＲＯＭ７０に対する動作可
能信号をアサートすることにより、制御ＲＯＭ７０は第
２状態シーケンサ６８によりストローブされる。
号をアサートすることにより、タイミング制御信号が動
作不能になり、この信号はランダム制御論理６２から実
行ユニット５６に送られない。制御ＰＬＡ６０に対する
オプションの動作不能信号をアサートすることにより、
制御ＰＬＡ６０は第１状態シーケンサ５８によりストロ
ーブされなくなる。ランダム制御論理７２に対する動作
可能信号をアサートすることにより、ランダム制御論理
７２から実行ユニット５６に与えられるタイミング制御
信号が動作可能になる。制御ＲＯＭ７０に対する動作可
能信号をアサートすることにより、制御ＲＯＭ７０は第
２状態シーケンサ６８によりストローブされる。
【００９８】制御ユニット選択論理１０１からの出力信
号がアサートされる順序が重要であることに留意するこ
と。まず制御ＲＯＭ７０を動作可能にしなければならな
い。オプションで制御ＰＬＡ６０を動作不能にしてもよ
い。次にランダム制御論理７２を動作可能にする。最後
にランダム制御論理６２を動作不能にする。
号がアサートされる順序が重要であることに留意するこ
と。まず制御ＲＯＭ７０を動作可能にしなければならな
い。オプションで制御ＰＬＡ６０を動作不能にしてもよ
い。次にランダム制御論理７２を動作可能にする。最後
にランダム制御論理６２を動作不能にする。
【００９９】第２状態シーケンサ６８は、バス３２から
特殊制御転送命令の第２バイトを受け取る。本発明のあ
る実施例においては、特殊制御転送命令の第２バイトは
カスタム命令の制御ＲＯＭ７０の開始アドレスである。
次にデコーダ８９は、カスタム命令の開始アドレスを制
御ＲＯＭ７０に転送する。制御ＲＯＭ７０は、この開始
アドレスを用いて、特定のＲＯＭ位置にアクセスする。
次に、この特定のＲＯＭ位置に記憶されている情報が制
御ＲＯＭ信号としてランダム制御論理７２に出力され
る。
特殊制御転送命令の第２バイトを受け取る。本発明のあ
る実施例においては、特殊制御転送命令の第２バイトは
カスタム命令の制御ＲＯＭ７０の開始アドレスである。
次にデコーダ８９は、カスタム命令の開始アドレスを制
御ＲＯＭ７０に転送する。制御ＲＯＭ７０は、この開始
アドレスを用いて、特定のＲＯＭ位置にアクセスする。
次に、この特定のＲＯＭ位置に記憶されている情報が制
御ＲＯＭ信号としてランダム制御論理７２に出力され
る。
【０１００】これらの制御ＲＯＭ信号は、ランダム制御
論理７２に対して、ランダム制御論理６２により駆動さ
れているのと同じ第２の所定のパターンの論理状態でタ
イミング制御信号を駆動しなければならないことを知ら
せる。そのため特殊制御転送命令の第２実行ユニット・
サイクルの間の短い時間に、ランダム制御論理６２とラ
ンダム制御論理７２の両方が同じ第２の所定のパターン
の論理状態でそれぞれのタイミング制御信号を駆動す
る。この短い重複期間の目的は、実行ユニット５６を制
御するタイミング制御信号が変動（float ）しないよう
にする、あるいは未知のまたは意図しない論理状態にな
らないようにするためである。これによりタイミング制
御信号は常に、制御ユニット５４，６４のいずれか一方
または両方により駆動される。
論理７２に対して、ランダム制御論理６２により駆動さ
れているのと同じ第２の所定のパターンの論理状態でタ
イミング制御信号を駆動しなければならないことを知ら
せる。そのため特殊制御転送命令の第２実行ユニット・
サイクルの間の短い時間に、ランダム制御論理６２とラ
ンダム制御論理７２の両方が同じ第２の所定のパターン
の論理状態でそれぞれのタイミング制御信号を駆動す
る。この短い重複期間の目的は、実行ユニット５６を制
御するタイミング制御信号が変動（float ）しないよう
にする、あるいは未知のまたは意図しない論理状態にな
らないようにするためである。これによりタイミング制
御信号は常に、制御ユニット５４，６４のいずれか一方
または両方により駆動される。
【０１０１】ランダム制御論理７２が第２の所定のパタ
ーンの論理状態でタイミング制御信号を駆動すると、第
２状態シーケンサ６８はランダム制御論理６２に対する
動作不能信号をアサートし、それによりランダム制御論
理６２からのタイミング制御信号の出力が動作不能にな
る。この時点で、第２状態シーケンサ６８と制御ユニッ
ト６４とは、完全に実行ユニット５６を制御している。
第１状態シーケンサ５８と制御ユニット５４とは、この
とき実行ユニット５６の制御を持たない。しかし、本発
明のある実施例においては、第１状態シーケンサ５８と
制御ユニット５４とは同じ状態にあり続ける；すなわち
ランダム制御論理６２が動作不能になっていない場合
は、第２の所定のパターンの論理状態でタイミング制御
信号を駆動し続ける。
ーンの論理状態でタイミング制御信号を駆動すると、第
２状態シーケンサ６８はランダム制御論理６２に対する
動作不能信号をアサートし、それによりランダム制御論
理６２からのタイミング制御信号の出力が動作不能にな
る。この時点で、第２状態シーケンサ６８と制御ユニッ
ト６４とは、完全に実行ユニット５６を制御している。
第１状態シーケンサ５８と制御ユニット５４とは、この
とき実行ユニット５６の制御を持たない。しかし、本発
明のある実施例においては、第１状態シーケンサ５８と
制御ユニット５４とは同じ状態にあり続ける；すなわち
ランダム制御論理６２が動作不能になっていない場合
は、第２の所定のパターンの論理状態でタイミング制御
信号を駆動し続ける。
【０１０２】制御転送信号を制御ＰＬＡ６０によりアサ
ートすることにより、第１状態シーケンサ５８を機能さ
せることもできる。制御転送信号のアサートは、ＭＵＸ
８０の出力とＭＵＸ８２の出力を変更するために用いら
れる。制御転送信号をアサートした結果、ＭＵＸ８０は
制御ＰＬＡ６０からの命令終了信号の出力から、制御Ｒ
ＯＭ７０からの命令終了信号の出力へと切り替わる。同
様に、制御転送信号をアサートした結果として、ＭＵＸ
８２は制御ＰＬＡ６０からの先取り信号の出力から、制
御ＲＯＭ７０からの先取り信号の出力へと切り替わる。
ートすることにより、第１状態シーケンサ５８を機能さ
せることもできる。制御転送信号のアサートは、ＭＵＸ
８０の出力とＭＵＸ８２の出力を変更するために用いら
れる。制御転送信号をアサートした結果、ＭＵＸ８０は
制御ＰＬＡ６０からの命令終了信号の出力から、制御Ｒ
ＯＭ７０からの命令終了信号の出力へと切り替わる。同
様に、制御転送信号をアサートした結果として、ＭＵＸ
８２は制御ＰＬＡ６０からの先取り信号の出力から、制
御ＲＯＭ７０からの先取り信号の出力へと切り替わる。
【０１０３】制御転送信号のアサートの結果として、状
態論理８４は制御ＰＬＡ６０からではなく制御ＲＯＭ７
０から命令終了信号を受信する。制御ＲＯＭ７０からの
命令終了信号を用いることにより、状態論理８４は、カ
スタム命令がいつ終るかを判定することができ、それに
よって制御ユニット５４から制御ユニット６４に制御が
いつ戻るかを判定することができる。
態論理８４は制御ＰＬＡ６０からではなく制御ＲＯＭ７
０から命令終了信号を受信する。制御ＲＯＭ７０からの
命令終了信号を用いることにより、状態論理８４は、カ
スタム命令がいつ終るかを判定することができ、それに
よって制御ユニット５４から制御ユニット６４に制御が
いつ戻るかを判定することができる。
【０１０４】第２状態シーケンサ６８と制御ユニット６
４とは、次の命令であるカスタム命令をバス３２から受
け取る。本発明のある実施例においては、カスタム命令
は、実際には、カスタム命令の開始アドレスである制御
ＲＯＭ７０内の位置を指し示す特殊制御転送命令の第２
バイトである。
４とは、次の命令であるカスタム命令をバス３２から受
け取る。本発明のある実施例においては、カスタム命令
は、実際には、カスタム命令の開始アドレスである制御
ＲＯＭ７０内の位置を指し示す特殊制御転送命令の第２
バイトである。
【０１０５】第２状態シーケンサ６８と制御ユニット６
４は、このカスタム命令の実行中はずっと実行ユニット
５６を制御している。カスタム命令の終了時に、ランダ
ム制御論理７２は同じ第２の所定のパターンの論理状態
でタイミング制御信号をもう一度駆動しなければならな
い。第２状態シーケンサ６８は次に、動作不能信号をネ
ゲートすることにより、ランダム制御論理６２からのタ
イミング制御信号の出力を再度動作可能にする。そのた
めもう一度、短い時間の間、ランダム制御論理６２とラ
ンダム制御論理７２の両方が同じ第２の所定のパターン
の論理状態によりそれぞれのタイミング制御信号を駆動
する。
４は、このカスタム命令の実行中はずっと実行ユニット
５６を制御している。カスタム命令の終了時に、ランダ
ム制御論理７２は同じ第２の所定のパターンの論理状態
でタイミング制御信号をもう一度駆動しなければならな
い。第２状態シーケンサ６８は次に、動作不能信号をネ
ゲートすることにより、ランダム制御論理６２からのタ
イミング制御信号の出力を再度動作可能にする。そのた
めもう一度、短い時間の間、ランダム制御論理６２とラ
ンダム制御論理７２の両方が同じ第２の所定のパターン
の論理状態によりそれぞれのタイミング制御信号を駆動
する。
【０１０６】カスタム命令の終了時に、制御ＲＯＭ７０
は、命令終了信号をアサートする。制御ＲＯＭ７０によ
る命令終了信号のアサートは、制御ユニット６４から制
御ユニット５４に対する制御の返送を開始するために用
いられる。命令終了信号をアサートした結果として、制
御ユニット６４が動作不能になり、制御ユニット５４が
動作可能になる。
は、命令終了信号をアサートする。制御ＲＯＭ７０によ
る命令終了信号のアサートは、制御ユニット６４から制
御ユニット５４に対する制御の返送を開始するために用
いられる。命令終了信号をアサートした結果として、制
御ユニット６４が動作不能になり、制御ユニット５４が
動作可能になる。
【０１０７】命令終了信号がアサートされると、制御ユ
ニット選択論理１０１の出力のすべてがネゲートされ
る。ランダム制御論理６２に対する動作不能信号をネゲ
ートすることにより、ランダム制御論理６２から実行ユ
ニット５６に与えられるタイミング制御信号を動作可能
にする。制御ＰＬＡ６０に対するオプションの動作不能
信号をネゲートすることにより、制御ＰＬＡ６０は第１
状態シーケンサ５８によりストローブされる。ランダム
制御論理７２に対する動作可能信号をネゲートすること
により、タイミング制御信号が動作不能になり、そのた
めこの信号はランダム制御論理７２から実行ユニット５
６に与えられない。制御ＲＯＭ７０に対する動作可能信
号をネゲートすることにより、制御ＲＯＭ７０は第２状
態シーケンサ６８によってストローブされない。
ニット選択論理１０１の出力のすべてがネゲートされ
る。ランダム制御論理６２に対する動作不能信号をネゲ
ートすることにより、ランダム制御論理６２から実行ユ
ニット５６に与えられるタイミング制御信号を動作可能
にする。制御ＰＬＡ６０に対するオプションの動作不能
信号をネゲートすることにより、制御ＰＬＡ６０は第１
状態シーケンサ５８によりストローブされる。ランダム
制御論理７２に対する動作可能信号をネゲートすること
により、タイミング制御信号が動作不能になり、そのた
めこの信号はランダム制御論理７２から実行ユニット５
６に与えられない。制御ＲＯＭ７０に対する動作可能信
号をネゲートすることにより、制御ＲＯＭ７０は第２状
態シーケンサ６８によってストローブされない。
【０１０８】制御ユニット選択論理１０１からの出力信
号がネゲートされる順序が重要であることに留意された
い。まず制御ＰＬＡ６０が動作不能になった場合は、再
度動作可能にしなければならない。次に、ランダム制御
論理６２を再度動作可能にする。次にランダム制御論理
７２を動作不能にする。最後に制御ＲＯＭ７０を動作不
能にする。
号がネゲートされる順序が重要であることに留意された
い。まず制御ＰＬＡ６０が動作不能になった場合は、再
度動作可能にしなければならない。次に、ランダム制御
論理６２を再度動作可能にする。次にランダム制御論理
７２を動作不能にする。最後に制御ＲＯＭ７０を動作不
能にする。
【０１０９】特殊制御転送命令を用いて実行ユニット５
６の制御を移す第２の実行例（図示せず）を以下に説明
する。この第２の実行例では、制御転送信号は必要な
い。代わりにデコーダ１０９が、特殊制御転送命令がい
つ受け取られたのか、また実行ユニット５６の制御が制
御ユニット５４から制御ユニット６４にいつ転送される
のかを判定する。デコーダ１０９は、次に制御ユニット
選択論理１０１に対して、制御転送信号の代わりの信号
を与え、この信号が制御転送を開始することを知らせ
る。デコーダ１０９からのこの信号は、制御ユニット選
択論理１０１に対して、制御転送信号に関して説明され
た効果と同じ効果を有する。
６の制御を移す第２の実行例（図示せず）を以下に説明
する。この第２の実行例では、制御転送信号は必要な
い。代わりにデコーダ１０９が、特殊制御転送命令がい
つ受け取られたのか、また実行ユニット５６の制御が制
御ユニット５４から制御ユニット６４にいつ転送される
のかを判定する。デコーダ１０９は、次に制御ユニット
選択論理１０１に対して、制御転送信号の代わりの信号
を与え、この信号が制御転送を開始することを知らせ
る。デコーダ１０９からのこの信号は、制御ユニット選
択論理１０１に対して、制御転送信号に関して説明され
た効果と同じ効果を有する。
【０１１０】本発明の他の実施例では、２つ以上の制御
ユニット間で実行ユニット５６の制御を転送するために
他の方法を用いるものもあることに留意されたい。特殊
制御転送命令を用いる方法は、制御を転送するための一
方法に過ぎない。また、ただ１つのカスタム命令の実行
が終ると実行ユニット５６の制御を制御ユニット５４に
自動的に返す代わりに、任意の数のカスタム命令を実行
してから制御を制御ユニット５４に返すことができるよ
うにする方法を用いることもできる。
ユニット間で実行ユニット５６の制御を転送するために
他の方法を用いるものもあることに留意されたい。特殊
制御転送命令を用いる方法は、制御を転送するための一
方法に過ぎない。また、ただ１つのカスタム命令の実行
が終ると実行ユニット５６の制御を制御ユニット５４に
自動的に返す代わりに、任意の数のカスタム命令を実行
してから制御を制御ユニット５４に返すことができるよ
うにする方法を用いることもできる。
【０１１１】本発明の図示された実施例においては、Ｃ
ＰＵコア５０がＣＰＵ制御拡張部５２なしで用いられて
いる場合は、特殊制御転送命令は用いてはならない。す
なわち、制御ユニット６４が組み込まれていない場合
は、制御ユニット５４は実行ユニット５６の制御を保持
しなければならない。このため、ＣＰＵコア５０がＣＰ
Ｕ制御拡張部５２なしに用いられると、特殊制御転送命
令は不当なオプコードとして扱われる。ランダム論理６
２内の不当なオプコード回路構成（図示せず）が不当な
オプコードを検出すると、データ処理システム１０はリ
セットされる点に留意されたい。
ＰＵコア５０がＣＰＵ制御拡張部５２なしで用いられて
いる場合は、特殊制御転送命令は用いてはならない。す
なわち、制御ユニット６４が組み込まれていない場合
は、制御ユニット５４は実行ユニット５６の制御を保持
しなければならない。このため、ＣＰＵコア５０がＣＰ
Ｕ制御拡張部５２なしに用いられると、特殊制御転送命
令は不当なオプコードとして扱われる。ランダム論理６
２内の不当なオプコード回路構成（図示せず）が不当な
オプコードを検出すると、データ処理システム１０はリ
セットされる点に留意されたい。
【０１１２】しかし、ＣＰＵコア５０をＣＰＵ制御拡張
部５２と共に用いるためには、制御ユニット５４にわず
かな改良が必要になる。すなわち、制御ユニット５４を
改良して、特殊制御転送命令が不当なオプコードとして
扱われずに、実際に特殊制御転送命令として実行される
ようにすることである。本発明のある実施例において
は、この改良は単に、制御ＰＬＡ信号の１つが、不当な
オプコードが受信されたことを検出するランダム制御論
理６２の部分に入力されないようにする段階によって構
成される。ある実行例においては、この改良は１つの導
体に開路を作成するだけの簡単なものでよい。その結
果、ＣＰＵ５０がＣＰＵ制御拡張部５２と共に用いられ
たときに、特殊制御転送命令は不当なオプコードとして
扱われない。本発明の他の実施例では、制御ユニット５
４と制御ユニット６４との間で実行ユニット５６の制御
を転送するための異なる方法を用いることもある。実際
に、制御を円滑に転送するほとんどすべての方法を用い
ることができる。たとえば、命令そのものの中にあるビ
ット・フィールドを用いて、特定の命令の実行中に実行
ユニットを制御するのが制御ユニット５４であるか６４
であるかを指示することもできる。
部５２と共に用いるためには、制御ユニット５４にわず
かな改良が必要になる。すなわち、制御ユニット５４を
改良して、特殊制御転送命令が不当なオプコードとして
扱われずに、実際に特殊制御転送命令として実行される
ようにすることである。本発明のある実施例において
は、この改良は単に、制御ＰＬＡ信号の１つが、不当な
オプコードが受信されたことを検出するランダム制御論
理６２の部分に入力されないようにする段階によって構
成される。ある実行例においては、この改良は１つの導
体に開路を作成するだけの簡単なものでよい。その結
果、ＣＰＵ５０がＣＰＵ制御拡張部５２と共に用いられ
たときに、特殊制御転送命令は不当なオプコードとして
扱われない。本発明の他の実施例では、制御ユニット５
４と制御ユニット６４との間で実行ユニット５６の制御
を転送するための異なる方法を用いることもある。実際
に、制御を円滑に転送するほとんどすべての方法を用い
ることができる。たとえば、命令そのものの中にあるビ
ット・フィールドを用いて、特定の命令の実行中に実行
ユニットを制御するのが制御ユニット５４であるか６４
であるかを指示することもできる。
【０１１３】あるいは、プログラミング可能な制御レジ
スタに、どの制御ユニットが現在実行ユニット５６を制
御しているのかを判定するビット・フィールドを入れる
こともできる。あるいは、拡張可能ＣＰＵ１２の外部か
ら受信された信号を用いて、後続の命令の実行中に実行
ユニットを制御するのが制御ユニット５４であるか６４
であるかを指示することもできる。この外部信号は、デ
ータ処理システム１０の別の部分で発生させても、集積
回路ピンを介してデータ処理システム１０の外部から受
信してもよい。
スタに、どの制御ユニットが現在実行ユニット５６を制
御しているのかを判定するビット・フィールドを入れる
こともできる。あるいは、拡張可能ＣＰＵ１２の外部か
ら受信された信号を用いて、後続の命令の実行中に実行
ユニットを制御するのが制御ユニット５４であるか６４
であるかを指示することもできる。この外部信号は、デ
ータ処理システム１０の別の部分で発生させても、集積
回路ピンを介してデータ処理システム１０の外部から受
信してもよい。
【０１１４】図３を参照すると、多少の差異はあるが、
図３に示された拡張可能ＣＰＵ１２’は、図２に示され
上記に解説された拡張可能ＣＰＵ１２と同じである。拡
張可能ＣＰＵ１２’には、回路構成のいくつかの新しい
ブロック、すなわち実行ユニット拡張部１５３と、ラン
ダム制御論理拡張部１７５と、制御ＲＯＭ拡張部１７１
とが含まれる。
図３に示された拡張可能ＣＰＵ１２’は、図２に示され
上記に解説された拡張可能ＣＰＵ１２と同じである。拡
張可能ＣＰＵ１２’には、回路構成のいくつかの新しい
ブロック、すなわち実行ユニット拡張部１５３と、ラン
ダム制御論理拡張部１７５と、制御ＲＯＭ拡張部１７１
とが含まれる。
【０１１５】さらに、実行ユニット１５６の１つ以上の
内部バス（すなわちＥＵ内部バス）が、実行ユニット１
５６の少なくとも１つの物理的端部に配線されている。
このため実行ユニット拡張部１５３は、１つ以上のＥＵ
内部バスに追加され、直接結合されて、合成された実行
ユニット１５３，１５６の機能性を高めている。実行ユ
ニット拡張部１５３には、所望の回路構成、たとえば１
つ以上のレジスタ，１つ以上の演算論理ユニット（ＡＬ
Ｕ）および任意の種類の特殊機能回路構成が含まれるこ
ともある。
内部バス（すなわちＥＵ内部バス）が、実行ユニット１
５６の少なくとも１つの物理的端部に配線されている。
このため実行ユニット拡張部１５３は、１つ以上のＥＵ
内部バスに追加され、直接結合されて、合成された実行
ユニット１５３，１５６の機能性を高めている。実行ユ
ニット拡張部１５３には、所望の回路構成、たとえば１
つ以上のレジスタ，１つ以上の演算論理ユニット（ＡＬ
Ｕ）および任意の種類の特殊機能回路構成が含まれるこ
ともある。
【０１１６】ランダム制御論理拡張部１７５は、実行ユ
ニット拡張部１５３に含まれる回路構成を制御するため
にランダム制御論理１７２に付加される拡張部または追
加拡張部を表す。ランダム制御論理１７２は、実行ユニ
ット１５６を全面的に制御するタイミング制御信号を発
生する機能がある。しかし、ランダム制御論理１７２に
は、実行ユニット拡張部１５３を全面的に制御するタイ
ミング制御信号を発生する機能はない。そのため、実行
ユニット拡張部１５３を全面的に制御するためのタイミ
ング制御信号を発生するために、ランダム制御論理拡張
部１７５が必要になる。
ニット拡張部１５３に含まれる回路構成を制御するため
にランダム制御論理１７２に付加される拡張部または追
加拡張部を表す。ランダム制御論理１７２は、実行ユニ
ット１５６を全面的に制御するタイミング制御信号を発
生する機能がある。しかし、ランダム制御論理１７２に
は、実行ユニット拡張部１５３を全面的に制御するタイ
ミング制御信号を発生する機能はない。そのため、実行
ユニット拡張部１５３を全面的に制御するためのタイミ
ング制御信号を発生するために、ランダム制御論理拡張
部１７５が必要になる。
【０１１７】同様に、制御ＲＯＭ拡張部１７１は、実行
ユニット拡張部１５３に含まれる回路構成を制御するた
めに、制御ＲＯＭ１７０に付加される拡張部または追加
部を表す。制御ＲＯＭ１７０は、実行ユニット１５６を
全面的に制御するために必要とされる制御ＲＯＭ信号を
発生する機能がある。しかし、制御ＲＯＭ１７０には、
実行ユニット拡張部１５３を全面的に制御するために必
要とされる制御ＲＯＭ信号を発生する機能はない。その
ため、実行ユニット拡張部１５３を全面的に制御するた
めに必要とされる制御ＲＯＭ拡張信号を発生するため
に、制御ＲＯＭ拡張部１７１が必要になる。
ユニット拡張部１５３に含まれる回路構成を制御するた
めに、制御ＲＯＭ１７０に付加される拡張部または追加
部を表す。制御ＲＯＭ１７０は、実行ユニット１５６を
全面的に制御するために必要とされる制御ＲＯＭ信号を
発生する機能がある。しかし、制御ＲＯＭ１７０には、
実行ユニット拡張部１５３を全面的に制御するために必
要とされる制御ＲＯＭ信号を発生する機能はない。その
ため、実行ユニット拡張部１５３を全面的に制御するた
めに必要とされる制御ＲＯＭ拡張信号を発生するため
に、制御ＲＯＭ拡張部１７１が必要になる。
【０１１８】図５に示される第１状態シーケンサ１５８
は、図４に示される第１状態シーケンサ５８と同じ方法
で実現できる点に留意されたい。また、図７に示される
第２状態シーケンサ１６８は、図６に示される第２状態
シーケンサ６８と同じ方法で実現できる点にも留意され
たい。
は、図４に示される第１状態シーケンサ５８と同じ方法
で実現できる点に留意されたい。また、図７に示される
第２状態シーケンサ１６８は、図６に示される第２状態
シーケンサ６８と同じ方法で実現できる点にも留意され
たい。
【０１１９】図８では、条件コード・レジスタ２２８
が、実行ユニット５６内にあるという事実を除けば、実
行ユニット５６は従来技術の実行ユニットが機能するの
と同じように内部で機能する。しかし、実行ユニット５
６のレイアウトは、制御ユニット５４，６４の両方が、
実行ユニット５６を制御するタイミング制御信号を設け
ることができ、さらに制御ユニット５４，６４の両方が
ステータス信号を受信できるようにするものでなければ
ならない。タイミング制御信号が実行ユニット５６を制
御する方法の詳細については説明しない。しかし、タイ
ミング制御信号は、従来技術と同じ方法で実行ユニット
５６を制御するために用いられる。
が、実行ユニット５６内にあるという事実を除けば、実
行ユニット５６は従来技術の実行ユニットが機能するの
と同じように内部で機能する。しかし、実行ユニット５
６のレイアウトは、制御ユニット５４，６４の両方が、
実行ユニット５６を制御するタイミング制御信号を設け
ることができ、さらに制御ユニット５４，６４の両方が
ステータス信号を受信できるようにするものでなければ
ならない。タイミング制御信号が実行ユニット５６を制
御する方法の詳細については説明しない。しかし、タイ
ミング制御信号は、従来技術と同じ方法で実行ユニット
５６を制御するために用いられる。
【０１２０】
【概要と代替の実施例】まとめると、本発明により、新
しいＣＰＵまたは従来技術のＣＰＵを拡張可能なものと
して、拡張可能ＣＰＵ１２または１２’に回路構成を容
易に追加して、現在においても将来においても、さまざ
まな顧客の必要性を満足させることができる。その結
果、個々の顧客の融通性を図るためのコストが大幅に削
減された。ＣＰＵに関して「拡張可能」という言葉は、
既存のＣＰＵ回路構成に大きな変更を加えることなく、
特定の指定された回路構成を単に追加するだけでＣＰＵ
に新たな命令を追加することができることを意味するた
めに用いられる。第２制御ユニット６４と第２状態シー
ケンサ６８とを追加するだけで、新しい命令を追加する
ことができる。第２制御ユニット６４の大部分は、元の
制御ユニット５４の複製でよいこと、また第２状態シー
ケンサ６８は元の状態シーケンサ５８の複製でもよい場
合があることに注目されたい。本発明の実施例には、１
つ以上のデコーダ８９，９９，１０９，１１９を必要と
しないものもある。
しいＣＰＵまたは従来技術のＣＰＵを拡張可能なものと
して、拡張可能ＣＰＵ１２または１２’に回路構成を容
易に追加して、現在においても将来においても、さまざ
まな顧客の必要性を満足させることができる。その結
果、個々の顧客の融通性を図るためのコストが大幅に削
減された。ＣＰＵに関して「拡張可能」という言葉は、
既存のＣＰＵ回路構成に大きな変更を加えることなく、
特定の指定された回路構成を単に追加するだけでＣＰＵ
に新たな命令を追加することができることを意味するた
めに用いられる。第２制御ユニット６４と第２状態シー
ケンサ６８とを追加するだけで、新しい命令を追加する
ことができる。第２制御ユニット６４の大部分は、元の
制御ユニット５４の複製でよいこと、また第２状態シー
ケンサ６８は元の状態シーケンサ５８の複製でもよい場
合があることに注目されたい。本発明の実施例には、１
つ以上のデコーダ８９，９９，１０９，１１９を必要と
しないものもある。
【０１２１】実行ユニット１５６の既存のリソースを利
用する新しい命令を追加するだけでなく、新しいリソー
スを実行ユニット１５６の拡張部として追加することも
できる。実行ユニット１５６の内部バスは、実行ユニッ
ト１５６の物理的端部に配線される。このため実行ユニ
ット拡張部１５３は、実行ユニット１５６の１つ以上の
内部バスに追加し、直接的に結合することができる。実
行ユニット拡張部１５３は、レジスタ，他の演算論理ユ
ニット（ＡＬＵ），特殊機能回路構成または任意の所望
の回路構成を追加することにより実行ユニット１５６の
機能性を増大する。
用する新しい命令を追加するだけでなく、新しいリソー
スを実行ユニット１５６の拡張部として追加することも
できる。実行ユニット１５６の内部バスは、実行ユニッ
ト１５６の物理的端部に配線される。このため実行ユニ
ット拡張部１５３は、実行ユニット１５６の１つ以上の
内部バスに追加し、直接的に結合することができる。実
行ユニット拡張部１５３は、レジスタ，他の演算論理ユ
ニット（ＡＬＵ），特殊機能回路構成または任意の所望
の回路構成を追加することにより実行ユニット１５６の
機能性を増大する。
【０１２２】本発明は、特定の実施例に関して図示およ
び説明されているが、当業者は更なる改良および改善を
思い付くだろう。たとえば、本発明の代替の実施例にお
いては、ＣＰＵコア５０とＣＰＵ制御拡張部５２に関し
て代替のアーキテクチャを用いることができる。図２お
よび図３に示されたアーキテクチャは、使用することの
できる２つの可能なアーキテクチャに過ぎない。また、
本発明は２つの制御ユニット５４，６４だけに限定され
ない。第１状態シーケンサ５８と第２状態シーケンサ６
８の制御転送回路構成にわずかな改良を加えることで、
本発明の他の実施例では３つ以上の制御ユニットを用い
ることができる。
び説明されているが、当業者は更なる改良および改善を
思い付くだろう。たとえば、本発明の代替の実施例にお
いては、ＣＰＵコア５０とＣＰＵ制御拡張部５２に関し
て代替のアーキテクチャを用いることができる。図２お
よび図３に示されたアーキテクチャは、使用することの
できる２つの可能なアーキテクチャに過ぎない。また、
本発明は２つの制御ユニット５４，６４だけに限定され
ない。第１状態シーケンサ５８と第２状態シーケンサ６
８の制御転送回路構成にわずかな改良を加えることで、
本発明の他の実施例では３つ以上の制御ユニットを用い
ることができる。
【０１２３】本発明の代替の実施例においては、制御ユ
ニット５４も制御ユニット６４もタイミング制御信号を
駆動していない「非駆動」期間があることに留意された
い。タイミング制御信号が、「非駆動」時間の間（たと
えば実行ユニット内部バスが予備充電されている間）
に、実行ユニット５６の内部状態を恒久的に変化させる
ことができない場合は、「非駆動」時間によって拡張可
能ＣＰＵ１２の動作が中断されることはない。
ニット５４も制御ユニット６４もタイミング制御信号を
駆動していない「非駆動」期間があることに留意された
い。タイミング制御信号が、「非駆動」時間の間（たと
えば実行ユニット内部バスが予備充電されている間）
に、実行ユニット５６の内部状態を恒久的に変化させる
ことができない場合は、「非駆動」時間によって拡張可
能ＣＰＵ１２の動作が中断されることはない。
【０１２４】そのため、本発明は図示された特定の形態
に制限されないこと、また添付の請求項は本発明の精神
と範囲から逸脱しないすべての修正を含むものであるこ
とを理解されたい。
に制限されないこと、また添付の請求項は本発明の精神
と範囲から逸脱しないすべての修正を含むものであるこ
とを理解されたい。
【図１】本発明のある実施例によるデータ処理システム
１０をブロック図に示したものである。
１０をブロック図に示したものである。
【図２】本発明のある実施例による図１の拡張可能な中
央処理装置１２をブロック図に示したものである。
央処理装置１２をブロック図に示したものである。
【図３】本発明のある実施例による図１の代替の拡張可
能な中央処理装置１２’をブロック図に示したものであ
る。
能な中央処理装置１２’をブロック図に示したものであ
る。
【図４】本発明のある実施例による図２の第１状態シー
ケンサ５８をブロック図に示したものである。
ケンサ５８をブロック図に示したものである。
【図５】本発明のある実施例による図３の第１状態シー
ケンサ１５８をブロック図に示したものである。
ケンサ１５８をブロック図に示したものである。
【図６】本発明のある実施例による図２の第２状態シー
ケンサ６８をブロック図に示したものである。
ケンサ６８をブロック図に示したものである。
【図７】本発明のある実施例による図３の第２状態シー
ケンサ１６８をブロック図に示したものである。
ケンサ１６８をブロック図に示したものである。
【図８】本発明のある実施例による図２の実行ユニット
５６の一部と、図３の実行ユニット１５６の同じ部分を
ブロック図に示したものである。
５６の一部と、図３の実行ユニット１５６の同じ部分を
ブロック図に示したものである。
１０ データ処理システム １２ 拡張可能中央処理装置（ＣＰＵ） １４ システム統合部 １６ シリアル部 １８ ランダム・アクセス・メモリ（ＲＡＭ） ２０ 読み込み専用メモリ（ＲＯＭ）（オプション） ２２ その他のメモリ（オプション） ２４ ポート論理 ２６ 外部バス・インターフェース（オプション） ２８ タイマ部 ３０ 直接メモリ・アクセス（ＤＭＡ）（オプション） ３２ バス
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年６月１５日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】図面の説明 「アサートする（ａｓｓｅｒｔ）」と「ネゲートする
（ｎｅｇａｔｅ）」という言葉は、信号，ステータス・
ビットまたは同様の装置を、それぞれ、論理的に真の状
態にすることおよび論理的に偽の状態にすることを指す
ときに用いられる。論理的に真の状態が論理レベル１で
あるとすると、論理的に偽の状態は論理レベル０であ
る。論理的に真の状態が論理レベル０であるとすると、
論理的に偽の状態は論理レベル１である。
（ｎｅｇａｔｅ）」という言葉は、信号，ステータス・
ビットまたは同様の装置を、それぞれ、論理的に真の状
態にすることおよび論理的に偽の状態にすることを指す
ときに用いられる。論理的に真の状態が論理レベル１で
あるとすると、論理的に偽の状態は論理レベル０であ
る。論理的に真の状態が論理レベル０であるとすると、
論理的に偽の状態は論理レベル１である。
Claims (4)
- 【請求項１】 実行ユニット（５６，１５６）であっ
て：前記実行ユニット（５６，１５６）のすべてを制御
することのできる第１組の制御信号を受信する第１組の
制御入力；前記実行ユニット（５６，１５６）のすべて
を制御することのできる第２組の制御信号を受信するこ
とのできる第２組の制御入力；および前記中央処理装置
（１２，１２’）内のすべてのステータス・レジスタ
（２２８）；によって構成される実行ユニット（５６，
１５６）；および前記実行ユニット（５６，１５６）に
結合され、第１組の制御信号を設ける第１制御ユニット
（５４，１５４）；によって構成されることを特徴とす
る中央処理装置（１２，１２’）。 - 【請求項２】 第１制御ユニット（５４，１５４）；前
記第１制御ユニット（５４，１５４）に結合された実行
ユニット（５６，１５６）；および複数の制御信号導体
であって、前記の複数の制御信号導体のそれぞれが、第
１導体端を有し、導体中間部を有し、第２導体端を有し
て、前記の複数の制御導体のそれぞれの第１導体端が前
記実行ユニット（５６，１５６）に対して外部にあり、
前記第１制御ユニット（５４，１５４）に結合されてお
り、導体中間部が前記実行ユニット（５６，１５６）内
に位置しており、前記の複数の制御信号導体のそれぞれ
の第２導体端が前記実行ユニット（５６，１５６）の外
部に配線されている複数の制御信号導体；によって構成
されることを特徴とする中央処理装置（１２，１
２’）。 - 【請求項３】 実行ユニット（５６，１５６）；特殊制
御転送命令を含む命令を転送するバス（３２）；前記実
行ユニット（５６，１５６）と前記バス（３２）とに結
合された第１制御回路構成（５４，５８，１５４，１５
８）であって、前記第１制御回路構成（５４，５８，１
５４，１５８）は、前記バス（３２）によって特殊制御
転送命令が転送される前に前記実行ユニット（５６，１
５６）を制御する第１制御回路構成（５４，５８，１５
４，１５８）；および前記実行ユニット（５６，１５
６）と前記バス（３２）とに結合された第２制御回路構
成（６４，６８，１６４，１６８）であって、前記第２
制御回路構成（６４，６８，１６４，１６８）は、特殊
制御転送命令の実行が完了した後で、前記実行ユニット
（５６，１５６）を制御する第２制御回路構成（６４，
６８，１６４，１６８）；によって構成されることを特
徴とする中央処理装置（１２，１２’）。 - 【請求項４】 第１組の実行ユニット制御信号を発生す
る第１制御ユニット（５４，１５４）；第２組の実行ユ
ニット制御信号を発生する第２制御ユニット（６４，１
６４）；前記第１制御ユニット（５４，１５４）と前記
第２制御ユニット（６４，１６４）とに結合された実行
ユニット（５６，１５６）であって、前記実行ユニット
（５６，１５６）は、特殊制御転送命令以外の命令が実
行されているときは、第１および第２組の実行ユニット
制御信号のうちのただ１つの信号によって制御される実
行ユニット（５６，１５６）；および前記第１制御ユニ
ット（５４，１５４）と前記第２制御ユニット（６４，
１６４）とに結合された状態シーケンサ回路構成（５
８，６８，１５８，１６８）であって、前記状態シーケ
ンサ回路構成（５８，６８，１５８，１６８）は、特殊
制御転送命令を受信した結果として、第１組の実行ユニ
ット制御信号から第２組の実行ユニット制御信号へと前
記実行ユニット（５６，１５６）の制御の転送を開始す
る状態シーケンサ回路構成（５８，６８，１５８，１６
８）；によって構成されることを特徴とする中央処理装
置（１２，１２’）。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US982327 | 1992-11-27 | ||
| US07/982,327 US5848289A (en) | 1992-11-27 | 1992-11-27 | Extensible central processing unit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004261309A Division JP3816932B2 (ja) | 1992-11-27 | 2004-09-08 | 拡張可能な中央処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0736691A true JPH0736691A (ja) | 1995-02-07 |
| JP3681182B2 JP3681182B2 (ja) | 2005-08-10 |
Family
ID=25529045
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31918593A Expired - Lifetime JP3681182B2 (ja) | 1992-11-27 | 1993-11-26 | 拡張可能な中央処理装置 |
| JP2004261309A Expired - Lifetime JP3816932B2 (ja) | 1992-11-27 | 2004-09-08 | 拡張可能な中央処理装置 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004261309A Expired - Lifetime JP3816932B2 (ja) | 1992-11-27 | 2004-09-08 | 拡張可能な中央処理装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5848289A (ja) |
| EP (2) | EP1376336A3 (ja) |
| JP (2) | JP3681182B2 (ja) |
| KR (1) | KR100275059B1 (ja) |
| DE (1) | DE69333853T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763449B1 (en) | 2000-04-12 | 2004-07-13 | Fujitsu Limited | Operation-processing apparatus |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6044453A (en) * | 1997-09-18 | 2000-03-28 | Lg Semicon Co., Ltd. | User programmable circuit and method for data processing apparatus using a self-timed asynchronous control structure |
| US6546479B1 (en) * | 1998-02-10 | 2003-04-08 | Koninklijke Philips Electronics N.V. | Reduced instruction fetch latency in a system including a pipelined processor |
| US6099585A (en) * | 1998-05-08 | 2000-08-08 | Advanced Micro Devices, Inc. | System and method for streamlined execution of instructions |
| US6317820B1 (en) * | 1998-06-05 | 2001-11-13 | Texas Instruments Incorporated | Dual-mode VLIW architecture providing a software-controlled varying mix of instruction-level and task-level parallelism |
| US6510444B2 (en) | 1999-06-16 | 2003-01-21 | Motorola, Inc. | Data processor architecture and instruction format for increased efficiency |
| WO2001069411A2 (en) | 2000-03-10 | 2001-09-20 | Arc International Plc | Memory interface and method of interfacing between functional entities |
| WO2001073571A1 (en) * | 2000-03-27 | 2001-10-04 | Infineon Technologies Ag | Method and apparatus for adding user-defined execution units to a processor using configurable long instruction word (cliw) |
| JP3930729B2 (ja) * | 2001-11-30 | 2007-06-13 | 富士通株式会社 | 半導体装置並びにこれを用いたフラットパネル表示装置及びそのデータドライバ |
| JP4002151B2 (ja) * | 2002-07-31 | 2007-10-31 | 富士通株式会社 | 情報処理装置 |
| EP1408405A1 (en) * | 2002-10-11 | 2004-04-14 | STMicroelectronics S.r.l. | "A reconfigurable control structure for CPUs and method of operating same" |
| US8145882B1 (en) * | 2006-05-25 | 2012-03-27 | Mips Technologies, Inc. | Apparatus and method for processing template based user defined instructions |
| US8688933B2 (en) | 2006-08-31 | 2014-04-01 | Hewlett-Packard Development Company, L.P. | Firmware component modification |
| CN101539849B (zh) * | 2009-04-21 | 2013-10-16 | 北京红旗胜利科技发展有限责任公司 | 一种处理器以及一种寄存器选通方法 |
| US20120226890A1 (en) * | 2011-02-24 | 2012-09-06 | The University Of Tokyo | Accelerator and data processing method |
| US9274797B2 (en) | 2012-12-19 | 2016-03-01 | International Business Machines Corporation | Computer processor with instruction for execution based on available instruction sets |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4236204A (en) * | 1978-03-13 | 1980-11-25 | Motorola, Inc. | Instruction set modifier register |
| US4293907A (en) * | 1978-12-29 | 1981-10-06 | Bell Telephone Laboratories, Incorporated | Data processing apparatus having op-code extension register |
| US4374418A (en) * | 1979-06-27 | 1983-02-15 | Burroughs Corporation | Linear microsequencer unit cooperating with microprocessor system having dual modes |
| DE68927783T2 (de) * | 1988-05-03 | 1997-09-25 | Wang Laboratories | Mikroprozessor mit äusserem steuerungsspeicher |
| EP0461257B1 (en) * | 1989-01-17 | 1997-04-23 | Fujitsu Limited | Microprocessor sequencer for controlling the decoding of varable length instructions |
| US5150468A (en) * | 1989-06-30 | 1992-09-22 | Bull Hn Information Systems Inc. | State controlled instruction logic management apparatus included in a pipelined processing unit |
| US5430862A (en) * | 1990-06-29 | 1995-07-04 | Bull Hn Information Systems Inc. | Emulation of CISC instructions by RISC instructions using two pipelined stages for overlapped CISC decoding and RISC execution |
| JPH0476626A (ja) * | 1990-07-13 | 1992-03-11 | Toshiba Corp | マイクロコンピュータ |
| EP0871108B1 (en) * | 1991-03-11 | 2000-09-13 | MIPS Technologies, Inc. | Backward-compatible computer architecture with extended word size and address space |
| JP2677719B2 (ja) * | 1991-05-08 | 1997-11-17 | 富士通株式会社 | 情報処理装置 |
| GB2266606B (en) * | 1992-04-27 | 1996-02-14 | Intel Corp | A microprocessor with an external command mode |
-
1992
- 1992-11-27 US US07/982,327 patent/US5848289A/en not_active Expired - Lifetime
-
1993
- 1993-09-24 EP EP03022386A patent/EP1376336A3/en not_active Withdrawn
- 1993-09-24 DE DE69333853T patent/DE69333853T2/de not_active Expired - Lifetime
- 1993-09-24 EP EP93115428A patent/EP0599012B1/en not_active Expired - Lifetime
- 1993-11-09 KR KR1019930023651A patent/KR100275059B1/ko not_active IP Right Cessation
- 1993-11-26 JP JP31918593A patent/JP3681182B2/ja not_active Expired - Lifetime
-
2004
- 2004-09-08 JP JP2004261309A patent/JP3816932B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763449B1 (en) | 2000-04-12 | 2004-07-13 | Fujitsu Limited | Operation-processing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2005050365A (ja) | 2005-02-24 |
| EP0599012B1 (en) | 2005-08-10 |
| JP3816932B2 (ja) | 2006-08-30 |
| US5848289A (en) | 1998-12-08 |
| EP0599012A3 (en) | 1995-01-04 |
| EP1376336A2 (en) | 2004-01-02 |
| KR100275059B1 (ko) | 2000-12-15 |
| EP0599012A2 (en) | 1994-06-01 |
| DE69333853T2 (de) | 2006-04-13 |
| KR940012160A (ko) | 1994-06-22 |
| EP1376336A3 (en) | 2004-01-14 |
| JP3681182B2 (ja) | 2005-08-10 |
| DE69333853D1 (de) | 2005-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3816932B2 (ja) | 拡張可能な中央処理装置 | |
| EP0315275B1 (en) | Flexible asic microcomputer | |
| US5809327A (en) | Eight-bit microcontroller having a risc architecture | |
| EP0476722B1 (en) | Data processing system | |
| US6401197B1 (en) | Microprocessor and multiprocessor system | |
| EP0954791B1 (en) | Eight-bit microcontroller having a risc architecture | |
| US5838934A (en) | Host port interface | |
| JPS638490B2 (ja) | ||
| US6438720B1 (en) | Host port interface | |
| JP3616402B2 (ja) | 拡張可能なレジスタを提供するデータ処理システムおよびその方法 | |
| US6012138A (en) | Dynamically variable length CPU pipeline for efficiently executing two instruction sets | |
| EP0226991B1 (en) | Data-processing device | |
| JP3705811B2 (ja) | 再構成可能なプログラム状態語を有するマイクロコントローラ | |
| US5546353A (en) | Partitioned decode circuit for low power operation | |
| JP3851008B2 (ja) | プロセッサおよびそれを有する半導体集積回路、処理装置ならびに命令処理方法 | |
| JPH04305735A (ja) | マイクロプログラム制御回路 | |
| EP0136699B1 (en) | Programmable controller | |
| US20020004877A1 (en) | Method and system for updating user memory in emulator systems | |
| JPS6362778B2 (ja) | ||
| EP0335502A2 (en) | Microcontroller and associated method | |
| JPH08263290A (ja) | データ処理装置 | |
| Salcic et al. | SIMP—A Simple Custom-Configurable Microprocessor | |
| Salcic et al. | Simp-Asimplecustomizable Microprocessor | |
| Srivastava et al. | Evolution of architectural concepts and design methods of microprocessors |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040210 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040309 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20040609 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20040614 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20040906 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040908 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20041217 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050322 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050419 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050517 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080527 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090527 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100527 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110527 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120527 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130527 Year of fee payment: 8 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |