JPWO2008068937A1 - データ転送制御装置およびコンピュータシステム - Google Patents

Abstract

データ転送制御装置は、第１の周辺装置（ペリフェラル（Ａ））から第２の周辺装置（ペリフェラル（Ｂ））へデータ転送するにあたり、転送元と転送先になる周辺装置の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令を取得し、そのパラメータにしたがい第１の周辺装置から該当するデータを読み出し、加工して前記第２の周辺装置へ転送する制御手段（ＤＭＡコントローラ５）、を備えて構成される。

Description

この発明は、中央処理装置を介さずにメモリ含む周辺装置間でデータ転送を行なう、データ転送制御装置およびコンピュータシステムに関するものである。

マイクロコンピュータシステムにおいて、制御中枢となるマイクロプロセッサ（ＣＰＵ：Central Processing Unit）を介すことなく、メモリを含む周辺装置間で高速データ転送を行ない、ＣＰＵの処理負荷の軽減をはかる技術が知られている。この場合のデータ転送制御は、ＣＰＵによりプログラム可能なＤＭＡ（Direct Memory Access）コントローラが行なう。

また、上記したマイクロコンピュータシステムにおいて、スループットの一層の向上をはかるため、ＣＰＵから特定の要求に対応する命令群をＲＯＭに格納し、ＲＯＭから読み出された特定の命令によって周辺装置間のデータ転送制御を行なうＤＭＡコントローラも知られている（例えば、特許文献１参照）。

更に、データバス幅が互いに異なる周辺装置と主記憶装置間との間でＣＰＵを介すことなくデータ転送を行なう際に、バス幅の広い装置にデータ幅を合わせてデータ転送を行なうことのできるＤＭＡコントローラも知られている（例えば、特許文献２参照）。ここで、データバス幅とは、１回の転送で同時に送れるデータの量をいう。

特開２０００−２１５１５２号公報 特開平５−９４４０４号公報

上記した特許文献１に開示された技術によれば、データ転送は自動化され、ＣＰＵの関与を最小限に抑えることができるが、例えば、データバス幅の異なる周辺装置間のデータ転送等、転送先の周辺装置が転送時に要求する処理内容についてはＣＰＵの負荷となり、ＣＰＵの処理負担は依然として十分ではない。
一方、特許文献２に開示された技術によれば、周辺装置と主記憶装置間でＤＭＡ転送を行う際に、ＤＭＡコントローラが、データバス幅を調整して転送を行っているため、上記したＣＰＵの処理負担は解消される。しかしながら、データバス幅が周辺装置のデータバス幅の整数倍である場合のみしか対応できないという問題が残っている。

この発明は上記した課題を解決するためになされたものであり、転送元の周辺装置から読み出されるデータに対して転送先の周辺装置で要求される演算を施す仕組みを構築することにより、ＣＰＵの一層の処理負荷の軽減をはかり、スループットの向上をはかった、データ転送制御装置およびコンピュータシステムを提供することを目的とする。

上記した課題を解決するためにこの発明のデータ転送制御装置は、中央処理装置によって起動され、第１の周辺装置から第２の周辺装置へデータ転送するにあたり、転送元と転送先になる前期周辺装置の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令を取得し、前記パラメータにしたがい前記第１の周辺装置から該当するデータを読み出し、加工して前記第２の周辺装置へ転送する制御手段、を備えたものである。

また、この発明のコンピュータシステムは、転送元と転送先の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令があらかじめ記憶されるメモリと、前記メモリから前記データ転送命令を読み出し、前記パラメータにしたがい前記転送元の周辺装置から該当するデータを読み出し、加工して前記転送先の周辺装置へ転送するデータ転送制御装置と、を備えたものである。

この発明によれば、データ転送制御装置に、転送元の周辺装置から読み出されるデータに対して転送先の周辺装置で要求される演算を施す仕組みを構築することにより、中央処理装置の一層の処理負荷の軽減をはかり、スループットの向上をはかることができる。

この発明の実施の形態１にかかわるコンピュータシステムの構成の一例を示すブロック図である。 この発明の実施の形態１にかかわるデータ転送制御装置の動作を説明するために引用したフローチャートである。 この発明の実施の形態１にかかわるデータ転送制御装置の動作を模式して示した図である。 この発明の実施の形態３にかかわるコンピュータシステムの構成を示すブロック図である。

以下、この発明をより詳細に説明するために、この発明を実施するための最良の形態について、添付の図面に従って説明する。
実施の形態１．
図１は、この発明の実施の形態１にかかわるコンピュータシステムの構成の一例を示すブロック図である。
図１に示すコンピュータシステム（ここでは、マイクロコンピュータシステム）は、ＣＰＵ１を制御中枢とし、複数の周辺装置２、３、〜ｎ（以下、それぞれ、ペリフェラル（Ａ）、（Ｂ）、〜、（Ｘ）という）と、この発明のデータ転送制御装置としてのＤＭＡコントローラ５と、外部メモリ６とが、アドレス、データ、コントロールためのラインが複数本で構成されるＣＰＵバス７を介して共通に接続されている。

ＣＰＵ１は、内蔵のメモリ、あるいは外部メモリ６に格納されたプログラムを逐次読み出し、ＣＰＵバス７に接続されるペリフェラル（Ａ）２、ペリフェラル（Ｂ）３、ペリフェラル（Ｘ）ｎ、およびＤＭＡコントローラ５を制御する。
ここで、各ペリフェラル（Ａ）２、（Ｂ）３、（Ｘ）ｎは、例えば、フラッシュメモリやハードディスク等のメモリデバイスを内蔵する入出力装置を想定している。

ＤＭＡコントローラ５は、ＣＰＵ１を介さずにペリフェラル（Ａ）２、（Ｂ）３、（Ｘ）ｎ間でデータ転送を行なうデータ転送制御装置である。ＤＭＡコントローラ５は、第１の周辺装置（例えば、ペリフェラル（Ａ））２から第２の周辺装置（例えば、ペリフェラル（Ｂ））３へデータ転送を行なうにあたり、ＣＰＵ１により起動され、外部メモリ６から、それぞれ転送元と転送先になるペリフェラルの開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令を取得し、当該パラメータにしたがい、ペリフェラル（Ａ）２から該当するデータを読み出し、加工（演算）してペリフェラル（Ｂ）３へ転送する制御手段を備える。
なお、この制御手段として、ＤＭＡコントローラ５は、図１に示されるように、命令デコーダ５１と、制御部５２と、演算器５３と、アドレス管理部５４と、データレジスタ５５とを備える。

命令デコーダ５１は、外部メモリ６にあらかじめ記憶された、ＣＰＵ１からの特定の要求に対応する命令群の中に含まれる、例えば、データ転送命令を解読し、制御部５２へ出力する。制御部５２は、命令デコーダ５１の解読結果に従い、アドレス管理部５４を制御する第１の制御信号（以下、アドレス設定信号もしくはアドレス更新信号という）と、演算器５３を制御する第２の制御信号（以下、セレクト信号という）を生成して、アドレス管理部５４、および演算器５３へそれぞれ出力する。
演算器５３は、制御部５２によって出力される演算種別を示すセレクト信号にしたがい、転送元ペリフェラルからデータレジスタ５５を介して取得されるデータに、ＮＯＰ演算（データスルー）、ビットシフト演算、ＡＮＤ、ＯＲ、ＸＯＲ等の論理演算、あるいは加減乗除にかかわる算術演算等を施し、再度データレジスタ５５経由で転送先ペリフェラルへ出力する。

なお、アドレス管理部５４は、制御部５２により設定される転送元、あるいは転送先ペリフェラルの開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズに基づくアドレスの更新管理を行い、転送元ペリフェラルから、あるいは転送先ペリフェラルへのデータのリード／ライトを制御し、また、データレジスタ５５には、転送元ペリフェラルから、あるいは転送先ペリフェラルへリード／ライトするデータが設定される。

図２は、この発明の実施の形態１にかかわるデータ転送制御装置（ＤＭＡコントローラ５）の動作を説明するために引用したフローチャートである。
以下、図２に示すフローチャートを参照しながら図１に示すこの発明の実施の形態１にかかわるデータ転送制御装置の動作について詳細に説明する。

まず、ＣＰＵ１は、アプリケーションに基づくメインルーチンを実行しており、データ転送の要求があったところで、ＤＭＡコントローラ５に動作開始要求を発行する。動作開始要求を受けたＤＭＡコントローラ５は（ステップＳＴ２０１）、図２に示されるように、自身がＲＥＡＤＹ状態にある場合（ステップＳＴ２０２“Ｙｅｓ”）、ＣＰＵ１にＡＣＫ応答を返す。このことにより、ＣＰＵ１は、ＣＰＵバス７の使用をＤＭＡコントローラ５に委ね、自身は、メインルーチンの他の処理を実行することができる。
なお、ＤＭＡコントローラ５がＢＵＳＹ中は（ステップＳＴ２０２“Ｎｏ”）、ＣＰＵ１にＮＡＫを返し、一定時間のＷＡＩＴを挿入するか、あるいは次の動作開始要求の発行を待つ。

一方、ＤＭＡコントローラ５は、ＣＰＵ１から出力される動作開始要求に基づき、外部メモリ６からデータ転送命令を読み出し（ステップＳＴ２０３）、その命令を内蔵する命令デコーダ５１で解読する。ここで、データ転送命令であることが解読されると（ステップＳＴ２０４“Ｙｅｓ”）、命令デコーダ５１により起動される制御部５２によって出力されるセレクト信号にしたがい、演算器５３の演算種別を決定する（ステップＳＴ２０５）。ここでは、演算種別として、ＮＯＰ演算、ビットシフト演算、ＡＮＤ、ＯＲ、ＸＯＲ等の論理演算、加減乗除にかかわる算術演算等が含まれる。
なお、このとき、アドレス管理部５４は、制御部５２から出力されるアドレス信号に基づき、転送元のペリフェラルＡ（２）のアドレスと、転送先のペリフェラルＢ（３）のアドレスを生成してＣＰＵバス７上に出力している。

したがって、演算器５３は、アドレス管理部５４により出力されるアドレス信号に基づき、転送元ペリフェラル（Ａ）２から転送データを順次読み出し（ステップＳＴ２０６）、データレジスタ５５に設定されたデータに対し、先に決定された演算を施して加工する（ステップＳＴ２０７）。そして、その加工済みのデータをデータレジスタ５５に設定し、そのデータを、ＣＰＵバス７経由で転送先ペリフェラル（Ｂ）３へ転送する（ステップＳＴ２０８）。
なお、アドレス管理部５４は、上記したデータ転送に際し、設定されたアドレスを逐次更新管理しており、設定された転送サイズに従うデータ転送が終了したことを検知したところで（ステップＳＴ２０９“Ｙｅｓ”）、ＣＰＵ１に対し終了通知を発行し、上記したデータ転送処理を終える（ステップＳＴ２１０）。

図３は、演算器５３がビットシフト演算を行うことにより、データバス幅に制限されることなくデータ転送を行なう様子を模式して示した図である。
ここでは、１６ビットデータバスから１０ビットデータバスへの変換の様子を模式して示してある。すなわち、転送元ペリフェラル（ここでは、ペリフェラル（Ａ）とする）２は、１６ビットのデータバス幅を持ち、転送先ペリフェラル（ここではペリフェラル（Ｂ）とする）３は、１０ビットのデータバス幅を持つものとする。

すなわち、演算器５３は、図２のフローチャートに示されるように、ステップＳＴ２０６において、アドレス管理部５４により出力されるアドレス信号に基づき、転送元ペリフェラル（Ａ）２から転送データを順次読み出す。そして、ステップＳＴ２０７において、データレジスタ５５に設定された１６ビットデータ（図２（ａ））に対し、制御部５２により出力されるセレクト信号に基づき、ペリフェラル（Ｂ）３が持つデータバス幅（１０ビット）に合うようにビットシフト演算を施し、順次データレジスタ５５に書き込む。続いて、演算器５３は、ステップＳＴ２０８において、データレジスタ５５に書き込まれた１０ビットデータと６ビットデータの合計１６ビットからなるデータを読み出し、ＣＰＵバス７経由でペリフェラル（Ｂ）３に転送することができる。

上記した実施の形態１によれば、ＤＭＡコントローラ５は、外部メモリ６から読み出した命令にしたがい、転送元ペリフェラルから読み出したデータにビットシフト演算を施し、転送先ペリフェラルに転送することにより、異なるデータバス幅を持つペリフェラル間のデータ転送を可能とし、更に、このとき、ＤＭＡコントローラ５は、ビットシフト演算により転送単位を調整するため、ペリフェラルが持つデータバス幅に制限されることはないといった効果が得られる。
すなわち、ペリフェラルが持つデータバス幅の整数倍である場合のみしか対応できないといった従来の欠点を解決することができる。また、外部メモリ６に格納される命令はＣＰＵ１により書き換えが可能（プログラマブル）であるため、コンピュータシステムに接続されるペリフェラルのデータバス幅の変更にも柔軟に対応できるという効果がある。

実施の形態２．
ここで説明する実施の形態２は、上記した実施の形態１と同じ構成のデータ転送制御装置を用いるものとするが、データ転送の対象となる転送先のペリフェラル（ここでは、ペリフェラル（Ｂ）とする）３が、例えば、ＮＡＮＤ型フラッシュメモリのような外部にエラーチェック機能を備える必要があるメモリであるものを想定している。
この場合、ＤＭＡコントローラ５が内蔵する演算器５３は、ペリフェラル（Ａ）２から読み出したデータに対し、ＥＣＣ（Error Correcting Code）等、誤り訂正符号を付加してペリフェラル（Ｂ）３に転送する。また、この誤り訂正符号を付加して格納されたペリフェラル（Ｂ）３のデータを読み出して復号化することにより、バックグラウンドでエラーチェック、エラー訂正を実行してもよい。

すなわち、演算器５３は、図２のフローチャートに示されるように、ステップＳＴ２０６において、アドレス管理部５４により出力されるアドレス信号に基づき、ペリフェラル（Ａ）２から転送データを順次読み出す。そして、ステップＳＴ２０７において、データレジスタ５５に設定された所定ビット長のデータに対し、制御部５２により出力されるセレクト信号に基づき、ＥＣＣコードを付加するために演算を施し、データレジスタ５５に書き込む。続いて、演算器５３は、ステップＳＴ２０８において、データレジスタ５５に書き込まれたＥＣＣコードを含むデータを読み出し、ＣＰＵバス７経由でペリフェラル（Ｂ）３に転送する。

上記した実施の形態２によれば、転送先ペリフェラル（Ａ）２から読み出したデータに対して、ＤＭＡコントローラ５（演算器５３）が誤り訂正符号を付加して転送先ペリフェラル（Ｂ）３に転送することにより、転送先ペリフェラル（Ｂ）３では、ＥＣＣ機能を備える回路ブロックを備える必要がなくなり、したがって、回路規模が削減されるという効果がある。また、このとき、演算器５３が、誤り訂正符号を付加してデータが格納された転送先ペリフェラル（Ｂ）３のバックグラウンドエラーチェックを実施することで上記した効果が一層顕著に現れる。
更に、ＤＭＡコントローラ５（演算器５３）は、実施の形態１同様、プログラマブルであるため、様々なエラー訂正用アルゴリズムを適用することができ、エラーチェック、あるいは訂正に柔軟性を持たせることができるという効果もある。

実施の形態３．
図４は、この発明の実施の形態３にかかわるコンピュータシステムの構成を示すブロック図である。基本的には、図１に示した実施の形態１と同じ構成とするが、ここでは、ＤＭＡコントローラ５か内蔵する演算器５３を比較器５６で代替した構成になっている。
図３に示されるように、ペリフェラル（Ａ）２から読み出したデータをＤＭＡコントローラ５の比較器５６に入力し、ここで閾値と比較し、閾値より大きい場合はそのデータ中の特定のビットに“１”を、小さい場合は“０”を付加して転送先のペリフェラル（Ｂ）３に転送する構成とした。

すなわち、演算器５３は、図２のフローチャートに示されるように、ステップＳＴ２０６において、アドレス管理部５４により出力されるアドレス信号に基づき、転送元のペリフェラル（Ａ）２から転送データを順次読み出す。そして、ステップＳＴ２０７において、データレジスタ５５に設定されたデータに対し、制御部５２により出力されるセレクト信号に基づき、例えば、比較演算を施してデータレジスタ５５に書き込む。
すなわち、演算器５３は、一方の入力端子に入力されるデータレジスタ５５出力と、他方の入力端子に入力された閾値データとの比較演算を実行し、演算結果を再度データレジスタ５５に設定する。続いて、演算器５３は、ステップＳＴ２０８において、データレジスタ５５に書き込まれたデータを読み出し、ＣＰＵバス７経由で転送先のペリフェラル（Ｂ）３に転送する。

上記した実施の形態３によれば、データ転送時に転送先ペリフェラルで必要となる前処理演算を施してからデータ転送することにより、転送先ペリフェラルで行う処理が低減され、転送先ペリフェラルの回路規模を減らすことができるという効果がある。
なお、上記した比較器５６は、実施の形態１で示した演算器５３による論理演算で代用しても同様の効果が得られる。

なお、上記したデータ転送制御装置（ＤＭＡコントローラ５）は、ＣＰＵ１を制御中枢とするコンピュータシステムの主要部を構成するものである。
この場合、コンピュータシステムは、中央処理装置１（ＣＰＵ）と、データ転送元あるいは転送先となる複数の周辺装置（ペリフェラル２〜４）とが、バス（ＣＰＵバス７）を介して共通接続されるものであり、転送元と転送先の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令があらかじめ記憶された外部メモリ６と、外部メモリ６からデータ転送命令を読み出し、そのパラメータにしたがい転送元の周辺装置（例えば、ペリフェラル（Ａ））２から該当するデータを読み出し、加工して転送先の周辺装置（例えば、ペリフェラル（Ｂ））３へ転送するデータ転送制御装置（ＤＭＡコントローラ５）と、により構成される。

上記したコンピュータシステムによれば、データ転送制御装置（ＤＭＡコントローラ５）に、転送元の周辺装置から読み出されるデータに対して転送先の周辺装置で要求される演算を施す仕組みを構築することにより、ＣＰＵ１の一層の処理負荷の軽減をはかり、スループットの向上をはかることができる。また、演算を含むデータ転送制御をプログラマブルに規定できるため、柔軟なコンピュータシステムの構築が可能である。

以上、この発明の実施の形態につき図面を参照して詳述したが、具体的な構成はこの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計等も含まれる。

以上のように、この発明に係るデータ転送制御装置およびコンピュータシステムは、転送元の周辺装置から読み出されるデータに対して転送先の周辺装置で要求される演算を施す仕組みを構築することで、ＣＰＵの一層の処理負担の軽減をはかり、スループットの向上をはかったデータ転送制御装置およびコンピュータシステムとしたので、ＣＰＵを介さずに周辺装置間でデータ転送を行うデータ転送制御装置およびコンピュータシステムなどに用いるのに適している。

上記した課題を解決するためにこの発明のデータ転送制御装置は、中央処理装置によって起動され、第１の周辺装置から第２の周辺装置へデータ転送するにあたり、転送元と転送先になる前記周辺装置の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令を取得し、前記パラメータにしたがい前記第１の周辺装置から該当するデータを読み出し、加工して前記第２の周辺装置へ転送する制御手段を備え、前記制御手段は、前記データ転送命令を解読する命令デコーダと、前記解読結果に従い第１と第２の制御信号を生成する制御部と、前記制御部により出力される第１の制御信号にしたがい、順次アドレスを更新しながら前記第１の周辺装置から該当のデータを取得し、前記第２の制御信号により指示される演算を実行して前記第２の周辺装置へ出力する演算器とを備えたものである。

また、この発明のコンピュータシステムは、転送元と転送先の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令があらかじめ記憶されるメモリと、前記メモリから前記データ転送命令を読み出し、前記パラメータにしたがい前記転送元の周辺装置から該当するデータを読み出し、加工して前記転送先の周辺装置へ転送するデータ転送制御装置とを備え、前記データ転送制御装置は、前記データ転送命令を解読する命令デコーダと、前記解読結果に従い第１と第２の制御信号を生成する制御部と、前記制御部により出力される第１の制御信号にしたがい、順次アドレスを更新しながら前記転送元の周辺装置から該当のデータを取得し、前記第２の制御信号により複数の演算種別から指示される演算を実行して前記転送先の周辺装置へ出力する演算器とを設けたものである。

Claims (6)

1. メモリ含む周辺装置間のデータ転送を、中央処理装置を経由せずに行なうデータ転送制御装置であって、
   前記中央処理装置により起動され、前記第１の周辺装置から第２の周辺装置へデータ転送するにあたり、転送元と転送先になる前記周辺装置の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令を取得し、前記パラメータに基づき前記第１の周辺装置から該当するデータを読み出し、加工して前記第２の周辺装置へ転送する制御手段、
   を備えたことを特徴とするデータ転送制御装置。
2. 前記制御手段は、
   前記データ転送命令を解読する命令デコーダと、
   前記解読結果に従い第１と第２の制御信号を生成する制御部と、
   前記制御部により出力される第１の制御信号にしたがい、順次アドレスを更新しながら前記第１の周辺装置から該当のデータを取得し、前記第２の制御信号により指示される演算を実行して前記第２の周辺装置へ出力する演算器と、
   を備えたことを特徴とする請求項１記載のデータ転送制御装置。
3. 前記演算器は、
   前記第２の制御信号に基づき、前記第１の周辺装置から読み出されるデータにビットシフト演算を施して前記第２の周辺装置へ出力することを特徴とする請求項２記載のデータ転送制御装置。
4. 前記演算器は、
   前記第２の制御信号に基づき、前記第１の周辺装置から読み出されるデータにエラー訂正符号を付加し、前記第２の周辺装置へ出力することを特徴とする請求項２記載のデータ転送装置。
5. 前記演算器は、
   前記第２の制御信号に基づき、前記第１の周辺装置から読み出されたデータに対し、前記第２の周辺装置で要求される演算を施し、前記第２の周辺装置へ出力することを特徴とする請求項２記載のデータ転送装置。
6. 中央処理装置と、データ転送元あるいは転送先となる複数の周辺装置とがバスを介して共通接続されるコンピュータシステムであって、
   転送元と転送先の開始メモリアドレスもしくは開始入出力アドレス、およびデータ転送サイズをパラメータとするデータ転送命令があらかじめ記憶される外部メモリと、
   前記メモリから前記データ転送命令を読み出し、前記パラメータにしたがい前記転送元の周辺装置から該当するデータを読み出し、加工して前記転送先の周辺装置へ転送するデータ転送制御装置と、
   を備えたことを特徴とするコンピュータシステム。

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