JP2000215152A

JP2000215152A - Ｄｍａ制御回路

Info

Publication number: JP2000215152A
Application number: JP11013851A
Authority: JP
Inventors: Kuniyasu Ishihara; 国泰石原
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1999-01-22
Filing date: 1999-01-22
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】ＤＭＡ制御方式を採用するコンピュータシス
テムのスループットの向上を図る。【解決手段】ＤＭＡ制御回路１０４は、レジスタ２２
２でＣＰＵから動作開始の要求コードを受け付けると、
その後はＣＰＵの制御から離れ、プログラムカウンタ２
２５によってＤＭＡ用ＲＯＭ１０５から命令を読み出
し、ＲＯＭデコーダ２２６によってデコードされた命令
に従ってＲＡＭ１０３と周辺マクロ１０６とを制御し、
その間でのデータの転送を行い、また、周辺マクロ１０
６の動作自体の制御を行う。ＣＰＵはその間は他の処理
を行うことができ、コンピュータシステム全体のスルー
プットが向上する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵを介さずに
データ転送を行うＤＭＡ制御回路に関するものである。

【０００２】

【従来の技術】最近のマイクロコンピュータシステム
（以下、単にコンピュータシステムと呼ぶ）では、周辺
機器の処理の高機能化や複雑化等により、ＣＰＵの処理
スピードの更なる向上が要求されている。そのため、デ
ータ転送に関する処理にデータ転送専用のＤＭＡ（Ｄｉ
ｒｅｃｔＭｅｍｏｒｙＡｃｃｅｓｓ）を採用し、ＣＰＵ
を介さないデータ転送を実現している。

【０００３】図６は、従来のＤＭＡ制御方式でデータ転
送を行うコンピュータシステムのブロック図である。コ
ンピュータシステムは、ＣＰＵ１０１と、ＲＯＭ１０２
と、ＲＡＭ１０３と、ＤＭＡ制御回路１０４と、周辺マ
クロ１０６と、通常バス１１１と、ＤＭＡ用バス１１２
とで構成される。ＣＰＵ１０１は、ＲＯＭ１０２から命
令コードを読み出して処理を実行中にＲＡＭ１０３のデ
ータが必要になると、そのデータ転送を、周辺マクロ１
０６とＲＡＭ１０３との間で行わせることで、ＣＰＵ自
身の負担を軽減する。

【０００４】まず、ＣＰＵ１０１は、データ転送の準備
として、周辺マクロ１０６及びＤＭＡ制御回路１０４に
対し、それらの現在の状態の読出しや、制御情報の設定
等の書込みを通常バス１１１を介して行う。周辺マクロ
１０６は、外部データ用のインターフェイスを含み、複
数の処理を要する複雑なデータ転送を行う機能を有す
る。

【０００５】ＣＰＵ１０１は、次に、ＤＭＡ制御回路１
０４に動作開始命令を書き込む。ＤＭＡ制御回路１０４
は、この動作開始命令を受け、ＣＰＵ１０１から設定さ
れた制御情報に従い、ＤＭＡ用バス１１２を介して周辺
マクロ１０６とＲＡＭ１０３との間でデータ転送を行
う。ＣＰＵ１０１は、データ転送の終了の度に、データ
転送の後処理等を行うため、制御情報を周辺マクロ１０
６に書き込む。

【０００６】上記従来のＤＭＡ制御方式では、ＣＰＵ１
０１自身が、データ転送の前後処理のために行う状態等
の読出しや、制御情報の設定等の書込みを実行する必要
がある。このため、ＣＰＵがその処理のために時間を取
られ、コンピュータシステム全体のスループットが低下
するという問題がある。

【０００７】特開平５−３５６５１号公報には、データ
転送の前後処理をハードウェアによって行い、ＣＰＵの
処理負担を軽減したデジタル信号処理ＬＳＩが記載され
ている。

【０００８】

【発明が解決しようとする課題】しかし、上記公報に記
載の技術は、データ転送の自動化について述べたもので
あり、周辺マクロ等の制御については、依然としてＣＰ
Ｕが行っており、ＣＰＵの処理負担の軽減は十分ではな
い。

【０００９】本発明は、上記したような従来の技術が有
する問題点を解決するためになされたものであり、ＣＰ
Ｕの関与を最小限とすることにより、コンピュータシス
テムの実行処理速度を高めることが出来るＤＭＡ制御回
路を提供することを目的とする。

【００１０】

【課題を解決するための手段】上記目的を達成するた
め、本発明のＤＭＡ制御回路は、ＣＰＵを介さずにメモ
リと周辺マクロとの間でのデータ転送を実行するＤＭＡ
制御回路において、ＣＰＵからの特定の要求に対応する
命令群を格納するＲＯＭと、ＣＰＵからの要求を解読し
て前記ＲＯＭに格納された命令群を読み出すＲＯＭ読出
し回路と、該ＲＯＭ読出し回路で読み出された命令群を
デコードするデコーダと、該デコーダによってデコード
された命令群に従ってメモリ及び周辺マクロを制御して
データ転送を実行するコントロール回路とを備えること
を特徴とする。

【００１１】本発明のＤＭＡ制御回路では、ＲＯＭに命
令群を格納し、その命令群を読み出してデータ転送を実
行するコントロール回路を備えることから、ＣＰＵを介
さずにＤＭＡ制御回路によってデータ転送が可能とな
り、ＣＰＵの処理におけるスループットが向上する。

【００１２】ここで、前記周辺マクロとしては、被制御
対象とコンピュータシステムの間でデータを入出力する
入出力インターフェイス等が挙げられる。

【００１３】本発明のＤＭＡ制回路では、前記コントロ
ール回路が周辺マクロの動作自体を制御する機能を更に
有することが好ましい。この場合、周辺マクロの制御を
ＤＭＡで一括して行うことが出来る。

【００１４】また、ＤＭＡ専用のクロック回路を備え、
該専用のクロック回路は、ＣＰＵからの動作要求がない
ときにはその作動を停止することも本発明の好ましい態
様である。この場合、クロックの停止によってシステム
の消費電流の低減が可能である。

【００１５】更に、前記コントロール回路が条件分岐命
令を実行する機能を有することも本発明の好ましい態様
である。この場合、更にＣＰＵの負担が軽減する。

【００１６】

【発明の実施の形態】以下、本発明のＤＭＡ制御回路に
ついて図面を参照して更に詳細に説明する。なお、各ブ
ロック図中では、理解を容易にするため、対応する構成
要素は同じ符号を付して示した。図１は、本発明の一実
施形態例のＤＭＡ制御回路によってデータ転送を行うコ
ンピュータシステムのブロック図である。コンピュータ
システムは、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ
１０３と、ＤＭＡ制御回路１０４と、ＤＭＡ用ＲＯＭ１
０５と、周辺マクロ１０６と、通常バス１１１と、ＤＭ
Ａ用バス１１２とで構成される。

【００１７】ＣＰＵ１０１は、ＲＯＭ１０２から読み出
す命令コードに従って処理を実行する。ＣＰＵ１０１
は、処理の実行中にＲＡＭ１０３からのデータ読出しが
必要になると、ＤＭＡ制御回路１０４及び周辺マクロ１
０６の状態を読み出し、これらが停止中であればＤＭＡ
制御回路１０４に動作開始要求を送出する。また、これ
らが動作中であれば、停止するまでその他の処理を実行
する。動作開始要求があると、ＤＭＡ制御回路１０４
は、周辺マクロ１０６とＲＡＭ１０３との間でのデータ
の転送を実行させる制御を行う。データ転送が終了する
と、ＣＰＵ１０１は、周辺マクロ１０６から必要なデー
タを読み出し、処理を実行する。周辺マクロ１０６とＲ
ＡＭ１０３の間でのデータ転送の間は、ＣＰＵ１０１は
別の処理を実行し、データ転送には関与しない。

【００１８】図２は、図１のコンピュータシステムにお
けるＤＭＡ制御回路１０４の詳細を他の回路部分と共に
示している。ＤＭＡ制御回路１０４は、処理終了保持レ
ジスタ２２１、処理開始要求保持レジスタ２２２、クロ
ック制御回路２２３、コントロール回路２２４、プログ
ラムカウンタ２２５、及び、ＲＯＭコードデコーダ２２
６で構成される。

【００１９】ＣＰＵ１０１は、ＤＭＡ制御回路１０４に
動作開始要求の送出に先立って、通常バス１１１を介し
て処理終了保持レジスタ２２１を参照する。処理終了保
持レジスタ２２１は、ＤＭＡ制御回路１０４が動作中か
停止中かの状態を示すステータスフラグを格納してい
る。ＣＰＵ１０１は、ＤＭＡ制御回路１０４が停止中で
あれば、動作要求コード命令を処理開始要求保持レジス
タ２２２に通常バス１１１を介して書き込む。動作要求
コード命令は、ＤＭＡ制御回路１０４が行うべき処理を
指定するもので、ＤＭＡ制御回路１０４には、このコー
ド命令に対応してＤＭＡ用ＲＯＭ１０５の必要なアドレ
スが格納されている。処理開始要求保持レジスタ２２２
は、その書込みイベントに応答し、クロック制御回路２
２３にクロック供給開始信号２５２を送り、また、コン
トロール回路２２４に動作開始信号２５１を送出する。

【００２０】クロック制御回路２２３は、クロック供給
開始信号２５２を受け取ると、コントロール回路２２
４、プログラムカウンタ２２５、ＲＯＭデコーダ２２
６、及び、ＤＭＡ用ＲＯＭ１０５にＤＭＡクロック２５
４の供給を開始する。

【００２１】コントロール回路２２４は、動作開始信号
２５１を受けると、それに対応するＤＭＡ用ＲＯＭ１０
５の先頭アドレスを指定すると共に、プログラムカウン
タ２２５にアップカウント信号２５８を送り、また、処
理終了保持レジスタ２２１に処理状態信号２６１を送
る。処理終了保持レジスタ２２１の値は、動作中を示す
ステータスフラグに書き変わる。

【００２２】プログラムカウンタ２２５は、動作要求コ
ード命令に対応する先頭アドレスからカウントを開始
し、ＤＭＡ用バス１１２を介して読出し命令及びアドレ
ス信号をＤＭＡ用ＲＯＭ１０５に送る。ＤＭＡ用ＲＯＭ
１０５は、格納した命令コード２５７をＤＭＡ用バス１
１２を経由してＲＯＭコードデコーダ２２６に送る。Ｒ
ＯＭコードデコーダ２２６は、命令コード２５７を変換
して、コントロール回路２２４に処理内容信号２５６を
送る。

【００２３】コントロール回路２２４は、処理内容信号
２５６の内容に従って、ＲＡＭ１０３に読出し命令及び
アドレス信号２５５を送出し、また、周辺マクロ１０６
に書込み命令及びアドレス信号２６０を送出する。この
信号転送は、プログラムカウンタ２２５のカウントに従
って逐次実行される。ＲＡＭ１０３と周辺マクロ１０６
の間でのデータ転送が完了すると、コントロール回路２
２４は、処理終了保持レジスタ２２１に処理状態信号２
６１を送り、クロック制御回路２２３にはクロック供給
停止信号２５３を送る。処理終了保持レジスタ２２１
は、処理状態信号２６１によって、停止中を示すステー
タスフラグに書き変わる。クロック制御回路２２３は、
クロック供給停止信号２５３に従って、コントロール回
路２２４、プログラムカウンタ２２５、ＲＯＭデコーダ
２２６、及び、ＤＭＡ用ＲＯＭ１０５に対するＤＭＡク
ロック２５４の供給を停止する。ＤＭＡ制御回路１０４
は、動作中か停止中かの２つの状態を持ち、停止中には
このようにＤＭＡクロック２５４の供給を停止して、そ
の消費電流を削減している。

【００２４】上記のように、コントロール回路２２４が
実行する命令群は、ＤＭＡ用ＲＯＭ１０５に予め格納し
てあり、ＣＰＵ１０１が処理開始要求保持レジスタ２２
２に書き込こむ動作要求コードは、コントロール回路２
２４が実行する一連の命令群の種類を示している。コン
トロール回路２２４は、この動作要求コード及びＤＭＡ
用ＲＯＭ１０５に格納された命令群に従って処理を実行
する。

【００２５】ＣＰＵ１０１からの動作要求コードは、上
記のようなＲＡＭ１０３から周辺マクロ１０６へのデー
タ転送の他に、周辺マクロ１０６からＲＡＭ１０３への
データ転送、及び、周辺マクロ１０６に対する所定の制
御を含んでいる。

【００２６】動作要求コードが、周辺マクロ１０６から
ＲＡＭ１０３へのデータ転送の場合には、コントロール
回路２２４は、書込み命令及びアドレス信号２５５をＲ
ＡＭ１０３に送り、読出し命令及びアドレス信号２６０
を周辺マクロ１０６に送る。周辺マクロ１０６は、ＤＭ
Ａ用バス１１２を経由して転送データを出力し、ＲＡＭ
１０３はこれを入力する。この動作を繰り返してデータ
転送を行う。

【００２７】動作要求コードが、周辺マクロ１０６自体
の制御の場合には、コントロール回路２２４は、読出し
命令及びアドレス信号２５９をＤＭＡ用ＲＯＭ１０５に
送り、書込み命令及びアドレス信号２６０を周辺マクロ
１０６に送る。ＤＭＡ用ＲＯＭ１０５は、ＤＭＡ用バス
１１２に制御データを出力し、周辺マクロ１０６は、Ｄ
ＭＡ用バス１１２からこの制御データを入力する。この
動作を繰り返して周辺マクロ１０６の制御を行う。

【００２８】上記のようにして、ＤＭＡ制御回路１０４
は、ＲＡＭから周辺マクロへのデータ転送、周辺マクロ
からＲＡＭへのデータ転送、及び、周辺マクロの制御を
一括して行うことができる。

【００２９】図３は、図1に示したコンピュータシステ
ムの具体的な応用例を示している。このコンピュータシ
ステムでは、周辺マクロ１０６が、４チャネルのアナロ
グ入力ＡＮＩ０〜ＡＮＩ３をＡ／Ｄ変換するＡＤコンバ
ータ３０６と、第１チャネルのアナログ入力ＡＮＩ０を
成す第１の電圧値に基づいて出力電力を制御する電力制
御回路（ＰＷＭ）３０７と、第２チャネル〜第４チャネ
ルのアナログ入力ＡＮＩ１〜ＡＮＩ３を成す第２〜第４
の入力電圧値に基づいて出力ポートＰＯＲＴ１〜ＰＯＲ
Ｔ３の出力を設定する出力ポート制御回路（ＰＯＲＴ）
３０８とを有する。例えば、第２チャネルＡＮＩ１の電
圧値が１０Ｖ以上であればＰＯＲＴ１には「０」を、１
０Ｖ未満であれば「１」を出力する。第３チャネルＡＮ
Ｉ２の電圧値が２０Ｖ以上であればＰＯＲＴ２には
「０」を、２０Ｖ未満であれば「１」を出力する。ま
た、第４チャネルＡＮＩ３の電圧値が３０Ｖ以上であれ
ばＰＯＲＴ３に「０」を、３０Ｖ未満であれば「１」を
出力する。

【００３０】上記制御を行うために、ＤＭＡ制御回路１
０４は、ＲＡＭ１０３からＡ／Ｄコンバータ３０６、電
力制御回路３０７及び出力ポート制御回路３０８に夫々
データを転送する機能と、Ａ／Ｄコンバータ３０６、電
力制御回路３０７及び出力ポート制御回路３０８からＲ
ＡＭ１０３にデータを転送する機能と、ＤＭＡ用ＲＯＭ
１０５からＡ／Ｄコンバータ３０６、電力制御回路３０
７及び出力ポート制御回路３０８にデータを転送する機
能と、規定の時間をウエイトする機能とを有している。

【００３１】図４は、図３のコンピュータシステムにお
ける処理の一例を示すフローチャートである。ＣＰＵ１
０１は通常バス１１１を使用し、ＤＭＡ制御回路１０４
はＤＭＡ用バス３１２を使用して夫々処理を行うため、
図４に示すように、ＣＰＵによる処理とＤＭＡ制御にお
ける処理とは独立に実行される。

【００３２】まず、ＣＰＵ１０１は、自身の処理の実行
中にＡ／Ｄ変換及びそれに伴う処理を実行する命令が発
生した旨を知ると、ＤＭＡ制御回路１０４に対してまず
Ａ／Ｄ変換を実行するための動作要求コードを書き込み
（ステップＳ１１）、ＣＰＵ自身は他の処理を実行する
（ステップＳ１２）。この動作要求コードのための処理
手順は、ループＡとしてＤＭＡ用ＲＯＭに書き込まれて
いる。

【００３３】ＤＭＡ制御回路１０４は、ＤＭＡ用ＲＯＭ
１０５から逐次読み出される命令に従ってＡ／Ｄコンバ
ータ３０６を制御する。Ａ／Ｄコンバータ３０６は、そ
の制御に従って、ｉ=０〜３についてループＡの処理を
行う。ループＡの処理では、Ａ／Ｄコンバータの入力を
ＡＮＩｉに設定し（ステップＳ１３）、ＡＮＩｉのＡ／
Ｄ変換をスタートさせ（ステップＳ１４）、変換終了ま
でウエイトし（ステップＳ１５）、ＡＮＩｉのＡ／Ｄ変
換の結果をＲＡＭに転送する（ステップＳ１６）処理を
行う。ｉ=０〜３の全てについてのループＡの処理が終
了すると、その終了の旨がＣＰＵに通知される。

【００３４】ＣＰＵは、ＡＮＩ０のＡ／Ｄ変換結果か
ら、電力制御回路３０７に与える設定値を計算し、これ
をＲＡＭに格納する（ステップＳ１７）。次いで、ＣＰ
Ｕは電力制御回路３０７による制御を行うための要求コ
ードを処理開始要求保持レジスタ２２２に書き込む（ス
テップＳ１８）ので、ＤＭＡ制御回路１０４は周辺マク
ロ１０６内の電力制御回路３０７を制御するための処理
を行う。この処理も同様にＤＭＡ用ＲＯＭ１０５から読
み出される。この処理では、まず、電力制御回路３０７
を停止し（ステップＳ１９）、次いで、電力制御回路３
０７の設定値を変更し（ステップＳ２０）、電力制御回
路３０７の運転を再開する（ステップＳ２１）。

【００３５】一方、ＣＰＵは、ＤＭＡ制御回路１０４に
電力制御回路３０７の処理開始の要求をした（ステップ
Ｓ１８）後に、出力ポート制御のためのループＢの処理
を行う。このループＢの処理では、ｉ=１〜３の全てに
ついて、入力ＡＮＩｉの電圧値が夫々の所定値Ｃｉと比
較され（ステップＳ２２）、入力ＡＮＩｉがＣｉ以上で
あればＰＯＲＴｉを「０」に設定し（ステップＳ２
３）、Ｃｉ未満であれば「１」に設定する（ステップＳ
２４）。Ｃｉは、この例では、１０Ｖ、２０Ｖ、３０Ｖ
である。ｉ=１〜３の全てについてループＢの処理が終
了し、且つ、ＤＭＡ制御回路１０４から電力制御回路３
０７における処理が終了した通知があると、ＣＰＵ１０
１は次の処理を実行する。

【００３６】上記のように、ＤＭＡ制御回路１０４がＤ
ＭＡ用ＲＯＭ１０５に書き込まれた手順に従って必要な
処理を行うので、ＣＰＵ１０１は他の処理を行うことが
でき、コンピュータシステムにおけるスループットが向
上する。

【００３７】図５は、図３のコンピュータシステムにお
ける処理の別の例を示すフローチャートである。この例
では、ループＢの処理を、ＣＰＵ１０１を介さずにＤＭ
Ａ制御回路１０４によって行うので、ＣＰＵ１０１は別
の処理を行うことができ、コンピュータシステムのスル
ープットが更に向上するものである。

【００３８】つまり、ＣＰＵ１０１は、ステップＳ１８
でＤＭＡ制御回路１０４に所定の動作開始要求を出した
後に直ちに別の処理に移行し（ステップＳ２５）、ＤＭ
Ａ制御回路１０４は。この動作開始要求に基づいて、ス
テップＳ１９〜Ｓ２１で電力制御回路における処理を制
御し、次いで、ステップＳ２２〜Ｓ２４において、出力
ポート制御回路における処理を制御する。出力ポート制
御回路における処理には条件分岐が含まれており、従っ
てその処理にあたってはＲＡＭや周辺マクロに格納され
たデータの読出しを条件とするので、その読出しルーチ
ンもＤＭＡ用ＲＯＭに指定されている。この例では、こ
のように複雑な条件分岐のルーチンもＤＭＡ制御回路に
よって行うことで、ＣＰＵの負担を軽減するものであ
る。

【００３９】以上、本発明をその好適な実施形態例に基
づいて説明したが、本発明のＤＭＡ制御方式は上は、上
記実施形態例の構成にのみ限定されるものではなく、上
記実施形態例の構成から種々の修正及び変更を施したＤ
ＭＡ制御方式も、本発明の範囲に含まれる。

【００４０】

【発明の効果】本発明のＤＭＡ制御方式によると、ＣＰ
Ｕの負担が軽減できるため、コンピュータシステムの処
理能力が向上する。

【図面の簡単な説明】

【図１】本発明の一実施形態例のＤＭＡ制御方式でデー
タ転送を行うコンピュータシステムのブロック図であ
る。

【図２】図１のＤＭＡ制御回路１０４の具体例を示すコ
ンピュータシステムのブロック図である。

【図３】図1の周辺マクロ１０６の具体例を示すコンピ
ュータシステムのブロック図である。

【図４】図３のコンピュータシステムにおける処理の一
例を示すフローチャートである。

【図５】図３のコンピュータシステムにおける処理の別
の例を示すフローチャートである。

【図６】従来のＤＭＡ制御方式でデータ転送を行うコン
ピュータシステムのブロック図である。

【符号の説明】

１０１ＣＰＵ１０２ＲＯＭ１０３ＲＡＭ１０４ＤＭＡ制御回路１０５ＤＭＡ用ＲＯＭ１０６周辺マクロ１１１通常バス１１２ＤＭＡ用バス２２１処理終了保持レジスタ２２２処理要求保持レジスタ２２３クロック制御回路２２４コントロール回路２２５プログラムカウンタ２２６ＲＯＭデコーダ３０６Ａ／Ｄコンバータ３０７電力制御回路（ＰＷＭ）３０８出力ポート制御回路（ＰＯＲＴ）

【手続補正書】

【提出日】平成１２年２月３日（２０００．２．３）

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】請求項１

【補正方法】変更

【補正内容】

Claims

【特許請求の範囲】

【請求項１】ＣＰＵを介さずにメモリと周辺マクロと
の間でのデータ転送を実行するＤＭＡ制御回路におい
て、ＣＰＵからの特定の要求に対応する命令群を格納するＲ
ＯＭと、ＣＰＵからの要求を解読して前記ＲＯＭに格納
された命令群を読み出すＲＯＭ読出し回路と、該ＲＯＭ
読出し回路で読み出された命令群をデコードするデコー
ダと、該デコーダによってデコードされた命令群に従っ
てメモリ及び周辺マクロを制御してデータ転送を実行す
るコントロール回路とを備えることを特徴とするＤＭＡ
制御回路。
【請求項２】前記コントロール回路は、周辺マクロの
動作を制御する機能を更に有する、請求項１に記載のＤ
ＭＡ制御回路。
【請求項３】ＤＭＡ専用のクロック回路を備え、該専
用のクロック回路は、ＣＰＵからの動作要求がないとき
には作動を停止する、請求項１又は２に記載のＤＭＡ制
御回路。
【請求項４】前記コントロール回路は、条件分岐命令
を実行する、請求項１〜３の何れかに記載のＤＭＡ制御
回路。