JPH04340119A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は情報処理装置に関し、特
に、電源オフ期間のバックアップ機能に関する。

【０００２】

【従来の技術】最近、バッテリー電源駆動の情報処理装
置が多く提供されるようになってきた。このような情報
処理装置の一構成例を図２に示す。

【０００３】図２において、この情報処理装置の全体の
制御を司るＣＰＵ（中央処理ユニット）１には、システ
ムバス１０を介して、メモリ２が接続されているだけで
なく各種の周辺回路が接続されている。すなわち、複数
の割込み指令の調停等を行なう割込みコントローラ３や
、ＤＭＡ転送を制御するＤＭＡコントローラ４や、所定
時間の計時を行なうインターバルタイマ５や、図示しな
いディスプレイによる表示を制御するディスプレイコン
トローラ６や、１個以上の各種入出力ポート（図２では
１個）７が、システムバス１０を介してＣＰＵ１に接続
されている。ＣＰＵ１、メモリ２及び各種周辺回路３〜
７には、バッテリー電源８からの電源電圧を直流／直流
（ＤＣ／ＤＣ）コンバータ９が所定電圧に変換した動作
電圧が供給されるようになされている。

【０００４】バッテリー電源８を備えているこのような
情報処理装置の場合、バッテリー動作の特性を生かして
、図示しない電源スイッチがオフ操作されてオフ指令が
生じたときには、処理を中止するが、継続してメモリ２
に電源を供給してそのオフ指令時における状態を保持す
るようになされており、その後、オン指令が与えられた
際にその保持状態（処理の途中状態）から処理を継続で
きるようになされている。

【０００５】

【発明が解決しようとする課題】ところで、割込みコン
トローラ３やＤＭＡコントローラ４やインターバルタイ
マ５やディスプレイコントローラ６や各種入出力ポート
７等は、ＣＰＵ１の管理下で処理を実行するものである
ので、ＣＰＵ１の管理下で外部回路（ＣＰＵを含む）か
ら与えられるコマンドやデータを保持する各種のレジス
タを備えており、また、自己の処理時に生成されたデー
タ等を保持する各種のレジスタを備えている。電源のオ
ン指令時に中断状態から継続して処理を実行させるため
には、オフ指令時におけるメモリ２の状態を保持するだ
けでは不十分であって、これらレジスタの格納値をも保
持しておくことを要する。

【０００６】外部回路から読出し可能な各種レジスタの
データ等は、オフ指令時にＣＰＵ１がメモリ２に転送退
避することで保持しておくことができる。しかしながら
、外部回路から与えられるコマンドやデータを保持する
一部のレジスタは、その格納データを回路内部に取り込
むためのものであって、このレジスタの格納データを外
部回路が読出すことができないものであった。そのため
、従来の情報処理装置においては、このような外部回路
が読出すことができないレジスタの格納値をも、中断状
態で保持するために、オフ指令期間においてメモリ２だ
けでなく他の周辺回路３〜７等にも電源を供給していた
。

【０００７】レジスタ格納値を保持するために消費され
る電力は動作時における消費電力に比べればかなり小さ
いものであるが、上述のように、それでも多くの回路要
素に電源を供給しているため、オフ指令期間であるにも
かかわらず、かなりの電力を消費しているという問題が
あった。特に、バッテリー電源８を用いた情報処理装置
の場合、バックアップ時間（オフ指令から、処理を中断
時の状態から継続可能にし得るオン指令が与えられるま
での期間）が短くなり、かかる問題は大きいものである
。

【０００８】本発明は、以上の点を考慮してなされたも
のであり、電源オフ時の消費電力が小さい情報処理装置
を提供しようとするものである。

【０００９】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、電源オフ指令が生じた際の処理
状態の情報をオフ期間の間保持し、その後に電源オン指
令が与えられたときに中断された状態から処理を継続す
る情報処理装置であって、少なくとも１個以上の周辺回
路が、外部からのみデータやコマンドが設定される少な
くとも１個以上のレジスタを備える情報処理装置におい
て、以下の手段を設けた。

【００１０】すなわち、電源オフ指令が生じた際のレジ
スタの格納内容を直接的に又は間接的に外部から読出し
て、中央処理ユニットと共に主制御部分を構成するメモ
リに転送するレジスタ読出し手段と、この転送処理後の
オフ期間の間、メモリに対してのみ電源供給を行なう電
源制御手段とを設けた。

【００１１】

【作用】本発明は、電源オフ指令時に電源オン指令時に
必要となる全てのデータをメモリに退避できるようにし
、オフ期間の間メモリだけに電源供給を行なえば良いよ
うにしたものである。すなわち、レジスタ読出し手段は
、電源オフ指令が生じた際の上述したレジスタの格納内
容を直接的に又は間接的に外部から読出して、中央処理
ユニットと共に主制御部分を構成するメモリに転送し、
電源制御手段がこの転送処理後のオフ期間の間、メモリ
に対してのみ電源供給を行なう。

【００１２】

【実施例】以下、本発明の一実施例を図面を参照しなが
ら詳述する。図１は、この実施例の全体構成を示すもの
であり、図２との同一部分には同一符号を付している。

【００１３】図１に示すように、この実施例の場合も、
ＣＰＵ１及びメモリ２でなる主制御部分に対してシステ
ムバス１０を介して各種の周辺回路３〜７が接続されて
いると共に、電源供給構成としてバッテリー電源８及び
ＤＣ／ＤＣコンバータ９が設けられている。この実施例
の場合、さらに電源オンオフコントロール回路２０及び
擬似レジスタ回路２１が新たに設けられている。

【００１４】従来装置の場合、ＣＰＵ１及びＤＣ／ＤＣ
コンバータ９に図示しない電源スイッチからのオン指令
及びオフ指令が与えられていたが、この実施例の場合、
電源スイッチからのオン指令及びオフ指令は電源オンオ
フコントロール回路２０にも与えられる。電源オンオフ
コントロール回路２０は、ＤＣ／ＤＣコンバータ９から
の電源供給線上に介在されて、ＣＰＵ１、メモリ２及び
各種周辺回路３〜７、２１に電源を供給するものであり
、メモリ２への供給の仕方だけが他の要素１、３〜７、
２１の供給の仕方と異なるものである。すなわち、電源
のオフ期間においては、メモリ２だけに供給するように
なされている。

【００１５】擬似レジスタ回路２１は、外部回路から読
出し不可能な各種周辺回路３〜７の内部レジスタの読出
し機能を補うものである。図３は、その詳細構成を示す
ものである。

【００１６】図３において、擬似レジスタ回路２１は、
読出し及び書込み可能な複数のレジスタ２４１、２４２
、…を備えている。各レジスタ２４１、２４２、…は、
外部回路から読出し不可能な各種周辺回路３〜７の各レ
ジスタに１対１に対応するものである。各レジスタ２４
１、２４２、…は、システムバス１０中のデータバス１
０ｄと直接接続されており、主制御部分側とのデータ授
受が可能になされている。

【００１７】また、擬似レジスタ回路２１は、レジスタ
書込み用のデコーダ回路２２と、レジスタ読出し用のデ
コーダ回路２３とを備えている。これらデコーダ回路２
２及び２３は、システムバス１０中のアドレスバス１０
ａ及びコントロールバス１０ｃとに接続されており、こ
れらバスの内容をデコードしていずれかのレジスタ２４
１、２４２、…をアクセスさせるものである。

【００１８】レジスタ書込み用のデコーダ回路２２は、
周辺回路３〜７に対するデバイスアドレスやレジスタラ
イト信号等をデコードして、デコード内容が指示するレ
ジスタ２４１、２４２、…に、データバス１０ｄ上のデ
ータを格納させるものである。すなわち、アドレスバス
１０ａ及びコントロールバス１０ｃ上のデバイスアドレ
スやレジスタライト信号で規定されるいずれかの周辺回
路３〜７におけるいずれかのレジスタに、データバス１
０ｄ上のデータが書込まれる際には、同時にこのレジス
タに対応する擬似レジスタ回路２１内のレジスタにも同
一のデータが書込まれる。

【００１９】レジスタ読出し用のデコーダ回路２２は、
この擬似レジスタ回路２１に対するデバイスアドレスや
レジスタリード信号等をデコードして、デコード内容が
指示するレジスタ２４１、２４２、…の格納内容を、デ
ータバス１０ｄ上に出力させるものである。従って、こ
の読出し動作は、各種周辺回路３〜７のレジスタに対す
るアクセスとは独立に行なうことができる。実際上、こ
の読出し動作は、電源オフ指令時のデータ退避処理の一
貫として実行される。上述したように、当該擬似レジス
タ回路２１の各レジスタ２４１、２４２、…には、外部
回路から読出し不可能な各種周辺回路３〜７のレジスタ
のデータが格納されているので、擬似レジスタ回路２１
の各レジスタ２４１、２４２、…からデータを読出すこ
とは、外部回路から読出し不可能な各種周辺回路３〜７
のレジスタからデータを読出したことと同じことである
。

【００２０】上述のように、電源オンオフコントロール
回路２０及び擬似レジスタ回路２１が追加された実施例
による情報処理装置の動作を、電源オフ時の動作及び電
源オン時の動作の順に説明する。

【００２１】図４は、電源オフ時のＣＰＵ１の処理フロ
ーチャートである。電源スイッチがオフ操作されると、
ＣＰＵ１、ＤＣ／ＤＣコンバータ９及び電源オンオフコ
ントロール回路２０に電源オフ指令が与えられる。ＣＰ
Ｕ１は、これを最優先割込み指令として受けて直ちに図
４に示す処理を開始する。

【００２２】そして、まず、プログラマブルカウンタ等
の内蔵する各種レジスタの格納内容に基づいて、現在の
状態が、オン指令時に処理を継続させるべき途中状態に
あるか否かを判別する（ステップ１００）。

【００２３】継続が必要でない状態であると、リセット
状態の継続フラグをメモリ２に格納させた後、退避終了
信号をＤＣ／ＤＣコンバータ９及び電源オンオフコント
ロール回路２０に与え、メモリ２にのみ電源を供給させ
るオフ期間（バックアップ期間）に直ちに移行させて処
理を終了する（ステップ１０１、１０２）。ＤＣ／ＤＣ
コンバータ９及び電源オンオフコントロール回路２０は
、電源スイッチのオフ操作に伴うオフ指令が与えられた
後、退避終了信号が与えられたことを条件として、ＣＰ
Ｕ１、各種周辺回路３〜７、２１に対する電源供給を停
止すると共に、オフ期間用の所定電源電圧をメモリ２に
継続供給してメモリ２の格納状態を保持させる。

【００２４】他方、オフ指令時において、オン指令時に
処理を継続させるべき途中状態にあると、セット状態の
継続フラグをメモリ２に格納させ、また、ＣＰＵ１内の
各種レジスタの値をメモリ２に格納させる（ステップ１
０３、１０４）。例えば、プログラマブルカウンタの値
は、継続開始状態を明らかにするものである。次に、Ｃ
ＰＵ１は、各周辺回路３〜７の外部から読出し可能なレ
ジスタの格納値を出力させてメモリ２に退避させる（ス
テップ１０５）。その後、ＣＰＵ１は、擬似レジスタ回
路２１の各レジスタ２４１、２４２、…の格納値を出力
させてメモリ２に退避させる（ステップ１０６）。なお
、このことは、上述したように、各周辺回路３〜７の外
部から読出し不可能なレジスタの格納値を出力させてメ
モリ２に退避させたことに等しい。そして、最後に、退
避終了信号をＤＣ／ＤＣコンバータ９及び電源オンオフ
コントロール回路２０に与え、メモリ２にのみ電源を供
給させるオフ期間（バックアップ期間）に移行させて処
理を終了する（ステップ１０２）。

【００２５】このようにしてオフ指令の発生時における
装置の状態を、メモリ２へのバックアップ電源の供給だ
けによって、オフ期間の間保持することができる。

【００２６】図５は、電源オン時のＣＰＵ１の処理フロ
ーチャートである。電源スイッチがオン操作されると、
ＣＰＵ１、ＤＣ／ＤＣコンバータ９及び電源オンオフコ
ントロール回路２０に電源オン指令が与えられる。これ
により、ＤＣ／ＤＣコンバータ９及び電源オンオフコン
トロール回路２０は、メモリ２だけへの供給状態から全
ての機能要素１〜７、２１への動作電源の供給状態に移
行する。ＣＰＵ１は、電源供給が開始されて動作最低電
圧を越えると装置の初期化処理を開始する。この初期化
処理の中に、図５に示すオフ指令時状態への復帰処理が
ある。

【００２７】まず、ＣＰＵ１は、メモリ１の継続フラグ
がセットされているか否かを判別する（ステップ２００
）。

【００２８】継続フラグがリセットされている場合には
、オフ指令の発生時の状態から処理を継続させる必要が
ないので、ＣＰＵ１はオフ指令時状態への復帰処理を直
ちに終了させる。

【００２９】継続フラグがセットされている場合には、
メモリ２に退避された、ＣＰＵ１内のレジスタの格納値
や、各種周辺回路３〜７のレジスタの格納値を各レジス
タに転送してセットさせてオフ指令時状態への復帰処理
を終了させる（ステップ２０１〜２０３）。なお、ＣＰ
Ｕ１内のレジスタの格納値の中には、途中状態を最も規
定するプログラマブルカウンタの値が含まれる。また、
このとき行なわれる各周辺回路３〜７の外部から読出し
不可能なレジスタへの格納動作には、上述したように、
擬似レジスタ回路２１内のレジスタ２４１、２４２、…
への格納動作も並行して実行される。

【００３０】このようにしてオフ指令の発生時の状態に
復帰させることができ、この状態から処理が継続実行さ
れる。

【００３１】従って、上述の実施例によれば、オフ期間
にはメモリ２に対してのみ電源を供給するようにしたの
で、オフ期間における電力消費を従来より小さくするこ
とができる。その結果、バッテリー電源８によるバック
アップ期間を従来より長くすることができる。

【００３２】また、各種周辺回路３〜７における読出し
不可能なレジスタを、読出し可能なレジスタに変更する
のではなく、擬似レジスタ回路２１を設けることで読出
し不可能な機能を補うようにしたので、従前よりの周辺
回路をそのまま用いることができ、周辺回路の変更等は
不要である。

【００３３】なお、本発明は、上述の実施例のように、
バッテリー電源８を用いてバックアップを行なうものに
特に有効なものであるが、交流電源を直流電源に変換し
てバックアップ機能を行なうものに対しても適用するこ
とができる。

【００３４】また、外部から読出し不可能なレジスタ自
体を、読出しをも可能なレジスタに変更することで、上
記実施例と同様な効果を得るようにしても良い。

【００３５】

【発明の効果】以上のように、本発明によれば、情報処
理時に外部から書込みだけが可能なレジスタを、直接的
に又は間接的に読出しをも可能なように変更し、電源の
オフ指令時にこれらレジスタの格納内容をメモリに退避
し、オフ期間の間メモリに対してのみ電源供給を行なう
ようにしたので、消費電力を従来より少なくすることが
できる。

【図面の簡単な説明】

【図１】実施例装置の全体構成を示すブロック図である
。

【図２】従来装置の全体構成を示すブロック図である。

【図３】上記実施例の擬似レジスタ回路のブロック図で
ある。

【図４】上記実施例の電源オフ指令時の処理フローチャ
ートである。

【図５】上記実施例の電源オン指令時の処理フローチャ
ートである。

【符号の説明】

１…ＣＰＵ、２…メモリ、３…割込みコントローラ、４
…ＤＭＡコントローラ、５…インターバルタイマ、６…
ディスプレイコントローラ、７…各種入出力ポート、８
…バッテリー電源、９…ＤＣ／ＤＣコンバータ、１０…
システムバス、１０ａ…アドレスバス、１０ｃ…コント
ロールバス、１０ｄ…データバス、２０…電源オンオフ
コントロール回路、２１…擬似レジスタ回路、２２、２
３…デコーダ回路、２４１、２４２…レジスタ。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　電源オフ指令が生じた際の処理状態の
   情報をオフ期間の間保持し、その後に電源オン指令が与
   えられたときに中断された状態から処理を継続する情報
   処理装置であって、少なくとも１個以上の周辺回路が、
   外部からのみデータやコマンドが設定される少なくとも
   １個以上のレジスタを備える情報処理装置において、電
   源オフ指令が生じた際の上記レジスタの格納内容を直接
   的に又は間接的に外部から読出して、中央処理ユニット
   と共に主制御部分を構成するメモリに転送するレジスタ
   読出し手段と、この転送処理後のオフ期間の間、上記メ
   モリに対してのみ電源供給を行なう電源制御手段とを設
   けたことを特徴とする情報処理装置。