JP2636691B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JP2636691B2 JP2636691B2 JP5193857A JP19385793A JP2636691B2 JP 2636691 B2 JP2636691 B2 JP 2636691B2 JP 5193857 A JP5193857 A JP 5193857A JP 19385793 A JP19385793 A JP 19385793A JP 2636691 B2 JP2636691 B2 JP 2636691B2
- Authority
- JP
- Japan
- Prior art keywords
- peripheral circuits
- microcomputer
- clock
- signal
- peripheral
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000002093 peripheral effect Effects 0.000 claims description 107
- 238000010586 diagram Methods 0.000 description 6
- 230000010365 information processing Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000010276 construction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3206—Monitoring of events, devices or parameters that trigger a change in power modality
- G06F1/3215—Monitoring of peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/32—Means for saving power
- G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
- G06F1/3234—Power saving characterised by the action undertaken
- G06F1/325—Power saving in peripheral device
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Microcomputers (AREA)
- Power Sources (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、複数の周辺回路を同一
チップ上に搭載した１チップマイクロコンピュータに関
し、特に、低消費電力型の１チップマイクロコンピュー
タに関する。
チップ上に搭載した１チップマイクロコンピュータに関
し、特に、低消費電力型の１チップマイクロコンピュー
タに関する。
【０００２】
【従来の技術】汎用の１チップマイクロコンピュータ
は、中央処理装置、メモリの他に、様々な応用に対応で
きるようにＡ／Ｄコンバータ、Ｄ／Ａコンバータ、タイ
マー、シリアルインターフェイスなど、各種の周辺回路
を同一チップ上に搭載する。
は、中央処理装置、メモリの他に、様々な応用に対応で
きるようにＡ／Ｄコンバータ、Ｄ／Ａコンバータ、タイ
マー、シリアルインターフェイスなど、各種の周辺回路
を同一チップ上に搭載する。
【０００３】マイクロコンピュータ上に搭載されたこれ
らの複数の周辺回路を制御するための信号としては、動
作タイミング制御を行うためにクロック発生回路から出
力されるクロック信号と、各周辺回路に対するデータリ
ード、データライト動作のタイミングを制御するための
中央処理装置から出力されるストローブ信号がある。
らの複数の周辺回路を制御するための信号としては、動
作タイミング制御を行うためにクロック発生回路から出
力されるクロック信号と、各周辺回路に対するデータリ
ード、データライト動作のタイミングを制御するための
中央処理装置から出力されるストローブ信号がある。
【０００４】図４を参照して、従来のマイクロコンピュ
ータの一例として４つの周辺回路を搭載するマイクロコ
ンピュータの構成、及びその動作について説明する。
ータの一例として４つの周辺回路を搭載するマイクロコ
ンピュータの構成、及びその動作について説明する。
【０００５】図４において、クロック発生回路１から出
力されるクロック２は、中央処理装置３、及び４つ全て
の周辺回路４−１〜４−４に対して、無条件且つ共通に
供給されている。
力されるクロック２は、中央処理装置３、及び４つ全て
の周辺回路４−１〜４−４に対して、無条件且つ共通に
供給されている。
【０００６】クロック２は、中央処理装置３、各周辺回
路４−１〜４−４の各動作の時間的順序、動作タイミン
グを決める時間の基準として使用される。中央処理装置
３と周辺回路４−１〜４−４は、相互にアドレス／デー
タバス５で接続されており、中央処理装置３は、周辺回
路４−１〜４−４の各々に対してデータリード、データ
ライトの動作タイミングを制御するために、ストローブ
信号６を出力する。
路４−１〜４−４の各動作の時間的順序、動作タイミン
グを決める時間の基準として使用される。中央処理装置
３と周辺回路４−１〜４−４は、相互にアドレス／デー
タバス５で接続されており、中央処理装置３は、周辺回
路４−１〜４−４の各々に対してデータリード、データ
ライトの動作タイミングを制御するために、ストローブ
信号６を出力する。
【０００７】このストローブ信号６によって、中央処理
装置３が４つの周辺回路４−１〜４−４の各々に対して
データの書き込み及び読み出しを行なうタイミングが決
定される。
装置３が４つの周辺回路４−１〜４−４の各々に対して
データの書き込み及び読み出しを行なうタイミングが決
定される。
【０００８】通常、従来の汎用のマイクロコンピュータ
は、前述したように、多くの応用に使用できるように各
種の周辺回路を複数個１チップ上に搭載しているが、こ
のような汎用のマイクロコンピュータを、実際に各ユー
ザーがそれぞれのマイクロコンピュータを使った応用シ
ステムで使用する際、マイクロコンピュータに搭載され
たこれら複数の周辺回路（図４では周辺回路４−１〜４
−４）を全て使用するとは限らない。
は、前述したように、多くの応用に使用できるように各
種の周辺回路を複数個１チップ上に搭載しているが、こ
のような汎用のマイクロコンピュータを、実際に各ユー
ザーがそれぞれのマイクロコンピュータを使った応用シ
ステムで使用する際、マイクロコンピュータに搭載され
たこれら複数の周辺回路（図４では周辺回路４−１〜４
−４）を全て使用するとは限らない。
【０００９】従って、クロック２、ストローブ信号６を
複数の全ての周辺回路に対して無条件に常時供給するこ
とは、応用システムで使用されない周辺回路に対しても
クロック、ストローブ信号を供給することになり、無駄
な電力を消費することになる。
複数の全ての周辺回路に対して無条件に常時供給するこ
とは、応用システムで使用されない周辺回路に対しても
クロック、ストローブ信号を供給することになり、無駄
な電力を消費することになる。
【００１０】特開昭６０−１９５６３１には、無駄な消
費電力を削減するためのデータ処理装置が開示されてい
る。このデータ処理装置は、中央処理装置からの制御信
号に従って選択的に各周辺回路へのクロック供給を行う
情報処理装置を提供するもので、具体的には、中央処理
装置から各周辺回路へ出力される制御信号に基づきＡＮ
Ｄゲートを介して各周辺へのクロックの供給を制御す
る。
費電力を削減するためのデータ処理装置が開示されてい
る。このデータ処理装置は、中央処理装置からの制御信
号に従って選択的に各周辺回路へのクロック供給を行う
情報処理装置を提供するもので、具体的には、中央処理
装置から各周辺回路へ出力される制御信号に基づきＡＮ
Ｄゲートを介して各周辺へのクロックの供給を制御す
る。
【００１１】データ処理プログラムの初期設定の処理に
おいて、不使用の周辺回路に対する制御信号を論理
“０”に設定しその周辺回路へのクロックの供給を抑止
し、使用する周辺に対してはプログラム中で制御信号を
論理“１”に設定しその周辺回路へのクロックが供給さ
れる。
おいて、不使用の周辺回路に対する制御信号を論理
“０”に設定しその周辺回路へのクロックの供給を抑止
し、使用する周辺に対してはプログラム中で制御信号を
論理“１”に設定しその周辺回路へのクロックが供給さ
れる。
【００１２】また特開昭６１−２８５５２１には、低消
費電力形コンピュータ装置が開示されている。この装置
は、マイクロコンピュータに接続された各周辺回路への
クロック供給をオン・オフするゲートと、クロック信号
制御手段を備え、各周辺回路は実際に動作する時以外ク
ロックはオフとされ、各周辺回路が使用される時にのみ
ゲートをオンしてクロックの供給を行なうものであり、
プログラム処理に基づく周辺回路の選択制御が提案され
ている。
費電力形コンピュータ装置が開示されている。この装置
は、マイクロコンピュータに接続された各周辺回路への
クロック供給をオン・オフするゲートと、クロック信号
制御手段を備え、各周辺回路は実際に動作する時以外ク
ロックはオフとされ、各周辺回路が使用される時にのみ
ゲートをオンしてクロックの供給を行なうものであり、
プログラム処理に基づく周辺回路の選択制御が提案され
ている。
【００１３】さらに、指定された時点に指定された周辺
回路に対してリセット信号を与えるようにし、リセット
後の初期設定状態を維持するのにクロック入力を必要と
するような周辺回路におけるリセット入力からその周辺
回路使用時までのクロック入力による消費電力を削減す
ることによって低消費電力を実現するコンピュータ装置
が提案されている。
回路に対してリセット信号を与えるようにし、リセット
後の初期設定状態を維持するのにクロック入力を必要と
するような周辺回路におけるリセット入力からその周辺
回路使用時までのクロック入力による消費電力を削減す
ることによって低消費電力を実現するコンピュータ装置
が提案されている。
【００１４】そして特開昭６４−８６２２４には、マイ
クロコンピュータのスタンバイ装置が開示されている。
これは、中央処理装置がプログラム実行中、クロック停
止命令を実行してスタンバイモードに入る場合に、中央
処理装置だけでなく周辺回路も選択的に停止できるよう
にしたもので、周辺ハードウェア制御部を設け、この周
辺ハードウェア制御部が中央処理装置からクロック停止
命令のハードウェア停止情報を受取り、複数の周辺ハー
ドウェアに対して選択的にクロック停止信号を出力する
ようにして、スタンバイモード時の電力消費の削減を行
うスタンバイ装置である。
クロコンピュータのスタンバイ装置が開示されている。
これは、中央処理装置がプログラム実行中、クロック停
止命令を実行してスタンバイモードに入る場合に、中央
処理装置だけでなく周辺回路も選択的に停止できるよう
にしたもので、周辺ハードウェア制御部を設け、この周
辺ハードウェア制御部が中央処理装置からクロック停止
命令のハードウェア停止情報を受取り、複数の周辺ハー
ドウェアに対して選択的にクロック停止信号を出力する
ようにして、スタンバイモード時の電力消費の削減を行
うスタンバイ装置である。
【００１５】
【発明が解決しようとする課題】マイクロコンピュータ
の消費電力を低減することは、特に携帯電話、カメラ
等、マイクロコンピュータによる制御を必要とする電池
駆動型の小型装置においては重要となる。
の消費電力を低減することは、特に携帯電話、カメラ
等、マイクロコンピュータによる制御を必要とする電池
駆動型の小型装置においては重要となる。
【００１６】前記の如く、図４に示したマイクロコンピ
ュータでは、使用されない周辺回路に対してもクロッ
ク、ストローブ信号を供給し無駄な電力を消費するとい
う問題があり、これを解決するための上述の各種情報処
理装置が提案されている。
ュータでは、使用されない周辺回路に対してもクロッ
ク、ストローブ信号を供給し無駄な電力を消費するとい
う問題があり、これを解決するための上述の各種情報処
理装置が提案されている。
【００１７】ところで、これら従来の情報処理装置はい
ずれも、低消費電力化のために中央処理装置のプログラ
ム処理により各周辺回路へのクロック供給のＯＮ、ＯＦ
Ｆを指定する構成とされている。
ずれも、低消費電力化のために中央処理装置のプログラ
ム処理により各周辺回路へのクロック供給のＯＮ、ＯＦ
Ｆを指定する構成とされている。
【００１８】しかしながら、周辺回路の使用、不使用の
設定を安易に変更できるようにすることは、プログラム
の誤動作の可能性があり、システムの信頼性の面で問題
となっていた。
設定を安易に変更できるようにすることは、プログラム
の誤動作の可能性があり、システムの信頼性の面で問題
となっていた。
【００１９】しかも、実際にプログラム実行中にシステ
ムで使用する周辺回路を動的に切り替えることは、ほと
んどない。
ムで使用する周辺回路を動的に切り替えることは、ほと
んどない。
【００２０】また、リセット入力をプログラム中で行
い、リセット後、周辺回路を使用するまでクロックをＯ
ＦＦにし、初期状態維持に必要なクロックによる電力消
費を削減する方法は、マイクロコンピュータのシステム
を使用し始める時のみ、かつ初期状態を維持するのにク
ロックが必要な限られた周辺回路に対してのみ有効で、
マイクロコンピュータ全体、また使用時間全体から見る
と大きな効果は得られない。
い、リセット後、周辺回路を使用するまでクロックをＯ
ＦＦにし、初期状態維持に必要なクロックによる電力消
費を削減する方法は、マイクロコンピュータのシステム
を使用し始める時のみ、かつ初期状態を維持するのにク
ロックが必要な限られた周辺回路に対してのみ有効で、
マイクロコンピュータ全体、また使用時間全体から見る
と大きな効果は得られない。
【００２１】さらに、前記従来の低消費電力型の情報処
理装置はいずれも、周辺回路に対してクロックのみをＯ
Ｎ、ＯＦＦし、アドレスレジスタ、データレジスタ等に
対する各種ストローブ信号は無条件に供給しているた
め、消費電力を削減する点で不十分であった。
理装置はいずれも、周辺回路に対してクロックのみをＯ
Ｎ、ＯＦＦし、アドレスレジスタ、データレジスタ等に
対する各種ストローブ信号は無条件に供給しているた
め、消費電力を削減する点で不十分であった。
【００２２】また、周辺回路へのクロック停止をプログ
ラム中で制御するために専用のクロック停止制御命令を
設けることは、中央処理装置における命令デコーダ回路
等の回路素子数を増大させることにもなる。
ラム中で制御するために専用のクロック停止制御命令を
設けることは、中央処理装置における命令デコーダ回路
等の回路素子数を増大させることにもなる。
【００２３】従って、本発明は前記問題点を解消し、周
辺回路へのクロック、及びストローブ信号への供給制御
をプログラム命令によらずに行ない、低消費電力でしか
も信頼性の高いシステム構築を実現するマイクロコンピ
ュータを提供することを目的とする。
辺回路へのクロック、及びストローブ信号への供給制御
をプログラム命令によらずに行ない、低消費電力でしか
も信頼性の高いシステム構築を実現するマイクロコンピ
ュータを提供することを目的とする。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、中央処理装置及び該中央処理装置に接続
された複数の周辺回路を含み、該複数の周辺回路は前記
中央処理装置からリード／ライトのアクセス制御が行な
われるマイクロコンピュータであって、前記複数の周辺
回路の各々についてその使用、不使用を選択的に指定す
る選択信号を生成する選択指定手段と、前記選択信号に
基づき前記複数の周辺回路の各々に対して、一又は複数
のクロック及び前記アクセス制御のための一又は複数の
ストローブ信号の供給の禁止、許可を制御するゲート手
段とを備えたことを特徴とするマイクロコンピュータを
提供する。
め、本発明は、中央処理装置及び該中央処理装置に接続
された複数の周辺回路を含み、該複数の周辺回路は前記
中央処理装置からリード／ライトのアクセス制御が行な
われるマイクロコンピュータであって、前記複数の周辺
回路の各々についてその使用、不使用を選択的に指定す
る選択信号を生成する選択指定手段と、前記選択信号に
基づき前記複数の周辺回路の各々に対して、一又は複数
のクロック及び前記アクセス制御のための一又は複数の
ストローブ信号の供給の禁止、許可を制御するゲート手
段とを備えたことを特徴とするマイクロコンピュータを
提供する。
【００２５】また、本発明は、選択指定手段がマイクロ
コンピュータの外部端子の一又は複数の端子で構成され
たことを特徴とするマイクロコンピュータを提供する。
コンピュータの外部端子の一又は複数の端子で構成され
たことを特徴とするマイクロコンピュータを提供する。
【００２６】さらに本発明は、選択指定手段が、複数の
周辺回路の使用、不使用を指示する選択情報を保持する
記憶手段と、記憶手段に接続された一又は複数の外部端
子とを備え、選択情報に基づき選択信号を生成するとと
もに、マイクロコンピュータのリセット時にのみ選択情
報を外部端子を介して記憶手段に読み込む構成としたこ
とを特徴とするマイクロコンピュータを提供する。
周辺回路の使用、不使用を指示する選択情報を保持する
記憶手段と、記憶手段に接続された一又は複数の外部端
子とを備え、選択情報に基づき選択信号を生成するとと
もに、マイクロコンピュータのリセット時にのみ選択情
報を外部端子を介して記憶手段に読み込む構成としたこ
とを特徴とするマイクロコンピュータを提供する。
【００２７】
【実施例】図面を参照して、本発明の実施例を以下に説
明する。
明する。
【００２８】
【実施例１】図１を参照して、本発明の第１の実施例を
説明する。図１は、本発明のマイクロコンピュータの構
成を示したブロック図である。
説明する。図１は、本発明のマイクロコンピュータの構
成を示したブロック図である。
【００２９】図１において、各周辺回路４−１〜４−４
についてその使用、不使用をそれぞれ論理値“１”、論
理値“０”で表した選択情報を、専用の外部端子７−１
〜７−４から読み込む。
についてその使用、不使用をそれぞれ論理値“１”、論
理値“０”で表した選択情報を、専用の外部端子７−１
〜７−４から読み込む。
【００３０】図２は、選択情報のビット構成を示した図
である。図２において選択情報８の第１ビット８−１か
ら第４ビット８−４は、各周辺回路４−１〜４−４の使
用、不使用条件をそれぞれ指定するものであり、例えば
第１ビット８−１が論理値“１”であれば周辺回路４−
１の使用を表わし、論理値“０”であれば不使用を表
す。他の第２ビット８−２から第４ビット８−４につい
ても同様である。
である。図２において選択情報８の第１ビット８−１か
ら第４ビット８−４は、各周辺回路４−１〜４−４の使
用、不使用条件をそれぞれ指定するものであり、例えば
第１ビット８−１が論理値“１”であれば周辺回路４−
１の使用を表わし、論理値“０”であれば不使用を表
す。他の第２ビット８−２から第４ビット８−４につい
ても同様である。
【００３１】選択情報８の各ビットのデータは、ユーザ
ーが応用システムを構築する時に、応用システムのボー
ド上で各専用の外部端子７の各端子をそれぞれ電源１
３、グランド１４のいずれかに接続することで、あらか
じめ決定される。例えば電源１３に接続したときは論理
値“１”、グランド１４に接続したときは論理値“０”
に設定される。
ーが応用システムを構築する時に、応用システムのボー
ド上で各専用の外部端子７の各端子をそれぞれ電源１
３、グランド１４のいずれかに接続することで、あらか
じめ決定される。例えば電源１３に接続したときは論理
値“１”、グランド１４に接続したときは論理値“０”
に設定される。
【００３２】図１に示すように、クロック発生回路１か
ら出力されるクロック２は、中央処理装置３に供給さ
れ、各専用の外部端子７−１〜７−４によって制御され
るＡＮＤゲート９−１〜９−４を介して各周辺回路４−
１〜４−４に供給される。
ら出力されるクロック２は、中央処理装置３に供給さ
れ、各専用の外部端子７−１〜７−４によって制御され
るＡＮＤゲート９−１〜９−４を介して各周辺回路４−
１〜４−４に供給される。
【００３３】専用の外部端子７−１〜７−４のうち、論
理値“０”に設定された端子については、その端子に対
応する周辺回路にはクロック２は供給されず、論理値
“１”に設定された端子については、その端子に対応す
る周辺回路にはクロック２が供給される。
理値“０”に設定された端子については、その端子に対
応する周辺回路にはクロック２は供給されず、論理値
“１”に設定された端子については、その端子に対応す
る周辺回路にはクロック２が供給される。
【００３４】中央処理装置３と各周辺回路４−１〜４−
４とは、相互にアドレス／データバス５で接続されてい
る。各周辺回路４−１〜４−４は不図示の複数のレジス
タを持ち、各レジスタを特定するために各レジスタはア
ドレス割り付けがなさている。
４とは、相互にアドレス／データバス５で接続されてい
る。各周辺回路４−１〜４−４は不図示の複数のレジス
タを持ち、各レジスタを特定するために各レジスタはア
ドレス割り付けがなさている。
【００３５】各レジスタは、その周辺回路における動作
条件の設定、初期値データの格納等に用いられる。中央
処理装置３から出力されるストローブ信号は、例えばア
ドレスラッチ信号６−１、データリード信号６−２、デ
ータライト信号６−３から成る。以下、アドレスラッチ
信号６−１、データリード信号６−２、データライト信
号６−３をまとめてストローブ信号６という。
条件の設定、初期値データの格納等に用いられる。中央
処理装置３から出力されるストローブ信号は、例えばア
ドレスラッチ信号６−１、データリード信号６−２、デ
ータライト信号６−３から成る。以下、アドレスラッチ
信号６−１、データリード信号６−２、データライト信
号６−３をまとめてストローブ信号６という。
【００３６】アドレスラッチ信号６−１は、データリー
ド、データライト動作の時に各周辺回路中のレジスタを
特定するアドレスをアドレス／データバス５から各周辺
回路へ取り込むタイミングを制御する。データリード信
号６−２は、周辺回路のレジスタの内容をアドレス／デ
ータバス５に読み出すタイミングを制御する。データラ
イト信号６−３は、アドレス／データバス５から各周辺
回路のレジスタに書き込むタイミングを制御する。
ド、データライト動作の時に各周辺回路中のレジスタを
特定するアドレスをアドレス／データバス５から各周辺
回路へ取り込むタイミングを制御する。データリード信
号６−２は、周辺回路のレジスタの内容をアドレス／デ
ータバス５に読み出すタイミングを制御する。データラ
イト信号６−３は、アドレス／データバス５から各周辺
回路のレジスタに書き込むタイミングを制御する。
【００３７】アドレスラッチ信号６−１は、専用の外部
端子７−１〜７−４によって制御されるＡＮＤゲート１
０−１〜１０−４を介してそれぞれ各周辺回路４−１〜
４−４に供給される。
端子７−１〜７−４によって制御されるＡＮＤゲート１
０−１〜１０−４を介してそれぞれ各周辺回路４−１〜
４−４に供給される。
【００３８】データリード信号６−２も、アドレスラッ
チ信号６−１と同様に、専用の外部端子７−１〜７−４
によって制御されるＡＮＤゲート１１−１〜１１−４を
介してそれぞれ各周辺回路４−１〜４−４に供給され
る。
チ信号６−１と同様に、専用の外部端子７−１〜７−４
によって制御されるＡＮＤゲート１１−１〜１１−４を
介してそれぞれ各周辺回路４−１〜４−４に供給され
る。
【００３９】さらにデータライト信号６−３も、専用の
外部端子７−１〜７−４によって制御されるＡＮＤゲー
ト１２−１〜１２−４を介してそれぞれ各周辺回路４−
１〜４−４に供給される。
外部端子７−１〜７−４によって制御されるＡＮＤゲー
ト１２−１〜１２−４を介してそれぞれ各周辺回路４−
１〜４−４に供給される。
【００４０】専用の外部端子７−１〜７−４のうち、論
理値“０”に設定された端子については、その端子に対
応する周辺回路にはストローブ信号６は供給されず、論
理値“１”に設定された端子については、その端子に対
応する周辺回路にはストローブ信号６が供給される。
理値“０”に設定された端子については、その端子に対
応する周辺回路にはストローブ信号６は供給されず、論
理値“１”に設定された端子については、その端子に対
応する周辺回路にはストローブ信号６が供給される。
【００４１】図１の例では、外部端子７−１、７−３は
論理値“０”に設定されており、対応する周辺回路の４
−１、４−３にはクロック２と、アドレスラッチ信号６
−１、データリード信号６−２、データライト信号６−
３を含むストローブ信号６は全て供給されない。
論理値“０”に設定されており、対応する周辺回路の４
−１、４−３にはクロック２と、アドレスラッチ信号６
−１、データリード信号６−２、データライト信号６−
３を含むストローブ信号６は全て供給されない。
【００４２】一方、外部端子７−２、７−４は論理値
“１”に設定されているため、対応する周辺回路４−
２、４−４にはクロック２、ストローブ信号６が供給さ
れる。
“１”に設定されているため、対応する周辺回路４−
２、４−４にはクロック２、ストローブ信号６が供給さ
れる。
【００４３】マイクロコンピュータを用いて応用システ
ムを構築する際に、ユーザーが専用の外部端子７−１〜
７−４への選択情報ビット８の各ビットを設定すること
により、クロック２、及びストローブ信号６を供給する
周辺回路をあらかじめ選択することができる。
ムを構築する際に、ユーザーが専用の外部端子７−１〜
７−４への選択情報ビット８の各ビットを設定すること
により、クロック２、及びストローブ信号６を供給する
周辺回路をあらかじめ選択することができる。
【００４４】応用システムで設定された周辺回路４−１
〜４−４の各々の使用、不使用の選択、即ち専用の外部
端子の各端子７−１〜７−４から読み込まれる選択情報
ビットは、通常同一の応用システムでは変更されない。
〜４−４の各々の使用、不使用の選択、即ち専用の外部
端子の各端子７−１〜７−４から読み込まれる選択情報
ビットは、通常同一の応用システムでは変更されない。
【００４５】
【実施例２】次に図３を参照して、本発明の第２の実施
例について説明する。
例について説明する。
【００４６】図３において、４つの周辺回路４−１〜４
−４の使用、不使用をそれぞれ論理値“１”，“０”で
表した選択情報を、外部端子１６から読み込む。選択情
報の構成は、前記第１の実施例における図２の構成と同
じものとする。
−４の使用、不使用をそれぞれ論理値“１”，“０”で
表した選択情報を、外部端子１６から読み込む。選択情
報の構成は、前記第１の実施例における図２の構成と同
じものとする。
【００４７】選択情報８の第１ビット８−１から第４ビ
ット８−４のデータは、ユーザーがリセット端子１５を
アクティブにしてリセットを行うタイミングで外部端子
１６から読み込まれ、レジスタ１７の第１ビット１７−
１から第４ビット１７−４にそれぞれ設定される。
ット８−４のデータは、ユーザーがリセット端子１５を
アクティブにしてリセットを行うタイミングで外部端子
１６から読み込まれ、レジスタ１７の第１ビット１７−
１から第４ビット１７−４にそれぞれ設定される。
【００４８】本実施例においては、外部端子１６はリセ
ット時にのみ、各周辺回路４−１から４−４の使用、不
使用を表す選択情報８を読み込む端子として使用され、
リセット時以外のときは中央処理装置３がメモリ、Ｉ／
Ｏなどのマイクロコンピュータの外部のデバイスを参照
する際の外部アドレス／データバスの入出力用の端子と
して兼用される。
ット時にのみ、各周辺回路４−１から４−４の使用、不
使用を表す選択情報８を読み込む端子として使用され、
リセット時以外のときは中央処理装置３がメモリ、Ｉ／
Ｏなどのマイクロコンピュータの外部のデバイスを参照
する際の外部アドレス／データバスの入出力用の端子と
して兼用される。
【００４９】端子機能を多重化した構成によって、マイ
クロコンピュータの総端子数を削減することができる。
クロコンピュータの総端子数を削減することができる。
【００５０】クロック発生回路１から出力されるクロッ
ク２は、レジスタ１７のビット１７−１〜１７−４によ
って制御されるＡＮＤゲート９−１〜９−４を介してそ
れぞれ各周辺回路４−１〜４−４に供給される。
ク２は、レジスタ１７のビット１７−１〜１７−４によ
って制御されるＡＮＤゲート９−１〜９−４を介してそ
れぞれ各周辺回路４−１〜４−４に供給される。
【００５１】即ち、レジスタ１７のうち、論理値“０”
に設定されたビットについては、そのビットに対応する
周辺回路にはクロック２は供給されず、論理値“１”に
設定されたビットについては、そのビットに対応する周
辺回路にはクロック２が供給される。
に設定されたビットについては、そのビットに対応する
周辺回路にはクロック２は供給されず、論理値“１”に
設定されたビットについては、そのビットに対応する周
辺回路にはクロック２が供給される。
【００５２】中央処理装置３と各周辺回路４−１〜４−
４とは、相互にアドレス／データバス５で接続されてい
る。各周辺回路４−１〜４−４は不図示の複数のレジス
タを持ち、各レジスタを特定するために各レジスタはア
ドレス割り付けがなされている。
４とは、相互にアドレス／データバス５で接続されてい
る。各周辺回路４−１〜４−４は不図示の複数のレジス
タを持ち、各レジスタを特定するために各レジスタはア
ドレス割り付けがなされている。
【００５３】中央処理装置３から出力されるストローブ
信号６のアドレスラッチ信号６−１は、レジスタ１７の
各ビット１７−１〜１７−４によって制御されるＡＮＤ
ゲート１０−１〜１０−４を介してそれぞれ各周辺回路
４−１〜４−４に供給される。
信号６のアドレスラッチ信号６−１は、レジスタ１７の
各ビット１７−１〜１７−４によって制御されるＡＮＤ
ゲート１０−１〜１０−４を介してそれぞれ各周辺回路
４−１〜４−４に供給される。
【００５４】データリード信号６−２もアドレスラッチ
信号６−１と同様に、レジスタ１７の各ビット１７−１
〜１７−４によって制御されるＡＮＤゲート１１−１〜
１１−４を介してそれぞれ各周辺回路４−１〜４−４に
供給される。
信号６−１と同様に、レジスタ１７の各ビット１７−１
〜１７−４によって制御されるＡＮＤゲート１１−１〜
１１−４を介してそれぞれ各周辺回路４−１〜４−４に
供給される。
【００５５】また、データライト信号６−３も、レジス
タ１７の各ビット１７−１〜１７−４によって制御され
るＡＮＤゲート１２−１〜１２−４を介して各周辺回路
４−１〜４−４に供給される。
タ１７の各ビット１７−１〜１７−４によって制御され
るＡＮＤゲート１２−１〜１２−４を介して各周辺回路
４−１〜４−４に供給される。
【００５６】即ち、レジスタ１７のうち、論理値“０”
に設定されたビットについては、そのビットに対応する
周辺回路にはストローブ信号６は供給されず、論理値
“１”に設定されたビットについては、そのビットに対
応する周辺回路にはストローブ信号６は供給される。
に設定されたビットについては、そのビットに対応する
周辺回路にはストローブ信号６は供給されず、論理値
“１”に設定されたビットについては、そのビットに対
応する周辺回路にはストローブ信号６は供給される。
【００５７】図３の例ではレジスタ１７のうち、ビット
１７−１とビット１７−３は論理値“０”に設定されて
いるので対応する周辺回路の４−１、４−３にはクロッ
ク２、及び、アドレスラッチ信号６−１、データリード
信号６−２、データライト信号６−３を含むストローブ
信号６は全て供給されない。
１７−１とビット１７−３は論理値“０”に設定されて
いるので対応する周辺回路の４−１、４−３にはクロッ
ク２、及び、アドレスラッチ信号６−１、データリード
信号６−２、データライト信号６−３を含むストローブ
信号６は全て供給されない。
【００５８】一方、レジスタ１７のうち、ビット１７−
２とビット１７−４は論理値“１”に設定されているの
で対応する周辺回路の４−２、４−４にはクロック２、
ストローブ信号６が供給される。
２とビット１７−４は論理値“１”に設定されているの
で対応する周辺回路の４−２、４−４にはクロック２、
ストローブ信号６が供給される。
【００５９】このようにして、マイクロコンピュータの
リセット時に、ユーザーがレジスタ１７へ設定する選択
情報８を決定することで、本実施例においても前記第１
の実施例と同様に、クロック２だけでなく、ストローブ
信号６を供給する周辺回路を選択することができる。
リセット時に、ユーザーがレジスタ１７へ設定する選択
情報８を決定することで、本実施例においても前記第１
の実施例と同様に、クロック２だけでなく、ストローブ
信号６を供給する周辺回路を選択することができる。
【００６０】リセット時に設定された各周辺回路４−１
〜４−４の使用、不使用の状態、つまりレジスタ１７の
ビット１７−１〜１７−４の論理値“１”、“０”の設
定値は、次のリセット時まで変更されない。
〜４−４の使用、不使用の状態、つまりレジスタ１７の
ビット１７−１〜１７−４の論理値“１”、“０”の設
定値は、次のリセット時まで変更されない。
【００６１】本実施例においては、４つの周辺回路４−
１〜４−４を含むマイクロコンピュータについて説明し
たが、本発明の実施例として、これ以上の個数の周辺回
路を含むマイクロコンピュータにも適用可能なことは勿
論である。
１〜４−４を含むマイクロコンピュータについて説明し
たが、本発明の実施例として、これ以上の個数の周辺回
路を含むマイクロコンピュータにも適用可能なことは勿
論である。
【００６２】例えば、マイクロコンピュータが、タイマ
ー、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなど計１０個
の周辺回路を含み、そのうち５つの周辺回路を使用しな
いとする。このとき、使用しない周辺回路へのクロッ
ク、ストローブ信号の供給を停止すると、搭載された１
０の周辺回路全てにクロック、ストローブ信号を供給す
る場合と比較して、周辺回路部分に相当する電力消費を
約５０％程度削減することができる。
ー、Ａ／Ｄコンバータ、Ｄ／Ａコンバータなど計１０個
の周辺回路を含み、そのうち５つの周辺回路を使用しな
いとする。このとき、使用しない周辺回路へのクロッ
ク、ストローブ信号の供給を停止すると、搭載された１
０の周辺回路全てにクロック、ストローブ信号を供給す
る場合と比較して、周辺回路部分に相当する電力消費を
約５０％程度削減することができる。
【００６３】特に、本発明においては、使用しない周辺
回路に対してクロックのみを供給停止する従来例に比
べ、各周辺回路に対しストローブ信号の供給をも停止す
ることにより、一層の低消費電力化を実現することがで
きる。
回路に対してクロックのみを供給停止する従来例に比
べ、各周辺回路に対しストローブ信号の供給をも停止す
ることにより、一層の低消費電力化を実現することがで
きる。
【００６４】また、本発明の第２の実施例においては、
リセット時にのみ周辺回路の使用、不使用情報を読み込
み、その情報に基づいて一度だけ周辺回路へのクロッ
ク、ストローブ信号の供給、不供給を設定し、プログラ
ム中では周辺回路へのクロック、ストローブ信号の供給
状態の設定を変更しない構成とし、システムの信頼性を
高めている。
リセット時にのみ周辺回路の使用、不使用情報を読み込
み、その情報に基づいて一度だけ周辺回路へのクロッ
ク、ストローブ信号の供給、不供給を設定し、プログラ
ム中では周辺回路へのクロック、ストローブ信号の供給
状態の設定を変更しない構成とし、システムの信頼性を
高めている。
【００６５】
【発明の効果】以上説明したように、本発明のマイクロ
コンピュータによれば、使用しない周辺回路へのクロッ
クとストローブ信号の供給を停止することにより、電力
消費を削減できるという利点を有する。特に、複数の周
辺回路を有するマイクロコンピュータにおいて使用しな
い周辺回路が多い場合、電力消費削減の効果は顕著とな
る。
コンピュータによれば、使用しない周辺回路へのクロッ
クとストローブ信号の供給を停止することにより、電力
消費を削減できるという利点を有する。特に、複数の周
辺回路を有するマイクロコンピュータにおいて使用しな
い周辺回路が多い場合、電力消費削減の効果は顕著とな
る。
【００６６】また本発明は、各周辺回路へのストローブ
信号の供給を停止することにより、クロックのみを供給
停止する従来例に比べ、より一層の低消費電力化を実現
することができる。
信号の供給を停止することにより、クロックのみを供給
停止する従来例に比べ、より一層の低消費電力化を実現
することができる。
【００６７】さらに、本発明は、周辺回路へのクロッ
ク、ストローブ信号の供給、不供給を外部端子から選択
設定する構成とされ、あるいはリセット時にのみ周辺回
路の使用、不使用情報を読み込みその情報に基づいて一
度だけ周辺回路へのクロック、ストローブ信号の供給、
不供給を設定する構成とされ、プログラム中では周辺回
路へのクロック、ストローブ信号の供給状態の設定が変
更されないため、プログラム中での設定変更に伴う誤動
作の可能性を０にすることができ、マイクロコンピュー
タシステムの信頼性を特段に高めるものである。
ク、ストローブ信号の供給、不供給を外部端子から選択
設定する構成とされ、あるいはリセット時にのみ周辺回
路の使用、不使用情報を読み込みその情報に基づいて一
度だけ周辺回路へのクロック、ストローブ信号の供給、
不供給を設定する構成とされ、プログラム中では周辺回
路へのクロック、ストローブ信号の供給状態の設定が変
更されないため、プログラム中での設定変更に伴う誤動
作の可能性を０にすることができ、マイクロコンピュー
タシステムの信頼性を特段に高めるものである。
【図１】本発明の第１の実施例のマイクロコンピュータ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図２】本発明の実施例における選択情報の構成を示す
ブロック図である。
ブロック図である。
【図３】本発明の第２の実施例のマイクロコンピュータ
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】従来のマイクロコンピュータの構成を示すブロ
ック図である。
ック図である。
１ クロック発生回路 ２ クロック ３ 中央処理装置 ４−１，４−２，４−３，４−４ 周辺回路 ５ アドレス／データバス ６ ストローブ信号 ６−１ アドレスラッチ信号 ６−２ データリード信号 ６−３ データライト信号 ７−１，７−２，７−３，７−４ 外部端子 ８ 選択情報 ８−１，８−２，８−３，８−４ 選択情報の各ビット ９−１，９−２，９−３，９−４ ＡＮＤゲート １０−１，１０−２，１０−３，１０−４ ＡＮＤゲー
ト １１−１，１１−２，１１−３，１１−４ ＡＮＤゲー
ト １２−１，１２−２，１２−３，１２−４ ＡＮＤゲー
ト １３ 電源 １４ グランド １５ リセット端子 １６ 外部端子 １７ レジスタ
ト １１−１，１１−２，１１−３，１１−４ ＡＮＤゲー
ト １２−１，１２−２，１２−３，１２−４ ＡＮＤゲー
ト １３ 電源 １４ グランド １５ リセット端子 １６ 外部端子 １７ レジスタ
Claims (3)
- 【請求項１】中央処理装置及び該中央処理装置に接続さ
れた複数の周辺回路を含み、該複数の周辺回路は前記中
央処理装置からリード／ライトのアクセス制御が行なわ
れるマイクロコンピュータであって、前記複数の周辺回
路の各々についてその使用、不使用を選択的に指定する
選択信号を生成する選択指定手段と、前記選択信号に基
づき前記複数の周辺回路の各々に対して、一又は複数の
クロック及び前記アクセス制御のための一又は複数のス
トローブ信号の供給の禁止、許可を制御するゲート手段
とを備えたことを特徴とするマイクロコンピュータ。 - 【請求項２】前記選択指定手段が、マイクロコンピュー
タの外部端子の一又は複数の端子で構成されたことを特
徴とする請求項１記載のマイクロコンピュータ。 - 【請求項３】前記選択指定手段が、前記複数の周辺回路
の使用、不使用を指示する選択情報を保持する記憶手段
と、該記憶手段に接続された一又は複数の外部端子とを
備え、前記選択情報に基づき前記選択信号を生成すると
ともに、マイクロコンピュータのリセット時にのみ前記
選択情報を前記外部端子を介して前記記憶手段に読み込
む構成としたことを特徴とする請求項１記載のマイクロ
コンピュータ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193857A JP2636691B2 (ja) | 1993-07-12 | 1993-07-12 | マイクロコンピュータ |
| KR1019940016628A KR0142033B1 (ko) | 1993-07-12 | 1994-07-11 | 마이크로 컴퓨터 |
| DE69431500T DE69431500T2 (de) | 1993-07-12 | 1994-07-12 | Geringem Leistungsverbraucheinchipmikrorechner mit mehreren peripheren Schaltkreisen |
| US08/274,004 US5511013A (en) | 1993-07-12 | 1994-07-12 | Low power consumption type one-chip microcomputer having a plurality of peripheral circuits |
| EP94110828A EP0634715B1 (en) | 1993-07-12 | 1994-07-12 | Low power consumption type one-chip microcomputer having a plurality of peripheral circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193857A JP2636691B2 (ja) | 1993-07-12 | 1993-07-12 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0728549A JPH0728549A (ja) | 1995-01-31 |
| JP2636691B2 true JP2636691B2 (ja) | 1997-07-30 |
Family
ID=16314912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193857A Expired - Lifetime JP2636691B2 (ja) | 1993-07-12 | 1993-07-12 | マイクロコンピュータ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5511013A (ja) |
| EP (1) | EP0634715B1 (ja) |
| JP (1) | JP2636691B2 (ja) |
| KR (1) | KR0142033B1 (ja) |
| DE (1) | DE69431500T2 (ja) |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5678065A (en) * | 1994-09-19 | 1997-10-14 | Advanced Micro Devices, Inc. | Computer system employing an enable line for selectively adjusting a peripheral bus clock frequency |
| US5778237A (en) * | 1995-01-10 | 1998-07-07 | Hitachi, Ltd. | Data processor and single-chip microcomputer with changing clock frequency and operating voltage |
| JP3520611B2 (ja) * | 1995-07-06 | 2004-04-19 | 株式会社日立製作所 | プロセッサの制御方法 |
| US5692202A (en) * | 1995-12-29 | 1997-11-25 | Intel Corporation | System, apparatus, and method for managing power in a computer system |
| US5742781A (en) * | 1996-08-09 | 1998-04-21 | Hitachi America, Ltd. | Decoded instruction buffer apparatus and method for reducing power consumption in a digital signal processor |
| US5862393A (en) * | 1996-10-07 | 1999-01-19 | Lxe, Inc. | System for managing power of a computer with removable devices |
| US5918073A (en) * | 1997-06-27 | 1999-06-29 | Advanced Micro Devices, Inc. | System and method for equalizing data buffer storage and fetch rates of peripheral devices |
| JP3633324B2 (ja) | 1998-11-20 | 2005-03-30 | 松下電工株式会社 | マッサージ機 |
| KR100367588B1 (ko) * | 2000-01-24 | 2003-01-10 | 엘지전자 주식회사 | 디지털데이터 플레이어의 상대주소 할당 장치 및 방법 |
| US20030165277A1 (en) * | 2000-05-30 | 2003-09-04 | Masahiro Ohashi | Data processing system,and data processing method |
| JP2002041495A (ja) * | 2000-07-21 | 2002-02-08 | Denso Corp | マイクロコンピュータ |
| US7263623B1 (en) * | 2004-03-30 | 2007-08-28 | Altera Corporation | Microprocessor system |
| JP2006172266A (ja) * | 2004-12-17 | 2006-06-29 | Matsushita Electric Ind Co Ltd | ダイレクトメモリアクセスシステム |
| JP5548775B2 (ja) | 2010-08-26 | 2014-07-16 | ルネサスエレクトロニクス株式会社 | データ処理装置およびデータ処理システム |
| CN103080864B (zh) | 2010-09-02 | 2014-09-17 | 瑞萨电子株式会社 | 数据处理装置及数据处理系统 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4694393A (en) * | 1983-06-14 | 1987-09-15 | Sharp Kabushiki Kaisha | Peripheral unit for a microprocessor system |
| US4747041A (en) * | 1983-06-27 | 1988-05-24 | Unisys Corporation | Automatic power control system which automatically activates and deactivates power to selected peripheral devices based upon system requirement |
| JPS60195631A (ja) * | 1984-03-19 | 1985-10-04 | Hitachi Ltd | デ−タ処理装置 |
| JPS61285521A (ja) * | 1985-06-12 | 1986-12-16 | Hitachi Ltd | 低消費電力形コンピユ−タ装置 |
| JPS63126018A (ja) * | 1986-11-17 | 1988-05-30 | Hitachi Ltd | 半導体集積回路 |
| JPS63172345A (ja) * | 1987-01-12 | 1988-07-16 | Canon Inc | スイツチデ−タ入力装置 |
| US4881205A (en) * | 1987-04-21 | 1989-11-14 | Casio Computer Co., Ltd. | Compact electronic apparatus with a refresh unit for a dynamic type memory |
| JPS6454722A (en) * | 1987-08-26 | 1989-03-02 | Matsushita Electric Ind Co Ltd | Polarizable electrode and manufacture thereof |
-
1993
- 1993-07-12 JP JP5193857A patent/JP2636691B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-11 KR KR1019940016628A patent/KR0142033B1/ko not_active IP Right Cessation
- 1994-07-12 EP EP94110828A patent/EP0634715B1/en not_active Expired - Lifetime
- 1994-07-12 US US08/274,004 patent/US5511013A/en not_active Expired - Fee Related
- 1994-07-12 DE DE69431500T patent/DE69431500T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR950003989A (ko) | 1995-02-17 |
| KR0142033B1 (ko) | 1998-07-01 |
| DE69431500T2 (de) | 2003-06-18 |
| EP0634715B1 (en) | 2002-10-09 |
| US5511013A (en) | 1996-04-23 |
| JPH0728549A (ja) | 1995-01-31 |
| EP0634715A1 (en) | 1995-01-18 |
| DE69431500D1 (de) | 2002-11-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2636691B2 (ja) | マイクロコンピュータ | |
| US6067627A (en) | Core section having asynchronous partial reset | |
| US5898232A (en) | Input/output section of an integrated circuit having separate power down capability | |
| US5561384A (en) | Input/output driver circuit for isolating with minimal power consumption a peripheral component from a core section | |
| US6895530B2 (en) | Method and apparatus for controlling a data processing system during debug | |
| US7782683B2 (en) | Multi-port memory device for buffering between hosts and non-volatile memory devices | |
| KR100363983B1 (ko) | 반도체집적회로 | |
| US8327173B2 (en) | Integrated circuit device core power down independent of peripheral device operation | |
| JP2002109490A (ja) | メモリカードおよびクロック制御回路 | |
| KR100806284B1 (ko) | 동적 전압 스케일링을 적용한 고효율 프로세서 | |
| US20060020765A1 (en) | Configuration of components for a transition from a low-power operating mode to a normal-power operating mode | |
| US4694393A (en) | Peripheral unit for a microprocessor system | |
| US7725621B2 (en) | Semiconductor device and data transfer method | |
| US4835684A (en) | Microcomputer capable of transferring data from one location to another within a memory without an intermediary data bus | |
| JPH04236682A (ja) | マイクロコンピュータシステム | |
| US20030159080A1 (en) | Information processing unit | |
| US5884074A (en) | Microcomputer utilizing flash memory for data storage | |
| JPS61285521A (ja) | 低消費電力形コンピユ−タ装置 | |
| US20060206644A1 (en) | Method of hot switching data transfer rate on bus | |
| US6370651B1 (en) | Synchronizing user commands to a microcontroller in a memory device | |
| JP2701752B2 (ja) | マイクロプロセッサのクロック供給制御回路 | |
| JPS6362778B2 (ja) | ||
| JPH09146662A (ja) | サスペンド・レジューム方法およびコンピュータシステム | |
| JPH02264380A (ja) | 集積回路マイクロコントローラ | |
| JPH11328011A (ja) | 記憶制御装置および情報処理機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970311 |