JP5548775B2 - データ処理装置およびデータ処理システム - Google Patents

Description

本発明は、データ処理装置およびデータ処理システムに関し、特に、中央処理装置を有するデータ処理装置、および当該データ処理装置を用いたデータ処理システムに関する。

携帯電話では、音声通話のみならず、インターネット等のネットワークに接続することによってデータ通信が主要な機能となってきている。

携帯電話に搭載されている中央処理装置（ＣＰＵ：Central Processing Unit)は、音声通話を行なう場合には、音声をデジタル情報に変換して基地局へ送信する。また、中央処理装置ＣＰＵは、基地局からデジタル情報を受信し、受信したデジタル情報を音声に変換するコーデック処理を行なう。

一方、ＣＰＵは、データ通信を行なう場合は、基地局やＷＩ−ＦＩ（登録商標）などのアクセスポイントから受信した静止画や動画等を圧縮情報としたデジタル情報を伸張し、不揮発性メモリへ格納しまたは動画等を視聴するためのコーデック処理を行っている。

このような携帯電話に代表されるモバイル機器においては、バッテリにより駆動されるので、バッテリ駆動可能な時間を長時間化することが必要とされている。

そのため、待機期間においては、無線通信を行なうベースバンド処理部のデータ処理装置は、間欠的に動作をして基地局等との通信を行なう。また、アプリケーション処理部のデータ処理装置は、内部の機能ブロックへ供給するクロックの周波数を低下させたり、供給を停止したり、供給する電圧を低下させたり、供給を停止させたりしている(特許文献１および特許文献２を参照)。

また、このようなデータ処理装置に用いられる不揮発性メモリとしては、一般にフラッシュメモリが使用されている。このフラッシュメモリでの低消費電力化対策として、書込み動作時の消費電力を低減することが行われている(特許文献３を参照)。

特開平７−２８５４９号公報 特開２０１０−１１８７４６号公報 特開２００２−１０９８９４号公報

特許文献１に記載されている低消費電力化技術では、データ処理装置が実行するプログラム中に、内部の機能ブロックごとへのクロックや電源の供給の可否やタイミングを記述する必要がある。そのため、そのような設定にかかるプログラムのステップ数が増大し、実効的な動作を行なうためのプログラムのコード効率が低下するという問題がある。

特許文献２に述べられているＤＶＦＳ（Dynamic Voltage and Frequency Scaling）制御技術では、データ処理装置の動作状態に応じて内部機能ブロックへ供給するクロックや電源電圧を変化させるため、内部機能ブロックの状態を監視するためのモニタ回路が必要となる。そのため、当該モニタ回路の回路規模と消費する電力とにおいてオーバヘッドが増大するという問題が存在する。またデータ処理装置の消費電力量の増減が大きくなるため、機器の設計を行なう際にデータ処理装置へ供給すべき電力量の見積もりが困難になるという問題がある。

ところで、携帯電話で動画視聴を行なう場合、ベースバンド処理部は高品質にデータを受信することが必要であるが、かかる点は基地局等の送信側からの電波強度に依存する面が強く、ベースバンド処理部自体での動作状態にはあまり依存しない。一方で、アプリケーション処理部では、受信したデータの展開伸張、データの画像化および音声化、表示および発声といった処理を所定時間に適切に完了させることが必要となる。またそのような動画の記録を行なう場合は、不揮発性メモリへの書込みも所定時間内に完了させる必要がある。

一方、携帯電話で音声通話を行なう場合、ベースバンド処理部は動画視聴時の処理と大きく異なることはない。一方でアプリケーション処理部は、動画視聴時と比較してより少ないデータを展開伸張、音声化、および発声を行なう。データ処理量は動画視聴時と比べて少ないものの長時間の通話を可能とするためには、バッテリの供給電圧が低下したとしても、継続してデータ処理を行なえることが必要となる。

それゆえに、本発明の目的は、データ処理装置を使用する機器の動作状態に即して、データ処理装置の動作電圧およびクロック周波数、ならびに電力消費が大きな不揮発性メモリの書込み動作を簡単に設定することができるデータ処理装置およびデータ処理システムを提供することである。

本発明の一実施形態のデータ処理装置は、ユーザプログラムに従って動作する中央処理装置と、ユーザによって設定可能なレジスタと、不揮発性メモリと、中央処理装置および不揮発性メモリへ第１のクロックを供給する第１のクロック回路とを備え、央処理装置は、ユーザプログラムに従って、データ処理装置を第１のモード、第２のモード、および第３のモードのいずれで動作させるかをレジスタに設定する。第１のモードは、外部供給電圧が、相対的に高電圧の範囲である第１の範囲で動作することが可能なモードである。第２のモードは、外部供給電圧が、第１の範囲を含みかつ相対的に低電圧の範囲まで含む第２の範囲で動作することが可能なモードである。第２のモードでの第１のクロックの周波数の上限は、第１のモードでの第１のクロックの周波数の上限よりも低い。第３のモードは、低消費電力動作モードであって、第３のモードでの第１のクロックの周波数は、第１のモードでの第１のクロックの周波数および第２のモードでの第１のクロックの周波数よりも低い。

本発明の一実施形態によれば、データ処理装置を使用する機器の動作状態に即して、データ処理装置の動作電圧およびクロック周波数、ならびに電力消費が大きな不揮発性メモリの書込み動作を簡単に設定することができる。

データ処理装置を有するデータ処理システムの一例を示した図である。 中央処理装置を有するデータ処理装置の概略構成図である。 データ処理装置の各動作モードにおいて、中央処理装置が動作するのに必要な外部供給電圧の範囲と、中央処理装置に供給されるクロックの周波数の範囲とを表わす図である。 データ処理装置の各動作モードにおいて、フラッシュメモリからのリード時に必要な外部供給電圧の範囲と、リード時にフラッシュメモリに供給されるクロックの周波数の範囲とを表わす図である。 データ処理装置の各動作モードにおいて、フラッシュメモリへのプログラムおよびイレーズ時に必要な外部供給電圧の範囲と、プログラムおよびイレーズ時にフラッシュメモリに供給されるクロックの周波数の範囲とを表わす図である。 データ処理装置内の電源回路(レギュレータ)の配置例を示す図である。 図２のデータ処理装置を含むモバイル機器の動作手順を表わすフローチャートである。

本発明の実施形態では、携帯電話等のモバイル機器に使用される中央処理装置ＣＰＵや不揮発性メモリを備えたデータ処理装置において、これらの機器の動作状態を考慮したデータ処理装置の動作モードを設定し、消費電力量の低下と動作可能時間の長時間化を実現させる例を説明する。

以下、本発明の実施形態について、図面を用いて説明する。
［第１の実施形態］
図１は、データ処理装置を有するデータ処理システムの一例を示した図である。

図１を参照して、データ処理システム１は、プリント配線基板１８と、プリント配線基板１８上に搭載されたデータ処理装置２と、センサ４と、通信部６と、タイマ８と、バッテリ１２とを含む。データ処理装置２にはバッテリ１２の電圧が電源電圧Ｖｃｃとして供給される。

図２は、中央処理装置（ＣＰＵ）を有するデータ処理装置の概略構成図である。図２には一般的なマイクロコンピュータの構成に加えて、本願発明に特有の機能部を記載している。

図２を参照して、データ処理装置２は、中央処理装置ＣＰＵと、ＲＡＭ（Random Access Memory）５１と、ＲＯＭ（Read Only Memory）５２と、フラッシュメモリ２３と、データやアドレスを転送するバス２１と、データ転送部（ダイレクトメモリアクセスコントローラ）ＤＭＡＣと、アナログ・デジタル変換部ＡＤＣと、割込コントローラＩＮＴＣと、シリアル通信部ＳＣＩＯと、システムコントローラＳＹＳＣと、メインクロック回路２６と、メイン電源回路２４と、電圧検出部６６とを含む。

中央処理装置ＣＰＵは、フラッシュメモリ２３に格納されているプログラムを順次実行し、データ処理装置２全体の動作制御を行なう。中央処理装置ＣＰＵは、データ処理装置２を高速動作モードと、広電圧範囲動作モード、および低消費電力動作モードのいずれかで動作するように設定する。

システムコントローラＳＹＳＣは、データ処理装置全体の動作を制御する。
シリアル通信部ＳＣＩＯは、外部から入力されたデータをＲＡＭ５１に格納する。

アナログ・デジタル変換部ＡＤＣは、外部から入力されたアナログ信号をデジタル値に変換し、ＲＡＭ５１に格納する。

データ転送部ＤＭＡＣは、シリアル通信部ＳＣＩＯやアナログ・デジタル変換部ＡＤＣのデジタルデータをＲＡＭ５１に格納する際に、バス２１を経由したデータ転送を制御する。

割込コントローラＩＮＴＣは、外部または内部の機能部が発行する割込信号を受けて、中央処理装置ＣＰＵに対する割込を発行させる。中央処理装置ＣＰＵは割込内容に応じた処理を行なう。

メインクロック回路２６は、低速発振器ＬＯＣＯ、および高速発振器ＨＯＣＯを含む複数のクロックソースを含む。メインクロック回路２６は、データ処理装置２の動作クロックＩＣＬＫを発生させる。

メイン電源回路２４は、外部供給電圧Ｖｃｃを降圧または昇圧して、データ処理装置内の各構成要素へ供給する。メイン電源回路２４は、外部供給電源電圧Ｖｃｃを降圧して内部動作電圧Ｖｄｄなどを生成して中央処理装置ＣＰＵなどへ供給する降圧回路３０を含む。

電圧検出部６６は、外部供給電源電圧Ｖｃｃの値を検出する。
フラッシュメモリ２３は、フラッシュメモリアレイ３４と、インタフェース回路３１と、センスアンプ３２と、Ｙデコーダ３３と、Ｘデコーダ３５と、フラッシュ電源回路３９と、シーケンサ２８と、フラッシュ書込用クロック回路３６と、間欠動作用タイマ３７とを備える。

フラッシュメモリアレイ３４は、複数のフラッシュメモリセルが行列状に配置される。
インタフェース回路３１は、中央処理装置ＣＰＵからバス２１を介してフラッシュメモリアレイ３４のアドレスおよびライトデータ（プログラムデータ）を受けるとともに、中央処理装置ＣＰＵへバス２１を介してフラッシュメモリアレイ３４からの読出しデータを出力する。

センスアンプ３２は、フラッシュメモリアレイ３４から読み出された信号を参照信号と比較することによって、読出しデータを出力する。

Ｙデコーダ３３は、カラムアドレスをデコードして、フラッシュメモリアレイ３４内のリード、プログラム、またはイレーズの対象となる列を選択する。

Ｘデコーダ３５は、ロウアドレスをデコードして、フラッシュメモリアレイ３４内のリード、プログラム、またはイレーズの対象となる行を選択する。

フラッシュ電源回路３９は、第１昇圧回路４０と、第２昇圧回路４１とを備える。
イレーズ時には、電流の消費量が多いので、供給能力を高めるため、第１昇圧回路４０と第２昇圧回路４１とが並行して動作する。

プログラム時には、第１昇圧回路４０のみが動作する。これは、プログラム時には、電流の消費量が少なく、２台の昇圧回路が動作すると、供給能力が高すぎて、書込み特性が悪化するからである。ただし、電源の立ち上げ時には、プログラム時においても、なるべく早くプログラム可能な状態にするために、第１昇圧回路４０と第２昇圧回路４１とが並行して動作することとしてもよい。

また、後述する高速動作モードでは、広電圧範囲動作モードよりも、第１昇圧回路４０および第２昇圧回路４１内の昇圧に係るチャージポンプの段数が多くなる。

シーケンサ３８は、メインクロック回路２６から供給されるクロックＩＣＬＫに基づいて、フラッシュメモリアレイ３４からのリードを制御し、フラッシュ書込用クロック回路３６から供給されるクロックＦＣＬＫに基づいて、フラッシュメモリアレイ３４へのプログラムおよびイレーズを制御する。

シーケンサ３８は、フラッシュメモリアレイ３４からのデータの読出し時において、高い電圧で動作する場合には、トランジスタの駆動能力が高くなるため、フラッシュメモリアレイ３４からの読み出しタイミングを早めることによって、高速での読み出しを行なう。一方、シーケンサ３８は、低い電圧で動作する場合には、フラッシュメモリアレイ３４からの読出しタイミングを緩和して、低速での読出しを行なう。

フラッシュ書込用クロック回路３６は、フラッシュメモリアレイ３４へのプログラムおよびイレーズのタイミングを制御するクロックＦＣＬＫを出力する。このように独自のフラッシュ書込用クロック回路３６を備えることとしたのは、モードに応じて、動作周波数が大きく変化するクロックＩＣＬＫでプログラムおよびイレーズ動作を行なうと、フラッシュメモリアレイ３４のメモリ空間への電圧印加時間にばらつきが生じ、セルの信頼性がばらつくからである。ただし、フラッシュ書込用クロック回路３６は、消費電流が多いため、プログラムおよびイレーズ時のみを動作させ、使用環境下で大半を占めるリード時にはフラッシュ書込用クロック回路３６を停止させることによって、低消費電力化を実現している。

間欠動作用タイマ３７は、低電力動作モードでのフラッシュメモリ２３からのリード動作において、フラッシュ電源回路３９を一定時間ごとに間欠動作させるために、一定時間ごとに、シーケンサ３８に一定時間の経過を知らせる信号を出力する。

図１、図２を参照して、センサ４は、アナログ・デジタル変換部ＡＤＣに入力されるアナログ信号を生成する。

通信部６は、システム外部とのデータ通信制御を行い、データをシリアル通信部ＳＣＩＯに入力しまたはシリアル通信部ＳＣＩＯからデータを受領する。

タイマ８は、データ処理装置２の設定する時間の経過に応じてデータ処理装置２に対して割込み信号を発行する。

データ処理装置２には、外部に接続されたバッテリにより動作電源電圧Ｖｃｃが供給される。

このような構成のシステムにおいて、バッテリの劣化（一次電池であれば起電力の低下、二次電池であれば充放電の繰返しによる蓄電能力の低下による電流供給能力の低下）の程度がデータ処理装置２の動作安定に影響を及ぼす。

（動作モードについて）
データ処理装置２は、高速動作モードと、広電圧範囲動作モード、および低消費電力動作モードのいずれかで動作する。中央処理装置ＣＰＵは、ユーザプログラムに従って、モードレジスタ２９にデータ処理装置の動作モードを設定する。システムコントローラＳＹＳＣは、モードレジスタ２９に設定された動作モードに従って、データ処理装置２の動作を制御する。

図３は、データ処理装置の各動作モードにおいて、中央処理装置ＣＰＵが動作するのに必要な外部供給電圧の範囲と、中央処理装置ＣＰＵに供給されるクロックの周波数の範囲とを表わす図である。

図４は、データ処理装置の各動作モードにおいて、フラッシュメモリ２３からのリード時に必要な外部供給電圧の範囲と、リード時にフラッシュメモリ２３に供給されるクロックの周波数の範囲とを表わす図である。

図５は、データ処理装置の各動作モードにおいて、フラッシュメモリ２３へのプログラムおよびイレーズ時に必要な外部供給電圧の範囲と、プログラムおよびイレーズ時にフラッシュメモリ２３に供給されるクロックの周波数の範囲とを表わす図である。

（１）高速動作モード
高速動作モードは、モバイル機器での動画視聴のような、比較的高速なデータ処理を行なうことが必要とされるときに設定されるモードである。

データ処理装置には、フラッシュメモリ２３へのプログラムおよびイレーズ時以外には、図３、図４に示すように、相対的に高い外部供給電圧Ｖｃｃ（２．７Ｖ〜５．５Ｖの第１の範囲)が供給されることを必要とする。データ処理装置には、フラッシュメモリ２３へのプログラムおよびイレーズ時には、図５に示すように、２．７Ｖ〜５．５Ｖの範囲の外部供給電圧Ｖｃｃが供給されることを必要とする。

高速動作モードでは、メイン電源回路２４およびフラッシュ電源回路３９のすべての電源回路が動作する。

高速動作モードでは、中央処理装置ＣＰＵには、図３に示すように、１ＭＨｚ〜５０ＭＨｚの範囲のクロックＩＣＬＫがメインクロック回路２６から供給される。

高速動作モードでは、フラッシュメモリ２３には、リード時には、図４に示すように、中央処理装置ＣＰＵに供給されるのと同じクロックＩＣＬＫがメインクロック回路２６から供給される。

高速動作モードでは、フラッシュメモリ２３は、プログラムおよびイレーズ時には、図５に示すように、１ＭＨｚ〜３０ＭＨｚのクロックＦＣＬＫで動作する。このクロックＦＣＬＫは、フラッシュ書込用クロック回路３６で生成させる。

（２）広電圧範囲動作モード
広電圧範囲動作モードは、モバイル機器での音声通話のような、比較的低速なデータ処理を行なうが、長時間動作し、かつバッテリ供給電圧の低下があることを含めて広い電圧範囲で動作することが必要とされるときに設定されるモードである。

データ処理装置２には、フラッシュメモリ２３へのプログラムおよびイレーズ時以外には、図３、図４に示すように、外部供給電圧Ｖｃｃ（１．６２Ｖ〜５．５Ｖの第２の範囲）が供給されることを必要とする。第２の範囲（１．６２Ｖ〜５．５Ｖ）は、第１の範囲（２．７Ｖ〜５．５Ｖ）を含みかつ相対的に低電圧の範囲まで含む。

データ処理装置には、フラッシュメモリ２３へのプログラムおよびイレーズ時には、図５に示すように、１．６２Ｖ〜３．６Ｖの範囲の外部供給電圧Ｖｃｃが供給されることを必要とする。つまり、プログラムおよびイレーズ時の外部供給電圧の範囲は、リード時の外部供給電圧の範囲（第２の範囲）に含まれる。

フラッシュメモリ２３の書き換え動作においては、外部電源電圧Ｖｃｃは、フラッシュ電源回路内の昇圧回路４０，４１に与えられる。広電圧範囲動作モードでは、外部電源電圧Ｖｃｃが低い箇所を含むため、昇圧回路４０，４１の昇圧能力（チャージポンプの段数を多くする）を高くしている。ただし、昇圧回路４０，４１の昇圧能力が高いと、外部電源電圧Ｖｃｃが高い場合に、昇圧回路４０，４１で昇圧された電圧のリプルが大きくなり、フラッシュメモリ２３の書き換え特性にバラツキが生じてしまう。このような理由で、広電圧範囲動作モードでは、外部電源電圧Ｖｃｃの上限を高速動作モードよりも低い値である３．６Ｖに設定している。

広電圧範囲動作モードでは、高速動作モードと同様に、メイン電源回路２４およびフラッシュ電源回路３９のすべての電源回路が動作する。

中央処理装置ＣＰＵは、図３に示すように、１ＭＨｚ〜３０ＭＨｚの範囲のクロックＩＣＬＫがメインクロック回路２６から供給される。

フラッシュメモリ２３には、リード時には、図４に示すように、中央処理装置ＣＰＵに供給されるのと同じクロックＩＣＬＫがメインクロック回路２６から供給される。

広電圧範囲動作モード時の中央処理装置ＣＰＵおよびフラッシュメモリ２３のリード時の動作周波数は、高速動作モード時の中央処理装置ＣＰＵおよびフラッシュメモリ２３のリード時の動作周波数と一部重複するが、中央処理装置ＣＰＵおよびフラッシュメモリ２３のリード時の動作周波数の上限は、高速動作モードの方が、広電圧範囲動作モードよりも高い。

このように、広電圧範囲動作モードで動作周波数の上限を高速動作モードでの動作周波数の上限よりも低くした理由について説明する。

フラッシュメモリ２３の読み出し動作においては、外部電源電圧Ｖｃｃは、フラッシュメモリ２３のソース電圧に０Ｖを印加するためのトランジスタに使用される。広電圧範囲動作モードでは、外部供給電圧Ｖｃｃが低い場合でも動作するが、外部電源電圧Ｖｃｃが低い場合には、このトランジスタに流れる電流が少なくなる。そのため、センスアンプ３２でのセンス時間を長くする必要がある。長時間のセンス時間に対応することができるように、広電圧範囲動作モード時では、動作周波数の上限を高速動作モードでの動作周波数の上限よりも低くした。また、このセンス時間を長くし、かつ動作周波数の上限を３０ＭＨｚに制限したとしても、外部電源電圧Ｖｃｃが高い場合において、フラッシュメモリ２３からの読み出しが正常に動作することを考慮して、外部電源電圧Ｖｃｃは、高電圧（５．５Ｖ）までを含めることとした。

長時間のセンス時間に対応するために、動作周波数の上限を低くするのではなく、ウエイト数を増やす別の方法も考えられるが、本発明の実施の形態では、サイクル性能を維持するために、ウエイト数を増やす方法は採用しなかった。中央処理装置ＣＰＵの動作において、フラッシュメモリ２３への読出し動作におけるウエイト数の増加は、中央処理装置ＣＰＵの無用な消費電力の増加を招くことになり、かつ広い電圧範囲での動作を可能とする広電圧範囲動作モードの目的に反することになる。

フラッシュメモリ２３には、プログラムおよびイレーズ時には、図５に示すように、１ＭＨｚ〜１５ＭＨｚのクロックＦＣＬＫで動作する。このクロックＦＣＬＫは、フラッシュ書込用クロック回路３６で生成される。

（３）低消費電力動作モード
低消費電力動作モードは、モバイル機器での待受け状態のような、低速なデータ処理を行なうときに設定されるモードである。

データ処理装置には、図３、図４に示すように、外部供給電圧Ｖｃｃ（１．６２Ｖ〜５．５Ｖの広範囲)が供給されることを必要とする。

中央処理装置ＣＰＵは、図３に示すように、０ｋＨｚ〜１ＭＨｚの範囲のクロックＩＣＬＫがメインクロック回路２６から供給される。

フラッシュメモリ２３には、リード時には、図４に示すように、中央処理装置ＣＰＵに供給されるのと同じクロックＩＣＬＫがメインクロック回路２６から供給される。

低消費電力動作モードにおいて、外部供給電圧Ｖｃｃが高くても、低速で動作することができるようにしたのは、外部電源電圧Ｖｃｃをバッテリから得ているときに、バッテリを交換しないで長期間（たとえば、１年間ぐらい）動作できるようにするためである。

また、低消費電力動作モードでは、フラッシュメモリ２３へのプログラムおよびイレーズは行われない。

低消費電力動作モードでは、高速動作モードや広電圧範囲動作モードよりも、電源回路の供給能力を低くする。具体的には、低消費電力動作モードでは、データ処理装置内の電源回路（レギュレータ）のうち、半分の電源回路（レギュレータ）のみが動作することとする。これは、低消費電力動作モードではフラッシュメモリ２３への書込み動作は行なわれず、かつデータ処理装置全体が低速で動作するため、電源回路の電力供給能力を高い状態とすることは、電力を無駄に消費することを考慮したためである。

また、低消費電力動作モードでは、フラッシュメモリ２３からのリード動作において、フラッシュ電源回路３９を間欠動作させることによって低消費電力化を実現している。つまり、リード要求をトリガにしてフラッシュ電源回路３９を起動させ、電圧が安定した後読み出しを行ない、読み出しが完了した後、再びフラッシュ電源回路３９を停止させている。シーケンサ３８は、間欠動作用タイマ３７からのタイミングを受けて、このような間欠動作を制御する。

（電力供給源の選択）
データ処理装置２内に電源回路を分散して複数配置することにより、１個の電源回路から電力供給を行なう場合に比べて、データ処理装置内の電源供給配線を短くすることができる。電源供給配線が持つ抵抗による電力損失を抑えることができ、また動作状態に応じた電源供給能力を、動作させる電源回路の数により制御できる。

図６は、データ処理装置内の電源回路(レギュレータ)の配置例を示す図である。
図６を参照して、データ処理装置２は、半導体基板１００上に形成される。半導体基板１００は、第１の領域１０１と、第２の領域１０２と第３の領域１０３と、第４の領域１０４とを含む。

第１の領域１０１は、信号や電源などその外部との入出力に関係する複数個の外部端子、たとえばパッド電極１２０を配置するための領域である。第２の領域１０２は、第１の領域１０１に接して設けられる。第２の領域１０２は、半導体基板１００の外部との間で信号または電源を入出力するのに関係するバッファおよび保護素子を配置するための領域である。第２の領域１０２は、一定の幅でチップ上を周回するように設けられている。この一定の幅は、入出力に関係するバッファおよび保護素子の大きさでほぼ規定される。

第３の領域１０３は、内部回路、たとえばＣＰＵ、メモリおよび一部の周辺回路を配置するための領域である。第３の領域１０３に配置される内部回路は、動作の必要ない場合には低消費電力モードにおいて動作が停止される。第４の領域１０４は、内部回路、たとえばシステムコントローラＳＹＳＣ、割込コントローラＩＮＴＣ、低速発振器ＬＯＣＯなどが配置される領域である。これらの回路は、低消費電力モードでも動作が維持される。

第２の領域１０２のバッファおよび保護素子の非配置部分を利用して複数個のレギュレータＰＧ０〜ＰＧ７が分散配置される。レギュレータＰＧ０〜ＰＧ７は、図２で示されるようにメイン電源回路２４およびフラッシュ電源回路３９に含まれるものである。図示するレギュレータＰＧ０〜ＰＧ７のうち、レギュレータＰＧ０，ＰＧ１，ＰＧ６，ＰＧ７は、すべてのモードにおいて電力を供給する。これらのレギュレータは、割込コントローラＩＮＴＣのように低消費電力状態であっても動作している必要のある機能部へ電力を供給する。レギュレータＰＧ０〜ＰＧ７のうち、レギュレータＰＧ２，ＰＧ３，ＰＧ４，ＰＧ５は、高速動作モードおよび広電圧範囲動作モードのときに限り、電力を供給する。

（モバイル機器の動作）
図７は、図２のデータ処理装置を含むモバイル機器の動作手順を表わすフローチャートである。

図７を通じて、データ処理装置２がユーザからデータ通信の要求を受けた場合において（ステップＳ１０１でＹＥＳ）、中央処理装置ＣＰＵは、電圧検出部６６で検出された外部供給電圧Ｖｃｃが２．７Ｖ以上、かつ５．５Ｖ以下の範囲にあるときには（ステップＳ１０２でＹＥＳ）、モードレジスタ２９に「高速動作モード」を設定する（ステップＳ１０３）。

さらに、中央処理装置ＣＰＵは、データ通信プログラムで定められた処理を開始する。システムコントローラＳＹＳＣは、データ通信プログラムに定められた１ＭＨｚ〜５０ＭＨｚの範囲の周波数のクロックＩＣＬＫをメインクロック回路２６から中央処理装置ＣＰＵおよびフラッシュメモリ２３などに供給させる（ステップＳ１０４）。

中央処理装置ＣＰＵは、データ通信プログラムで定められた処理がフラッシュメモリ２３からのデータの読出しの場合には（ステップＳ１０５でＹＥＳ）、「高速動作モード」での高速リードを行なう。すなわち、１ＭＨｚ〜５０ＭＨｚの範囲内のクロックＩＣＬＫでリードが行われる（ステップＳ１０６）。

シーケンサ３８は、データ通信プログラムで定められた処理がフラッシュメモリ２３へのプログラムまたはイレーズデータの場合には（ステップＳ１０７でＹＥＳ）、電圧検出部６６で検出された外部供給電圧Ｖｃｃが２．７Ｖ以上、かつ５．５Ｖ以下の範囲にあるときに限り（ステップＳ１０８でＹＥＳ）、「高速動作モード」での高速プログラムまたは高速イレーズを行なう。すなわち、１ＭＨｚ〜３０ＭＨｚの範囲内のクロックＦＣＬＫでプログラムまたはイレーズが行われる（ステップＳ１０９）。

中央処理装置ＣＰＵは、データ通信プログラムが終了するまで（ステップＳ１１０でＹＥＳ）、ステップＳ１０５からの処理を繰返す。

データ処理装置２がユーザから音声通信の要求を受けた場合において（ステップＳ１１１でＹＥＳ）、中央処理装置ＣＰＵは、電圧検出部６６で検出された外部供給電圧Ｖｃｃが１．６２Ｖ以上、かつ５．５Ｖ以下の範囲にあるときには（ステップＳ１１２でＹＥＳ）、モードレジスタ２９に「広電圧範囲動作モード」を設定する（ステップＳ１１３）。

さらに、中央処理装置ＣＰＵは、音声通信プログラムで定められた処理を開始する。システムコントローラＳＹＳＣは、音声通信プログラムに定められた１ＭＨｚ〜３０ＭＨｚの範囲の周波数のクロックＩＣＬＫをメインクロック回路２６から中央処理装置ＣＰＵおよびフラッシュメモリ２３などに供給させる（ステップＳ１１４）。

システムコントローラＳＹＳＣは、音声通信プログラムで定められた処理がフラッシュメモリ２３からのデータの読出しの場合には（ステップＳ１１５でＹＥＳ）、「広電圧範囲動作モード」でのリードを行なう。すなわち、１ＭＨｚ〜３０ＭＨｚの範囲内のクロックＩＣＬＫでリードが行われる（ステップＳ１１６）。

シーケンサ３８は、音声通信プログラムで定められた処理がフラッシュメモリ２３へのプログラムまたはイレーズデータの場合には（ステップＳ１１７でＹＥＳ）、電圧検出部６６で検出された外部供給電圧Ｖｃｃが１．６２Ｖ以上、かつ３．６Ｖ以下の範囲にあるときに限り（ステップＳ１１８でＹＥＳ）、「広電圧範囲動作モード」でのプログラムまたはイレーズを行なう。すなわち、１ＭＨｚ〜１５ＭＨｚの範囲内のクロックＦＣＬＫでプログラムまたはイレーズが行われる（ステップＳ１１９）。

中央処理装置ＣＰＵは、音声通信プログラムが終了するまで（ステップＳ１２０でＹＥＳ）、ステップＳ１１５からの処理を繰返す。

データ処理装置２がユーザからその他の要求を受けた場合、または何も要求を受けていない場合において（ステップＳ１２１でＹＥＳ）、中央処理装置ＣＰＵは、電圧検出部６６で検出された外部供給電圧Ｖｃｃが１．６２Ｖ以上、かつ５．５Ｖ以下の範囲にあるときには（ステップＳ１２２でＹＥＳ）、モードレジスタ２９に「低消費電力動作モード」を設定する（ステップＳ１２３）。

さらに、中央処理装置ＣＰＵは、その他のプログラムで定められた処理を開始する。たとえば、間欠的に着信の有無を確認するなどの処理が行われる。システムコントローラＳＹＳＣは、その他のプログラムに定められた０ｋＨｚ〜１ＭＨｚの範囲の周波数のクロックＩＣＬＫをメインクロック回路２６から中央処理装置ＣＰＵおよびフラッシュメモリ２３などに供給させる。また、システムコントローラＳＹＳＣは、電源回路を構成するレギュレータＰＧ０〜ＰＧ７のうち、レギュレータＰＧ０，ＰＧ１，ＰＧ６，ＰＧ７のみが動作するように制御する（ステップＳ１２４）。

システムコントローラＳＹＳＣは、その他のプログラムで定められた処理がフラッシュメモリ２３からのデータの読出しの場合には（ステップＳ１２５でＹＥＳ）、「低消費電力動作モード」での低速リードを行なう。すなわち、０ｋＨｚ〜１ＭＨｚの範囲内のクロックＩＣＬＫでリードが行われる（ステップＳ１２６）。

中央処理装置ＣＰＵは、その他のプログラムが終了するまで（ステップＳ１２７でＹＥＳ）、ステップＳ１２５からの処理を繰返す。

以上のように、本発明の実施形態によれば、データ処理装置を用いる機器の動作状態に即して、データ処理装置の動作電圧およびクロック周波数、ならびにフラッシュメモリの書込み動作を簡易に設定することができる。また、そのような動作設定にかかるプログラムのステップ数を削減することができるので、プログラムのコード効率を増加することができる。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ データ処理システム、２ データ処理装置、４ センサ、６ 通信部、８ タイマ、１２ バッテリ、１４ 端子、１８ プリント配線基板、２１ バス、２３ フラッシュメモリ、２４ メイン電源回路、２６ メインクロック回路、２９ モードレジスタ、３０ 降圧回路、３１ インタフェース回路、３２ センスアンプ、３３ Ｙデコーダ、３４ フラッシュメモリアレイ、３５ Ｘデコーダ、３６ フラッシュ書込用クロック回路、３７ 間欠動作用タイマ、３８ シーケンサ、３９ フラッシュ電源回路、４０ 第１昇圧回路、４１ 第２昇圧回路、５１ ＲＡＭ、５２ ＲＯＭ、６６ 電圧検出部、ＡＤＣ アナログ・デジタル変換部、ＣＰＵ 中央処理装置、ＤＭＡＣ データ転送部、ＩＮＴＣ 割込コントローラ、ＳＣＩＯ シリアル通信部、ＳＹＳＣ システムコントローラ、ＨＯＣＯ 高速発振器、ＬＯＣＯ 低速発振器。

Claims (9)

1. データ処理装置であって、
   ユーザプログラムに従って動作する中央処理装置と、
   第１のモード及び第２のモードを設定可能なレジスタと、
   不揮発性メモリと、
   前記不揮発性メモリを制御するシーケンサと、
   前記中央処理装置および前記不揮発性メモリへ第１のクロックを供給する第１のクロック回路とを備え、
   前記第１のモードは、外部供給電圧が第１の範囲で前記中央処理装置が動作することが可能なモードであり、
   前記第２のモードは、前記外部供給電圧が前記第１の範囲を含みかつ及び前記第１の範囲の下限値よりもさらに低い電圧値を含む第２の範囲で前記中央処理装置が動作することが可能なモードであり、
   前記シーケンサは、
   前記第１のモードにおいて前記外部供給電圧が前記第１の範囲にあるときに前記不揮発性メモリに書き込み及び消去を行い、
   前記第２のモードにおいて前記外部供給電圧が前記第２の範囲にあって前記第１の範囲の上限値より低い第１の電圧値以下にあるときに前記不揮発性メモリに書き込み及び消去を行い、
   前記第２のモードにおいて前記外部供給電圧が前記第２の範囲にあって前記第１の電圧値よりも高いときには前記不揮発性メモリへの書き込み及び消去を行わない、データ処理装置。
2. 前記レジスタは、第３のモードを設定可能とし、
   前記第３のモードは、前記外部供給電圧が前記第１の範囲及び前記第２の範囲の下限値よりもさらに低い電圧値を含む第３の範囲にあるときに、前記中央処理装置が動作することが可能とするモードである、請求項１に記載のデータ処理装置。
3. 前記第１のモードにおける前記第１のクロックのとりうる周波数の範囲の上限値は、前記第２のモードにおける前記第１のクロックのとりうる周波数の範囲の上限値よりも高い、請求項１に記載のデータ処理装置。
4. さらに、前記第１のモードおよび前記第２のモードにおいて、前記不揮発性メモリへのプログラムおよび消去のための第２のクロックを供給する第２のクロック回路を備え、
   前記第１のモードにおける前記第２のクロックの周波数の上限は、前記第２のモードにおける前記第２のクロックの周波数の上限値よりも高い、請求項３に記載のデータ処理装置。
5. 前記シーケンサは、前記第３のモードにおいて前記不揮発性メモリへの書き込みおよび消去を行わない、請求項２に記載のデータ処理装置。
6. 前記第１のモードにおける前記第１のクロックのとりうる周波数の範囲の上限値は、前記第２のモードにおける前記第１のクロックのとりうる周波数の範囲の上限値よりも高く、
   前記第３のモードにおける前記第１のクロックの周波数は、前記第１及び第２のモードにおける前記第１のクロックのそれぞれ周波数よりも低い、請求項２に記載のデータ処理装置。
7. 前記データ処理装置は、
   前記不揮発性メモリに供給する昇圧電圧を生成する第１昇圧回路および第２昇圧回路を備え、
   前記第１昇圧回路は、プログラム時および消去時に、前記昇圧電圧を生成して出力し、
   前記第２昇圧回路は、消去時のみに、前記昇圧電圧を生成して出力する、請求項１に記載のデータ処理装置。
8. さらに、前記不揮発性メモリに電力を供給する電源回路と、
   前記第３のモードにおいて、前記不揮発性メモリからのリード動作において、前記シーケンサは、リード要求をトリガにして前記電源回路を起動させ、読み出しが完了した後、再び前記電源回路を停止させる、請求項２に記載のデータ処理装置。
9. データ処理システムであって、
   プリント配線基板と、
   前記プリント配線基板に搭載されたデータ処理装置とを備え、
   前記データ処理装置は、
   ユーザプログラムに従って動作する中央処理装置と、
   第１のモード及び第２のモードを設定可能なレジスタと、
   不揮発性メモリと、
   前記不揮発性メモリを制御するシーケンサと、
   前記中央処理装置および前記不揮発性メモリへ第１のクロックを供給する第１のクロック回路とを備え、
   前記第１のモードは、外部供給電圧が第１の範囲で前記中央処理装置が動作することが可能なモードであり、
   前記第２のモードは、前記外部供給電圧が前記第１の範囲を含みかつ及び前記第１の範囲の下限値よりもさらに低い電圧値を含む第２の範囲で前記中央処理装置が動作することが可能なモードであり、
   前記シーケンサは、
   前記第１のモードにおいて前記外部供給電圧が前記第１の範囲にあるときに前記不揮発性メモリに書き込み及び消去を行い、
   前記第２のモードにおいて前記外部供給電圧が前記第２の範囲にあって前記第１の範囲の上限値より低い第１の電圧値以下にあるときに前記不揮発性メモリに書き込み及び消去を行い、
   前記第２のモードにおいて前記外部供給電圧が前記第２の範囲にあって前記第１の電圧値よりも高いときには前記不揮発性メモリへの書き込み及び消去を行わない、データ処理システム。

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