JPH1186569A

JPH1186569A - 不揮発性メモリ、不揮発性メモリの書込パルスのパルス幅決定方法、不揮発性メモリの消去パルスのパルス幅決定方法及び不揮発性メモリ内蔵マイコン

Info

Publication number: JPH1186569A
Application number: JP23968897A
Authority: JP
Inventors: Kenji Onishi; 賢治大西
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-09-04
Filing date: 1997-09-04
Publication date: 1999-03-30

Abstract

(57)【要約】【課題】不揮発性メモリ専用の独立したクロック信号
の発生回路を不要とし、不揮発性メモリを安価に提供す
ることを目的とする。【解決手段】書込パルスのパルス幅データを記憶する
パルス幅記憶手段１６と、パルス幅記憶手段１６への書
き込みを行うパルス幅書込手段２と、クロック信号ＣＫ
１を供給するクロック供給手段５と、パルス幅記憶手段
１６のパルス幅データに基づいてクロック信号ＣＫ１を
分周し、クロック信号ＣＫ２を出力するクロック分周手
段１５と、クロック信号ＣＫ２に基づいて書込パルスの
タイミング信号を生成するパルス発生手段１３とを備え
て構成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性メモリ、不
揮発性メモリへの書込パルスのパルス幅決定方法、不揮
発性メモリへの消去パルスのパルス幅決定方法及び不揮
発性メモリ内蔵マイコンに係り、さらに詳しくは、不揮
発性メモリ、特にフラッシュＥＥＰＲＯＭ（以下、フラ
ッシュメモリと呼ぶ）とその制御回路を備えた半導体装
置において、フラッシュメモリへの制御パルスの供給方
法及び供給回路の改良に関するものである。

【０００２】

【従来の技術】図８は、従来のフラッシュメモリ内蔵マ
イコンの構成を示したブロック図である。図中の１がフ
ラッシュメモリ、２がＣＰＵ、３がＲＡＭ、４が周辺回
路、５が内部クロック発生回路である。また、フラッシ
ュメモリ１内の１０がメモリセルアレイ、１１がアドレ
スデコーダ、１２がリングオシレータ、１３がパルス発
生回路、１４が電圧発生回路である。

【０００３】内部クロック発生回路５は、図示しない発
振回路又は外部から入力されるクロック信号を分周し、
ＣＰＵ２や周辺回路４の動作に用いられる内部クロック
を発生する回路である。ユーザは、その使用目的や使用
条件などに応じて、前記発振回路の発振周波数や、外部
から入力するクロック信号の周波数を決定することがで
き、これに応じて内部クロックの周波数も変化する。

【０００４】また、フラッシュメモリ１についても、パ
ルス発生回路１３に一定周期のクロック信号を供給する
必要がある。このため、フラッシュメモリ１は、リング
オシレータ１２を備え、内部クロックとは独立の一定周
期のクロック信号を生成するように構成されている。

【０００５】メモリセルアレイ１０にデータの書き込み
を行う場合、ＣＰＵ２は、フラッシュメモリ１に割り当
てられたアドレスをアドレスバスＡＢに出力するととも
に、書込コマンド及び書込データをデータバスＤＢに出
力する。そして、アドレスにより選択されたフラッシュ
メモリ１が、書込コマンド及び書込データを受け取る。

【０００６】フラッシュメモリ１は、書込コマンド及び
書込データの入力完了後、リングオシレータ１２を動作
させ、書込パルスのためのクロック信号を発生し、パル
ス発生回路１３は、このクロック信号に同期した書込パ
ルスのタイミング信号を発生する。

【０００７】また、フラッシュメモリ１は、電圧発生回
路１４を動作させて書き込み電圧を出力し、アドレスデ
コーダ１１が、メモリセルアレイ１０の所定のワードラ
インを選択し、書込パルスを印加する。この書込パルス
は、パルス発生回路１３からのタイミング信号に基づい
て出力され、電圧発生回路１４の出力電圧に基づく波高
値を有するパルス信号である。

【０００８】アドレスデコーダ１１は、書込パルスの印
加後にベリファイ信号を印加し、書込データの確認を行
う。書き込みベリファイがパスすれば書き込み動作を終
了する。一方、書き込みベリファイがフェイルした場合
には、再度、書込パルスとベリファイ信号の印加を行
い、書き込みベリファイがパスするまでこの動作を繰り
返す。

【０００９】そして、書込パルスの発生回数が、予め定
められた所定回数に達しても書き込みベリファイがフェ
イルする場合は書き込み動作を終了し、書き込み動作を
正常に完了することができなかったことをＣＰＵ２へ知
らせる。

【００１０】メモリセルアレイ１０の記憶データを消去
する場合にも、同様にして、メモリセルアレイ１０に対
し消去パルスが印加され、データが消去される。即ち、
ＣＰＵ２が、フラッシュメモリ１に割り当てられたアド
レスをアドレスバスＡＢに出力するとともに、消去コマ
ンドをデータバスＤＢに出力する。

【００１１】そして、フラッシュメモリ１は、消去コマ
ンドの入力完了後、リングオシレータ１２を動作させ、
消去パルスのためのクロック信号を発生し、タイミング
発生回路１３は、このクロック信号に同期した消去パル
スのタイミング信号を発生する。

【００１２】また、フラッシュメモリ１は、電圧発生回
路１４を動作させて消去電圧を出力し、アドレスデコー
ダ１１が、メモリセルアレイ１０に消去パルスを印加す
る。この消去パルスは、タイミング発生回路１３からの
タイミング信号に基づいて出力され、電圧発生回路１４
の出力電圧に基づく波高値を有するパルス信号である。

【００１３】アドレスデコーダ１１は、消去パルスの印
加後にベリファイ信号を印加し、消去データの確認を行
う。この結果、消去ベリファイがパスすれば消去動作を
終了する。一方、消去ベリファイがフェイルした場合に
は、再度、消去パルスとベリファイ信号の印加を行い、
消去ベリファイがパスするまでこの動作を繰り返す。

【００１４】そして、消去パルスの発生回数が、予め定
められた所定回数に達しても消去ベリファイがフェイル
する場合は消去動作を終了し、消去がフェイルしたこと
をＣＰＵ２へ知らせる。

【００１５】

【発明が解決しようとする課題】従来のフラッシュメモ
リ内蔵マイコンの場合、フラッシュメモリの書込パルス
のパルス幅が短かすぎる場合には、予め定められた所定
回数だけ書込パルスを印加しても、書き込みベリファイ
がパスせず、書き込み動作が完了しない場合があり、書
込パルスが長すぎる場合には、書き込みベリファイが初
めてパスした時点で、既にオーバープログラムされる場
合がある。

【００１６】また、同様にして、フラッシュメモリの消
去パルスが短かすぎる場合には、予め定められた所定回
数だけ消去パルスを印加しても、消去ベリファイがパス
せず、消去動作が完了しない場合があり、消去パルスが
長すぎる場合には、消去ベリファイが初めてパスした時
点で、既にオーバイレーズされる場合がある。

【００１７】即ち、フラッシュメモリに対し、適切なパ
ルス幅を有する書込パルス又は消去パルスを印加する必
要がある。このため、従来のフラッシュメモリ内蔵マイ
コンでは、ユーザが周波数を決定する内部クロックとは
別に常に一定周期のクロック信号を供給し、このクロッ
ク信号に基づいて書込パルス、消去パルスを発生させる
ことが必要となる。

【００１８】従って、内部クロック発生回路５から安定
した内部クロックが供給されているにもかかわらず、リ
ングオシレータ等を用いたフラッシュメモリ専用の独立
したクロック信号の発生回路が必要となるという問題が
あった。

【００１９】また、クロック信号の発生回路としてリン
グオシレータを用いた場合、リングオシレータの発振周
波数が電源電圧に依存して変化することから、広範囲の
電源電圧について、動作保証を行うことができないとい
う問題があった。

【００２０】さらに、オーバープログラムすることな
く、データ書き込みを行うための書込パルスのパルス幅
は、不揮発性メモリセルアレイの製造プロセス上のバラ
ツキによる影響を受け、個体差を有している。同様に、
オーバーイレーズすることなく、データ消去を行うため
の消去パルスのパルス幅も、メモリセルアレイの製造プ
ロセス上のバラツキによる影響を受け、個体差を有して
いる。

【００２１】本発明は上記の事情に鑑みてなされたもの
であり、不揮発性メモリ専用の独立したクロック信号の
発生回路を不要とし、不揮発性メモリ及び不揮発性メモ
リ内蔵マイコンを安価に提供することを目的とする。

【００２２】また、本発明は、広範囲の電源電圧におい
て、安定したデータ書き込み又はデータ消去を行うこと
ができる不揮発性メモリ又は不揮発性メモリ内蔵マイコ
ンを提供することを目的とする。

【００２３】また、本発明は、製造プロセス上のバラツ
キに起因する不揮発性メモリの個体差によらず、安定し
たデータ書き込み又はデータ消去を行うことができる不
揮発性メモリ又は不揮発性メモリ内蔵マイコンを提供す
ることを目的とする。

【００２４】また、本発明は、オーバープログラムする
ことなく、所定回数以内の書込パルス印加により、不揮
発性メモリセルアレイに正しくデータ書き込みを行うこ
とができる書込パルスのパルス幅決定方法を提供するこ
とを目的とする。

【００２５】また、本発明は、オーバーイレーズするこ
となく、所定回数以内の消去パルス印加により、不揮発
性メモリセルアレイに正しくデータ書き込みを行うこと
ができる消去パルスのパルス幅決定方法を提供すること
を目的とする。

【００２６】また、本発明は、製造プロセス上のバラツ
キに起因する不揮発性メモリの個体差に応じて書込パル
ス又は消去パルスのパルス幅を決定するパルス幅決定方
法を提供することを目的とする。

【００２７】

【課題を解決するための手段】本発明による不揮発性メ
モリは、書込パルスによりデータが書き込まれる不揮発
性メモリセルアレイと、書込パルスのパルス幅データを
記憶可能なパルス幅記憶手段と、書込パルスのパルス幅
データをパルス幅記憶手段へ書き込むパルス幅書込手段
と、第一のクロック信号を供給するクロック供給手段
と、パルス幅記憶手段の保持するパルス幅データに基づ
いて第一のクロック信号を分周し、第二のクロック信号
を出力するクロック分周手段と、第二のクロック信号に
基づいて書込パルスのタイミング信号を生成するパルス
発生手段とを備えて構成される。

【００２８】また、本発明による不揮発性メモリは、不
揮発性メモリセルアレイが、書込パルスのパルス幅デー
タを記憶保持するデータ領域を有し、前記パルス幅書込
手段が、このデータ領域から読み出したパルス幅データ
を前記パルス幅記憶手段へ書き込むように構成される。

【００２９】また、本発明による不揮発性メモリは、消
去パルスによりデータが消去される不揮発性メモリセル
アレイと、この消去パルスのパルス幅データを記憶可能
なパルス幅記憶手段と、消去パルスのパルス幅データを
パルス幅記憶手段へ書き込むパルス幅書込手段と、第一
のクロック信号を供給するクロック供給手段と、パルス
幅記憶手段の保持するパルス幅データに基づいて第一の
クロック信号を分周し、第二のクロック信号を出力する
クロック分周手段と、第二のクロック信号に基づいて書
込パルスのタイミング信号を生成するパルス発生手段と
を備えて構成される。

【００３０】また、本発明による不揮発性メモリは、不
揮発性メモリセルアレイが、消去パルスのパルス幅デー
タを記憶保持するデータ領域を有し、前記パルス幅書込
手段が、このデータ領域から読み出したパルス幅データ
を前記パルス幅記憶手段へ書き込むように構成される。

【００３１】また、本発明による不揮発性メモリは、不
揮発性メモリセルアレイが、複数のフラッシュＥＥＰＲ
ＯＭセルにより構成される。

【００３２】また、本発明による不揮発性メモリの書込
パルスのパルス幅決定方法は、データの書き込み毎に不
揮発性メモリに対し、予め定められた所定範囲内の回数
だけ印加される書込パルスのパルス幅決定方法であっ
て、前記所定範囲の下限回数未満の回数だけ、不揮発性
メモリに対し書込パルスを印加した後、書き込まれたデ
ータをベリファイする第一の行程と、前記所定範囲の上
限回数となるまで、さらに、不揮発性メモリに対し書込
パルスを印加し、書き込まれたデータをベリファイする
第二の行程と、第一の行程又は第二の行程のベリファイ
結果に基づいて、書込パルスのパルス幅を増加又は減少
させ、第一の行程又は第二の行程を繰り返す第三の行程
とを備え、書込パルスのパルス幅を所定のベリファイ結
果が得られた場合の値とするように構成される。

【００３３】また、本発明による不揮発性メモリの消去
パルスのパルス幅決定方法は、データの消去毎に不揮発
性メモリに対し予め定められた所定範囲内の回数だけ印
加される消去パルスのパルス幅決定方法において、前記
所定範囲の下限回数未満の回数だけ、不揮発性メモリに
対し消去パルスを印加した後、消去されたデータをベリ
ファイする第一の行程と、前記所範囲の上限回数となる
まで、さらに、不揮発性メモリに対し消去パルスを印加
し、消去されたデータをベリファイする第二の行程と、
第一の行程又は第二の行程のベリファイ結果に基づい
て、消去パルス幅を増加又は減少させ、第一の行程及び
第二の行程を繰り返す第三の行程とを備え、消去パルス
のパルス幅を所定のベリファイ結果が得られた場合の値
とするように構成される。

【００３４】また、本発明による不揮発性メモリの書込
パルスのパルス幅決定方法は、データ書き込み前の不揮
発性メモリに対する読み出し電圧を変化させ、メモリセ
ルのゲート閾値電圧を求める行程と、データ書き込み後
の不揮発性メモリに対する読み出し電圧を変化させ、ゲ
ート閾値電圧を求める行程と、求められたデータ書き込
み前後におけるゲート閾値電圧の変化量に基づいて、書
込パルスのパルス幅を求める行程を備えて構成される。

【００３５】また、本発明による不揮発性メモリの消去
パルスのパルス幅決定方法は、データ消去前の不揮発性
メモリに対する読み出し電圧を変化させ、メモリセルの
ゲート閾値電圧を求める行程と、データ消去後の不揮発
性メモリに対する読み出し電圧を変化させ、ゲート閾値
電圧を求める行程と、求められたデータ消去前後におけ
るゲート閾値電圧の変化量に基づいて、消去パルスのパ
ルス幅を求める行程を備えて構成される。

【００３６】また、本発明による不揮発性メモリ内蔵マ
イコンは、書込パルスによりデータが書き込まれる不揮
発性メモリと、書込パルスのパルス幅データを記憶可能
なパルス幅記憶手段と、書込パルスのパルス幅データを
パルス幅記憶手段へ書き込むＣＰＵと、第一のクロック
信号を供給するクロック供給手段と、パルス幅記憶手段
の保持するパルス幅データに基づいて第一のクロック信
号を分周し、第二のクロック信号を出力するクロック分
周手段と、第二のクロック信号に基づいて書込パルスの
タイミング信号を生成するパルス発生手段とを備えて構
成される。

【００３７】また、本発明による不揮発性メモリ内蔵マ
イコンは、不揮発性メモリが、書込パルスのパルス幅デ
ータを記憶保持するデータ領域を有し、ＣＰＵが、この
データ領域から読み出したパルス幅データをパルス幅記
憶手段へ書き込むように構成される。

【００３８】また、本発明による不揮発性メモリ内蔵マ
イコンは、書込パルスによりデータが書き込まれ、書込
パルスのパルス幅データを記憶保持するデータ領域を有
する不揮発性メモリと、第一のクロック信号を供給する
クロック信号供給手段と、データ領域からパルス幅デー
タを読み出し、クロック信号供給手段からの第一のクロ
ック信号及び読み出されたパルス幅データに基づいて書
込パルスのタイミング信号を生成するＣＰＵとを備えて
構成される。

【００３９】また、本発明による不揮発性メモリ内蔵マ
イコンは、消去パルスによりデータが消去される不揮発
性メモリと、消去パルスのパルス幅データを記憶可能な
パルス幅記憶手段と、消去パルスのパルス幅データをパ
ルス幅記憶手段へ書き込むＣＰＵと、第一のクロック信
号を供給するクロック信号供給手段と、パルス幅記憶手
段の保持するパルス幅データに基づいて第一のクロック
信号を分周し、第二のクロック信号を出力するクロック
分周手段と、第二のクロック信号に基づいて消去パルス
のタイミング信号を生成するパルス発生手段とを備えて
構成される。

【００４０】また、本発明による不揮発性メモリ内蔵マ
イコンは、不揮発性メモリが、消去パルスのパルス幅デ
ータを記憶保持するデータ領域を有し、ＣＰＵが、この
データ領域から読み出したパルス幅データをパルス幅記
憶手段へ書き込むように構成される。

【００４１】また、本発明による不揮発性メモリ内蔵マ
イコンは、消去パルスによりデータが消去され、消去パ
ルスのパルス幅データを記憶保持するデータ領域を有す
る不揮発性メモリと、第一のクロック信号を供給するク
ロック信号供給手段と、前記データ領域からパルス幅デ
ータを読み出し、クロック信号供給手段からの第一のク
ロック信号及び読み出されたパルス幅データに基づいて
消去パルスのタイミング信号を生成するＣＰＵとを備え
て構成される。

【００４２】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図を用いて説明する。なお、従来の技術において示
した構成要素と同一の構成要素については、同一の符号
を付して説明を省略する。

【００４３】実施の形態１．図１は、本発明の実施の形
態１によるフラッシュメモリ内蔵マイコンの一構成例を
示したブロック図である。図中の１ａがフラッシュメモ
リ部、２がパルス幅書込手段としてのＣＰＵ、３がＲＡ
Ｍ、４が周辺回路、５がクロック供給手段としての内部
クロック発生回路である。

【００４４】また、フラッシュメモリ部１ａ内の１０が
メモリセルアレイ、１１がアドレスデコーダ、１３がパ
ルス発生手段としてのパルス発生回路、１４が電圧発生
回路、１５がクロック分周手段としてのクロック分周回
路、１６がパルス幅記憶手段としてのパルス幅レジスタ
である。

【００４５】メモリセルアレイ１０は複数のフラッシュ
メモリのメモリセルによって構成される。パルス幅デー
タ領域１００はこれらのメモリセルの一部であり、書込
パルスと消去パルスのパルス幅データが記憶保持されて
いる。このデータ領域１００に記憶されているパルス幅
データは、ＣＰＵ２により読み出すことができる。

【００４６】パルス幅レジスタ１６は、書込パルスと消
去パルスのパルス幅データを記憶するパルス幅データの
記憶手段であり、ＣＰＵ２によって書き込まれたパルス
幅データを記憶保持し、クロック分周回路１５へ出力す
る。

【００４７】クロック分周回路１５は、パルス幅レジス
タ１６の保持するパルス幅データに基づいて、内部クロ
ック発生回路５からのクロック信号を分周し、パルス発
生回路１３へ出力する。即ち、内部クロック発生回路５
から入力された第一のクロック信号ＣＫ１を分周して第
二のクロック信号ＣＫ２を生成する。データ書き込み時
には、そのパルス幅が書込パルスのパルス幅となる第二
のクロック信号ＣＫ２を生成し、データ消去時には、消
去パルスのパルス幅となる第二のクロック信号ＣＫ２を
生成し、パルス発生回路１３へ出力する。

【００４８】このクロック分周回路１５は、例えば、第
一のクロック信号ＣＫ１の立ち上がりエッジを計数する
周期カウンタにより構成することができる。即ち、クロ
ック分周回路１５をダウンカウンタ及びリロード回路に
より構成し、カウント値がオーバーフローする毎にリロ
ード回路がダウンカウンタへ初期値としてパルス幅デー
タをリロードすることにより、第一のクロック信号ＣＫ
１を所定の周期ごとに分周することができる。

【００４９】パルス発生回路１３は、クロック分周回路
１５からの第二のクロック信号ＣＫ２に同期した書込パ
ルスのタイミング信号を生成するパルス生成手段であ
り、第二のクロック信号ＣＫ２のパルスを取捨して生成
されるタイミング信号はアドレスデコーダ１１へ出力さ
れる。

【００５０】次に、データ書き込み時の動作について説
明する。図２のステップＳ２０〜Ｓ２５はデータ書き込
み時の動作の一例を示したフローチャートである。な
お、データ領域１００には、書込パルスのパルス幅とし
て第一のクロック信号ＣＫ１の分周数Ｎｗが予め記憶さ
れているものとする。

【００５１】メモリセルアレイ１０にデータ書き込みを
行う場合、まず、ＣＰＵ２は、データ領域１００に割り
当てられたアドレスをアドレスバスＡＢへ出力して書込
パルスのパルス幅データを読み出す（ステップＳ２
０）。次に、パルス幅レジスタ１６に割り当てられたア
ドレスをアドレスバスＡＢへ出力するとともに、先に読
み出したパルス幅データをデータバスＤＢへ出力し、パ
ルス幅データをパルス幅レジスタ１６に書き込む（ステ
ップＳ２１）。

【００５２】その後、ＣＰＵ２は、フラッシュメモリ部
１ａへ書込コマンド及び書込データを出力する（ステッ
プＳ２２）。即ち、ＣＰＵ２は、フラッシュメモリ部１
ａに割り当てられたアドレスをアドレスバスＡＢに出力
するとともに、書込コマンド及び書込データをデータバ
スＤＢに出力する。そして、アドレスにより選択された
フラッシュメモリ部１ａが、書込コマンド及び書込デー
タを受け取る。

【００５３】フラッシュメモリ部１ａは、書込コマンド
及び書込データの入力完了後に、クロック分周回路１５
を動作させ、パルス幅レジスタ１６に記憶したパルス幅
データに基づいて第一のクロック信号ＣＫ１を分周し、
第二のクロック信号ＣＫ２を出力する。ここでは、パル
ス幅データが分周数Ｎｗであるため、第二のクロック信
号ＣＫ２は、第一のクロック信号ＣＫ１のＮｗ倍の周期
となる。

【００５４】パルス発生回路１３は、第二のクロック信
号ＣＫ２に同期した書込パルスのタイミング信号を生成
し出力するとともに、電圧発生回路１４は、書き込み電
圧を出力する。アドレスデコーダ１１は、これらのタイ
ミング信号と書き込み電圧に基づいて書込パルスを生成
し、メモリセルアレイ１０の所定のワードラインに印加
する（ステップＳ２３）。

【００５５】書込パルスの印加後にベリファイ信号を印
加し（ステップＳ２４）、データ書き込みの確認を行う
（ステップＳ２５）。ベリファイがパスするまで書き込
み及びベリファイを繰り返す動作は従来の場合と同様で
ある（ステップＳ２２〜Ｓ２５）。なお、ＣＰＵ２がデ
ータ領域１０からパルス幅データを読み出し、パルス幅
レジスタ１６に書き込む動作は、書込パルスを最初に印
加する時にのみ行えばよい。

【００５６】次に、データ消去時の動作について説明す
る。図３のステップＳ３０〜Ｓ３５はデータ消去時の動
作の一例を示したフローチャートである。なお、データ
領域１００には、消去パルスのパルス幅として第一のク
ロック信号ＣＫ１の分周数Ｎｅが予め記憶されているも
のとする。

【００５７】メモリセルアレイ１０のデータ消去を行う
場合も、データ書き込み時と同様、ＣＰＵ２が、消去パ
ルスのパルス幅データをデータ領域１００から読み出
し、読み出されたパルス幅データをパルス幅レジスタ１
６に書き込む（ステップＳ３０、Ｓ３１）。

【００５８】ここで、パルス幅レジスタ１６は、例え
ば、書込パルスと消去パルスの２種のパルス幅データを
記憶可能とし、書き込み動作又は消去動作に応じて、必
要なパルス幅データを選択してクロック分周回路１５に
出力する構成とすることができる。この場合、電源投入
後の最初のデータ消去時までに、消去パルスのパルス幅
データの書き込みを行い、電源投入後の最初のデータ書
き込み時までに、書込パルスのパルス幅データの書き込
みを行う必要がある。

【００５９】また、パルス幅レジスタ１６は、１つのパ
ルス幅データのみを記憶可能とし、書き込み時は書込パ
ルスのパルス幅データのみを記憶させ、消去時は消去パ
ルスのパルス幅データのみを記憶させる構成とすること
ができる。この場合には、一連の書き込み動作又は一連
の消去動作ごとに、ＣＰＵ２が必要なパルス幅データの
書き込みを行う必要がある。

【００６０】但し、この場合であっても、書込パルスと
消去パルスとが同一パルス幅であるならば、データ領域
に記憶するデータは、１つのパルス幅データでよく、電
源投入後の最初のデータ消去時に、消去パルスのパルス
幅データを書き込めば、その後に書き込みを行う必要は
ない。

【００６１】パルス幅レジスタ１６にパルス幅データが
書き込まれた後、ＣＰＵ２が消去コマンドを出力する
（ステップＳ３２）。フラッシュメモリ部１ａは、この
消去コマンドの入力完了後に、クロック分周回路１５を
動作させ、パルス幅レジスタ１６に記憶したパルス幅デ
ータに基づいて第一のクロック信号ＣＫ１を分周し、第
二のクロック信号ＣＫ２を出力する。ここでは、パルス
幅データが分周数Ｎｅであるため、第二のクロック信号
ＣＫ２は、第一のクロック信号ＣＫ１のＮｅ倍の周期と
なる。

【００６２】パルス発生回路１３は、第二のクロック信
号ＣＫ２に同期した消去パルスのタイミング信号を出力
するとともに、電圧発生回路１４は、消去電圧を出力す
る。アドレスデコーダ１１は、これらのタイミング信号
と出力電圧に基づいて消去パルスを生成し、メモリセル
アレイ１０に印加する（ステップＳ３３）。消去パルス
の印加後にベリファイ信号を印加し、データ消去の確認
を行って、ベリファイがパスするまで消去を繰り返す動
作は従来の場合と同様である（ステップＳ３２〜Ｓ３
５）。

【００６３】この様にして、パルス幅データ記憶手段１
６には、任意のパルス幅データを記憶させることがで
き、このパルス幅データに基づいてクロック信号を分周
することにより、任意のクロック信号を生成することが
できる。即ち、所望のパルス幅を有する書込パルス、消
去パルスを生成し、メモリセルアレイに印加することが
できる。このため、ユーザが周波数を決定する様なＣＰ
Ｕ等のためのクロック信号をフラッシュメモリにも使用
することができ、フラッシュメモリ専用の発振回路が不
要となる。

【００６４】また、リングオシレータは、電源電圧の変
化により、出力信号の周波数が変化するが、ＣＰＵ等に
供給されるクロック信号は、一般に、水晶発振子等を用
いて生成されており、電源電圧の変動に対しても周波数
の比較的安定したクロック信号である。従って、このク
ロック信号を用いることによって、より広範囲の電源電
圧について正常に動作させることができる。

【００６５】また、フラッシュメモリに対する書込パル
ス、消去パルスのパルス幅を、フラッシュメモリ自身に
データとして記憶保持させることにより、電源を遮断し
た後も記憶保持することができ、再び電源投入された後
に読み出すことができる。

【００６６】なお、本実施の形態では、パルス幅データ
を記憶するためのデータ領域１００を一般データを記憶
するためのメモリアレイ１０内に設けているが、データ
領域１００を一般データ用のブロックとは別の専用ブロ
ックとして構成することもできる。

【００６７】また、本実施の形態ではフラッシュメモリ
内蔵のマイコンについて説明したが、メモリセルアレイ
１０からパルス幅データを読み出し、パルス幅レジスタ
に書き込む回路を備えていれば、ＣＰＵを備えることな
く構成することもできる。また、クロック供給回路は、
外部から入力されるクロック信号を供給する回路であれ
ばよく、バッファ回路等のみから構成される様なもので
あってもよい。

【００６８】実施の形態２．図４は、本発明の実施の形
態２によるフラッシュメモリ内蔵マイコンの一構成例を
示したブロック図である。このフラッシュメモリ内蔵マ
イコンは、図１に示した実施の形態１によるフラッシュ
メモリ内蔵マイコンが、パルス発生回路１３、クロック
分周回路１５及びパルス幅レジスタ１６を備えることな
く構成され、ＣＰＵ２の出力するタイミング信号がアド
レスデコーダ１１に入力されるように構成される。

【００６９】このＣＰＵ２は、書込パルス又は消去パル
スのパルス幅データを記憶可能なレジスタ（不図示）を
備え、このレジスタにパルス幅データを書き込み、書き
込まれたパルス幅データに基づいて、第二のクロック信
号を生成して出力する。即ち、ＣＰＵ２が、パルス幅記
憶手段、パルス幅書込手段及びパルス発生手段として機
能する。

【００７０】例えば、ＣＰＵ２のアキュムレータ（不図
示）がレジスタに格納されたデータをダウンカウント
し、オーバーフローが発生した場合に出力信号を反転さ
せる動作を繰り返すことにより、第二のクロック信号を
生成することができる。

【００７１】次に、データ書き込み時の動作について説
明する。データ領域１００には、書込パルスのパルス幅
として第一のクロック信号ＣＫ１の分周数Ｎｗが予め記
憶されるものとする。

【００７２】メモリセルアレイ１０にデータ書き込みを
行う場合、まず、ＣＰＵ２は、データ領域１００から書
込パルスのパルス幅データを読み出し、このパルス幅デ
ータをＣＰＵ２内部のレジスタに格納する。また、フラ
ッシュメモリ部１ｂの書込コマンド及び書込データを別
のレジスタに格納する。

【００７３】そして、ＣＰＵ２にフラッシュメモリの制
御命令を実行させると、ＣＰＵ２は、まず、書込コマン
ド及び書込データをフラッシュメモリ部１ｂに転送す
る。その後、アドレスデコーダ１１への出力レベルを
「Ｈ」レベルにするとともに、レジスタに格納されてい
るデータを１ずつ減算してダウンカウントする。そし
て、オーバーフローが発生すれば出力レベルを「Ｌ」レ
ベルとする。

【００７４】ここで、ＣＰＵ２は、レジスタ内データの
ダウンカウントを１サイクルタイム、即ち、第一のクロ
ック信号ＣＫ１の１周期で実行できるものとすれば、第
二のクロック信号ＣＫ２のパルス幅は、第一のクロック
信号の周期のＮｗ倍となる。

【００７５】データ消去を行う場合も同様にして、ＣＰ
Ｕ２が、パルス幅データ領域１００から消去パルスのパ
ルス幅データＮｅを読み出して内部レジスタに格納した
後に、レジスタデータをダウンカウントし、オーバーフ
ローすれば出力レベルを反転させて、Ｎｅ倍の周期の第
二のクロック信号を生成することができる。

【００７６】実施の形態３．実施の形態３では、図１又
は図４のデータ領域１００に格納するパルス幅データを
決定する方法について説明する。ここでは、メモリセル
アレイ１０に対し書込パルスを所定範囲内の回数だけ印
加することにより、データ書き込みを行うフラッシュメ
モリ内蔵マイコンを例にとって説明する。

【００７７】一般に、書込パルスの印加回数には、製造
プロセスにより決まる下限値Ｌと上限値Ｈがある。例え
ば、書込パルスの印加回数が多すぎると、同一ワード線
に対し長期間にわたり電圧を印加することとなり、書き
込みを行わないビットにも書き込みが行われてしまうデ
ィスターブと呼ばれる現象が生ずる。この様な不都合を
回避するため、書込パルスの印加回数を所定範囲内とす
る必要がある。

【００７８】図５は、データ領域１００に格納する書込
パルスのパルス幅データを決定する方法の一例を示した
フローチャートである。フローチャート中のＸがクロッ
ク分周回路１５における分周数であり、Ｙは書き込みブ
ロック番号である。

【００７９】まず、分周数Ｘ、ブロック番号Ｙの値をと
もに初期値０とした後（ステップＳ５０）、分周数Ｘ、
ブロック番号Ｙのそれぞれに１を加算する（ステップＳ
５１）。そして、特定のワード線に対し書込パルスを
（Ｌ−１）回だけ印加する（ステップＳ５２）。

【００８０】書込パルスを印加した後に、書き込みベリ
ファイ信号を生成して書込データの確認を行う（ステッ
プＳ５３）。この結果、ベリファイがパスした場合、即
ち、（Ｌ−１）回の書込パルス印加により既に書き込み
が行われていたならば、そのフラッシュメモリは規格外
品であり、パルス幅データの決定行程を終了する（ステ
ップＳ５４）。ベリファイがフェイルした場合には、同
一ワード線に対し、さらに（Ｈ−Ｌ＋１）回だけ書込パ
ルスを印加した後（ステップＳ５５）、書き込みベリフ
ァイ信号を生成して書込データの確認を行う（ステップ
Ｓ５６）。

【００８１】この結果、ベリファイがパスした場合、即
ち、合計Ｈ回の書込パルス印加により書き込みが行われ
ていたならば、Ｘをパルス幅データと決定し、データ領
域１０に格納する（ステップＳ５７、Ｓ５８）。ベリフ
ァイがフェイルしていれば、分周数Ｘ、ブロック番号Ｙ
のそれぞれに１を加算して、上記の動作を繰り返す（ス
テップ５１〜Ｓ５７）。この様にして、予め定められた
所定範囲内の印加回数でデータ書き込みを行うためのパ
ルス幅データを求めることができる。

【００８２】図６は、図５のステップＳ５２〜Ｓ５６に
おける主な信号の様子を示したタイミング図である。図
中の（ａ）が図１又は図４の第一のクロック信号ＣＫ２
の波形であり、（ｂ）が、図１のパルス発生回路１３又
は図４のＣＰＵ２の出力する書込パルスのタイミング信
号の波形であり、（ｃ）がベリファイ信号の波形であ
る。

【００８３】なお、本実施の形態においては、書込パル
スのパルス幅の決定方法について説明したが、消去パル
スのパルス幅についても全く同様の方法により決定する
ことができる。

【００８４】なお、本実施の形態においては、書込パル
スをＨ回印加後にベリファイでフェイルした場合には、
ブロック番号Ｙに１だけ加算して異なるブロックに対し
新たに書込パルスの印加を開始し、印加回数が累積され
ることを防止している。しかし、Ｈ回印加後にベリファ
イでフェイルした場合に、ブロック番号Ｙのブロックに
対し十分に長い消去パルスを印加し、同一ブロックに対
し新たに書込パルスの印加を開始する様にしてもよい。

【００８５】この様な方法を用いて、書込パルス又は消
去パルスのパルス幅を決定することにより、内部クロッ
ク発生回路５から供給されるクロック信号の周波数に応
じて、パルス幅データを容易に決定することができる。

【００８６】また、フラッシュメモリの製造プロセス等
に起因して、書込パルス又は消去パルスとしての最適な
パルス幅には個体差が生ずる場合があるが、このパルス
幅決定方法は、各個体の特性に応じて個別にパルス幅を
決定するものであるため、画一的なパルス幅決定方法に
比べ、より適したパルス幅データを設定することができ
る。

【００８７】さらに、フラッシュメモリへ供給される電
源電圧によっても、書込パルス又は消去パルスとしての
最適なパルス幅が異なる場合があるが、このパルス幅決
定方法は、実際の動作条件の下で、パルス幅を決定する
ものであるため、より適したパルス幅データを設定する
ことができる。

【００８８】実施の形態４．図７は、本発明の実施の形
態４によるフラッシュメモリ内蔵マイコンの一構成例を
示したブロック図である。このマイコンは、図１に示し
たマイコンが、電圧発生回路１４の出力電圧を制御する
電圧レジスタ１７をさらに備えて構成される。この電圧
レジスタ１７は、ＣＰＵ２からの電圧データを記憶保持
する記憶手段であり、電圧発生回路１４が、この電圧デ
ータに基づく電圧をアドレスデコーダ１１へ出力する。

【００８９】電圧レジスタ１７の記憶データに基づく読
み出し電圧を特定のワードラインに対して印加する。こ
の時、特定のメモリセルのデータを正しく読み出すこと
ができなければ電圧レジスタ１７の記憶データを変更す
る。この動作をデータ読み出しが正常に行われるまで繰
り返すと、正常にデータ読み出しを行うための読み出し
電圧の限界値を得ることができる。即ち、電圧レジスタ
１５の記憶データとして、メモリＶｔｈを計測すること
ができる。ここで、メモリＶｔｈとはメモリセルのゲー
ト閾値電圧である。

【００９０】まず、この方法でデータ書き込み前のメモ
リセルのメモリＶｔｈを計測する。そして、内部クロッ
ク発生回路５からの第一のクロック信号をある一定の分
周数で分周して書込パルスを生成し、上記メモリセルに
対してデータの書き込みを行う。その後、このメモリセ
ルに対し上記の方法と同様の方法により、メモリＶｔｈ
を計測する。

【００９１】この様にして求められたデータ書き込み前
後のメモリＶｔｈにより、データ書き込みにともなうメ
モリＶｔｈのシフト量を求めることができる。このメモ
リＶｔｈのシフト量は、書込時間に対応して変化する値
である。書込時間が変化すれば、フローティングゲート
の電荷量が変化し、書き込み後のコントロールゲート、
フローティングゲート間の電界強度が変化するからであ
る。

【００９２】この様なメモリＶｔｈのシフト量と、書込
時間との関係は、フラッシュメモリのデザインルールや
プロセス構造により決定されるものである。このため、
この相関関係をテーブルとして予め求めておけば、メモ
リＶｔｈのシフト量から書込パルスのパルス幅を容易に
決定することができる。

【００９３】また、このパルス幅決定方法は、実際の動
作条件の下で、パルス幅を決定するものであるため、実
施の形態３の場合と同様、より最適なパルス幅に設定す
ることができる。

【００９４】なお、本実施の形態においては、書込パル
スのパルス幅の決定方法について説明したが、消去パル
スのパルス幅についても全く同様の方法により決定する
ことができる。

【００９５】また、実施の形態３又は４によるパルス幅
データの決定方法は、フラッシュメモリの使用前に１回
行えばよいが、フラッシュメモリは、使用中にその特性
が変化する場合がある。このため、使用後において適宜
にパルス幅データを決定し直すことにより、フラッシュ
メモリの特性の変化に応じたパルス幅とすることもでき
る。

【００９６】

【発明の効果】本発明による不揮発性メモリは、パルス
幅書込手段が、書込パルスのパルス幅データをパルス幅
記憶手段へ書き込み、クロック分周手段が、このパルス
幅データに基づいて第一のクロック信号を分周して第二
のクロック信号を生成し、パルス発生手段が、第二のク
ロック信号に基づいて書込パルスのタイミング信号を生
成する。このため、パルス幅記憶手段に書き込むパルス
幅データを変化させることにより、第一のクロック信号
の周波数にかかわらず、パルス発生手段に入力する第二
のクロック信号を所望の周波数とすることができるの
で、不揮発性メモリ専用の発振回路が不要となる。従っ
て、不揮発性メモリを安価に提供することができる。ま
た、外部からの安定したクロック信号に基づき、所望の
パルス幅の書込パルスを生成することができる。このた
め、パルス幅の変動を低減して書き込み動作の信頼性を
向上させることも可能となる。

【００９７】また、本発明による不揮発性メモリは、不
揮発性メモリセルアレイが、書込パルスのパルス幅デー
タを記憶保持するデータ領域を有し、パルス幅書込手段
が、このデータ領域からパルス幅データを読み出し、パ
ルス幅記憶手段へ書き込む。即ち、不揮発性メモリに対
する書込パルスのパルス幅を不揮発性メモリ自身にデー
タとして記憶保持させる。このため、電源を遮断した後
もパルス幅データを記憶保持することができ、再び電源
投入された後にパルス幅データを読み出すことができ
る。

【００９８】本発明による不揮発性メモリは、パルス幅
書込手段が、消去パルスのパルス幅データをパルス幅記
憶手段へ書き込み、クロック分周手段が、このパルス幅
データに基づいて第一のクロック信号を分周して第二の
クロック信号を生成し、パルス発生手段が、第二のクロ
ック信号に基づいて消去パルスのタイミング信号を生成
する。このため、パルス幅記憶手段に書き込むパルス幅
データを変化させることにより、第一のクロック信号の
周波数にかかわらず、パルス発生手段に入力する第二の
クロック信号を所望の周波数とすることができるので、
不揮発性メモリ専用の発振回路が不要となる。従って、
不揮発性メモリを安価に提供することができる。また、
外部からの安定したクロック信号に基づき、所望のパル
ス幅の消去パルスを生成することができる。このため、
パルス幅の変動を低減して消去動作の信頼性を向上させ
ることも可能となる。

【００９９】また、本発明による不揮発性メモリは、不
揮発性メモリセルアレイが、消去パルスのパルス幅デー
タを記憶保持するデータ領域を有し、パルス幅書込手段
が、このデータ領域からパルス幅データを読み出し、パ
ルス幅記憶手段へ書き込む。即ち、不揮発性メモリに対
する消去パルスのパルス幅を不揮発性メモリ自身にデー
タとして記憶保持させる。このため、電源を遮断した後
もパルス幅データを記憶保持することができ、再び電源
投入された後にパルス幅データを読み出すことができ
る。

【０１００】また、本発明による不揮発性メモリは、不
揮発性メモリセルアレイが、フラッシュメモリセルによ
り構成されるため、フラッシュメモリ専用の発振回路が
不要となり、フラッシュメモリを安価に提供することが
できる。また、外部から安定したクロック信号を用いる
ことによりパルス幅の変動を低減し、フラッシュメモリ
の書き込み動作、消去動作の信頼性を向上させることも
可能となる。

【０１０１】また、本発明による不揮発性メモリの書込
パルスのパルス幅決定方法は、第一の行程において、下
限回数未満の回数だけ不揮発性メモリに対し書込パルス
を印加した後、書き込まれたデータをベリファイし、第
二の行程において、上限回数となるまで、さらに不揮発
性メモリに対し書込パルスを印加し、書き込まれたデー
タをベリファイし、第三の行程において、第一の行程又
は第二の行程のベリファイ結果に基づいて、書込パルス
のパルス幅を増加又は減少させ、書込パルスのパルス幅
を所定のベリファイ結果が得られた場合の値とする。こ
のため、供給されるクロック信号の周波数に応じて、書
込パルスのパルス幅を容易に決定することができる。ま
た、各不揮発性メモリごとに個別にパルス幅を決定する
ものであるため、製造プロセス等に起因する個体差をも
考慮した、より最適なパルス幅に設定することができ
る。さらに、実際の動作条件の下で、パルス幅を決定す
るものであるため、より最適なパルス幅に設定すること
ができる。

【０１０２】また、本発明による不揮発性メモリの消去
パルスのパルス幅決定方法は、第一の行程において、下
限回数未満の回数だけ不揮発性メモリに対し消去パルス
を印加した後、消去されたデータをベリファイし、第二
の行程において、上限回数となるまで、さらに不揮発性
メモリに対し消去パルスを印加し、消去されたデータを
ベリファイし、第三の行程において、第一の行程又は第
二の行程のベリファイ結果に基づいて、消去パルスのパ
ルス幅を増加又は減少させ、消去パルスのパルス幅を所
定のベリファイ結果が得られた場合の値とする。このた
め、供給されるクロック信号の周波数に応じて、消去パ
ルスのパルス幅を容易に決定することができる。また、
各不揮発性メモリごとに個別にパルス幅を決定するもの
であるため、製造プロセス等に起因する個体差をも考慮
した、より最適なパルス幅に設定することができる。さ
らに、実際の動作条件の下で、パルス幅を決定するもの
であるため、より最適なパルス幅に設定することができ
る。

【０１０３】また、本発明による不揮発性メモリの書込
パルスのパルス幅決定方法は、データ書き込み前後にお
けるメモリセルのゲート閾値電圧を求め、その変化量に
基づいて書込パルスのパルス幅を求める。このため、供
給されるクロック信号の周波数に応じて、書込パルスの
パルス幅を容易に決定することができる。さらに、実際
の動作条件の下で、パルス幅を決定するものであるた
め、より最適なパルス幅に設定することができる。

【０１０４】また、本発明による不揮発性メモリの消去
パルスのパルス幅決定方法は、データ消去前後における
メモリセルのゲート閾値電圧を求め、その変化量に基づ
いて消去パルスのパルス幅を求める。このため、供給さ
れるクロック信号の周波数に応じて、消去パルスのパル
ス幅を容易に決定することができる。さらに、実際の動
作条件の下で、パルス幅を決定するものであるため、よ
り最適なパルス幅に設定することができる。

【０１０５】また、本発明による不揮発性メモリ内蔵マ
イコンは、ＣＰＵが、書込パルスのパルス幅データをパ
ルス幅記憶手段へ書き込み、クロック分周手段が、この
パルス幅データに基づいて第一のクロック信号を分周し
て第二のクロック信号を生成し、パルス発生手段が、第
二のクロック信号に基づいて書込パルスのタイミング信
号を生成する。このため、パルス幅記憶手段に書き込む
パルス幅データを変化させることにより、第一のクロッ
ク信号の周波数にかかわらず、パルス発生手段に入力す
る第二のクロック信号を所望の周波数とすることができ
るので、不揮発性メモリ専用の発振回路が不要となる。
従って、不揮発性メモリ内蔵マイコンを安価に提供する
ことができる。また、外部からの安定したクロック信号
に基づき、所望のパルス幅の書込パルスを生成すること
ができる。このため、パルス幅の変動を低減して不揮発
性メモリへの書き込み動作の信頼性を向上させることも
可能となる。

【０１０６】また、本発明による不揮発性メモリ内蔵マ
イコンは、不揮発性メモリセルアレイが、書込パルスの
パルス幅データを記憶保持するデータ領域を有し、ＣＰ
Ｕが、このデータ領域からパルス幅データを読み出し、
パルス幅記憶手段へ書き込む。即ち、不揮発性メモリに
対する書込パルスのパルス幅を不揮発性メモリ自身にデ
ータとして記憶保持させる。このため、電源を遮断した
後もパルス幅データを記憶保持することができ、再び電
源投入された後もパルス幅データを読み出すことができ
る。

【０１０７】また、本発明による不揮発性メモリ内蔵マ
イコンは、ＣＰＵが、不揮発性メモリのデータ領域から
パルス幅データを読み出し、クロック信号供給手段から
の第一のクロック信号及び読み出されたパルス幅データ
に基づいて書込パルスを生成する。このため、不揮発性
メモリ専用のクロック分周手段およびパルス発生手段が
不要となる。従って、不揮発性メモリ内蔵マイコンを安
価に提供することができる。

【０１０８】また、本発明による不揮発性メモリ内蔵マ
イコンは、ＣＰＵが、消去パルスのパルス幅データをパ
ルス幅記憶手段へ書き込み、クロック分周手段が、この
パルス幅データに基づいて第一のクロック信号を分周し
て第二のクロック信号を生成し、パルス発生手段が、第
二のクロック信号に基づいて消去パルスのタイミング信
号を生成する。このため、パルス幅記憶手段に書き込む
パルス幅データを変化させることにより、第一のクロッ
ク信号の周波数にかかわらず、パルス発生手段に入力す
る第二のクロック信号を所望の周波数とすることができ
るので、不揮発性メモリ専用の発振回路が不要となる。
従って、不揮発性メモリ内蔵マイコンを安価に提供する
ことができる。また、外部からの安定したクロック信号
に基づき、所望のパルス幅の消去パルスを生成すること
ができる。このため、パルス幅の変動を低減して不揮発
性メモリの消去動作の信頼性を向上させることも可能と
なる。

【０１０９】また、本発明による不揮発性メモリ内蔵マ
イコンは、不揮発性メモリセルアレイが、消去パルスの
パルス幅データを記憶保持するデータ領域を有し、ＣＰ
Ｕが、このデータ領域からパルス幅データを読み出し、
パルス幅記憶手段へ書き込む。即ち、不揮発性メモリに
対する消去パルスのパルス幅を不揮発性メモリ自身にデ
ータとして記憶保持させる。このため、電源を遮断した
後もパルス幅データを記憶保持することができ、再び電
源投入された後もパルス幅データを読み出すことができ
る。

【０１１０】また、本発明による不揮発性メモリ内蔵マ
イコンは、ＣＰＵが、不揮発性メモリのデータ領域から
パルス幅データを読み出し、クロック信号供給手段から
の第一のクロック信号及び読み出されたパルス幅データ
に基づいて消去パルスを生成する。このため、不揮発性
メモリ専用のクロック分周手段およびパルス発生手段が
不要となる。従って、不揮発性メモリ内蔵マイコンを安
価に提供することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１によるフラッシュメモ
リ内蔵マイコンの一構成例を示したブロック図である。

【図２】データ書き込み時の動作の一例を示したフロ
ーチャートである。

【図３】データ消去時の動作の一例を示したフローチ
ャートである。

【図４】本発明の実施の形態２によるフラッシュメモ
リ内蔵マイコンの一構成例を示したブロック図である。

【図５】本発明の実施の形態３による書込パルスのパ
ルス幅データを決定する方法の一例を示したフローチャ
ートである。

【図６】図５のステップＳ５２〜Ｓ５６における主な
信号の様子を示したタイミング図である。

【図７】本発明の実施の形態４によるフラッシュメモ
リ内蔵マイコンの一構成例を示したブロック図である。

【図８】従来のフラッシュメモリ内蔵マイコンの構成
を示したブロック図である。

【符号の説明】

１ａ、１ｂ、１ｃ不揮発性メモリ部１０不揮発性メモリセルアレイ１００データ領域１３パルス発生手段１５クロック分周手段１６パルス幅記憶手段２パルス幅書込手段、ＣＰＵ

Claims

【特許請求の範囲】

【請求項１】書込パルスによりデータが書き込まれる
不揮発性メモリセルアレイと、書込パルスのパルス幅デ
ータを記憶可能なパルス幅記憶手段と、書込パルスのパ
ルス幅データをパルス幅記憶手段へ書き込むパルス幅書
込手段と、第一のクロック信号を供給するクロック供給
手段と、パルス幅記憶手段の保持するパルス幅データに
基づいて第一のクロック信号を分周し、第二のクロック
信号を出力するクロック分周手段と、第二のクロック信
号に基づいて書込パルスのタイミング信号を生成するパ
ルス発生手段とを備えたことを特徴とする不揮発性メモ
リ。
【請求項２】前記不揮発性メモリセルアレイは、書込
パルスのパルス幅データを記憶保持するデータ領域を有
し、前記パルス幅書込手段は、このデータ領域から読み
出したパルス幅データを前記パルス幅記憶手段へ書き込
むことを特徴とする請求項１に記載の不揮発性メモリ。
【請求項３】消去パルスによりデータが消去される不
揮発性メモリセルアレイと、この消去パルスのパルス幅
データを記憶可能なパルス幅記憶手段と、消去パルスの
パルス幅データをパルス幅記憶手段へ書き込むパルス幅
書込手段と、第一のクロック信号を供給するクロック供
給手段と、パルス幅記憶手段の保持するパルス幅データ
に基づいて第一のクロック信号を分周し、第二のクロッ
ク信号を出力するクロック分周手段と、第二のクロック
信号に基づいて書込パルスのタイミング信号を生成する
パルス発生手段とを備えたことを特徴とする不揮発性メ
モリ。
【請求項４】前記不揮発性メモリセルアレイは、消去
パルスのパルス幅データを記憶保持するデータ領域を有
し、前記パルス幅書込手段は、このデータ領域から読み
出したパルス幅データを前記パルス幅記憶手段へ書き込
むことを特徴とする請求項３に記載の不揮発性メモリ。
【請求項５】前記不揮発性メモリセルアレイが、複数
のフラッシュＥＥＰＲＯＭセルにより構成されることを
特徴とする請求項１から４のいずれかに記載の不揮発性
メモリ。
【請求項６】データの書き込み毎に不揮発性メモリに
対し、予め定められた所定範囲内の回数だけ印加される
書込パルスのパルス幅決定方法であって、前記所定範囲
の下限回数未満の回数だけ、不揮発性メモリに対し書込
パルスを印加した後、書き込まれたデータをベリファイ
する第一の行程と、前記所定範囲の上限回数となるま
で、さらに、不揮発性メモリに対し書込パルスを印加
し、書き込まれたデータをベリファイする第二の行程
と、第一の行程又は第二の行程のベリファイ結果に基づ
いて、書込パルスのパルス幅を増加又は減少させ、第一
の行程及び第二の行程を繰り返す第三の行程とを備え、
書込パルスのパルス幅を所定のベリファイ結果が得られ
た場合の値とすることを特徴とする不揮発性メモリの書
込パルスのパルス幅決定方法。
【請求項７】データの消去毎に不揮発性メモリに対し
予め定められた所定範囲内の回数だけ印加される消去パ
ルスのパルス幅決定方法において、前記所定範囲の下限
回数未満の回数だけ、不揮発性メモリに対し消去パルス
を印加した後、消去されたデータをベリファイする第一
の行程と、前記所範囲の上限回数となるまで、さらに、
不揮発性メモリに対し消去パルスを印加し、消去された
データをベリファイする第二の行程と、第一の行程又は
第二の行程のベリファイ結果に基づいて、消去パルス幅
を増加又は減少させ、第一の行程及び第二の行程を繰り
返す第三の行程とを備え、消去パルスのパルス幅を所定
のベリファイ結果が得られた場合の値とすることを特徴
とする不揮発性メモリの消去パルスのパルス幅決定方
法。
【請求項８】データ書き込み前の不揮発性メモリに対
する読み出し電圧を変化させ、メモリセルのゲート閾値
電圧を求める行程と、データ書き込み後の不揮発性メモ
リに対する読み出し電圧を変化させ、ゲート閾値電圧を
求める行程と、求められたデータ書き込み前後における
ゲート閾値電圧の変化量に基づいて、書込パルスのパル
ス幅を求める行程を備えたことを特徴とする不揮発性メ
モリの書込パルスのパルス幅決定方法。
【請求項９】データ消去前の不揮発性メモリに対する
読み出し電圧を変化させ、メモリセルのゲート閾値電圧
を求める行程と、データ消去後の不揮発性メモリに対す
る読み出し電圧を変化させ、ゲート閾値電圧を求める行
程と、求められたデータ消去前後におけるゲート閾値電
圧の変化量に基づいて、消去パルスのパルス幅を求める
行程を備えたことを特徴とする不揮発性メモリの消去パ
ルスのパルス幅決定方法。
【請求項１０】書込パルスによりデータが書き込まれ
る不揮発性メモリと、書込パルスのパルス幅データを記
憶可能なパルス幅記憶手段と、書込パルスのパルス幅デ
ータをパルス幅記憶手段へ書き込むＣＰＵと、第一のク
ロック信号を供給するクロック供給手段と、パルス幅記
憶手段の保持するパルス幅データに基づいて第一のクロ
ック信号を分周し、第二のクロック信号を出力するクロ
ック分周手段と、第二のクロック信号に基づいて書込パ
ルスのタイミング信号を生成するパルス発生手段とを備
えることを特徴とする不揮発性メモリ内蔵マイコン。
【請求項１１】前記不揮発性メモリは、書込パルスの
パルス幅データを記憶保持するデータ領域を有し、前記
ＣＰＵは、このデータ領域から読み出したパルス幅デー
タを前記パルス幅記憶手段へ書き込むことを特徴とする
請求項１０に記載の不揮発性メモリ内蔵マイコン。
【請求項１２】書込パルスによりデータが書き込ま
れ、書込パルスのパルス幅データを記憶保持するデータ
領域を有する不揮発性メモリと、第一のクロック信号を
供給するクロック信号供給手段と、前記データ領域から
パルス幅データを読み出し、クロック信号供給手段から
の第一のクロック信号及び読み出されたパルス幅データ
に基づいて書込パルスのタイミング信号を生成するＣＰ
Ｕとを備えることを特徴とする不揮発性メモリ内蔵マイ
コン。
【請求項１３】消去パルスによりデータが消去される
不揮発性メモリと、消去パルスのパルス幅データを記憶
可能なパルス幅記憶手段と、消去パルスのパルス幅デー
タをパルス幅記憶手段へ書き込むＣＰＵと、第一のクロ
ック信号を供給するクロック信号供給手段と、パルス幅
記憶手段の保持するパルス幅データに基づいて第一のク
ロック信号を分周し、第二のクロック信号を出力するク
ロック分周手段と、第二のクロック信号に基づいて消去
パルスのタイミング信号を生成するパルス発生手段とを
備えることを特徴とする不揮発性メモリ内蔵マイコン。
【請求項１４】前記不揮発性メモリは、消去パルスの
パルス幅データを記憶保持するデータ領域を有し、前記
ＣＰＵは、このデータ領域から読み出したパルス幅デー
タを前記パルス幅記憶手段へ書き込むことを特徴とする
請求項１３に記載の不揮発性メモリ内蔵マイコン。
【請求項１５】消去パルスによりデータが消去され、
消去パルスのパルス幅データを記憶保持するデータ領域
を有する不揮発性メモリと、第一のクロック信号を供給
するクロック信号供給手段と、前記データ領域からパル
ス幅データを読み出し、クロック信号供給手段からの第
一のクロック信号及び読み出されたパルス幅データに基
づいて消去パルスのタイミング信号を生成するＣＰＵと
を備えることを特徴とする不揮発性メモリ内蔵マイコ
ン。