JP2002133878A - 不揮発性記憶回路および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のフラッシュメモリ内蔵マイクロコンピ
ュータは、書込みパルスをＣＰＵが管理する方式であ
り、ＣＰＵが素子の特性や電源電圧に関してワーストケ
ースを想定して終了時間を決定することとなるため無駄
な待ち時間が多く発生するとともに、ＣＰＵとメモリと
の間の通信に伴なうオーバーヘッド時間も所要時間に含
まれてしまうという課題があった。 【解決手段】 書込みや消去、読出しなどの基本的な動
作を指示するための制御レジスタ（ＣＲＧ）や昇圧回路
（３１）の電圧が所望のレベルに到達したか否かを検知
する昇圧電圧到達検知回路（３２）や書込み電圧や消去
電圧の印加時間を計時する回路（２１，３４）、書込
み、消去が終了したことを検知する回路（２２，３５）
を設け、制御レジスタに動作指示を設定するだけで自動
的に各動作が進行させ、動作終了後に制御レジスタに設
けられた終了フラグ（ＦＬＡＧ）をセットして終了を知
らせるようにした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電気的に書込み消
去可能な不揮発性メモリにおける書込みおよび消去の制
御方式および昇圧回路の制御方式に適用して有効な技術
に関し、例えばブロック単位で一括してデータの消去が
可能なフラッシュメモリおよびそれを内蔵したマイクロ
コンピュータに利用して有効な技術に関する。

【０００２】

【従来の技術】フラッシュメモリは、コントロールゲー
トおよびフローティングゲートを有する２層ゲート構造
のＭＯＳＦＥＴからなる不揮発性記憶素子を使用してい
る。従来、フラッシュメモリにおける書き込み方式に
は、ＦＮトンネル現象を利用する方式とホットエレクト
ロンを利用する方式とがある。ＦＮトンネル現象を利用
する方式は、コントロールゲートと基板（もしくはウェ
ル領域）との間またはコントロールゲートとソースまた
はドレインとの間に電圧を印加してＦＮトンネル現象を
利用してフローティングゲートに電荷を注入または放出
してしきい値を変化させる方式である。一方、ホットエ
レクトロンを利用する方式は、コントロールゲートに高
電圧を印加した状態でソース・ドレイン間に電流を流し
てチャネルで発生したホットエレクトロンをフローティ
ングゲートに注入してしきい値を変化させる方式であ
る。

【０００３】ＦＮトンネルによる書込み方式は書込み電
流が小さいため例えば１２８バイトのようなワード線単
位での書込みが可能であり、一括書込みができるという
利点がある。一方、ホットエレクトロンによる書込み方
式は書込み電流が大きくなるのでワード線単位の一括書
込みは困難であり、１バイトのような単位での書込みが
行なわれている。ＦＮトンネルによる書込み方式を採用
する場合の記憶素子は、耐圧との関係で微細化が困難で
あり集積度が上がらない。そのため、大容量化する上で
はホットエレクトロンによる書込み方式の方が有利であ
る。

【０００４】なお、いずれの書込み方式を採用する場合
も、フラッシュメモリにおけるデータの消去は、ブロッ
ク単位すなわちウェル領域やソース線を共通にする複数
のセクタに対して同時に行なわれるように構成されるこ
とが多い。

【０００５】

【発明が解決しようとする課題】本発明者らは、ホット
エレクトロンによる書込み方式を採用したフラッシュメ
モリにおいて、書込み所要時間を短縮する技術について
詳しく検討した。

【０００６】従来、フラッシュメモリを内蔵したマイク
ロコンピュータ（以下、フラッシュ内蔵マイコンと称す
る）におけるフラッシュメモリの書込みおよび消去の制
御は、ＣＰＵがフラッシュコントロール回路内の制御レ
ジスタの書込みビットや消去ビットを設定して書込みま
たは消去を開始させ、ＣＰＵがプログラムで時間を管理
して適当な時間が来たときに前記書込みビットや消去ビ
ットを解除して書込み動作や消去動作を終了させる方式
が採用されていた。上記のような、例えばワード線単位
１セクタ（例えば１２８バイト）同時に書込みを行なう
ＦＮトンネルによる書込み方式を採用したフラッシュ内
蔵マイコンにおいては、書込み電圧を印加する時間がＣ
ＰＵの動作周期に比べて充分に長いため、ＣＰＵが時間
管理する上記のような制御方式でも有効であった。また
フラッシュメモリに書込み制御等行うコントローラと内
蔵してパッケージングされる、いわゆる単体フラッシュ
メモリであっても、コントローラが同様の時間管理を行
っていた。

【０００７】しかしながら、ホットエレクトロンによる
書込み方式を採用したフラッシュ内蔵マイコンにおいて
は、前述のように選択中のセクタ内のメモリセルに対し
て、１ビットずつあるいは８ビットのような単位で順番
に書込みパルスをドレインに印加しなければならず、そ
の場合１つ１つの書込みパルス幅はＦＮトンネル方式に
比べて非常に短くなる。そのため、ＣＰＵの動作周波数
が十分に高い場合を除き、そのような短い時間をＣＰＵ
が正確に制御することは困難であり、充分にマージンを
取ると書込み所要時間が長くなるとともに非選択のメモ
リセルに対しても高電圧が印加されてしきい値が変化す
るディスターブと呼ばれる現象が発生し易くなる。一
方、書込みパルス幅のマージンを小さくすると書込み不
良が発生して書込みが終了するまでのパルス印加回数が
増加し、トータルの書込み所要時間が長くなってしまう
という課題がある。

【０００８】また、ＣＰＵとメモリとの間の通信に伴な
うオーバーヘッド時間も所要時間に含まれてしまうとい
う課題がある。

【０００９】また、フラッシュ内蔵マイコンのみなら
ず、単体フラッシュにおいても書込みパルスをＣＰＵ又
はコントローラが管理する方式では、ＣＰＵ等は記憶素
子の特性や電源電圧に関してワーストケースを想定して
終了時間を決定することとなるため、特性の良いフラッ
シュメモリでは無駄な待ち時間が多く発生することとな
る。

【００１０】さらに、フラッシュメモリ内蔵マイコンや
単体フラッシュにおいてフラッシュメモリの記憶容量が
異なる製品や動作周波数の異なる製品、電源電圧が異な
る製品など、品種の多様化を図る場合、製品が変わると
フラッシュメモリの書込み電圧を発生する昇圧回路の昇
圧時間も変わるので、上記のように書込みパルスをＣＰ
Ｕ等が管理する方式にあっては品種毎に昇圧回路を設計
し直したり、ＣＰＵのプログラム修正やコントローラの
制御の適正化などの対策が必要であり、新製品の開発時
間が長くなるという課題もあった。

【００１１】この発明の目的は、トータルの書込み所要
時間を短縮可能なフラッシュメモリのような不揮発性記
憶回路およびそれを内蔵したマイクロコンピュータ等の
半導体集積回路を提供することにある。

【００１２】この発明の他の目的は、記憶容量など仕様
が異なることにより内部昇圧回路の昇圧時間が異なる場
合においても、昇圧回路を設計し直したりＣＰＵのプロ
グラムを書き直すなどの対策が行なわずに最適な時間で
書込みや消去が行なえるフラッシュメモリのような不揮
発性記憶回路およびそれを内蔵したマイクロコンピュー
タ等の半導体集積回路を提供することできるようにする
ことにある。

【００１３】この発明の前記ならびにほかの目的と新規
な特徴は、本明細書の記述及び添付図面から明らかにな
るであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものを概要を簡単に説明すれば、下
記のとおりである。

【００１５】すなわち、ホットエレクトロンによる書込
み方式を採用したフラッシュメモリのような不揮発性記
憶回路もしくはそれを内蔵した半導体集積回路におい
て、しきい値の高低によりデータを記憶する複数の不揮
発性記憶素子を備えたメモリアレイと、データの書込み
時または消去時に上記不揮発性記憶素子へ印加される電
圧を発生する昇圧回路と、上記昇圧回路により昇圧され
た電圧のレベルを検知する昇圧電圧検知回路と、上記昇
圧電圧検知回路による検知に基づいて書込みまたは消去
を開始する書込み消去制御回路と、上記書込み消去制御
回路による書込みまたは消去の終了を検知する書込み消
去終了検知回路と、上記書込み消去制御回路による書込
みまたは消去が終了したこと示す終了フラグとを設ける
ようにしたものである。

【００１６】上記手段によれば、内部で自動的に昇圧か
ら書込みまたは消去が進行し、終了するとフラグにより
終了が示されるため、外部から書込み又は消去パルスな
どを制御する必要がなくなり、記憶容量など仕様が異な
ることにより内部昇圧回路の昇圧時間が異なる場合にお
いても、昇圧回路を設計し直したりＣＰＵのプログラム
の修正又はコントローラの制御の適正化などの対策が行
なわずに最適な時間で書込みや消去が行なえるようにな
る。

【００１７】また、望ましくは、上記書込みまたは消去
の動作に入ることを示す制御ビットを有する制御レジス
タを設け、上記昇圧回路は上記制御ビットが設定される
ことにより昇圧動作を開始するように構成する。これに
よって設定された制御ビットに応じた動作が自動的に開
始されるようになる。

【００１８】さらに、データの書込み時または消去時に
上記不揮発性記憶素子へ印加される複数の電圧を発生す
る複数の昇圧回路と、上記複数の昇圧回路により昇圧さ
れた電圧のレベルをそれぞれ検知する複数の昇圧電圧検
知回路とを設け、上記書込み消去制御回路は、上記複数
の昇圧電圧検知回路によりそれぞれの昇圧電圧がすべて
所定のレベルに達したことが検知されたことに基づいて
書込みまたは消去を開始するように構成する。これによ
って、昇圧終了後無駄な時間を生じさせることなく最短
で次の動作を開始させることができる。

【００１９】ここで、上記書込み消去終了検知回路は、
例えば上記昇圧電圧検知回路の検知信号を遅延する遅延
回路もしくは該検知信号に基づいて上記クロック信号を
計数するカウンタ回路などにより構成する。これによ
り、公知の技術を利用して容易に書込み消去終了検知回
路を実現することができる。

【００２０】また、上記昇圧回路により昇圧された電圧
を放電する放電回路を設け、該放電回路は上記書込み消
去終了検知回路による検知信号に基づいて放電を開始す
るように構成する。これにより、書込みまたは消去終了
後に無駄な時間を生じさせることなく昇圧回路の電圧の
放電を開始させることができる。

【００２１】さらに、上記放電回路により放電された上
記昇圧回路の出力電圧が所定のレベルに達したことを検
知する放電終了検知回路を設け、該放電終了検知回路に
よる検知信号に基づいて上記終了フラグが設定されるよ
うに構成する。これにより、書込みまたは消去に伴なう
動作が完全に終了したことを直ちに外部へ知らせること
ができる。

【００２２】また、書込みデータを保持するデータレジ
スタと、該データレジスタに保持されている書込みデー
タに応じて上記ビット線に書込み電圧を印加する書込み
制御回路とを設け、上記書込み制御回路は、上記データ
レジスタに保持されている書込みデータのビットが論理
“１”（もしくは論理“０”）のときはそのビットを飛
ばして論理“０”（もしくは論理“１”）のビットに対
応して順次上記書込み電圧を印加して行くように構成す
る。これにより、ホットエレクトロンによる書込み方式
を採用したフラッシュメモリのような不揮発性記憶回路
において、トータルの書込み所要時間を短縮することが
できる。

【００２３】さらに、上記書込み電圧の印加時間はクロ
ック信号に基づいて決定され、該クロック信号の周期が
変更されることにより上記書込み電圧の印加時間が変更
されるように構成する。これにより、記憶素子の特性等
に応じて書込み電圧の印加時間を変更することで、最適
な書込みを短い時間で終了させることができるととも
に、書込み電圧の印加時間の変更が、クロック信号の周
期の変更という簡単な方法で実現することが可能とな
る。

【００２４】また、上記クロック信号および上記データ
レジスタに保持されている書込みデータに基づいて、上
記書込み電圧を順次出力するシフトレジスタを備え、上
記書込み消去終了検知回路は上記シフトレジスタの最終
段にパルスが到達したのを検出して書込み終了と判定す
るように構成する。これにより、複数の記憶素子に対す
る書込み電圧の順次印加が容易に行なえ、同時に書込み
電圧を印加する方式に比べてピーク電流を抑えることが
できるとともに、書込みが終了したのを極めて容易に検
知することができる。

【００２５】さらに、書込みまたは消去時に上記不揮発
性記憶素子に上記昇圧回路で発生された昇圧電圧を供給
するレベルシフト回路と上記昇圧回路における昇圧電圧
のレベルを判定するレベル判定回路とを設け、上記昇圧
電圧が所定のレベルを超えたと上記レベル判定回路が判
定したときに上記レベルシフト回路の電源電圧が切り替
えられるように構成する。これにより、レベルシフト回
路を構成する素子に耐圧以上の電圧が印加されるのを回
避し、耐圧条件を緩和することができる。

【００２６】また、上記昇圧回路における昇圧電圧のレ
ベルを判定する第２のレベル判定回路を設けるととも
に、上記昇圧回路はチャージポンプからなり該チャージ
ポンプを構成するＭＯＳＦＥＴは半導体基板表面に形成
された複数のウェル領域に高電圧側と低電圧側とに分割
されて形成され、上記昇圧電圧が所定のレベルを超えた
と上記第２のレベル判定回路が判定したときに上記高電
圧側のウェル領域に印加されるバイアス電圧が切り替え
られるように構成する。これにより、チャージポンプを
構成するＭＯＳＦＥＴのしきい値が基板効果により高く
なって昇圧効率が低下するのを回避することができる。

【００２７】さらに、外部から供給されるコマンドコー
ドを保持するコマンドレジスタと、該コマンドレジスタ
に設定されたコマンドコードに応じて書込みまたは消去
制御を行なうシーケンス制御回路とを設け、該シーケン
ス制御回路は、内部回路からの所定の信号を受けて上記
制御レジスタの各制御ビットの設定を行ない、該制御ビ
ットが設定される他の内部回路の動作が開始されるよう
に構成する。これにより、外部からの指示を受けること
なく、書込みとそのベリファイや消去およびベリファイ
などの一連の動作を連続的に進行させることができると
ともに、シーケンス制御回路の構成も簡略化することが
でき、設計が容易となる。

【００２８】本出願の第２の発明は、しきい値の高低に
よりデータを記憶する複数の不揮発性記憶素子を備えた
不揮発性記憶回路と、データの書込み時または消去時に
上記不揮発性記憶素子へ印加される電圧を発生する昇圧
回路と、上記昇圧回路により昇圧された電圧のレベルを
検知する昇圧電圧検知回路と、上記昇圧電圧検知回路に
よる検知に基づいて書込みまたは消去を開始する書込み
消去制御回路と、上記書込み消去制御回路による書込み
または消去の終了を検知する書込み消去終了検知回路
と、上記書込み消去制御回路による書込みまたは消去が
終了したこと示す終了フラグと、上記書込みまたは消去
の動作に入ることを示す制御ビットを有する制御レジス
タと、上記制御レジスタの制御ビットを設定することに
より上記不揮発性記憶回路に対する書込み、消去、読出
しのいずれかの指示を与える制御回路とを１つの半導体
チップ上に半導体集積回路として構成するようにしたも
のである。

【００２９】上記手段によれば、内部で自動的に昇圧か
ら書込みまたは消去が進行し、終了するとフラグにより
終了が示されるため、外部から書込みパルスなどを制御
する必要がなくなり、記憶容量など仕様が異なることに
より内部昇圧回路の昇圧時間が異なる場合においても、
昇圧回路を設計し直したり制御回路のプログラムを書き
直すなどの対策が行なわずに最適な時間で書込みや消去
が行なえるようになる。また、上記書込みまたは消去の
動作に入ることを示す制御ビットを有する制御レジスタ
を設けたので、制御回路が制御レジスタの所定の制御ビ
ットを設定するだけで制御ビットに応じた動作が自動的
に開始されるようになり、所望の動作を容易に実行させ
ることができる。

【００３０】さらに、望ましくは、上記制御回路は、上
記終了フラグを読み出すことにより上記不揮発性記憶回
路に対する動作が終了したことを検知して、上記制御レ
ジスタの制御ビットを設定することにより次の指示を与
えるように構成する。これによって、制御回路が書込み
時間や消去時間などの管理を行なう必要がなくなり、制
御回路の負担を軽減することができるようになる。

【００３１】

【発明の実施の形態】以下、本発明の実施例を、図面を
参照しながら説明する。図１には、本発明が適用された
フラッシュ内蔵マイコンの概略構成が示されている。特
に制限されないが、図１に示されている各回路ブロック
は、単結晶シリコンのような１個の半導体チップ上に形
成される。

【００３２】図１において、符号ＦＬＡＳＨで示されて
いるのは不揮発性素子からなるメモリアレイを備えたフ
ラッシュメモリ部、ＦＬＣは該フラッシュメモリ部に対
する書込みや消去などの指示を与えるフラッシュモード
制御部、ＣＰＵはチップ全体の制御を司る中央処理ユニ
ット、ＲＡＭはデータを一時記憶したり中央処理ユニッ
トＣＰＵの作業領域を提供するランダムアクセスメモ
リ、ＰＲＰは各種タイマ回路やＡ／Ｄ変換回路、システ
ム監視用のウォッチドッグタイマなどの周辺回路、ＢＵ
Ｓは上記中央処理ユニットＣＰＵとフラッシュメモリ部
ＦＬＡＳＨ、フラッシュモード制御部ＦＬＣ、ＲＡＭ間
を接続する内部バス、Ｉ／Ｏは内部バスＢＵＳ上の信号
を外部バスへ出力したり外部バス上の信号を取り込んだ
りする入出力バッファや外部装置との間でシリアル通信
を行なうシリアル通信ポートなどの入出力ポートを含む
インタフェース回路、ＢＳＣは内部バスＢＵＳのバス占
有権の制御等を行なうバスコントローラである。

【００３３】図１には示されていないが、上記回路ブロ
ックの他に、ＣＰＵに対する割込み要求の発生および優
先度を判定して割込みをかける割込み制御回路や、ＲＡ
Ｍとフラッシュメモリ部ＦＬＡＳＨ等との間のＤＭＡ
（ダイレクト・メモリ・アクセス）転送を制御するＤＭ
Ａ転送制御回路、システムの動作に必要なクロック信号
を発生する発振器などが必要に応じて設けられることも
ある。

【００３４】図２には、上記フラッシュメモリ部ＦＬＡ
ＳＨの概略構成が示されている。図２において、１１は
コントロールゲートとフローティングゲートを有するＭ
ＯＳＦＥＴからなる不揮発性記憶素子としてのメモリセ
ルがマトリックス状に配置されたメモリアレイ、１２は
外部から入力された書込みデータに基づいて上記メモリ
アレイ１１に対して書込みを行なう書込みラッチ制御回
路である。この書込みラッチ制御回路１２は、例えば１
２８バイトのような１ワード線に接続されたメモリセル
の数に対応したビット数のデータを保持するデータレジ
スタ１２Ａと、このデータレジスタ１２Ａに保持された
データに基づいてメモリアレイ１１内のビット線に書込
みパルスを印加する書込み制御回路１３とから構成され
ている。なお、上記データレジスタ１２Ａは、ワード線
方向のメモリセルの数すなわちメモリアレイ１１内のビ
ット線の数に対応したビット数でなくてもよく、その整
数分の１のビット数とし、これをセレクタ（マルチプレ
クサ）等を介して対応する複数のビット線の中のいずれ
かに供給できるように構成してもよい。

【００３５】また、この実施例のメモリアレイ１１は、
列方向に階層的に構成されており、各列のメモリセルは
例えば１６個のような単位でそれぞれドレインが共通の
副ビット線ＳＢに接続され、副ビット線ＳＢは選択スイ
ッチＭＯＳＦＥＴ Ｚ−ＳＷを介して主ビット線ＭＢに
接続されるようにされる。そして、同一の副ビット線に
接続された例えば１６個のメモリセルとこれらとワード
線を共通にするメモリセルは、そのソースが共通ソース
線ＳＬに接続されている。ソースを共通にするこれらの
メモリセルは、半導体基板表面に形成された同一のウェ
ル領域上に形成され、一括消去の単位とされる。以下、
これをブロックと称する。

【００３６】一方、横方向すなわち行方向に並んだメモ
リセルＭＣのコントロールゲートは、行単位で共通のワ
ード線ＷＬにそれぞれ接続され、１本のワード線に共通
に接続された例えば１２８×８個のメモリセルが１セク
タを構成し、書込みの単位とされる。なお、図２におい
て、ＳＢ，ＭＢ等に付記されているｋ−１，ｋ，ｋ＋１
なる符号は、各ビットを区別するための符号で、０〜１
０２３のような正の整数をとる。また、本明細書におい
て、単にビット線と記すときは、主ビット線ＭＢを意味
する。なお、本発明において、メモリ接続方式は上記に
限定されない。

【００３７】１４はアドレスバスＡＢより取り込まれた
Ｘ系アドレス信号をデコードしてメモリアレイ１１内の
ワード線の中からＸ系アドレスに対応した１本のワード
線ＷＬを選択するＸデコーダ回路、１５はブロックを選
択するＺ系アドレス信号をデコードして上記副ビット線
ＳＢを主ビット線ＭＢに接続する選択スイッチＭＯＳＦ
ＥＴ Ｚ−ＳＷをオン、オフ制御するＺデコーダ回路、
１６はアドレスバスより取り込まれたＹ系アドレス信号
をデコードして１セクタ内の１バイト（あるいは１ワー
ド）のデータを選択するＹデコーダ回路、１７はアドレ
スバスを介してＣＰＵより供給されるアドレス信号を取
り込むアドレスバッファ回路ＡＤＢ、１８はメモリセル
アレイ１１の主ビット線ＭＢに読み出されたデータ信号
を増幅して出力するセンスアンプ回路である。

【００３８】さらに、この実施例のフラッシュメモリ部
には、上記各回路の他、センスアンプ１８とデータバス
ＤＢとの間にあってデータ信号の入出力を行なうＩ／Ｏ
バッファ回路１９、外部からの制御信号に基づいてフラ
ッシュメモリ内の各回路へ供給される制御信号を生成す
る制御回路２０、外部から供給される電源電圧Ｖccに基
づいて書込み電圧、消去電圧、読出し電圧、ベリファイ
電圧等チップ内部で必要とされる電圧を生成しメモリの
動作状態に応じてこれらの電圧の中から所望の電圧を選
択して前記書込み制御回路１３やＸデコーダ回路１４等
に供給する電源回路（ＶＳ）３０、消去時に共通ソース
線ＳＬをオープン状態にしウェル領域ＷＥＬＬに昇圧電
圧を印加したり書込み時および読み出し時にソース線お
よびウェル領域に接地電位を印加するなどソース線とウ
ェル領域の電圧を切り替えるウェル・ソース電源切替え
回路４０、昇圧動作等に必要とされるクロック信号を発
生する発振回路５０等が設けられている。

【００３９】一方、フラッシュモード制御部ＦＬＣは、
例えばコントロールレジスタＣＲＧを主体としこのレジ
スタの周辺に若干の回路を付加した回路で構成されてお
り、ＣＰＵがフラッシュメモリやＲＡＭ内に格納された
プログラムに従って動作し、上記コントロールレジスタ
ＣＲＧに書込みを行なうとフラッシュモード制御部ＦＬ
ＣがコントロールレジスタＣＲＧの各ビットの状態に応
じてフラッシュメモリ部ＦＬＡＳＨ内の制御回路２０や
電源回路３０に起動信号を送って書込みや消去、読出
し、ベリファイ等の動作を行なわせるように構成され
る。

【００４０】フラッシュモード制御部ＦＬＣには、上記
書込み消去制御用のコントロールレジスタＣＲＧの他
に、電圧トリミング用の値を設定するレジスタ、メモリ
アレイ内の欠陥ビットを含むメモリ列を予備のメモリ列
に置き換えるための救済情報を保持するレジスタが設け
てもよい。なお、特に制限されないが、トリミング用レ
ジスタの値はフラッシュメモリ部ＦＬＡＳＨのメモリア
レイ１１内の所定のエリアに記憶され、リセット時にフ
ラッシュメモリ部から読み出してトリミング用レジスタ
に設定するように構成することができる。

【００４１】図３には、消去時とポスト消去時と書込み
時のそれぞれにおけるワード線ＷＬ、ビット線ＭＢおよ
び共通ソース線ＳＬとウェルＷＥＬＬに対する印加電圧
の例を示す。ここで、ポスト消去とは、図４にハッチン
グＤで示すような消去によりしきい値が下がり過ぎたメ
モリセルのしきい値を高くする方向に移行させる弱い書
込み動作である。図４は、書込み後と消去後におけるメ
モリセルのしきい値の分布を示す。特に制限されるもの
でないが、本実施例のフラッシュメモリでは、データ
“０”がメモリセルのしきい値の高い状態に対応され、
データ“１”がメモリセルのしきい値の低い状態に対応
されている。

【００４２】この実施例においては、消去動作でメモリ
セルのしきい値を高い状態から低い状態にする際に、ウ
ェルを共通にするブロック全体のメモリセルに対して一
括して図３（Ａ）のような電圧を印加してフローティン
グゲートから電荷の引き抜きを行なうため、もともとし
きい値の低いメモリセルは、しきい値が下がり過ぎるこ
とがある。メモリセルのしきい値が０Ｖ以下に下がると
ワード線を非選択レベル（０Ｖ）にしている状態でもメ
モリセルにドレイン電流が流れてしまい、副ビット線Ｓ
Ｂを共通にする選択メモリセルからの正確なデータの読
出し動作を行なうことができない。そこで、この実施例
では、図４にハッチングＤで示すように、しきい値が下
がり過ぎたメモリセルのしきい値を少しだけ上げてやる
ポスト消去という動作も行なうようにされている。

【００４３】消去時には、図３（Ａ）に示すように、選
択ブロック（図３では上下対象の２つのブロックが選択
される）内のビット線ＭＢおよび共通ソース線ＳＬはオ
ープンすなわち電位的にフローティングの状態とされ、
ワード線ＷＬに−１１Ｖが、またウェルには１０Ｖの電
圧が印加される。これによって、メモリセルのフローテ
ィングゲートから負電荷（電子）が引き抜かれて、しき
い値が低くされる。

【００４４】書込み時には、図３（Ｃ）に示すように、
選択メモリセルのワード線ＷＬすなわちコントロールゲ
ートに１０Ｖ、ビット線すなわちドレインに６Ｖ、共通
ソース線ＳＬとウェルにそれぞれ接地電位がそれぞれ印
加されて、選択メモリセルにドレイン電流が流れ発生し
たホットエレクトロンがフローティングゲートに注入さ
れてしきい値が高くされる。また、このとき選択メモリ
セルが接続された副ビット線ＳＢと主ビット線ＭＢとの
間の選択ＭＯＳＦＥＴ Ｚ−ＳＷのゲートには１１Ｖの
高電圧が印加されてオン状態とされ、主ビット線ＭＢの
電位を副ビット線ＳＢに伝えるとともに、選択メモリセ
ルと副ビット線ＳＢを共通にする非選択のメモリセルの
ワード線ＷＬには−２Ｖの電圧が印加され、ディスター
ブによる誤書込みが禁止される。図３（Ｃ）において、
符号ＭＣｗが付されているセルが書込み対象のメモリセ
ルである。

【００４５】ポスト消去時には、図３（Ｂ）に示すよう
に、選択メモリセルのワード線ＷＬすなわちコントロー
ルゲートに４Ｖ、ビット線すなわちドレインに６Ｖ、共
通ソース線ＳＬとウェルにそれぞれ接地電位がそれぞれ
印加される。図３（Ｃ）において、符号ＭＣｐが付され
ているセルがポスト消去対象のメモリセルである。な
お、言うまでもないが、各電圧はこれに限定されず、ま
た回数とともに変化してもよく、パルス幅（あるいは
「印加電圧時間」）も回数に応じて変化してもよい。ま
た、書込み及びポスト消去のホットエレクトロン注入に
おいて、メモリセルに対してバックバイアスとなる印加
方式をとってもよい。

【００４６】図３（Ｃ）と比較すると明らかなように、
図３（Ｂ）のポスト消去時のバイアス関係は、書込み時
と同じであり、電圧の大小はポスト消去の方が書込みよ
りも小さくなっている。このように選択メモリセルが弱
い書込み状態とされることにより、そのフローティング
ゲートにホットエレクトロンが注入されてしきい値が若
干高くされる。また、このとき選択メモリセルが接続さ
れた副ビット線ＳＢと主ビット線ＭＢとの間の選択ＭＯ
ＳＦＥＴ Ｚ−ＳＷのゲートには１１Ｖの高電圧が印加
されてオン状態とされ主ビット線ＭＢの電位を副ビット
線ＳＢに伝えるとともに、選択メモリセルと副ビット線
ＳＢを共通にする非選択のメモリセルのワード線ＷＬに
は−５Ｖの電圧が印加され、ディスターブによる誤書込
みが禁止される。

【００４７】なお、データ読出し時には、全てのビット
線ＭＢが１．０Ｖのような電位Ｖｐｃにプリチャージさ
れた後、供給されたアドレスに対応した１本のワード線
ＷＬが選択されて例えば３．３Ｖのような電圧が印加さ
れる。また、各メモリセルのソースには、共通ソース線
ＳＬを介して接値電位（０Ｖ）が印加される。これによ
って、選択されたワード線ＷＬに接続されたメモリセル
は、そのしきい値に応じてしきい値が低いときは電流が
流れてビット線ＭＢの電位が下がり、しきい値が高いと
きは電流が流れないためビット線ＭＢの電位がプリチャ
ージレベルに維持される。そして、この電位がセンスア
ンプ１８によって増幅、検出される。

【００４８】図５には、フラッシュモード制御部ＦＬＣ
内の制御レジスタＣＲＧの構成例と、図２の実施例のフ
ラッシュメモリ部ＦＬＡＳＨのより具体的な構成例を示
す。

【００４９】図５に示されているように、フラッシュモ
ード制御部ＦＬＣ内の制御レジスタＣＲＧは、書換えモ
ードに入ることを指示する書換え許可ビットＳＷＥと、
消去期間を指示する消去期間ビットＥと、書込み期間を
指示する書込み期間ビットＰと、ポスト消去の開始を指
示するポスト消去期間ビットＰＯＳＴＥと、消去ベリフ
ァイの期間を指示する消去ベリファイ期間ビットＥＶ
と、書込みベリファイの期間を指示する書込みベリファ
イ期間ビットＰＶと、書込み消去の終了フラグＦＬＡＧ
とを含んでいる。

【００５０】そして、上記制御レジスタＣＲＧの各ビッ
トは、ＣＰＵがバスＢＵＳを介してセットおよびリセッ
トできるように構成されている。一方、終了フラグＦＬ
ＡＧはフラッシュメモリ部ＦＬＡＳＨからの信号によっ
てセットされ、ＣＰＵからバスＢＵＳを介してリセット
できるように構成されている。具体的には、ＣＰＵから
上記制御レジスタＣＲＧに対して供給されるバス入力制
御信号により入力ゲートを開いてバスＢＵＳ上の信号を
各ビットに取り込ませることでセット、リセットを行な
えるように構成されている。終了フラグＦＬＡＧの回路
構成およびセット、リセット動作については後に詳しく
説明する。

【００５１】本実施例のフラッシュメモリ部ＦＬＡＳＨ
においては、データを書き換える場合には一旦メモリセ
ルを消去してから書込みを行ないさらにベリファイ読出
しを行なうので、上記書換え許可ビットＳＷＥにより書
換えモードに入ることを宣言してフラッシュメモリ部Ｆ
ＬＡＳＨ内の回路を書込み消去の準備状態に移行させて
から消去や書込み、ベリファイの開始を指令すること
で、次の動作への移行が円滑に行なえるようになる。

【００５２】フラッシュメモリ部ＦＬＡＳＨの電源回路
３０は、チャージポンプなどの昇圧回路３１と、昇圧回
路３１において昇圧電圧が目標とする電圧に到達したか
否かを検知する電圧到達検知回路３２と、昇圧終了後に
電圧が所定の電圧以下に下がったか否か検知する放電電
圧到達検知回路３３とから構成される。昇圧回路３１
は、上記制御レジスタＣＲＧの書込み期間ビットＰまた
は消去期間ビットＥがセットされると自動的に昇圧を開
始するように構成されている。

【００５３】制御回路２０は、上記電圧検知到達回路３
２の検知信号を遅延する遅延回路もしくは該検知信号に
基づいてクロック信号を計数するカウンタ回路からなり
電圧印加時間を制御する印加時間制御回路２１と、該印
加時間制御回路２１からの信号に基づいて消去終了を検
知する消去終了検知回路２２とから構成される。消去終
了検知回路２２の検知信号VRESETにより放電＆電圧到達
検知回路３３が昇圧回路３１の放電を開始し放電が終了
したか否かを検知して、フラッシュモード制御部ＦＬＣ
内の制御レジスタＣＲＧの書込み消去終了フラグＦＬＡ
Ｇをセットする。

【００５４】また、到達電圧検知回路３２からの検知信
号を受けて書込みパルスを生成し書込み制御回路１３に
供給する書込みパルス発生回路３４が設けられていると
ともに、書込みラッチ制御回路１２には書込み制御回路
１３による書込みの終了を検知する書込み終了検知回路
３５が設けられている。この書込み終了検知回路３５
は、例えば後述のように書込み制御回路１３において書
込みパルスが最後のビット線に到達したことを検出する
ことでワード線単位１セクタすなわち１２８バイトに対
する書込みの終了を検知するように構成される。

【００５５】上記書込み終了検知回路３５の検知信号VR
ESETにより放電＆電圧到達検知回路３３が昇圧回路３１
の放電を開始させ、昇圧回路３１での放電が終了したか
否かを検知する。そして、放電終了を検知すると放電＆
電圧到達検知回路３３がフラッシュモード制御部ＦＬＣ
内の制御レジスタＣＲＧの書込み消去終了フラグＦＬＡ
ＧをセットしてＣＰＵに書込みまたは消去が終了したこ
とを知らせるようになっている。

【００５６】以上のように、この実施例においては、Ｃ
ＰＵは制御レジスタＣＲＧの各ビットのセットまたはリ
セットを行なうのみでよく、書込みや消去動作に伴なう
時間管理を行なう必要がない。書込みや消去における昇
圧回路３１の制御や昇圧電圧の印加開始、印加終了およ
び昇圧回路の放電等の動作の制御はすべてフラッシュメ
モリ部ＦＬＡＳＨ内の制御回路２０等により自動的に行
なわれる。そして、書込みまたは消去が終了すると、前
述したようにフラッシュメモリ部の放電＆電圧到達検知
回路３３が書込み消去終了フラグＦＬＡＧをセットする
ので、ＣＰＵはこのフラグを読みに行くことで書込みや
消去が終了したか否かをいつでも知ることができる。

【００５７】なお、図５には示されていないが、昇圧電
圧のレベルを設定するレジスタやパルス幅を制御するレ
ジスタと、これらのレジスタへの設定値に基づいて昇圧
回路３１や書込みパルス発生回路３４に対する制御信号
を生成して、発生される昇圧電圧のレベルや書込みパル
スの幅を調整する演算制御回路が設けられている。これ
らのレジスタを設けた実施例およびその動作について
は、後に詳細に説明する。

【００５８】次に、実施例のフラッシュメモリ部におけ
る書込みの手順を、図６を用いて説明する。

【００５９】書込み動作が開始されると、先ずＣＰＵに
より制御レジスタＣＲＧの書換え許可ビットＳＷＥが
“１”にセットされる（ステップＳ１）。次に、ＣＰＵ
からアドレスバスを介して書込みベリファイアドレスが
フラッシュメモリ部に供給され、アドレスバッファ１７
に取り込まれることにより書込みベリファイアドレスが
指定される（ステップＳ２）。それから、ＣＰＵにより
制御レジスタＣＲＧの書込みベリファイ期間ビットＰＶ
が“１”にセットされ、書込み期間ビットＰは“０”に
リセットされる（ステップＳ３）。これによって、フラ
ッシュメモリ部ではステップＳ２で指定されたアドレス
のデータをメモリアレイから読み出す。

【００６０】読み出されたデータはＣＰＵにより書込み
データと比較されて書込みが終了したか判定が行なわれ
る（ステップＳ４）。このように先ずベリファイを行な
うのは、ベリファイせずにいきなり書込みを行なうと既
に書込み状態のメモリセルのしきい値が変化してしまう
ためである。ステップＳ４のデータ判定で書込み未終了
と判定されると、次のステップＳ５で書込みベリファイ
期間ビットＰＶが“０”にリセットされ、代わりに書込
み期間ビットＰが“１”にセットされるとともに、書込
み消去終了フラグＦＬＡＧが“０”にリセットされる。
そして、書込み１ワード線分の書込みデータがＣＰＵか
らデータバスを介してフラッシュメモリ部に供給され、
データレジスタ１２Ａにセットされる（ステップＳ
６）。

【００６１】これによって、フラッシュメモリ部では昇
圧回路３１による昇圧を開始して電圧到達検知回路３２
が昇圧電圧が目標電圧に到達したと検知した時点で書込
みが開始され、書込み終了検知回路３５により書込み終
了が検知されると放電＆電圧到達検知回路３３により昇
圧回路３１の放電が開始され、昇圧回路３１での放電の
終了を検知すると書込み消去終了フラグＦＬＡＧがセッ
トされる。

【００６２】ＣＰＵはステップＳ６で書込みデータを設
定した後しばくすると書込み消去終了フラグＦＬＡＧが
セットされているか調べに行く（ステップＳ７）。そし
て、書込み消去終了フラグＦＬＡＧがセットされていな
ければそのまま待機し、書込み消去終了フラグＦＬＡＧ
がセットされた判定すると（ステップＳ３へ戻って再び
制御レジスタＣＲＧの書込みベリファイ期間ビットＰＶ
を“１”にセットし、書込み期間ビットＰを“０”にリ
セットしてベリファイ読出しを行なう。

【００６３】そして、次のステップＳ４で読出しデータ
を判定して書込み終了と判定すると、ステップＳ８へ移
行して制御レジスタＣＲＧの書込みベリファイ期間ビッ
トＰＶおよび書換え許可ビットＳＷＥを“０”にリセッ
トして一連の書込み処理を終了する。

【００６４】次に、実施例のフラッシュメモリ部におけ
る消去動作の手順を、図７を用いて説明する。

【００６５】消去動作が開始されると、先ずＣＰＵによ
り制御レジスタＣＲＧの書換え許可ビットＳＷＥが
“１”にセットされる（ステップＳ１１）。次に、ＣＰ
Ｕからアドレスバスを介して消去対象ブロックを指定す
るアドレス（Ｚアドレス）がフラッシュメモリ部に供給
され、アドレスバッファ１７に取り込まれることにより
消去ブロックが指定される（ステップＳ１２）。それか
ら、ＣＰＵにより制御レジスタＣＲＧのポスト消去期間
ビットＰＯＳＴＥが“０”にリセットされ（ステップＳ
１３）、さらに消去ベリファイ期間ビットＥＶが“１”
にセットされ、消去期間ビットＥは“０”にリセットさ
れる（ステップＳ１４）。これによって、フラッシュメ
モリ部ではステップＳ１２で指定されたブロックのデー
タをメモリアレイから読み出す。

【００６６】読み出されたデータはＣＰＵによりオール
“１”かどうかすなちわ消去が終了したか判定が行なわ
れる（ステップＳ１５）。このように先ずベリファイを
行なうのは、ベリファイせずにいきなり消去を行なうと
既に消去状態のメモリセルのしきい値が変化してしまう
ためである。ステップＳ１５のデータ判定で消去未終了
と判定されると、次のステップＳ１６で消去ベリファイ
期間ビットＥＶが“０”にリセットされ、代わりに消去
期間ビットＥが“１”にセットされるとともに、書込み
消去終了フラグＦＬＡＧが“０”にリセットされる。

【００６７】これによって、フラッシュメモリ部では昇
圧回路３１による昇圧を開始して電圧到達検知回路３２
が昇圧電圧が目標電圧に到達したと検知した時点で消去
が開始され、消去終了検知回路２２により消去終了が検
知されると放電＆電圧到達検知回路３３により昇圧回路
３１の放電が開始され、昇圧回路３１での放電の終了を
検知すると書込み消去終了フラグＦＬＡＧがセットされ
る。

【００６８】ＣＰＵはステップＳ１６で消去期間ビット
Ｅを設定した後、書込み消去終了フラグＦＬＡＧがセッ
トされているか調べに行く（ステップＳ１７）。そし
て、書込み消去終了フラグＦＬＡＧがセットされていな
ければそのまま待機し、書込み消去終了フラグＦＬＡＧ
がセットされた判定するとステップＳ１４へ戻って再び
制御レジスタＣＲＧの消去ベリファイ期間ビットＥＶを
“１”にセットし、消去期間ビットＥを“０”にリセッ
トしてベリファイ読出しを行なう。

【００６９】そして、次のステップＳ１５で読出しデー
タを判定して消去終了と判定すると、ステップＳ１８へ
移行して制御レジスタＣＲＧの消去ベリファイ期間ビッ
トＥＶを“０”にリセットして一連の消去処理を終了
し、ステップＳ２１以降のポスト消去動作へ移行する。

【００７０】ステップＳ２１ではＣＰＵによりポスト消
去期間ビットＰＯＳＴＥを“１”にセットして、ポスト
消去（弱い書込み）動作を開始する。ステップＳ２２以
降の処理は、図６に示されている書込み動作時の処理の
ステップＳ２以降と類似しているので、重複した動作の
説明は省略する。異なるのは以下の４点である。ステ
ップＳ２３で書込みベリファイ期間ビットＰＶの代わり
に消去ベリファイ期間ビットＥＶが“１”にセットさ
れ、書込み期間ビットの代わりに消去期間ビットＥが
“０”にリセットされる。ステップＳ２５で書込みベ
リファイ期間ビットＰＶの代わりに消去ベリファイ期間
ビットＥＶが“０”にリセットされ、書込み期間ビット
の代わりに消去期間ビットＥが“１”にセットされ、書
込み消去終了フラグＦＬＡＧが“０”にリセットされ
る。ステップＳ２６で書込みデータの代わりにポスト
消去するビットに対応してデータ“０”がセットされ
る。ステップＳ２８で消去ベリファイ期間ビットＥＶ
と、ポスト消去期間ビットＰＯＳＴＥと、書込み消去終
了フラグＦＬＡＧが、“０”にリセットされる。

【００７１】以上のように、この実施例においては、Ｃ
ＰＵは制御レジスタＣＲＧの各ビットのセットまたはリ
セットを行なうのみでよく、書込みや消去動作に伴なう
時間管理を行なう必要がない。また、書込みまたは消去
が終了すると、前述したようにフラッシュメモリ部の放
電＆電圧到達検知回路３３が書込み消去終了フラグＦＬ
ＡＧをセットするので、ＣＰＵはこのフラグを読みに行
くことで書込みや消去が終了したか否かを知ることがで
きる。

【００７２】次に、フラッシュメモリ部ＦＬＡＳＨの昇
圧系および書込み消去系の回路の具体例について説明す
る。

【００７３】図８には電圧到達検知回路３２および放電
＆電圧到達検知回路３３の例が示されている。このうち
（Ａ）は正の昇圧電圧の電圧到達検知回路および放電＆
電圧到達検知回路を、また（Ｂ）は負の昇圧電圧の電圧
到達検知回路および放電＆電圧到達検知回路を示す。な
お、図８において、ＣＰ１は正の昇圧電圧を発生するチ
ャージポンプ回路、ＣＰ２は負の昇圧電圧を発生するチ
ャージポンプ回路である。各チャージポンプ回路ＣＰ
１，ＣＰ２は、クロックによって容量をたたいて順次電
荷を転送することで昇圧する例えば図２５に示すような
構成の回路が用いられる。なお、図２５のチャージポン
プは、公知のチャージポンプと同一の構成であるので、
構成と動作の詳しい説明は省略する。

【００７４】図８（Ａ）の正の昇圧電圧の電圧到達検知
回路および放電＆電圧到達検知回路は、チャージポンプ
ＣＰ１の出力端子と接地電位との間に接続された直列形
態のラダー抵抗ＲＲ１およびスイッチＭＯＳＦＥＴ Ｑ
ｓ１と、該ラダー抵抗ＲＲ１により分圧された電圧Ｖａ
と基準電圧Ｖｒｅｆとを比較することにより昇圧電圧が
所定のレベルに達したか否かを検出する到達検知用比較
回路ＣＭＰ１と、同じくラダー抵抗ＲＲ１により分圧さ
れた電圧Ｖｂと基準電圧Ｖｒｅｆとを比較することによ
り放電時に電圧がチャージポンプを停止させるレベルに
達した（下がった）か否かを検出する到達検知用比較回
路ＣＭＰ２と、これらの比較回路ＣＭＰ１，ＣＭＰ２の
出力信号によってセット・リセット動作して電圧到達信
号VCCXVHを出力するＲＳフリップフロップＦＦ１と、放
電用スイッチＭＯＳＦＥＴ Ｑｄ１などから構成されて
いる。基準電圧Ｖｒｅｆは外部電源電圧ＶＤＤの電圧値
に変動しない装置内部等で作られた電源電圧ＶＤＤより
低い降圧安定化電圧である。

【００７５】なお、この放電用スイッチＭＯＳＦＥＴ
Ｑｄ１による放電の際には、急激な放電や放電後の電圧
が下がり過ぎないように留意する必要がある。そこで、
この実施例では、放電用スイッチＭＯＳＦＥＴ Ｑｄ１
と直列に複数のダイオード結合のＭＯＳＦＥＴ Ｑｐ１
〜Ｑｐ３を接続している。これにより、急激な放電によ
りノイズが発生したり素子に耐圧以上の電圧が印加され
るのを回避できるように工夫されている。また、放電後
の電位はダイオード結合のＭＯＳＦＥＴ Ｑｐ１〜Ｑｐ
３の段数を調整することで制御することができる。

【００７６】上記フリップフロップＦＦ１の出力VCCXVH
は、初期状態では比較回路ＣＭＰ１，ＣＭＰ２の出力信
号が共にハイレベルになることによってロウレベルにさ
れる。また、ラダー抵抗ＲＲ１と直列に設けられている
スイッチＭＯＳＦＥＴ Ｑｓ１は、そのゲート端子に、
制御レジスタＣＲＧ内の書換え許可ビットＳＷＥに基づ
く信号ＳＷＥ’が印加されて制御されるように構成され
ている。

【００７７】図８（Ａ）の回路は、書込み時に選択ワー
ド線に印加される１０Ｖのような電圧ＶCCXを発生する
回路である。図５の電圧到達検知回路３２および放電＆
電圧到達検知回路３３には、電圧ＶCCXを発生する回路
以外に、書込み時にドレインに印加される６Ｖにような
電圧ＶCCWを発生する回路や副ビット線選択用のスイッ
チＺ−ＳＷの制御ゲートに印加される１１Ｖのような電
圧ＶCCZを発生する回路、非選択ワード線に印加される
−２．５Ｖのような電圧ＶSSXを発生する回路などが設
けられる。このうち、ＶCCW（６Ｖ）とＶCCZ（１１Ｖ）
を発生する回路は、図８（Ａ）の回路と構成は同一であ
るので、図示は省略する。負電圧ＶSSX（−２．５Ｖ）
を発生する回路は、図８（Ｂ）のように構成される。

【００７８】図８（Ｂ）の回路は、図８（Ａ）の回路と
類似の構成を有する。異なるのは、ラダー抵抗ＲＲ２と
スイッチＭＯＳＦＥＴ Ｑｓ２がチャージポンプＣＰ２
の出力端子と電源電圧ＶCCF（１．４Ｖ）との間に接続
されている点と、このＭＯＳＦＥＴ Ｑｓ２がｎチャネ
ルでなくｐチャネルでありゲートに印加される信号ＳＷ
Ｅ’を反転するインバータＩＮＶが設けられている点
と、放電用のスイッチＭＯＳＦＥＴ Ｑｄ２が接地電位
でなく電源電圧ＶCCF側に接続されている点と、比較回
路ＣＭＰ１１，ＣＭＰ１２の比較電圧として基準電圧の
代わりに接地電位を用いる点にある。なお、ＶCCFは外
部電源電圧Ｖddの電圧値に変動しない装置内部等で作ら
れた電源電圧Ｖddより低い降圧安定化電圧である。

【００７９】図８（Ａ）の回路で検出された到達検知信
号VCCXHVと、図示しない同様な回路で検出された到達検
知信号VCCWHVおよびVCCZHVと、図８（Ｂ）の回路で検出
された到達検知信号VSSXHVは、図９に示すような４入力
ＮＡＮＤゲートＧ１１により論理積がとられて書込みパ
ルス発生回路３４に対するイネーブル信号ＥＰＯＫＮが
生成される。図９には、書込みラッチ制御回路１３と共
に、制御レジスタＣＲＧ内の書込み消去終了フラグＦＬ
ＡＧと、フラグをセットする信号ＶＲＥＳＥＴを生成す
るフラグセット信号生成回路３６も合わせて示されてい
る。

【００８０】次に、図８（Ａ），（Ｂ）の回路および図
９の書込みパルス発生回路３４の動作を、図１０のタイ
ミングチャートを用いて説明する。

【００８１】先ず、制御レジスタＣＲＧの書換え許可ビ
ットＳＷＥがセットされると、このビットに基づく信号
ＳＷＥ’によりスイッチＭＯＳＦＥＴ Ｑｓ１がオンさ
れて比較回路ＣＭＰ１による比較の準備が行なわれる。
また、書込みしたいセクタアドレス及びデータが書込み
ラッチに転送される（タイミングｔ１）。続いて、書込
み期間ビットＰがセットされると、ＡＮＤゲートＧ１が
開かれてクロックφがチャージポンプＣＰ１に供給され
て昇圧動作を開始する（タイミングｔ２）。そして、チ
ャージポンプＣＰ１の出力電圧が目標値の１０Ｖに達す
ると、比較回路ＣＭＰ１の出力がロウレベルに変化し
て、チャージポンプＣＰ１の昇圧動作が停止されるとと
もに、フリップフロップＦＦ１の出力VCCXHVがハイレベ
ルに変化する（タイミングｔ６）。

【００８２】同様に、ドレインに印加される電圧ＶCCW
を発生する回路や副ビット線選択用のスイッチＺ−ＳＷ
の制御ゲートに印加される電圧ＶCCZを発生する回路お
よび非選択ワード線に印加される負電圧ＶSSXを発生す
る図８（Ｂ）の回路においても、タイミングｔ２で昇圧
開始ビットＰがセットされると各々のチャージポンプが
昇圧動作を開始し、チャージポンプの出力電圧が目標値
に達すると、それぞれのタイミングｔ３，ｔ４，ｔ５で
チャージポンプの昇圧動作が停止されるとともに、各々
出力VCCWHV，VCCZHV，VSSXHVがハイレベルに変化する。

【００８３】そして、すべての検知信号がハイレベルに
変化したタイミングｔ６で、書込みパルス発生回路３４
に対するイネーブル信号ＥＰＯＫＮがハイレベルに変化
され、書込みパルスの生成が開始される。その後、１セ
クタ内の全ビットに対する書込みが終了すると、書込み
ラッチ制御回路１２から出力される書込み終了信号ＥＰ
ＥＮＤを受けて、フリップフロップＦＦ３（図９参照）
の出力である放電開始信号VRESETがハイレベルに変化す
る（タイミングｔ７）。これによって、図８（Ａ），
（Ｂ）の放電用スイッチＭＯＳＦＥＴ Ｑｄ１，Ｑｄ２
がオンされてチャージポンプの出力の放電が行なわれ、
昇圧電圧が徐々に下がって所定のレベルに到達したこと
が比較回路ＣＭ２，ＣＭＰ１２により検知されると、フ
リップフロップＦＦ１，ＦＦ２の出力VCCXHV,VSSXHV等
がロウレベルに変化される。

【００８４】そして、すべての検知信号VCCXHV,VCCWH
V，VCCZHV，VSSXHVがロウレベルに変化したタイミング
ｔ８で、それらの論理和をとるＮＯＲゲートＧ１２の出
力によってフリップフロップＦＦ３の出力（放電開始信
号）VRESETがロウレベルに変化されて、書込みが終了す
る。その後、放電開始信号VRESETを入力とするワンショ
ットパルス発生回路ＯＰＧとフリップフロップＦＦ４と
からなるフラグセット信号生成回路３６が、フラグセッ
トパルスFLAGSETを出力し、これによって、制御レジス
タＣＲＧ内の書込み消去終了フラグＦＬＡＧがセットさ
れる。

【００８５】なお、図９に示されているように、上記フ
ラグセット信号生成回路３６を構成するフリップフロッ
プＦＦ４の他の入力端子には、制御レジスタＣＲＧ内の
書換え許可ビットＳＷＥの状態信号ＳＷＥ’が入力され
ており、この信号ＳＷＥ’がロウレベルに固定されてい
る間は、フリップフロップＦＦ４がリセット状態にされ
て出力FLAGSETはロウレベルされて書込み消去終了フラ
グＦＬＡＧがセットされないように構成されている。

【００８６】また、図９に示されているように、この実
施例の書込み消去終了フラグＦＬＡＧは、バス入力タイ
ミング信号ＢＩＮとバス出力タイミング信号ＢＯＵＴに
より、バスＢＵＳに入出力可能に接続され、ＣＰＵによ
るリード・ライトが可能に構成されており、図１１に示
すように、バスＢＵＳの対応するビットをロウレベルに
固定した状態で、タイミングｔ１１のようにバス入力タ
イミング信号ＢＩＮを立ち上げると書込み消去終了フラ
グＦＬＡＧがバスＢＵＳ上の信号を取り込んでリセット
され、その出力ＦＬＡＧ’がロウレベルに変化するよう
に構成されている。

【００８７】さらに、この書込み消去終了フラグＦＬＡ
Ｇの出力ＦＬＡＧ’はフリップフロップＦＦ４のリセッ
ト端子側にフィードバックされており、信号ＳＷＥ’が
ハイレベルにされている状態で、書込み消去終了フラグ
ＦＬＡＧが放電開始信号VRESETの発生に伴なってワンシ
ョットパルス発生回路ＯＰＧからの信号によりフリップ
フロップＦＦ４がセットされて、フラグセット信号FLAG
SETがタイミングｔ１２のようにハイレベルに変化され
て書込み消去終了フラグＦＬＡＧがセットされると、そ
の出力ＦＬＡＧがハイレベルに変化することで適当な遅
延時間ΔｔをおいてフリップフロップＦＦ４はリセット
され、フラグセット信号FLAGSETが立ち下がるようにな
っている。なお、図示しない制御レジスタＣＲＧの他の
ビットも同様に、バスＢＵＳを介してリード・ライト可
能に構成されている。

【００８８】上述のように、この実施例のフラッシュ内
蔵マイコンにおいては、昇圧電圧が所定のレベルに達し
たことをフラッシュメモリ部内でハードウェアで検出し
て書込みパルスの生成を開始し、さらに書込みが終了す
ると放電を行ないしかもその放電による到達電圧を検出
して放電を停止するようにしているので、フラッシュメ
モリの記憶容量の相違などにより昇圧所要時間や放電所
要時間が異なっていたとしてもそれに応じて自動的に最
適な時間で昇圧および放電が終了するように動作する。
そのため、ＣＰＵによりそのような時間を制御する必要
がなく、製品によってプログラムを変えたりする必要も
ない。

【００８９】次に、本実施例のフラッシュメモリ部の消
去動作を、図１２を用いて説明する。図５の昇圧回路３
１内には、前記書込み動作に必要な電圧を発生する図８
（Ａ），（Ｂ）のような回路の他に、消去動作に必要な
１１Ｖのような選択ウェル電圧ＶCCMを発生する回路
と、選択ワード線に印加される−１１Ｖのような負電圧
ＶSSXを発生する回路が設けられている。これらの回路
のうち、選択ウェル電圧ＶCCMの発生回路は図８（Ａ）
のようなチャージポンプや比較回路などを有する回路に
より、また負電圧ＶSSXの発生回路は図８（Ｂ）のよう
な回路によりそれぞれ構成される。ただし、選択ウェル
電圧ＶCCMの発生回路や選択ワード線印加電圧ＶSSXの発
生回路は、比較電圧Ｖａの抵抗上の端子位置を切替える
ことで前述の書込み用の昇圧電圧を発生する図８
（Ａ），（Ｂ）の回路と兼用させるようにしても良い。
なお、ポスト消去のときに選択ワード線に印加する４Ｖ
のような電圧を発生する昇圧回路やポスト消去のときに
非選択ワード線に印加する−５Ｖのような電圧を発生す
る昇圧回路も同様に図８（Ａ）,（Ｂ）の回路と兼用さ
せることができる。

【００９０】消去動作では、先ず、制御レジスタＣＲＧ
の書換え許可ビットＳＷＥがセットされる（タイミング
ｔ２１）と、このビットに基づく信号ＳＷＥ’により昇
圧回路内の比較回路における比較の準備が行なわれる。
続いて、消去期間ビットＥがセットされると、クロック
が選択ウェル電圧ＶCCM発生回路および負電圧ＶSSX発生
回路のチャージポンプに供給されてそれぞれ昇圧動作を
開始する（タイミングｔ２２）。そして、チャージポン
プの出力電圧がそれぞれ目標値の１１Ｖ，−１１Ｖに達
すると、比較回路の出力が変化してチャージポンプの昇
圧動作が停止されるとともに、電圧到達検知信号VCCMH
V，VSSXHVがそれぞれハイレベルに変化する（タイミン
グｔ２３，ｔ２４）。

【００９１】そして、２つの検知信号VCCMHV，VSSXHVが
ハイレベルに変化したタイミングｔ２４で、図５の印加
時間制御回路２１に対するイネーブル信号ＥＰＯＫがハ
イレベルに変化され、消去電圧（選択ウェル電圧ＶCCM
および選択ワード線電圧ＶSSX）の印加が開始される。
その後、印加時間制御回路２１が内部カウンタなどによ
り電圧印加時間終了と判定すると、印加時間制御回路２
１から出力される消去終了信号ＥＥＮＤが変化し、これ
を監視する消去終了検知回路２２から放電開始信号VRES
ETが出力され、放電＆到達電圧検知回路３３がチャージ
ポンプの昇圧電圧の放電を開始する（タイミングｔ２
５）。これによって、昇圧回路３１では対応するチャー
ジポンプの出力の放電が行なわれ、昇圧電圧が徐々に下
がって所定のレベルに到達したことが比較回路により検
知されると、電圧到達検知信号VCCMHV，VSSXHVがそれぞ
れロウレベルに変化される。

【００９２】そして、２つの検知信号VCCMHV，VSSXHVが
ロウレベルに変化したタイミングｔ２６で、放電開始信
号VRESETがロウレベルに変化して図９と同様なワンショ
ットパルス発生回路ＯＰＧとフリップフロップＦＦ４と
からなるフラグセット信号生成回路３６が、フラグセッ
トパルスFLAGSETを出力し、これによって、制御レジス
タＣＲＧ内の書込み消去終了フラグＦＬＡＧがセットさ
れ、フラグの状態信号ＦＬＡＧがハイレベルに変化して
消去動作が終了する（タイミングｔ２７）。

【００９３】上述のように、この実施例のフラッシュ内
蔵マイコンは、消去時においても、昇圧電圧が所定のレ
ベルに達したことをフラッシュメモリ部内でハードウェ
ア的に検出して消去を開始し、さらに消去が終了すると
放電を行ないしかもその放電による到達電圧を検出して
放電を停止して消去動作を終了し、ＣＰＵは書込み消去
終了フラグＦＬＡＧを調べることにより消去が終了した
か否かを知ることができる。

【００９４】次に、上記書込みラッチ制御回路１２およ
び書込み終了検知回路３５の具体例を、図１３を用いて
説明する。なお、この実施例のフラッシュメモリ部にお
いては、データ“１”に対応したビットを飛ばしてデー
タ“０”に対応するビット線に対してのみ順に書込みパ
ルスを印加して行くように構成されている。

【００９５】図１３に示されているように、データレジ
スタ１２Ａは、バスより入力された書込みデータの各ビ
ットを、ビット線ＭＢを介してを取り込むための伝送Ｍ
ＯＳＦＥＴ ＴＭ１，ＴＭ２，ＴＭ３……と、互いに入
出力端子が結合された一対のインバータからなるラッチ
回路ＬＴ１，ＬＴ２，ＬＴ３……とにより構成されてい
る。また、書込み制御回路１３は、書込み制御用のシフ
トレジスタ１３１と、上記データレジスタ１２Ａにラッ
チされた書込みデータの各ビットが“１”か“０”かを
判定してそれに応じて上記シフトレジスタ１３１の各段
のシフト動作を制御するデータ判定＆シフト制御回路１
３２と、該データ判定＆シフト制御回路１３２からのシ
フトクロックと上記データレジスタ１２Ａの各ラッチ回
路ＬＴ１，ＬＴ２，ＬＴ３……の保持データとをそれぞ
れ入力とするＡＮＤゲートＧ１，Ｇ２，Ｇ３……と、１
０Ｖのような書込み電圧Ｖｐｐを電源電圧とし上記ＡＮ
ＤゲートＧ１，Ｇ２，Ｇ３……の出力を受けてそれぞれ
対応するビット線ＭＢを駆動するライトアンプＷＡ１，
ＷＡ２，ＷＡ３……とから構成されている。

【００９６】上記データ判定＆シフト制御回路１３２
は、上記データレジスタ１２Ａの各ラッチ回路ＬＴ１，
ＬＴ２，ＬＴ３……の保持データを一方の入力とし前段
の出力を他方の入力とするイクスクルーシブＯＲゲート
ＥＯＲｉと、該イクスクルーシブＯＲゲートＥＯＲｉの
出力を反転するインバータＩＮＶｉと、クロックφ１，
φ２によって該インバータＩＮＶｉの出力または上記イ
クスクルーシブＯＲゲートＥＯＲｉの出力を択一的に選
択して上記シフトレジスタ３１の各段にシフトクロック
として供給する伝送ＭＯＳＦＥＴ Ｔｉ１，Ｔｉ２とか
ら構成されている。

【００９７】なお、上記各段のイクスクルーシブＯＲゲ
ートＥＯＲｉのうち初段のイクスクルーシブＯＲゲート
ＥＯＲ１は、一方の入力端子に前段のイクスクルーシブ
ＯＲゲートＥＯＲ(i-1)の出力が入力される代わりに、
接地電位が印加されている。これによって、初段のイク
スクルーシブＯＲゲートＥＯＲ１は、データレジスタ１
２Ａのラッチ回路ＬＴ１の保持データが“０”のときは
出力信号が“１”となり、ラッチ回路ＬＴ１の保持デー
タが“１”のときは出力信号が“０”となる。また、２
段目以降のイクスクルーシブＯＲゲートＥＯＲｉは、対
応するラッチ回路ＬＴｉの保持データが“０”のときは
前段のイクスクルーシブＯＲゲートＥＯＲ(i-1)の出力
を反転して出力し、ラッチ回路ＬＴ１の保持データが
“１”のときは前段のイクスクルーシブＯＲゲートＥＯ
Ｒ(i-1)の出力をそのまま出力するように動作する。

【００９８】データ判定＆シフト制御回路１３２のクロ
ック伝送ＭＯＳＦＥＴ Ｔｉ１，Ｔｉ２を制御するクロ
ックφ１，φ２は、図１４に示すように、互いにハイレ
ベルの期間が重ならないようにされ位相が１８０°ずれ
たクロックである。これによって、書込み制御用のシフ
トレジスタ１３１の各段には、対応するイクスクルーシ
ブＯＲゲートＥＯＲｉの出力がハイレベルのときはクロ
ックφ１の立上がりに同期してハイレベルに変化し、φ
２の立上がりに同期してロウレベルに変化するクロック
（例えば図１３のφａ，φｅ）が供給される。対応する
イクスクルーシブＯＲゲートＥＯＲｉの出力がロウレベ
ルのときはクロックφ２の立上がりに同期してハイレベ
ルに変化し、φ１の立上がりに同期してロウレベルに変
化するクロック（例えば図１３のφｂ，φｃ，φｄ）が
供給される。

【００９９】また、書込み制御用のシフトレジスタ１３
１の初段には、図１４に示すように例えばクロックφ１
のほぼ１周期分のパルス幅Ｔｄを有するマスタ書込みパ
ルスＰｗが入力されており、上記データ判定＆シフト制
御回路１３２からのクロックφａ，φｂ，φｃ，φｄ，
φｅ……によって、前段から後段へ書込みパルスＰｗを
順次伝達して行くように動作される。また、同じタイミ
ングで変化するクロックが連続しているところ（例えば
φｂ，φｃ，φｄ）では、書込み制御用のシフトレジス
タ１３１の各段の間でレーシングを起こして最初の段の
入力パルスがその後ろのすべての段にラッチされるよう
に動作する。図１４の符号ｄ１〜ｄｎの波形は書込み制
御シフトレジスタ１３１の各段の出力、符号Ｄ１〜Ｄｎ
の波形はビット線ＭＢに印加される書込みパルスであ
る。なお、ビット線ＭＢに印加された書込みパルスは選
択スイッチＭＯＳＦＥＴ Ｚ−ＳＷを介して副ビット線
ＳＢに印加される。

【０１００】図１４に符号ｄ１〜ｄｎで示す波形のよう
に、書込みデータのうち“０”のビットのところでは、
伝達書込みパルスがクロックφ１（φ２）の半周期だけ
遅れ、書込みデータのうち“１”のビットのところで
は、伝達書込みパルスは遅れを持たずにそれぞれ伝達さ
れる。その結果、図１４に符号Ｄ１〜Ｄｎで示す波形の
ように、ビット線に印加される書込みパルスは順次クロ
ックφ１（φ２）の半周期だけずれたパルスとなる。

【０１０１】上記のようにデータ“１”に対応したビッ
トを飛ばしてデータ“０”に対応するビット線に対して
のみ順に書込みパルスを印加して行くことにより、デー
タ“１”に対応したビットを飛ばさないで書込みを行な
っていく従来方式に比べてトータルの書込み時間がデー
タ“１”のビット数の分だけ短くなる。また、それに応
じて書込み電流の総和Ｉｗの変動も従来方式に比べて小
さくなる。その結果、昇圧回路に対する負担が均一にな
って昇圧電圧の変動が少なくなって安定した書込みが行
なえるようになるとともに、書込み電流の変動が大きい
とそれに対応できるように予め昇圧回路を設計しておく
必要があるが、書込み電流の変動が少ないと昇圧回路の
設計も容易となる。

【０１０２】図１３に示されている書込み終了検知回路
３５は、書込み制御用のシフトレジスタ１３１の最終段
に到達した書込みパルスと、前述の電圧到達検知回路３
２から供給される書換えイネーブル信号ＥＰＯＫとを入
力とするラッチ回路により構成されている。そして、書
込み終了検知回路３５は、書換えイネーブル信号ＥＰＯ
Ｋがハイレベルに変化するとその出力がロウレベルに変
化し、書込み制御用のシフトレジスタ１３１の最終段に
書込みパルスが到達すると、これをトリガ信号として書
換えイネーブル信号ＥＰＯＫをラッチして出力が反転す
ることにより出力がハイレベルに変化するように動作す
る。これにより、図１３の書込み終了検知回路３５から
は、書込み開始から終了までの間ロウレベルとなる書込
み終了検知信号ＥＰＥＮＤが出力される。そして、この
信号ＥＰＥＮＤが図９に示されているフリップフロップ
ＦＦ３に供給されることにより図８の昇圧回路に対する
放電開始信号VRESETが形成されされる。

【０１０３】図１５は、本発明を適用したフラッシュ内
蔵マイコンにおけるフラッシュメモリ部ＦＬＡＳＨの他
の実施例を示す。

【０１０４】この実施例は、フラッシュメモリ部内に、
前記昇圧回路３１における昇圧レベルをＣＰＵからの指
示により調整するための昇圧レベル指定コードを設定す
る昇圧レベル設定レジスタ４１と、設定されたコードに
従って図８の昇圧回路における比較回路ＣＭＰ１，ＣＭ
Ｐ１１に対する比較電圧Ｖａを切り替える比較電圧切替
え回路４２と、前記書込みパルスのパルス幅をＣＰＵか
らの指示により調整するためのパルス幅指定コードを設
定するパルス幅設定レジスタ４３とを設けたものであ
る。

【０１０５】図１６には、比較電圧切替え回路４２の具
体例が示されている。図１６において、ＲＲ１で示され
ているのが図８（Ａ）におけるラダー抵抗であり、この
実施例では、このラダー抵抗ＲＲ１の複数の箇所から昇
圧電圧ＶCCXを任意の抵抗比で分割した電圧Ｖａ１，Ｖ
ａ２……Ｖａ８を抽出して、それらの中から、ピラミッ
ド状に構築されたスイッチＭＯＳＦＥＴからなるセレク
タ回路ＳＥＬ１によって昇圧レベル指定コードを設定す
る昇圧レベル設定レジスタ４１に設定されているコード
に対応したいずれか１つの電圧を比較回路ＣＭＰ１，Ｃ
ＭＰ１１に対する比較電圧ＶCMPとして取り出して供給
するように構成されている。

【０１０６】また、セレクタ回路ＳＥＬ１には、制御レ
ジスタＣＲＧ内のポスト消去期間ビットＰＯＳＴＥと消
去期間ビットＥからの信号の論理積をとった信号により
制御されるスイッチＭＯＳＦＥＴ Ｑｓ０も設けられて
いる。なお、この回路は一例としてポスト消去の際に選
択ワード線に印加される電圧を発生する昇圧回路におけ
る比較電圧切替え回路４２の例を示したもので、書込み
動作に使用する電圧を発生する昇圧回路においては、ス
イッチＭＯＳＦＥＴ Ｑｓ０のゲートに書込み期間ビッ
トＰからの信号が、また消去動作に使用する電圧を発生
する昇圧回路においては、スイッチＭＯＳＦＥＴ Ｑｓ
０のゲートに消去期間ビットＥからの信号が供給され
る。

【０１０７】なお、図１６においては、一例として昇圧
レベル指定コードが３ビットの場合を示したがこれに限
定されるものでなく、２ビットあるいは４ビット以上で
あっても良い。また、レジスタ４１のコードで直接セレ
クタＳＥＬ１を制御する代わりにレジスタ４１のコード
をデコーダでデコードした信号でセレクタＳＥＬ１を制
御するようにしてもよい。

【０１０８】図１７には、パルス幅指定コード設定レジ
スタ４３を設けた場合における書込みパルス発生回路３
４の具体例が示されている。この実施例の書込みパルス
発生回路３４は、発振器ＯＳＣからの基準発振信号φ０
を受けてその周波数の逓倍の周波数のクロックを生成す
る複数の逓倍回路ＤＶ１，ＤＶ２……ＤＶｎと、これら
の逓倍回路で逓倍されたクロックの中からパルス幅設定
レジスタ４３に設定されたコードに応じたクロックを選
択するセレクタＳＥＬ２などから構成されている。いず
れか１つのクロックを選択するセレクタＳＥＬ２の代わ
りに、任意のクロックを組合せて所望のパルス幅のクロ
ックを生成するようなクロック合成回路を用いるように
しても良い。

【０１０９】この実施例においても、制御レジスタＣＲ
Ｇ内のポスト消去期間ビットＰＯＳＴＥと消去期間ビッ
トＥからの信号の論理積をとった信号により逓倍回路Ｄ
Ｖ１，ＤＶ２……ＤＶｎが制御されるように構成されて
おり、動作モードにも応じて発生される書込みパルスＰ
ｗのパルス幅が調整される。なお、図１７においては、
一例としてパルス幅指定コードが３ビットの場合を示し
たがこれに限定されるものでなく、２ビットあるいは４
ビット以上であっても良い。また、レジスタ４３のコー
ドで直接セレクタＳＥＬ２を制御する代わりにレジスタ
４３のコードをデコーダでデコードした信号でセレクタ
ＳＥＬ２を制御するようにしてもよい。逓倍回路の代わ
りに分周回路を使用してパルス幅を変える回路も考えら
れる。

【０１１０】この実施例においては、ＣＰＵにより上記
昇圧電圧設定レジスタ４１とパルス幅設定レジスタ４３
のコードをダイナミックに書き換えることにより、それ
ぞれの状況に最適な書込みパルスをメモリセルに印加す
ることができる。図１８に、一例としてポスト消去の際
におけるそれぞれのコードを書き換えたときに発生され
る書込みパルスＰｗの変化の様子を示す。図において、
最下欄が昇圧電圧指定コード、その上が書込みパルス指
定コードである。

【０１１１】図１８より、昇圧電圧指定コードを換える
と書込みパルスＰｗの高さＶｐが変わり、書込みパルス
指定コードを換えると書込みパルスＰｗの幅Ｔｄが変わ
ることが分かる。図１８において、しだいに書込みパル
スの電圧と幅を大きくしているのは、メモリセルのしき
い値が目標の値に近づくとしだいにしきい値が変化しに
くくなるためである。図１８の書込みパルスの変更の仕
方はあくまでも一例であり、使用する記憶素子の特性に
応じて決定してやるようにすれば良い。

【０１１２】また、フラッシュメモリを構成する記憶素
子は製造ばらつきにより最適な書込み時間がずれること
があるが、上記のように書込みパルスの幅を変えてやる
ことでデバイスの特性に応じた時間で書込み処理を行な
うことができる。

【０１１３】以上、ポスト消去で例をとったが、書込み
や消去において、パルス幅やパルス電圧値を変化させて
も良い。

【０１１４】図１９には、本発明の他の実施例を示す。
この実施例は、ＣＰＵとは別個の半導体基板に半導体集
積回路として構成されるいわゆるフラッシュメモリチッ
プに適用したものである。図１９に示されているフラッ
シュメモリチップは、マイクロコンピュータチップに内
蔵された前記実施例（図５）のフラッシュメモリ部と類
似の構成を有している。図１９において、図５に示され
ている回路ブロックと同一若しくは類似の機能を有する
回路ブロックには同一の符号を付して重複した説明は省
略する。

【０１１５】図１９の実施例と図５の実施例との大きな
差異は、図５の実施例ではＣＰＵが制御レジスタＣＲＧ
の各ビットをセットすることでフラッシュメモリに対す
る動作を指示するように構成されているのに対し、図１
９の実施例では、フラッシュメモリチップは内部にコマ
ンドレジスタＣＭＤとシーケンサ（制御回路）２０’が
設けられていて、コマンドレジスタＣＭＤに外部のＣＰ
Ｕがコマンドを設定するとシーケンサ２０’がそのコマ
ンドを解釈することによりフラッシュメモリの動作を制
御するように構成されている点にある。また、図５の実
施例においてフラッシュモード制御部ＦＬＣに設けられ
ている制御レジスタＣＲＧ’と類似の制御レジスタＣＲ
Ｇ’が設けられ、この制御レジスタＣＲＧは外部のＣＰ
Ｕからはセット、リセット不能で上記シーケンサ２０’
がセット、リセットできるように構成されている点でも
異なる。それ以外の構成は図５の実施例とほぼ同様であ
る。なお、図１９における電圧到達検知回路３２には、
図５における放電&電圧到達検知回路３３が含まれてい
るものとする。

【０１１６】また、図１９は図５に対応させて簡略化し
て示しているが、実際には図２に示されているフラッシ
ュメモリ部ＦＬＡＳＨと同様に、アドレスデコーダやセ
ンスアンプなどのメモリ周辺回路が設けられる。上記コ
マンドレジスタＣＭＤは、特に制限されるものでない
が、この実施例においては、外部のデータバスを介して
ＣＰＵから書込みや消去などの指令を意味するコマンド
コードが設定可能に構成され、このコマンドレジスタＣ
ＭＤにコマンドコードが設定されると、シーケンサ２
０’がコマンドを解釈して対応する制御動作を開始する
ように構成されている。

【０１１７】上記制御レジスタＣＲＧ’は、図５の実施
例における制御レジスタと同様に、書換えモードに入る
ことを宣言する書換え許可ビットＳＷＥと、消去期間を
指示する消去期間ビットＥと、書込み期間を指示する書
込み期間ビットＰと、ポスト消去の期間を指示するポス
ト消去期間ビットＰＯＳＴＥと、消去ベリファイの期間
を指示する消去ベリファイ期間ビットＥＶと、書込みベ
リファイの期間を指示する書込みベリファイ期間ビット
ＰＶと、書込みおよび消去の終了を示す終了フラグＦＬ
ＡＧとを含んで構成される。

【０１１８】前述したように、この実施例においては、
上記制御レジスタＣＲＧの終了フラグＦＬＡＧを除く各
ビットはＣＰＵからセット、リセット不能であるが、終
了フラグＦＬＡＧは、ＣＰＵがデータバスＤＢＳを介し
てリセットを行なえるとともに読出しも行なえるように
構成されている。ただし、直接書込み消去終了フラグＦ
ＬＡＧの状態をＣＰＵへ知らせるための端子を設けても
良い。

【０１１９】この実施例のフラッシュメモリチップにお
いては、上記シーケンサ２０’が、制御レジスタＣＲＧ
のビットをセット、リセットしながらそのビットの設定
状態に応じてチップ内部の電源回路３０や書込みパルス
発生回路３４、図示しないアドレスデコーダなどに対す
る内部制御信号を生成することで、書込みや消去、読出
しなどの動作を行なうように構成されている。このシー
ケンサ２０’は、例えばコマンドを実行するのに必要な
一連のマイクロ命令群が格納されたＲＯＭ（リード・オ
ンリ・メモリ）を備え、コマンドデコーダがコマンドに
対応したマイクロ命令群の先頭アドレスを生成して制御
回路２０’に与えることにより、マイクロ命令が順次実
行されてチップ内部の各回路に対する制御信号が形成さ
れるように構成することできる。

【０１２０】図２０および図２１には、ＣＰＵからコマ
ンドコードが与えられた場合における上シーケンサ２
０’によるフラッシュメモリチップ内部における書込み
や消去の手順が示されている。この実施例におけるフラ
ッシュメモリチップは、ＣＰＵからデータバスを介して
コマンドレジスタＣＭＤに対するコマンドコードの設定
とアドレスの指定が行なわれると、シーケンサがメモリ
セルの書込みまたは消去を行なった後、引き続いてベリ
ファイ読出しを行ない、ベリファイ動作が終了した時点
で書込み消去終了フラグＦＬＡＧを“０”にセットして
ＣＰＵに知らせるように動作する。

【０１２１】図２０に示すように、ＣＰＵがフラッシュ
メモリに対して書込みコマンドと書込みアドレスおよび
書込みデータの設定を行ない、書込み消去終了フラグＦ
ＬＡＧを“０”にリセットする（ステップＳ１０１〜Ｓ
１０３）と、シーケンサ２０’が起動されステップＳ１
０４〜Ｓ１１０の手順に従って書込み動作制御が行なわ
れる。

【０１２２】シーケンサ２０’は先ず制御レジスタＣＲ
Ｇの書換え許可ビットＳＷＥを“１”にセットする（ス
テップＳ１０４）。次に、制御レジスタＣＲＧの書込み
ベリファイ期間ビットＰＶを“１”にセットする（ステ
ップＳ１０５）。これによって、フラッシュメモリ内で
はステップＳ１０２でＣＰＵにより指定されたアドレス
のデータがメモリアレイから読み出される。

【０１２３】読み出されたデータはシーケンサ２０’に
より書込みデータと比較されてデータが一致したか判定
が行なわれる（ステップＳ１０６）。このデータ判定で
書込み未終了と判定されると、次のステップＳ１０７で
書込みベリファイ期間ビットＰＶを“０”にリセット
し、書込み期間ビットＰを“１”にセットする。これに
より昇圧回路３１の昇圧が開始される。その後は、電圧
到達検知回路３２から出力される到達検知信号による書
込みパルス発生回路３４による書込みパルスの発生、書
込みラッチ制御回路１２によるビット線への書込みパル
スの印加、書込み終了検知回路３５による終了検知が自
動的に進行する。

【０１２４】シーケンサ２０’はステップＳ１０８で放
電＆電圧到達検知回路３３からの検知信号を監視して放
電が終了したか判定し、終了と判定すると次のステップ
Ｓ１０９で書込み期間ビットＰを“０”にリセットして
ステップＳ１０５へ戻り、上記動作を繰り返す。そし
て、ステップＳ１０６でベリファイデータの判定で一致
と判定されると、ステップＳ１１０へ移行してベリファ
イ期間ビットＰＶを“０”にリセット、書込み消去終了
フラグＦＬＡＧを“１”にセット、さらに書換え許可ビ
ットＳＷＥを“０”にリセットして一連の書込み処理を
終了する。

【０１２５】次に、実施例のフラッシュメモリにおける
消去動作の手順を、図２１を用いて説明する。

【０１２６】ＣＰＵがフラッシュメモリに対して消去コ
マンドと消去アドレスの設定を行ない、書込み消去終了
フラグＦＬＡＧを“０”にリセットする（ステップＳ１
１１〜Ｓ１１３）と、シーケンサ２０’が起動されステ
ップＳ１１４〜Ｓ１３０の手順に従って消去動作制御が
行なわれる。

【０１２７】シーケンサ２０’は先ず制御レジスタＣＲ
Ｇの書換え許可ビットＳＷＥを“１”にセット、ポスト
消去期間ビットＰＯＳＴＥを“０”にリセットする（ス
テップＳ１１４，Ｓ１１５）。次に、制御レジスタＣＲ
Ｇの消去ベリファイ期間ビットＥＶを“１”にセットす
る（ステップＳ１１６）。これによって、フラッシュメ
モリ内ではステップＳ１１２でＣＰＵにより指定された
アドレスのデータがメモリアレイから読み出される。

【０１２８】読み出されたデータはシーケンサ２０’に
より判定が行なわれる（ステップＳ１１７）。そして、
このデータ判定で消去未終了と判定されると、次のステ
ップＳ１１８で消去ベリファイ期間ビットＥＶを“０”
にリセットし、消去期間ビットＥを“１”にセットす
る。これにより昇圧回路３１の昇圧が開始される。その
後は、電圧到達検知回路３２から出力される到達検知信
号による印加時間制御回路２１による消去電圧印加時間
の管理、消去終了検知回路２２による終了検知が自動的
に進行する。

【０１２９】シーケンサ２０’はステップＳ１１９で放
電＆電圧到達検知回路３３からの検知信号を監視して放
電が終了したか判定し、終了と判定すると次のステップ
Ｓ１２０で消去期間ビットＥを“０”にリセットしてス
テップＳ１１６へ戻り、上記動作を繰り返す。そして、
ステップＳ１１７でベリファイデータの判定で一致と判
定されると、ステップＳ１２１へ移行して、ベリファイ
期間ビットＥＶを“０”にリセットして消去動作を終了
する。その後、ステップＳ１２２へ移行してポスト消去
期間ビットＰＯＳＴＥを“１”にセットする。

【０１３０】これにより、しきい値の下がり過ぎたメモ
リセルのしきい値を少し上げるポスト消去動作が開始さ
れる。ポスト消去では、先ずシーケンサ２０’により制
御レジスタＣＲＧの書換え許可ビットＳＷＥが“１”に
セットされる（ステップＳ１２２）。次に、シーケンサ
２０’によりポスト消去の対象を指定するアドレスが指
定される（ステップＳ１２３）。それから、シーケンサ
２０’により消去ベリファイ期間ビットＥＶが“１”に
セットされる（ステップＳ１２４）。これによって、ス
テップＳ１２３で指定されたブロックのデータがメモリ
アレイから読み出される。

【０１３１】読み出されたデータはシーケンサ２０’に
より判定が行なわれる（ステップＳ１２５）。そして、
このデータ判定でポスト消去の必要ありと判定される
と、次のステップＳ１２６で消去ベリファイ期間ビット
ＥＶを“０”にリセットし、消去期間ビットＥを“１”
にセットすると、シーケンサ２０’はステップＳ１２２
でポスト消去期間ビットＰＯＳＴＥが“１”にセットさ
れているため、昇圧回路３１においてポスト消去に必要
な電圧の昇圧を開始させる。その後は、電圧到達検知回
路３２から出力される到達検知信号による書込みパルス
発生回路３４による書込みパルスの発生、書込みラッチ
制御回路１２によるビット線への書込みパルの印加、書
込み終了検知回路３５による終了検知が自動的に進行す
る。

【０１３２】そして、シーケンサ２０’はステップＳ１
２７で放電＆電圧到達検知回路３３からの検知信号を監
視して放電が終了したか判定し、終了と判定すると次の
ステップＳ１２８で消去期間ビットＥを“０”にリセッ
トしてステップＳ１２４へ戻り、上記動作を繰り返す。
そして、ステップＳ１２５でベリファイデータの判定で
一致と判定されると、ステップＳ１２９へ移行して、ベ
リファイ期間ビットＥＶおよびポスト消去期間ビットＰ
ＯＳＴＥを“０”にリセットする。しかる後、ステップ
Ｓ１３０で書込み消去終了フラグＦＬＡＧが“１”にセ
ットされ、書換え許可ビットＳＷＥが“０”にリセット
されて、ポスト消去動作が終了する。

【０１３３】図２２には、シーケンサ２０’の制御によ
るフラッシュメモリチップ内における消去動作時の内部
信号のタイミングが示されている。なお、この実施例の
フラッシュメモリチップ内での消去動作に伴なう内部信
号のタイミングは、前記実施例において図１２を用いて
説明したタイミングとほぼ同一である。異なるのは、コ
マンドレジスタの消去期間ビットＥがセットされると、
内部シーケンサにより昇圧が開始され、目標電圧に到達
するとシーケンサに通知されてシーケンサにより昇圧動
作が停止されて書込みが開始され、また書込みが終了す
るとシーケンサにより昇圧回路の放電が開始され所定時
間後に放電が停止されるようにされている点である。

【０１３４】なお、図示しないが、シーケンサ２０’の
制御により実行されるフラッシュメモリチップ内での書
込み動作に伴なう内部信号のタイミングも、前記実施例
において図１０を用いて説明したタイミングとほぼ同一
である。異なるのは、各信号のタイミングがシーケンサ
により制御されるように構成されている点である。

【０１３５】図２３は、図５の実施例におけるＸデコー
ダ回路１４およびその電源切り替え回路の具体例を示
す。図２３に示されているように、Ｘデコーダ回路１４
は、アドレスバッファ回路１７からの内部アドレス信号
Ａｘ０，Ａｘ１……Ａｘｎ，（／Ａｘ０，／Ａｘ１……
／Ａｘｎ）を入力とするＮＡＮＤゲート１４ａと該ＮＡ
ＮＤゲートの出力をレベルシフトするレベルシフト回路
１４ｂとから構成される。このＮＡＮＤゲート１４ａと
レベルシフト回路１４ｂの組は、メモリアレイ内の各ワ
ード線ＷＬごとに設けられる。

【０１３６】前述したように、ワード線ＷＬには、消去
時に−１１Ｖのような昇圧電圧ＶSSXが印加する必要が
あるため、レベルシフト回路１４ｂはＶSSXを一方の電
源電圧として、ＮＡＮＤゲート１４ａのＶDDまたは０Ｖ
に応じて選択ワード線に−１１Ｖを出力するように構成
される。このときレベルシフト回路１４ｂの他方の電源
電圧ＶCCDがチップの電源電圧ＶDD（３．３Ｖ）である
と、レベルシフト回路１４ｂを構成するＭＯＳＦＥＴに
１４．３Ｖの高電圧が印加される。そのため、レベルシ
フト回路１４ｂを構成するＭＯＳＦＥＴの耐圧を超えて
しまうおそれがある。なお、レベルシフト回路１４ｂ
は、書込み時には同一ブロック内の非選択のワード線に
−２Ｖの電圧を印加するためＶSSXは−１１Ｖや−２Ｖ
等に切り替えられる。

【０１３７】そこで、この実施例のフラッシュメモリ部
においては、消去モード時にワード線ＷＬに印加される
−１１Ｖのような昇圧電圧ＶSSXを発生する前記昇圧回
路３１において、発生される昇圧電圧ＶSSXが所定のレ
ベルを超えたか否かを検出するレベル判定回路３８と該
レベル判定回路３８の出力信号により電源の切替えを行
なう電源切替え回路３９とを設け、図２４に示されてい
るように、昇圧電圧ＶSSXが所定のレベルＶｊを超えた
ときにレベルシフト回路１４ｂに供給される他方の電源
電圧ＶCCDを３．３Ｖのような電圧ＶDDから接地電位
（０Ｖ）に切り替えるようにしている。

【０１３８】レベル判定回路３８は、図２３に示すよう
に、昇圧電圧ＶSSXと電源電圧ＶCCF（１．４Ｖ）との間
に接続されたラダー抵抗ＲＲ３と、該ラダー抵抗ＲＲ３
で分圧された電圧Ｖａ３と基準電圧（０Ｖ）とを比較し
て昇圧電圧ＶSSXが所定のレベルＶｊを超えたか否か判
定する比較回路ＣＭＰ３とにより構成されている。ま
た、電源切替え回路３９はＶDDと接地電位（０Ｖ）を電
源電圧とするインバータにより構成されている。昇圧電
圧ＶSSXが所定のレベルＶｊを超える前は、レベル判定
回路３８の出力はハイレベルとなり次段のインバータか
らはＶDD（３．３Ｖ）の出力電圧がレベルシフト回路１
４ｂの電源電圧ＶCCDとして供給される。

【０１３９】一方、昇圧電圧ＶSSXが所定のレベルＶｊ
を超えると、レベル判定回路３８の出力はロウレベルと
なり次段のインバータからは接地電位（０Ｖ）がレベル
シフト回路１４ｂの電源電圧ＶCCDとして供給される。
これによって、レベルシフト回路１４ｂを構成するＭＯ
ＳＦＥＴに印加される電圧が、電源電圧の切替えを行な
わない場合の１４．３Ｖに対して、切り替えを行なうこ
とによって１１Ｖに低減され、ワード線への印加電圧は
同一のままＭＯＳＦＥＴに印加される電圧を緩和するこ
とができるようになる。

【０１４０】図２５は、−１１Ｖのような昇圧電圧ＶSS
Xを発生するチャージポンプ回路の一例を示す。図にお
いて、電源電圧端子ＶSSと出力端子ＶSSXとの間に直列
に接続されたＭＯＳＦＥＴはダイオードとして機能する
ＭＯＳＦＥＴ、これらのダイオードＭＯＳＦＥＴの結合
ノードに接続されている偶数番目の容量は電荷転送用の
容量、上記ダイオードＭＯＳＦＥＴのゲートに接続され
ている奇数番目の容量はゲート電圧ブースト用の容量で
ある。また、ＤＲＶ１〜ＤＲＶ４はクロック信号であ
り、これらのクロック信号のうちＤＲＶ１とＤＲＶ２は
互いに逆相のクロック、ＤＲＶ３とＤＲＶ４もほぼ逆相
のクロック、ＤＲＶ１とＤＲＶ３はほぼ同相でデューテ
ィが若干異なるクロックである。実施例では４つのクロ
ックで動作させているが、２相クロックで動作させるこ
とも可能である。

【０１４１】この実施例のチャージポンプ回路は、回路
を構成するＭＯＳＦＥＴを低電圧側と高電圧側の２つの
グループに分け、それぞれ別個のウェル領域ＷＥＬＬ
１，ＷＥＬＬ２上に形成している。この場合、チャージ
ポンプを構成するＭＯＳＦＥＴにはＰチャネル型が用い
られウェル領域はＮ型である。そこで、一方のウェル領
域ＷＥＬＬ１に印加されるバイアス電圧はＶDD（３．３
Ｖ）に固定するとともに、他方の出力側に近いＭＯＳＦ
ＥＴが形成されるウェル領域ＷＥＬＬ２に印加されるバ
イアス電圧ＶWELは、図２６に示すように昇圧電圧ＶSSX
に応じて、ＶSSXが低いときはＶDD（３．３Ｖ）に、ま
たＶSSXが高くなると接地電位（０Ｖ）に切り替えるよ
うにしている。

【０１４２】ＭＯＳＦＥＴは素子の特性として基板効果
と呼ばれる現象によりウェル電位の高低によってしきい
値電圧が変化するという特徴があり、図２５に示されて
いるような構成のチャージポンプ回路においては、ウェ
ル電位が同一であればソース・ドレイン電圧が高いほど
ＭＯＳＦＥＴのしきい値が高くなる。その結果、電荷の
転送効率が低下し昇圧電圧が低下するという不具合があ
る。

【０１４３】しかしながら、上述したように昇圧電圧Ｖ
SSXに応じてウェル領域ＷＥＬＬ２に印加されるバイア
ス電圧ＶWELを切り替えることにより、昇圧電圧ＶSSXが
高くなるのに伴なってＭＯＳＦＥＴのしきい値が上昇す
るのを抑えることができ、これによって、昇圧電圧の低
下を回避できるという利点がある。また、昇圧電圧ＶSS
Xが低い間は通常のウェル電位を印加しているため、ソ
ース・ドレイン領域とウェル領域間のＰＮ接合に順方向
電圧が印加されてリーク電流が流れるのを防止すること
ができる。

【０１４４】なお、ウェル領域ＷＥＬＬ２に印加される
バイアス電圧ＶWELの切替えの仕組みは、図２３に示さ
れているレベルシフト回路１４ｂの電源電圧の切替えと
同じ方式を利用することができる。すなわち、消去モー
ド時にワード線ＷＬに印加される−１１Ｖのような昇圧
電圧ＶSSXを発生する前記昇圧回路３１において、発生
される昇圧電圧ＶSSXが所定のレベルＶｉを超えたか否
かを検出するレベル判定回路３８と該レベル判定回路３
８の出力信号により電源の切替えを行なう電源切替え回
路３９に相当する回路とを設けることにより、ウェル領
域ＷＥＬＬ２に印加されるバイアス電圧ＶWELLを切り替
えることができる。

【０１４５】以上、消去モード時にワード線ＷＬに印加
される−１１Ｖのような昇圧電圧ＶSSXを発生する前記
昇圧回路を例にとって説明したが、書込みモード時に選
択ワード線に印加される１０Ｖのような正の昇圧電圧Ｖ
CCXを発生する昇圧回路や選択スイッチＺ−ＳＷのゲー
ト端子に印加される１１Ｖのような昇圧電圧ＶCCZを発
生する昇圧回路に対しても、上記ウェル電位の切替えを
適用することができる。その場合、チャージポンプを構
成するＭＯＳＦＥＴにはＮチャネル型が用いられウェル
領域はＰ型であるので、出力側のＭＯＳＦＥＴが形成さ
れるウェル領域の電位を、昇圧電圧があるレベル以上に
なったら接地電圧０Ｖから電源電圧ＶDD（３．３Ｖ）の
ような電位に切り替えてやれば良い。それによって、図
２５および図２６で説明した実施例と同様な効果を得る
ことができる。また、図２５においては、チャージポン
プを構成するＭＯＳＦＥＴが形成されるウェル領域を２
つに分けているが、３つ以上に分けても良い。

【０１４６】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。例えば実施
例では、フラッシュモード制御部ＦＣＬの制御レジスタ
ＣＲＧに書換え許可ビットＳＷＥを設けて書込み消去開
始前にＣＰＵがこのビットをセットするようにしている
が、このビットは必ず必要なものではなく省略すること
も可能である。

【０１４７】また、前記実施例では複数のメモリセルの
ドレインがそれぞれ副ビット線に接続され、副ビット線
は選択スイッチを介して主ビット線に接続されるように
構成されたいわゆるＤｉＮＯＲ型のフラッシュメモリに
適用した場合について説明したが、複数のメモリセルが
直列に接続されてなるいわゆるＮＯＲ型のフラッシュメ
モリや複数のメモリセルのソース、ドレインがそれぞれ
ローカルソース線とローカルドレイン線に接続されたい
わゆるＡＮＤ型のフラッシュメモリなどにも適用するこ
とができ、同様の効果を得ることができる。

【０１４８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリおよびそれを内蔵したマイクロコンピュータ
に適用した場合について説明したが、この発明はそれに
限定されるものでなく、ＥＥＰＲＯＭなどの不揮発性記
憶メモリやそれを内蔵したマイクロコンピュータその他
の半導体集積回路に利用することができる。

【０１４９】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１５０】すなわち、本発明に従うと、トータルの書
込み所要時間を短縮可能な不揮発性メモリおよびそれを
内蔵したマイクロコンピュータを実現することができ
る。

【０１５１】また、記憶容量などの仕様が異なることに
より内部昇圧回路の昇圧時間が異なる場合においても、
昇圧回路を設計し直したりＣＰＵのプログラムを書き直
すなどの対策が行なわずに最適な時間で書込みや消去が
行なえる不揮発性メモリおよびそれを内蔵したマイクロ
コンピュータを実現することができる。

【図面の簡単な説明】

【図１】本発明を適用したフラッシュ内蔵マイコンの一
実施例の概略を示す全体ブロック図である。

【図２】本発明を適用したフラッシュメモリ部の構成例
を示すブロック図である。

【図３】フラッシュメモリ回路のメモリアレイの具体的
な構成例と消去および書込み時のバイアス電圧の例を示
す回路説明図である。

【図４】フラッシュメモリにおける書込み後と消去後に
おけるメモリセルのしきい値の分布の一例を示す説明図
である。

【図５】本発明を適用したフラッシュ内蔵マイコンにお
けるフラッシュモード制御部の制御レジスタの一実施例
およびフラッシュメモリ回路部の書込み消去回路の概略
を示すブロック図である。

【図６】本発明に係るフラッシュ内蔵マイコンにおける
書込み手順の一例を示すフローチャートである。

【図７】本発明に係るフラッシュ内蔵マイコンにおける
消去手順の一例を示すフローチャートである。

【図８】実施例のフラッシュメモリ部に設けられる昇圧
回路および電圧到達検知回路の一例を示す回路図であ
る。

【図９】実施例のフラッシュモード制御部に設けられる
終了フラグおよび該フラグをセットする回路の一例を示
す回路図である。

【図１０】実施例のフラッシュメモリ部における書込み
動作時の各信号のタイミングチャートである。

【図１１】実施例のフラッシュモード制御部の終了フラ
グに対する各信号のタイミングチャートである。

【図１２】実施例のフラッシュメモリ部における消去動
作時の各信号のタイミングチャートである。

【図１３】実施例のフラッシュメモリ部における書込み
制御回路および書込み終了検知回路の具体例を示す回路
図である。

【図１４】図１３に示されている書込み制御回路におけ
る各信号のタイミングを示すタイミングチャートであ
る。

【図１５】本発明を適用したフラッシュ内蔵マイコンの
他の実施例の概略を示すブロック図である。

【図１６】フラッシュメモリ部内の昇圧回路における昇
圧レベルを調整するための昇圧レベル設定レジスタと、
設定されたコードに従って比較電圧を切り替える比較電
圧切替え回路の実施例を示す回路図である。

【図１７】書込みパルス発生回路の一例を示すブロック
図である。

【図１８】昇圧レベル設定レジスタに設定されたコード
とパルス幅設定レジスタに設定されたコードと書込みパ
ルスとの関係を示す波形図である。

【図１９】本発明を適用したフラッシュメモリチップの
一実施例の概略を示すブロック図である。

【図２０】実施例のフラッシュメモリにおける書込み手
順を示すフローチャートである。

【図２１】実施例のフラッシュメモリにおける消去手順
を示すフローチャートである。

【図２２】実施例のフラッシュメモリ回路における消去
時の各信号のタイミングを示すタイミングチャートであ
る。

【図２３】本発明を適用したフラッシュメモリのデコー
ダ部の電源切り替え回路の実施例を示す回路図である。

【図２４】昇圧電圧と図２３の実施例の回路における電
源電圧の切り替えのタイミングを示すタイミングチャー
トである。

【図２５】本発明を適用したフラッシュメモリのチャー
ジポンプ回路の実施例を示す回路図である。

【図２６】昇圧電圧と図２５の実施例の回路におけるウ
ェル電位の切り替えのタイミングを示すタイミングチャ
ートである。

【符号の説明】

１１ メモリアレイ １２ 書込みラッチ制御回路 １２Ａ データレジスタ １３ 書込み制御回路 １４ Ｘデコーダ １５ Ｚデコーダ １６ Ｙデコーダ １７ アドレスバッファ回路 １８ センスアンプ １９ データ入出力回路 ２０ フラッシュメモリの内部制御回路 ２１ 電圧印加時間制御回路（遅延回路，カウンタ回
路） ２２ 消去終了検知回路 ３０ 電源回路 ３１ 昇圧回路 ３２ 電圧到達検知回路 ３３ 放電＆電圧到達検知回路 ３４ 書込みパルス発生回路 ３５ 書込み終了検知回路 ３８ 昇圧レベル判定回路 ３９ 電源切替え回路 ４０ 電源切替え回路 ４１ 昇圧電圧設定用レジスタ ４２ 比較電圧切替え回路 ４３ 書込みパルス幅設定用レジスタ １３１ 書込み制御用のシフトレジスタ １３２ データ判定＆シフト制御回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３２Ａ ６３２Ｚ ６３２Ｄ ６３６Ｚ (72)発明者 田中 利広 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 品川 裕 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 川尻 良樹 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 藤戸 正道 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5B025 AA03 AB01 AC01 AD04 AD08 AD09 AD10 AD15 AE00 AE05 5B062 AA03 CC01 EE09

Claims (23)

【特許請求の範囲】
1. 【請求項１】 しきい値の高低によりデータを記憶する
   複数の不揮発性記憶素子を備えたメモリアレイと、 データの書込み時または消去時に上記不揮発性記憶素子
   へ印加される電圧を発生する昇圧回路と、 上記昇圧回路により昇圧された電圧のレベルを検知する
   昇圧電圧検知回路と、 上記昇圧電圧検知回路による検知に基づいて書込みまた
   は消去を開始する書込み消去制御回路と、 上記書込み消去制御回路による書込みまたは消去の終了
   を検知する書込み消去終了検知回路と、 上記書込み消去制御回路による書込みまたは消去が終了
   したこと示す終了フラグとを備えていることを特徴とす
   る不揮発性記憶回路。
2. 【請求項２】 上記書込みまたは消去の動作に入ること
   を示す制御ビットを有する制御レジスタを備え、上記昇
   圧回路は上記制御ビットが設定されることにより昇圧動
   作を開始するように構成されていることを特徴とする請
   求項１に記載の不揮発性記憶回路。
3. 【請求項３】 データの書込み時または消去時に上記不
   揮発性記憶素子へ印加される複数の電圧を発生する複数
   の昇圧回路と、 上記複数の昇圧回路により昇圧された電圧のレベルをそ
   れぞれ検知する複数の昇圧電圧検知回路と、を備え、上
   記書込み消去制御回路は、上記複数の昇圧電圧検知回路
   によりそれぞれの昇圧電圧がすべて所定のレベルに達し
   たことが検知されたことに基づいて書込みまたは消去を
   開始するように構成されていることを特徴とする請求項
   １または２に記載の不揮発性記憶回路。
4. 【請求項４】 上記書込み消去終了検知回路は、上記昇
   圧電圧検知回路の検知信号を遅延する遅延回路もしくは
   該検知信号に基づいて上記クロック信号を計数するカウ
   ンタ回路からなることを特徴とする請求項３に記載の不
   揮発性記憶回路。
5. 【請求項５】 上記昇圧回路により昇圧された電圧を放
   電する放電回路を備え、該放電回路は上記書込み消去終
   了検知回路による検知信号に基づいて放電を開始するよ
   うに構成されていることを特徴とする請求項１〜４のい
   ずれかに記載の不揮発性記憶回路。
6. 【請求項６】 上記放電回路により放電された上記昇圧
   回路の出力電圧が所定のレベルに達したことを検知する
   放電終了検知回路を備え、該放電終了検知回路による検
   知信号に基づいて上記終了フラグが設定されるように構
   成されていることを特徴とする請求項５に記載の不揮発
   性記憶回路。
7. 【請求項７】 書込みデータを保持するデータレジスタ
   と、該データレジスタに保持されている書込みデータに
   応じて上記ビット線に書込み電圧を印加する書込み制御
   回路とを備え、 上記書込み制御回路は、上記データレジスタに保持され
   ている書込みデータのビットが論理“１”（もしくは論
   理“０”）のときはそのビットを飛ばして論理“０”
   （もしくは論理“１”）のビットに対応して順次上記書
   込み電圧を印加して行くように構成されていることを特
   徴とする請求項１〜６のいずれかに記載の不揮発性記憶
   回路。
8. 【請求項８】 上記書込み電圧の印加時間はクロック信
   号に基づいて決定され、該クロック信号の周期が変更さ
   れることにより上記書込み電圧の印加時間が変更される
   ように構成されていることを特徴とする請求項７に記載
   の不揮発性記憶回路。
9. 【請求項９】 上記クロック信号および上記データレジ
   スタに保持されている書込みデータに基づいて、上記書
   込み電圧を順次出力するシフトレジスタを備え、上記書
   込み消去終了検知回路は上記シフトレジスタの最終段に
   パルスが到達したのを検出して書込み終了と判定するよ
   うに構成されていることを特徴とする請求項８に記載の
   不揮発性記憶回路。
10. 【請求項１０】 書込みまたは消去時に上記不揮発性記
    憶素子に上記昇圧回路で発生された昇圧電圧を供給する
    レベルシフト回路と、上記昇圧回路における昇圧電圧の
    レベルを判定するレベル判定回路とを備え、 上記昇圧電圧が所定のレベルを超えたと上記レベル判定
    回路が判定したときに上記レベルシフト回路の電源電圧
    が切り替えられるように構成されていることを特徴とす
    る請求項１〜９のいずれかに記載の不揮発性記憶回路。
11. 【請求項１１】 上記昇圧回路における昇圧電圧のレベ
    ルを判定する第２のレベル判定回路を備えるとともに、
    上記昇圧回路はチャージポンプからなり該チャージポン
    プを構成するＭＯＳＦＥＴは半導体基板表面に形成され
    た複数のウェル領域に高電圧側と低電圧側とに分割され
    て形成され、上記昇圧電圧が所定のレベルを超えたと上
    記第２のレベル判定回路が判定したときに上記高電圧側
    のウェル領域に印加されるバイアス電圧が切り替えられ
    るように構成されていることを特徴とする請求項１〜１
    ０のいずれかに記載の不揮発性記憶回路。
12. 【請求項１２】 外部から供給されるコマンドコードを
    保持するコマンドレジスタと、該コマンドレジスタに設
    定されたコマンドコードに応じて書込みまたは消去制御
    を行なうシーケンス制御回路とを備え、 上記シーケンス制御回路は、内部回路からの所定の信号
    を受けて上記制御レジスタの各制御ビットの設定を行な
    い、該制御ビットが設定される他の内部回路の動作が開
    始されるように構成されていることを特徴とする請求項
    ２〜１１のいずれかに記載の不揮発性記憶回路。
13. 【請求項１３】 しきい値の高低によりデータを記憶す
    る複数の不揮発性記憶素子を備えた不揮発性記憶回路
    と、 データの書込み時または消去時に上記不揮発性記憶素子
    へ印加される電圧を発生する昇圧回路と、 上記昇圧回路により昇圧された電圧のレベルを検知する
    昇圧電圧検知回路と、 上記昇圧電圧検知回路による検知に基づいて書込みまた
    は消去を開始する書込み消去制御回路と、 上記書込み消去制御回路による書込みまたは消去の終了
    を検知する書込み消去終了検知回路と、 上記書込み消去制御回路による書込みまたは消去が終了
    したこと示す終了フラグと、 上記書込みまたは消去の動作に入ることを示す制御ビッ
    トを有する制御レジスタと、 上記制御レジスタの制御ビットを設定することにより上
    記不揮発性記憶回路に対する書込み、消去、読出しのい
    ずれかの指示を与える制御回路とを内蔵してなることを
    特徴とする半導体集積回路。
14. 【請求項１４】 上記制御回路は、上記終了フラグを読
    み出すことにより上記不揮発性記憶回路に対する動作が
    終了したことを検知して、上記制御レジスタの制御ビッ
    トを設定することにより次の指示を与えるように構成さ
    れてなることを特徴とする請求項１３に記載の半導体集
    積回路。
15. 【請求項１５】 データの書込み時または消去時に上記
    不揮発性記憶素子へ印加される複数の電圧を発生する複
    数の昇圧回路と、 上記複数の昇圧回路により昇圧された電圧のレベルをそ
    れぞれ検知する複数の昇圧電圧検知回路と、を備え、上
    記書込み消去制御回路は、上記複数の昇圧電圧検知回路
    によりそれぞれの昇圧電圧がすべて所定のレベルに達し
    たことが検知されたことに基づいて書込みまたは消去を
    開始するように構成されていることを特徴とする請求項
    １３または１４に記載の半導体集積回路。
16. 【請求項１６】 上記書込み消去終了検知回路は、上記
    昇圧電圧検知回路の検知信号を遅延する遅延回路もしく
    は該検知信号に基づいて上記クロック信号を計数するカ
    ウンタ回路からなることを特徴とする請求項１５に記載
    の半導体集積回路。
17. 【請求項１７】 上記昇圧回路により昇圧された電圧を
    放電する放電回路を備え、該放電回路は上記書込み消去
    終了検知回路による検知信号に基づいて放電を開始する
    ように構成されていることを特徴とする請求項１３〜１
    ６のいずれかに記載の半導体集積回路。
18. 【請求項１８】 上記放電回路により放電された上記昇
    圧回路の出力電圧が所定のレベルに達したことを検知す
    る放電終了検知回路を備え、該放電終了検知回路による
    検知信号に基づいて上記終了フラグが設定されるように
    構成されていることを特徴とする請求項１７に記載の半
    導体集積回路。
19. 【請求項１９】 書込みデータを保持するデータレジス
    タと、該データレジスタに保持されている書込みデータ
    に応じて上記ビット線に書込み電圧を印加する書込み制
    御回路とを備え、 上記書込み制御回路は、上記データレジスタに保持され
    ている書込みデータのビットが論理“１”（もしくは論
    理“０”）のときはそのビットを飛ばして論理“０”
    （もしくは論理“１”）のビットに対応して順次上記書
    込み電圧を印加して行くように構成されていることを特
    徴とする請求項１３〜１８のいずれかに記載の半導体集
    積回路。
20. 【請求項２０】 上記書込み電圧の印加時間はクロック
    信号に基づいて決定され、該クロック信号の周期が変更
    されることにより上記書込み電圧の印加時間が変更され
    るように構成されていることを特徴とする請求項１９に
    記載の半導体集積回路。
21. 【請求項２１】 上記クロック信号および上記データレ
    ジスタに保持されている書込みデータに基づいて、上記
    書込み電圧を順次出力するシフトレジスタを備え、上記
    書込み消去終了検知回路は上記シフトレジスタの最終段
    にパルスが到達したのを検出して書込み終了と判定する
    ように構成されていることを特徴とする請求項１９に記
    載の半導体集積回路。
22. 【請求項２２】 書込みまたは消去時に上記不揮発性記
    憶素子に、上記昇圧回路で発生された昇圧電圧を供給す
    るレベルシフト回路と、上記昇圧回路における昇圧電圧
    のレベルを判定するレベル判定回路とを備え、 上記昇圧電圧が所定のレベルを超えたと上記レベル判定
    回路が判定したときに上記レベルシフト回路の電源電圧
    が切り替えられるように構成されていることを特徴とす
    る請求項１３〜２１のいずれかに記載の半導体集積回
    路。
23. 【請求項２３】 上記昇圧回路における昇圧電圧のレベ
    ルを判定する第２のレベル判定回路を備えるとともに、
    上記昇圧回路はチャージポンプからなり該チャージポン
    プを構成するＭＯＳＦＥＴは半導体基板表面に形成され
    た複数のウェル領域に高電圧側と低電圧側とに分割され
    て形成され、上記昇圧電圧が所定のレベルを超えたと上
    記第２のレベル判定回路が判定したときに上記高電圧側
    のウェル領域に印加されるバイアス電圧が切り替えられ
    るように構成されていることを特徴とする請求項１３〜
    ２２のいずれかに記載の半導体集積回路。