JP2009048677A - 書き込み電圧生成回路及びその方法 - Google Patents

Abstract

【課題】不揮発性メモリセルへの書き込み動作における各電圧が、それぞれのチャージポンプの各電圧が全て飽和した最終目標値に到達する前に、書き込み動作を開始する書き込み電圧生成回路とその方法とを提供する。
【解決手段】不揮発性メモリセルの書き込み動作のプログラムモードにおいて、電圧検知部２０−１は、電圧生成部１０に具備されるチャージポンプが生成するプログラム用ビット線電圧ＶＰＢ＿ＣＰを検知し、プログラム可能な電圧に達したとき、制御信号ＣＮＴ２又はＰＧＭＳＴＡＲＴを発生し、この制御信号により不揮発性メモリセルにプログラムに要する各電圧を供給するためのスイッチ部３０を制御する。
【選択図】 図１

Description

本発明は、書き込み電圧生成回路及びその方法に係り、より詳しくは、不揮発性メモリセルの書き込み電圧生成回路及びその方法に関する。

不揮発性メモリセルの書き込み動作には、プログラムモードとイレースモードとがある。従来、これ等いずれのモードにおいても、書き込み電圧生成回路の各出力が、それぞれ該当する最終目標値に到達した後、または、最終値に到達したと推定できる時間の経過後に、書き込み動作が開始されていた。

図１０は、従来のプログラムモードにおける各電圧と、プログラム動作の開始時間との関係を示すタイミングチャートである。図１０において、書き込み用高電圧ＶＰＩ＿ＣＰ、プログラム用ビット線電圧ＶＰＢ＿ＣＰ、及びプログラム用バルク電圧ＶＢＵＬＫ＿ＣＰの各々は、それぞれのチャージポンプの時間関数に応じて電圧が上昇する。書き込み開始信号ＰＧＭＳＴＡＲＴは、それぞれのチャージポンプの各電圧が全て飽和した最終目標値に到達後ハイレベルとなり、書き込み動作がスタートする。この各電圧が全て飽和する時間ＴＣは、実際に書き込みに必要な時間と同等の時間を必要とするため、書き込み動作時間の短縮を図る上での障害の一つとなっていた。また、イレースモードにおいても同様の問題があった。

特許文献１には、不揮発性メモリセルアレイへの書き込みコマンドが書き込まれると、内部昇圧回路は昇圧を開始し、昇圧完了とともに書き込みを行い、書き込み完了後も内部昇圧回路は停止せず、連続した書き込みに備え、オン／オフを冗長に行っていた時間を削減する、旨の記載がある。
特開２００２−２３０９８５号公報

本発明は、このような問題を解決するためになされたものであり、その目的は、不揮発性メモリセルへの書き込み動作における各電圧が、それぞれのチャージポンプの各電圧が全て飽和した最終目標値に到達する前に、書き込み動作を開始する書き込み電圧生成回路とその方法とを提供することにある。

本発明の書き込み電圧生成回路は、不揮発性メモリセルの書き込み電圧生成回路であって、電圧生成部と電圧検知部とスイッチ部とを有し、不揮発性メモリセルの書き込み動作のプログラムモードにおいて、電圧検知部は、電圧生成部に具備されるチャージポンプが生成するプログラム用ビット線電圧を検知し、プログラム可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにプログラムに要する各電圧を供給するためのスイッチ部を制御することを特徴とする。

本発明の書き込み電圧生成回路の電圧検知部は、電圧生成部に具備されるチャージポンプが生成する書き込み用高電圧、プログラム用ビット線電圧、及びプログラム用バルク電圧を検知し、全てがプログラム可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにプログラムに要する各電圧を供給するためのスイッチ部を制御することを特徴とする。

本発明の書き込み電圧生成回路は、不揮発性メモリセルの書き込み電圧生成回路であって、電圧生成部と電圧検知部とスイッチ部とを有し、不揮発性メモリセルの書き込み動作のイレースモードにおいて、電圧検知部は、電圧生成部に具備されるチャージポンプが生成するイレース用高負電圧を検知し、イレース可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにイレースに要する各電圧を供給するためのスイッチ部を制御することを特徴とする。

本発明の書き込み電圧生成回路の電圧検知部は、電圧生成部に具備されるチャージポンプが生成するイレース用高負電圧及びイレース用高バルク電圧検知し、いずれもイレース可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにイレースに要する各電圧を供給するためのスイッチ部を制御することを特徴とする。

本発明の書き込み電圧生成方法は、不揮発性メモリセルの書き込み電圧生成方法であって、不揮発性メモリセルの書き込み動作のプログラムモードにおいて、チャージポンプが生成するプログラム用ビット線電圧を検知し、プログラム可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにプログラムに要する各電圧を供給するためのスイッチ部を制御するステップ、または、チャージポンプが生成する書き込み用高電圧、プログラム用ビット線電圧、及びプログラム用バルク電圧を検知し、全てがプログラム可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにプログラムに要する各電圧を供給するためのスイッチ部を制御するステップ、不揮発性メモリセルの書き込み動作のイレースモードにおいて、チャージポンプが生成するイレース用高負電圧を検知し、イレース可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにイレースに要する各電圧を供給するためのスイッチ部を制御するステップ、または、チャージポンプが生成するイレース用高負電圧及びイレース用高バルク電圧を検知し、いずれもイレース可能な電圧に達したとき制御信号を発生し、不揮発性メモリセルにイレースに要する各電圧を供給するためのスイッチ部を制御するステップ、から成ることを特徴とする。

本発明の書き込み電圧生成回路及びその方法によれば、不揮発性メモリセルへの書き込み動作における各電圧が、それぞれのチャージポンプの各電圧が全て飽和した最終目標値に到達する前の書き込み可能な電圧状態において書き込み動作を開始することが可能となるため、書き込みに要する全体の時間を短縮することができる。

本発明による書き込み電圧生成回路の実施の形態について、図を用いて説明する。なお、本発明による書き込み電圧生成回路は、プログラムモードにおける電圧生成回路とイレースモードにおける電圧生成回路から構成されている。図１は、本発明の書き込み電圧生成回路のプログラムモードにおける電圧生成回路の第１の実施例を示すブロック図である。図１において、電圧生成回路５０−１は、電圧生成部１０、電圧検知部２０−１及びスイッチ部３０を有し、セル回路４０のメモリセルへプログラムのための電圧を供給している。

電圧生成部１０は、チャージポンプで構成される電圧生成回路１とレギュレータで構成される電圧生成回路２とを有している。電圧生成回路１のチャージポンプで発生されるプログラム用ビット線電圧ＶＰＢ＿ＣＰ、書き込み用高電圧ＶＰＩ＿ＣＰ及びプログラム用バルク電圧ＶＢＵＬＫ＿ＣＰは、電圧生成回路２のレギュレータで所定の電圧に調整され、プログラム用ビット線電圧ＶＰＢ、書き込み用高電圧ＶＰＩ、プログラム用ワード線電圧ＶＰＷ、及びプログラム用バルク電圧ＶＢＵＬＫとして出力される。

電圧検知部２０−１は、コンパレータＣＯＭＰ２と、ＡＮＤ回路と、その出力端に接続されたインバータとを有している。コンパレータＣＯＭＰ２の非反転入力端には、プログラム用ビット線電圧ＶＰＢ＿ＣＰが接続され、反転入力端には、基準電圧ＶＲＥＦ２（＝ＶＰＢＴ）が接続され、プログラム用ビット線電圧ＶＰＢ＿ＣＰが基準電圧ＶＲＥＦ２に達すると、制御信号ＣＮＴ２が出力される。ＡＮＤ回路は、制御信号ＣＮＴ２を入力とし、新たな制御信号ＰＧＭＳＴＡＲＴを出力し、インバータからＰＧＭＳＴＡＲＴＢが出力される。

スイッチ部３０は、相補型ＭＯＳトランジスタスイッチＳＷ１〜３と、それらの各出力端とグランド間に接続されたＮＭＯＳトランジスタとを有している。相補型ＭＯＳトランジスタスイッチＳＷ１の一端には書き込み用高電圧ＶＰＩが接続され、ゲートには制御信号ＰＧＭＳＴＡＲＴ、ＰＧＭＳＴＡＲＴＢがそれぞれ接続され、他端からはビット線選択信号ＶＹＡＧＡＴＥが出力される。ＮＭＯＳトランジスタのゲートには制御信号ＰＧＭＳＴＡＲＴＢが接続され、相補型ＭＯＳトランジスタスイッチＳＷ１がオフのとき、出力端をグランドに落とす動作をしている。同様にして、プログラム用ワード線電圧ＶＰＷＣＥＬＬ、及びプログラム用バルク電圧ＶＢＵＬＫＣＥＬＬが出力される。

セル回路４０において、ビット線選択信号ＶＹＡＧＡＴＥは、メモリセルのドレインに接続されたビット線選択用のＮＭＯＳトランジスタのゲートに接続され、プログラム用ワード線電圧ＶＰＷＣＥＬＬはメモリセルのゲートに接続され、プログラム用バルク電圧ＶＢＵＬＫＣＥＬＬはメモリセルのＰｗｅｌｌに接続されている。また、プログラム用ビット線電圧ＶＰＢがビット線選択用のＮＭＯＳトランジスタのドレインに接続されている。次に図２を基に全体の回路動作を説明する。

図２は、Ｔ２をプログラムスタートとするプログラムモードのタイミングチャートである。図２において、電圧生成部１０の電圧生成回路１のチャージポンプで発生されるプログラム用ビット線電圧ＶＰＢ＿ＣＰが、立ち上がり時間Ｔ２で、ＶＰＢの設定電圧ＶＰＢＴに達している。コンパレータＣＯＭＰ２は、チャージポンプで発生されるプログラム用ビット線電圧ＶＰＢ＿ＣＰがプログラム用高電圧ＶＰＢの設定レベル（ＶＰＢＴ）に達したことを検知すると、制御信号ＣＮＴ２を発生し、さらに制御信号ＰＧＭＳＴＡＲＴ及びその反転信号ＰＧＭＳＴＡＲＴＢが生成される。

これらの制御信号ＰＧＭＳＴＡＲＴ、ＰＧＭＳＴＡＲＴＢは、スイッチ部３０を構成する各トランジスタのゲートに入力され、スイッチＳＷ１〜３がオンし、プログラムに要する各電圧がセル回路４０に供給される。セル回路４０において、ビット線選択用のＮＭＯＳトランジスタは、ゲートにビット線選択信号ＶＹＡＧＡＴＥが印加されてオンし、プログラム用ビット線電圧ＶＰＢがメモリセルのドレインに供給される。さらに、プログラム用ワード線電圧ＶＰＷＣＥＬＬはメモリセルのゲートに印加され、プログラム用バルク電圧ＶＢＵＬＫＣＥＬＬはメモリセルのＰｗｅｌｌに印加されることにより、メモリセルに情報がプログラムされる。

このように、プログラム用ビット線電圧ＶＰＢ＿ＣＰが、プログラム可能なレベルに達する時点で、セルは直ちにプログラム動作を開始する。この時点で、プログラム用ワード線電圧ＶＰＷ、プログラム用バルク電圧ＶＢＵＬＫは設定電圧には達していないが、メモリセルの特性上、プログラム用ビット線電圧ＶＰＢが設定電圧に達していればメモリセルへの書き込みは可能である。そして、この時間Ｔ２は、図１０における各電圧が全て飽和する時間ＴＣに比べて短いため、プログラム動作を早く開始することが可能となり、プログラムに要する全体の時間を短縮することができる。

図３は、本発明の書き込み電圧生成回路のプログラムモードにおける電圧生成回路の第２の実施例を示すブロック図である。図３において、電圧生成回路５０−２の電圧生成部１０とスイッチ部３０は、図１の場合と同じ構成である。電圧検知部２０−２は、図１の構成に、コンパレータＣＯＭＰ１、３が、新たに加わっている。

コンパレータＣＯＭＰ１の非反転入力端には、書き込み用高電圧ＶＰＩ＿ＣＰが接続され、反転入力端には、基準電圧ＶＲＥＦ１（＝ＶＰＷＴ）が接続され、書き込み用高電圧ＶＰＩ＿ＣＰがＶＰＷの設定電圧ＶＰＷＴである基準電圧ＶＲＥＦ１に達すると、制御信号ＣＮＴ１が出力される。コンパレータＣＯＭＰ３の非反転入力端には、プログラム用バルク電圧ＶＢＵＬＫ＿ＣＰが接続され、反転入力端には、基準電圧ＶＲＥＦ３（＝ＶＢＵＬＫＴ）が接続され、プログラム用バルク電圧ＶＢＵＬＫ＿ＣＰがＶＢＵＬＫの設定電圧ＶＢＵＬＫＴである基準電圧ＶＲＥＦ３に達すると、制御信号ＣＮＴ３が出力される。

コンパレータＣＯＭＰ１〜３の出力である制御信号ＣＮＴ１〜３はＡＮＤ回路に入力され、新たな制御信号ＰＧＭＳＴＡＲＴが出力され、その反転信号ＰＧＭＳＴＡＲＴＢが生成される。この場合、制御信号ＰＧＭＳＴＡＲＴと、その反転信号ＰＧＭＳＴＡＲＴＢとが、図１のスイッチ部３０の場合と同様に、相補型ＭＯＳトランジスタスイッチＳＷ１〜３と、それらの各出力端とグランド間に接続されたＮＭＯＳトランジスタとに入力され、プログラムのための各電圧がメモリセルに一斉に印加されて、プログラム動作を開始する。

図４は、Ｔ３をプログラムスタートとするプログラムモードのタイミングチャートである。この場合は、図３の書き込み電圧生成回路を適用することによりプログラム動作が実施されている。プログラム開始時間は図１の場合より遅れるが、プログラム用ビット線電圧ＶＰＢだけでなく、プログラム用ワード線電圧ＶＰＷ、プログラム用バルク電圧ＶＢＵＬＫも設定電圧に達した後にプログラムを開始するので、図１の回路に比べて、より確実にプログラム動作を実施することが可能となる。この時間Ｔ３も、図１０における各電圧が全て飽和する時間ＴＣに比べて短いため、プログラム動作を早く開始することが可能となり、プログラムに要する全体の時間を短縮することができる。

図５は、本発明の書き込み電圧生成回路のイレースモードにおける電圧生成回路の第１の実施例を示すブロック図である。図５において、電圧生成回路５０−３は、電圧生成部１０、電圧検知部２０−３及びスイッチ部３０を有し、セル回路４０のメモリセルへ、イレースのための電圧を供給している。

電圧生成部１０は、チャージポンプで構成される電圧生成回路１とレギュレータで構成される電圧生成回路２とを有している。電圧生成回路１のチャージポンプで発生される書き込み用高電圧ＶＰＩ＿ＣＰ及びイレース用高負電圧ＶＮＥＧ＿ＣＰは、電圧生成回路２のレギュレータで所定の電圧に調整され、書き込み用高電圧ＶＰＩ及びイレース用高負電圧ＶＮＥＧとして出力される。

電圧検知部２０−３は、コンパレータＣＯＭＰ５と、ＡＮＤ回路と、その出力端に接続されたインバータとを有している。コンパレータＣＯＭＰ５の非反転入力端には、イレース用高負電圧ＶＮＥＧ＿ＣＰが接続され、反転入力端には、基準電圧ＶＲＥＦ５が接続され、イレース用高負電圧ＶＮＥＧ＿ＣＰがイレース可能な電圧である基準電圧ＶＲＥＦ５に達すると、制御信号ＣＮＴ５が出力される。ＡＮＤ回路は、制御信号ＣＮＴ５を入力とし、新たな制御信号ＰＧＭＳＴＡＲＴが出力され、その反転信号ＰＧＭＳＴＡＲＴＢが生成される。

スイッチ部３０は、相補型ＭＯＳトランジスタスイッチＳＷ４、５と、それらの各出力端とグランド間に接続されたＮＭＯＳトランジスタとを有している。相補型ＭＯＳトランジスタスイッチＳＷ４の一端には書き込み用高電圧ＶＰＩが接続され、ゲートには制御信号ＰＧＭＳＴＡＲＴ、及びその反転信号ＰＧＭＳＴＡＲＴＢがそれぞれ接続され、他端からはイレース用高バルク電圧ＶＰＭＣＥＬＬが出力される。ＮＭＯＳトランジスタのゲートには制御信号ＰＧＭＳＴＡＲＴＢが接続され、相補型ＭＯＳトランジスタスイッチＳＷ４がオフのとき、出力端をグランドに落とす動作をしている。同様にして、イレース用高負電圧ＶＮＥＧＣＥＬＬが出力される。

セル回路４０において、イレース用高負電圧ＶＮＥＧＣＥＬＬはメモリセルのゲートに接続され、イレース用高バルク電圧ＶＰＭＣＥＬＬはメモリセルのＰｗｅｌｌに接続されている。この回路は、プログラムモードにおける図１の場合と同様のタイミングマージン関係に基づいており、次に全体の回路動作を説明する。

イレース用高負電圧ＶＮＥＧは、イレース可能な電圧となる立ち上がり時間が、書き込み用高電圧ＶＰＩの立ち上がり時間に比べて長くなっている（図示せず）。このため、イレース用高負電圧ＶＮＥＧは、コンパレータＣＯＭＰ５においてイレース可能な電圧になったとき、スイッチ部３０のスイッチＳＷ５がオンし、ＶＮＧＣＥＬＬとしてメモリセルのゲートに印加され、同時に、スイッチ部３０のスイッチＳＷ４がオンすると、書き込み用高電圧ＶＰＩは、イレース用高バルク電圧ＶＰＭＣＥＬＬとしてメモリセルのＰｗｅｌｌに印加され、メモリセルはイレースされる。このように、図１の場合と同様に、イレース動作を早く開始することが可能となり、イレースに要する全体の時間を短縮することができる。

図６は、本発明の書き込み電圧生成回路のイレースモードにおける電圧生成回路の第２の実施例を示すブロック図である。図６において、電圧生成回路５０−４の電圧生成部１０とスイッチ部３０は、図５の場合と同じ構成である。電圧検知部２０−４は、図５の構成に、コンパレータＣＯＭＰ４が新たに加わっている。

コンパレータＣＯＭＰ４、５の出力ＣＮＴ４、５はＡＮＤ回路に入力され、制御信号ＰＧＭＳＴＡＲＴが出力され、反転信号ＰＧＭＳＴＡＲＴＢが生成される。これらの信号は、図５のスイッチ部３０の場合と同様に、相補型ＭＯＳトランジスタスイッチＳＷ４、５と、それらの各出力端とグランド間に接続されたＮＭＯＳトランジスタとに入力され、イレースのための各電圧がメモリセルに印加されイレース動作が開始される。この回路は、プログラムモードにおける図３の場合と同様のタイミングマージン関係に基づいており、制御信号ＰＧＭＳＴＡＲＴは、図４におけると同様のプロセスにおいて生成され、イレース動作を早く開始することが可能となり、イレースに要する全体の時間を短縮することができる。

すでに説明したように、本発明による書き込み電圧生成回路は、プログラムモードにおける電圧生成回路とイレースモードにおける電圧生成回路から構成されているため、図１のプログラムモードにおける電圧生成回路と図５のイレースモードにおける電圧生成回路とを組み合わせることにより、本発明による書き込み電圧生成回路が構成される。また、図３のプログラムモードにおける電圧生成回路と図６のイレースモードにおける電圧生成回路とを組み合わせることにより、本発明によるもう１つの書き込み電圧生成回路が構成される。組み合わせにおいては、２つの回路をそのまま組み合わせても良いし、同じ動作をする部分は共通にしても良い。これにより、不揮発性メモリセルへの書き込み動作における各電圧が、それぞれ最終目標値に到達する前の書き込み可能な電圧状態において書き込み動作を開始することができる書き込み電圧生成回路が可能となる。

図７は、電圧検知部の入力電圧設定を示す入力電圧設定回路図である。図７ａにおいて、抵抗Ｒ１側の一端Ａには、プログラム用ビット線電圧ＶＰＢ＿ＣＰ、書き込み用高電圧ＶＰＩ＿ＣＰ、プログラム用バルク電圧ＶＢＵＬＫ＿ＣＰ、又はイレース用高負電圧ＶＮＥＧ＿ＣＰが加えられ、抵抗Ｒ１、Ｒ２により抵抗分圧された電圧が、コンパレータの非反転入力端に加えられる。コンパレータの反転入力端には、それぞれの基準電圧が加えられて、制御信号ＣＮＴ１、２、４をそれぞれ出力する。また、書き込み用高電圧ＶＰＩ＿ＣＰの検知においては、セル回路４０のビット線選択用のＮＭＯＳトランジスタの閾値電圧の影響を排除するため、抵抗Ｒ１と一端Ａとの間にリファレンストランジスタを挿入しても良い。

図７ｂにおいて、抵抗Ｒ４側の一端Ｂには、プログラム用バルク電圧ＶＢＵＬＫ＿ＣＰ、又はイレース用高負電圧ＶＮＥＧ＿ＣＰが加えられ、抵抗Ｒ３、Ｒ４により抵抗分圧された電圧Ｖ３が、コンパレータの反転入力端に加えられる。この回路では、電圧Ｖ１と等しい電圧Ｖ２と、プログラム用バルク電圧ＶＢＵＬＫ＿ＣＰ、又はイレース用高負電圧ＶＮＥＧ＿ＣＰとの差分の電圧を抵抗Ｒ３、Ｒ４により抵抗分圧し、電圧Ｖ３をＶｃｃ〜Ｖｓｓの範囲に設定することにより、一端Ｂに負電圧が加えられても容易に検知することができる。コンパレータの非反転入力端には、それぞれの基準電圧が加えられて、制御信号ＣＮＴ３、５がそれぞれ出力される。

図８は、本発明の書き込み電圧生成方法による第１の実施例のフローチャートである。図８において、書き込み動作が開始されると、動作がプログラムモードであるか、否か判定される（ステップ１０、２０）。プログラムモードであれば、プログラム用ビット線電圧ＶＰＢ＿ＣＰがプログラム可能な電圧に達したことを検知し、制御信号を発生する（ステップ２１、２２）。次に、制御信号により、スイッチをオンし、プログラムに必要な電圧をセルに印加して終了する（ステップ２６、４０）。

ステップ２０において、書き込み動作がプログラムモードでなかった場合は、イレースモードであるか、否かを判定する（ステップ３０）。イレースモードであれば、イレース用高低電圧ＶＮＥＧ＿ＣＰがイレース可能な電圧に達したことを検知し、制御信号を発生する（ステップ３１、２２）。次に、制御信号により、スイッチをオンし、イレースに必要な電圧をセルに印加して終了する（ステップ２６、４０）。

図９は、本発明の書き込み電圧生成方法による第２の実施例のフローチャートである。図９において、書き込み動作が開始されると、動作がプログラムモードであるか、否か判定される（ステップ５０、６０）。プログラムモードであれば、プログラム用ビット線電圧ＶＰＢ＿ＣＰ、書き込み用高電圧ＶＰＩ＿ＣＰ、及びプログラム用バルク電圧ＶＢＵＬＫ＿ＣＰの全てが、プログラム可能な電圧に達したことを検知し、制御信号を発生する（ステップ６１、６２）。次に、制御信号により、スイッチをオンし、プログラムに必要な電圧をセルに印加して終了する（ステップ６４、８０）。ステップ６０において、書き込み動作がプログラムモードでなかった場合は、イレースモードであるか、否かを判定する（ステップ７０）。イレースモードであれば、イレース用高負電圧ＶＮＥＧ＿ＣＰ、及びイレース用高バルク電圧となる書き込み用高電圧ＶＰＩ＿ＣＰの両方が、イレース可能な電圧に達したことを検知し、制御信号を発生する（ステップ７１、６２）。制御信号により、スイッチをオンし、イレースに必要な電圧をセルに印加して終了する（ステップ６４、８０）。

以上説明したように、本発明によると、不揮発性メモリセルへの書き込み動作における各電圧が、それぞれのチャージポンプの各電圧が全て飽和した最終目標値に到達する前の書き込み可能な電圧状態において書き込み動作を開始することができるため、書き込みに要する全体の時間を短縮することができる。

本発明のプログラムモードの電圧生成回路の第１実施例を示すブロック図。 Ｔ２をプログラムスタートとするプログラムモードのタイミングチャート。 本発明のプログラムモードの電圧生成回路の第２実施例を示すブロック図。 Ｔ３をプログラムスタートとするプログラムモードのタイミングチャート。 本発明のイレースモードの電圧生成回路の第１の実施例を示すブロ。 本発明のイレースモードの電圧生成回路の第２の実施例を示すブロック図。 本発明の書き込み電圧生成回路の電圧検知部の入力電圧設定回路図。 本発明の書き込み電圧生成方法による第１の実施例のフローチャート。 本発明の書き込み電圧生成方法による第２の実施例のフローチャート。 従来のプログラムモードにおけるタイミングチャート。

符号の説明

１０ 電圧生成部
２０−１〜４ 電圧検知部
３０ スイッチ部
４０ メモリセル回路
５０−１〜４ 電圧発生回路
ＣＯＭＰ１〜５ コンパレータ
ＳＷ１〜５ 相補型ＭＯＳトランジスタスイッチ
ＣＥＬＬ メモリセル
ＶＰＢ＿ＣＰ チャージポンプで発生されるプログラム用ビット線電圧
ＶＰＩ＿ＣＰ チャージポンプで発生される書き込み用高電圧
ＶＢＵＬＫ＿ＣＰ チャージポンプで発生されるプログラム用バルク電圧
ＶＮＥＧ＿ＣＰ チャージポンプで発生されるイレース用高負電圧
ＶＰＢ プログラム用ビット線電圧
ＶＰＩ 書き込み用高電圧
ＶＰＷ プログラム用ワード線電圧
ＶＢＵＬＫ プログラム用バルク電圧
ＶＰＭ イレース用高バルク電圧
ＶＰＢＴ プログラム用ビット線電圧のプログラム可能な設定電圧
ＶＰＷＴ プログラム用高電圧のプログラム可能な設定電圧
ＶＢＵＬＫＴ プログラム用バルク電圧のプログラム可能な設定電圧
ＶＮＥＧ イレース用高負電圧
ＶＰＷＣＥＬＬ スイッチ部から出力されるプログラム用ワード線電圧
ＶＢＵＬＫＣＥＬＬ スイッチ部から出力されるプログラム用バルク電圧
ＶＰＭＣＥＬＬ スイッチ部から出力されるイレース用高バルク電圧
ＶＮＥＧＣＥＬＬ スイッチ部から出力されるイレース用高負電圧
ＲＥＦ１〜５ 基準電圧
ＣＮＴ１〜５ 制御信号
ＣＮＴ１Ｂ〜５Ｂ 反転制御信号
ＰＧＭＳＴＡＲＴ 制御信号
ＰＧＭＳＴＡＲＴＢ 反転制御信号
ＶＹＡＧＡＴＥ 制御信号
ＴＣ 各電圧が全て飽和する時間
Ｔ１〜３ プログラム可能となる立ち上がり時間

Claims (5)

1. 不揮発性メモリセルの書き込み電圧生成回路であって、
   前記書き込み電圧生成回路は、電圧生成部と電圧検知部とスイッチ部とを有し、
   前記不揮発性メモリセルの書き込み動作のプログラムモードにおいて、
   前記電圧検知部は、前記電圧生成部に具備されるチャージポンプが生成するプログラム用ビット線電圧を検知し、プログラム可能な電圧に達したとき制御信号を発生し、
   前記不揮発性メモリセルにプログラムに要する各電圧を供給するための前記スイッチ部を制御することを特徴とする書き込み電圧生成回路。
2. 前記電圧検知部は、前記電圧生成部に具備される前記チャージポンプが生成する書き込み用高電圧、プログラム用ビット線電圧、及びプログラム用バルク電圧を検知し、全てがプログラム可能な電圧に達したとき制御信号を発生し、
   前記不揮発性メモリセルにプログラムに要する各電圧を供給するための前記スイッチ部を制御することを特徴とする請求項１に記載の書き込み電圧生成回路。
3. 不揮発性メモリセルの書き込み電圧生成回路であって、
   前記書き込み電圧生成回路は、電圧生成部と電圧検知部とスイッチ部とを有し、
   前記不揮発性メモリセルの書き込み動作のイレースモードにおいて、
   前記電圧検知部は、前記電圧生成部に具備されるチャージポンプが生成するイレース用高負電圧を検知し、イレース可能な電圧に達したとき制御信号を発生し、
   前記不揮発性メモリセルにイレースに要する各電圧を供給するための前記スイッチ部を制御することを特徴とする書き込み電圧生成回路。
4. 前記電圧検知部は、前記電圧生成部に具備される前記チャージポンプが生成するイレース用高負電圧及びイレース用高バルク電圧検知し、いずれもイレース可能な電圧に達したとき制御信号を発生し、
   前記不揮発性メモリセルにイレースに要する各電圧を供給するための前記スイッチ部を制御することを特徴とする請求項３に記載の書き込み電圧生成回路。
5. 不揮発性メモリセルの書き込み電圧生成方法であって、
   不揮発性メモリセルの書き込み動作のプログラムモードにおいて、
   チャージポンプが生成するプログラム用ビット線電圧を検知し、プログラム可能な電圧に達したとき制御信号を発生し、前記不揮発性メモリセルにプログラムに要する各電圧を供給するためのスイッチ部を制御するステップ、
   または、前記チャージポンプが生成する前記書き込み用高電圧、プログラム用ビット線電圧、及びプログラム用バルク電圧を検知し、全てがプログラム可能な電圧に達したとき制御信号を発生し、前記不揮発性メモリセルに前記プログラムに要する各電圧を供給するための前記スイッチ部を制御するステップ、
   前記不揮発性メモリセルの書き込み動作のイレースモードにおいて、
   チャージポンプが生成するイレース用高負電圧を検知し、イレース可能な電圧に達したとき制御信号を発生し、前記不揮発性メモリセルにイレースに要する各電圧を供給するためのスイッチ部を制御するステップ、
   または、前記チャージポンプが生成する前記イレース用高負電圧及びイレース用高バルク電圧を検知し、いずれもイレース可能な電圧に達したとき制御信号を発生し、前記不揮発性メモリセルに前記イレースに要する各電圧を供給するための前記スイッチ部を制御するステップ、
   から成ることを特徴とする書き込み電圧生成方法。

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