JP2000276888A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/12—Programming voltage switching circuits
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】
【課題】 プログラム時間を短縮できる不揮発性半導体
メモリ装置を提供すること。 【解決手段】 高電圧発生回路２１０で昇圧され発生さ
れるワードライン電圧ＶＰＰ１およびビットライン電圧
ＶＰＰ２が要求される電圧レベルに各々達したときを電
圧レベル感知回路２５０で自動的に感知してプログラム
動作を遂行させる。
メモリ装置を提供すること。 【解決手段】 高電圧発生回路２１０で昇圧され発生さ
れるワードライン電圧ＶＰＰ１およびビットライン電圧
ＶＰＰ２が要求される電圧レベルに各々達したときを電
圧レベル感知回路２５０で自動的に感知してプログラム
動作を遂行させる。
Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ装置に関するものであり、詳しくは、プログラム時
間を短縮させることができる不揮発性半導体メモリ装置
に関するものである。
モリ装置に関するものであり、詳しくは、プログラム時
間を短縮させることができる不揮発性半導体メモリ装置
に関するものである。
【０００２】
【従来の技術】データを貯える半導体メモリ装置として
は、一般的に揮発性半導体メモリ装置と不揮発性半導体
メモリ装置とがある。揮発性半導体メモリ装置は、電源
供給が中断された時貯えられたデータをなくす。これに
対して、不揮発性半導体メモリ装置は電源供給が突然中
断されてもデータが保持される。したがって、不揮発性
半導体メモリ装置は電源供給が突然中断される可能性が
存在する応用分野に広く使用される。
は、一般的に揮発性半導体メモリ装置と不揮発性半導体
メモリ装置とがある。揮発性半導体メモリ装置は、電源
供給が中断された時貯えられたデータをなくす。これに
対して、不揮発性半導体メモリ装置は電源供給が突然中
断されてもデータが保持される。したがって、不揮発性
半導体メモリ装置は電源供給が突然中断される可能性が
存在する応用分野に広く使用される。
【０００３】不揮発性半導体メモリ装置は、フラッシュ
ＥＥＰＲＯＭセルと呼ばれる電気的に消去及びプログラ
ム可能なＲＯＭセルを含む。一般的に、フラッシュＥＥ
ＰＲＯＭセルは、図１に示されるように、第１導電型
（例えばＰ型）の半導体基板（以下バルクと称する）
２、このバルク２内に一定間隔離れて設けられた第２導
電型（例えばＮ型）のソース及びドレイン領域３及び
４、この一定間隔離れたソース及びドレイン領域３及び
４間のバルク２表面に位置したチャンネル領域、プログ
ラムされる時電荷を貯えるための浮遊ゲート６、この浮
遊ゲート６上に置かれた制御ゲート８、ゲート６，８間
およびゲート６下の酸化膜７，５を含む。フラッシュＥ
ＥＰＲＯＭセル動作は一般的にプログラム、消去及び読
み出し動作の３つのモードで分類される。
ＥＥＰＲＯＭセルと呼ばれる電気的に消去及びプログラ
ム可能なＲＯＭセルを含む。一般的に、フラッシュＥＥ
ＰＲＯＭセルは、図１に示されるように、第１導電型
（例えばＰ型）の半導体基板（以下バルクと称する）
２、このバルク２内に一定間隔離れて設けられた第２導
電型（例えばＮ型）のソース及びドレイン領域３及び
４、この一定間隔離れたソース及びドレイン領域３及び
４間のバルク２表面に位置したチャンネル領域、プログ
ラムされる時電荷を貯えるための浮遊ゲート６、この浮
遊ゲート６上に置かれた制御ゲート８、ゲート６，８間
およびゲート６下の酸化膜７，５を含む。フラッシュＥ
ＥＰＲＯＭセル動作は一般的にプログラム、消去及び読
み出し動作の３つのモードで分類される。
【０００４】フラッシュＥＥＰＲＯＭセルのプログラム
動作は、ドレイン領域４を正のバイアス電圧、例えば５
Ｖ〜６Ｖでバイアスすると同時に、制御ゲート８を前記
バイアス電圧より高いバイアス電圧、例えば１０Ｖでバ
イアスすることにより行われる。この際、ソース領域３
とバルク２は接地される。浮遊ゲート６に貯えられた電
荷がない場合、制御ゲート８のバイアス電圧はソース及
びドレイン領域３及び４間のバルク２表面に電荷の反転
層チャンネルを形成する。ドレイン／ソース電圧はチャ
ンネルを通じてドレイン領域へ電荷を加速する。そのよ
うな電荷は相当に高い運動エネルギを得て一般的に“ホ
ットエレクトロン”と呼ばれる。そのように発生された
ホットエレクトロンがホットエレクトロンインジェクシ
ョンと呼ばれるメカニズムにより浮遊ゲート６に蓄積さ
れる。
動作は、ドレイン領域４を正のバイアス電圧、例えば５
Ｖ〜６Ｖでバイアスすると同時に、制御ゲート８を前記
バイアス電圧より高いバイアス電圧、例えば１０Ｖでバ
イアスすることにより行われる。この際、ソース領域３
とバルク２は接地される。浮遊ゲート６に貯えられた電
荷がない場合、制御ゲート８のバイアス電圧はソース及
びドレイン領域３及び４間のバルク２表面に電荷の反転
層チャンネルを形成する。ドレイン／ソース電圧はチャ
ンネルを通じてドレイン領域へ電荷を加速する。そのよ
うな電荷は相当に高い運動エネルギを得て一般的に“ホ
ットエレクトロン”と呼ばれる。そのように発生された
ホットエレクトロンがホットエレクトロンインジェクシ
ョンと呼ばれるメカニズムにより浮遊ゲート６に蓄積さ
れる。
【０００５】浮遊ゲート６に多量の電荷が蓄積されるこ
とによりソース領域３、ドレイン領域４、チャンネル領
域及び制御ゲート８を有するセルトランジスタの実効ス
レッショルド電圧が増加する。実効スレッショルド電圧
が約６Ｖ〜７Ｖの範囲で増加することにより、セルトラ
ンジスタは、所定の読み出し電圧Ｖｒｅａｄが読み出し
動作中制御ゲート８に印加される時（即ち、Ｖｔｈ＞Ｖ
ｒｅａｄ）、非導通状態即ち “オフ”状態になる。す
なわち、プログラム状態で、ＥＥＰＲＯＭセルがロジッ
ク‘０’（又はロジック‘１’）を貯える。そして、こ
のようにプログラムされると、ＥＥＰＲＯＭセルは電源
が突然遮断されても、又は長い時間の間電源が供給され
なくても、ＥＥＰＲＯＭセルの高いスレッショルド電圧
を保つ。
とによりソース領域３、ドレイン領域４、チャンネル領
域及び制御ゲート８を有するセルトランジスタの実効ス
レッショルド電圧が増加する。実効スレッショルド電圧
が約６Ｖ〜７Ｖの範囲で増加することにより、セルトラ
ンジスタは、所定の読み出し電圧Ｖｒｅａｄが読み出し
動作中制御ゲート８に印加される時（即ち、Ｖｔｈ＞Ｖ
ｒｅａｄ）、非導通状態即ち “オフ”状態になる。す
なわち、プログラム状態で、ＥＥＰＲＯＭセルがロジッ
ク‘０’（又はロジック‘１’）を貯える。そして、こ
のようにプログラムされると、ＥＥＰＲＯＭセルは電源
が突然遮断されても、又は長い時間の間電源が供給され
なくても、ＥＥＰＲＯＭセルの高いスレッショルド電圧
を保つ。
【０００６】フラッシュＥＥＰＲＯＭセルの消去動作は
浮遊ゲート６から貯えられた電荷を除去することにより
行われる。消去過程は、例えば、制御ゲート８に負の高
電圧、例えば−１０Ｖを印加し、バルク２に正のバイア
ス電圧、例えば６Ｖを印加することにより行われる。こ
の際、ソース及びドレイン領域３及び４は、高インピー
ダンスのフローティング状態に保たれる。即ち、このよ
うなバイアス条件により、チャンネル領域と浮遊ゲート
６とを分離する約１００Åの厚さを有するトンネルリン
グ酸化膜５内に約６〜７ＭＶ／ｃｍの電界が形成され、
Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
ｔｕｎｎｅｌｉｎｇ）と呼ばれるメカニズムにより浮
遊ゲート６の負の電荷がトンネリング酸化膜５を通じて
バルク２へ放出される。これはセルトランジスタの実効
スレッショルド電圧Ｖｔｈを約１Ｖ〜３Ｖの範囲で減少
させ、所定の読み出し電圧Ｖｒｅａｄが読み出し動作の
間制御ゲート８に印加されるとき（即ちＶｔｈ＜Ｖｒｅ
ａｄ）、セルトランジスタを導通状態即ち“オン”状態
にする。したがって、消去状態でＥＥＰＲＯＭセルがロ
ジック‘１’（又はロジック‘０’）を貯える。
浮遊ゲート６から貯えられた電荷を除去することにより
行われる。消去過程は、例えば、制御ゲート８に負の高
電圧、例えば−１０Ｖを印加し、バルク２に正のバイア
ス電圧、例えば６Ｖを印加することにより行われる。こ
の際、ソース及びドレイン領域３及び４は、高インピー
ダンスのフローティング状態に保たれる。即ち、このよ
うなバイアス条件により、チャンネル領域と浮遊ゲート
６とを分離する約１００Åの厚さを有するトンネルリン
グ酸化膜５内に約６〜７ＭＶ／ｃｍの電界が形成され、
Ｆ−Ｎトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ
ｔｕｎｎｅｌｉｎｇ）と呼ばれるメカニズムにより浮
遊ゲート６の負の電荷がトンネリング酸化膜５を通じて
バルク２へ放出される。これはセルトランジスタの実効
スレッショルド電圧Ｖｔｈを約１Ｖ〜３Ｖの範囲で減少
させ、所定の読み出し電圧Ｖｒｅａｄが読み出し動作の
間制御ゲート８に印加されるとき（即ちＶｔｈ＜Ｖｒｅ
ａｄ）、セルトランジスタを導通状態即ち“オン”状態
にする。したがって、消去状態でＥＥＰＲＯＭセルがロ
ジック‘１’（又はロジック‘０’）を貯える。
【０００７】ＥＥＰＲＯＭセルの読み出し動作は、同一
のＥＥＰＲＯＭセル又はメモリセルの行を連結するワー
ドラインを通じて制御ゲート８に読み出し電圧Ｖｒｅａ
ｄ例えば４．５Ｖを印加するとともに、同一のＥＥＰＲ
ＯＭセルの列を連結するビットラインを通じてドレイン
領域４に正のバイアス電圧例えば１Ｖを印加することに
より行われる。この際、ソース領域３は接地される。こ
のような電圧下で、万一プログラムされていたら、ＥＥ
ＰＲＯＭセルは、セル電流が流れず、それに連結された
ビットラインは１Ｖのバイアス電圧に保たれる。一方、
万一プログラムされていなければ（又は消去されていれ
ば）、ＥＥＰＲＯＭセルはセル電流（例えば３００μ
Ａ）が流れ、ビットラインはセルを通じて接地電圧に低
くなる。そのため、ビットライン電圧（又は電流）を感
知することにより、ＥＥＰＲＯＭセルのプログラムされ
た状態（即ち１又は０）を判断できる。
のＥＥＰＲＯＭセル又はメモリセルの行を連結するワー
ドラインを通じて制御ゲート８に読み出し電圧Ｖｒｅａ
ｄ例えば４．５Ｖを印加するとともに、同一のＥＥＰＲ
ＯＭセルの列を連結するビットラインを通じてドレイン
領域４に正のバイアス電圧例えば１Ｖを印加することに
より行われる。この際、ソース領域３は接地される。こ
のような電圧下で、万一プログラムされていたら、ＥＥ
ＰＲＯＭセルは、セル電流が流れず、それに連結された
ビットラインは１Ｖのバイアス電圧に保たれる。一方、
万一プログラムされていなければ（又は消去されていれ
ば）、ＥＥＰＲＯＭセルはセル電流（例えば３００μ
Ａ）が流れ、ビットラインはセルを通じて接地電圧に低
くなる。そのため、ビットライン電圧（又は電流）を感
知することにより、ＥＥＰＲＯＭセルのプログラムされ
た状態（即ち１又は０）を判断できる。
【０００８】前述したように、プログラム動作は、電源
電圧（例えば３Ｖ）に比べて高いレベルを有する高電圧
を必要とする。そのような高電圧を発生するための高電
圧発生回路（又は電圧ポンピング回路）が米国特許公報
第５，２８０，４２０号に“ＣＨＡＲＧＥ ＰＵＭＰ
ＷＨＩＣＨ ＯＰＥＲＡＴＥＳ ＯＮ Ａ ＬＯＷＶＯ
ＬＴＡＧＥ ＰＯＷＥＲ ＳＵＰＰＬＹ”という題目
で、そして米国特許公報第５，０８１，３７１号に“Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＨＡＲＧＥ ＰＵＭＰＣＩＲＣ
ＵＩＴ ＷＩＴＨ ＢＡＣＫ ＢＩＡＳ ＶＯＬＴＡＧ
Ｅ ＲＥＤＵＣＴＩＯＮ”という題目で各々掲載されて
いる。そのような高電圧を発生するための高電圧発生回
路（又は電圧ポンピング回路）を備えた従来の技術によ
る不揮発性半導体メモリ装置の構成を示すブロック図が
図２に示されている。そして、図３は、従来の技術によ
るプログラム動作を説明するためのタイミング図であ
る。
電圧（例えば３Ｖ）に比べて高いレベルを有する高電圧
を必要とする。そのような高電圧を発生するための高電
圧発生回路（又は電圧ポンピング回路）が米国特許公報
第５，２８０，４２０号に“ＣＨＡＲＧＥ ＰＵＭＰ
ＷＨＩＣＨ ＯＰＥＲＡＴＥＳ ＯＮ Ａ ＬＯＷＶＯ
ＬＴＡＧＥ ＰＯＷＥＲ ＳＵＰＰＬＹ”という題目
で、そして米国特許公報第５，０８１，３７１号に“Ｉ
ＮＴＥＧＲＡＴＥＤ ＣＨＡＲＧＥ ＰＵＭＰＣＩＲＣ
ＵＩＴ ＷＩＴＨ ＢＡＣＫ ＢＩＡＳ ＶＯＬＴＡＧ
Ｅ ＲＥＤＵＣＴＩＯＮ”という題目で各々掲載されて
いる。そのような高電圧を発生するための高電圧発生回
路（又は電圧ポンピング回路）を備えた従来の技術によ
る不揮発性半導体メモリ装置の構成を示すブロック図が
図２に示されている。そして、図３は、従来の技術によ
るプログラム動作を説明するためのタイミング図であ
る。
【０００９】図２で、メモリセルアレイ１１は、行と列
とのマトリックス状でＮＯＲ構造の不揮発性メモリセル
（フラッシュＥＥＰＲＯＭセル）、行に沿って各々伸び
る複数のワードライン、そして列に沿って各々伸びる複
数のビットラインで構成される。ＮＯＲ構造からなるメ
モリセルを備えたメモリセルアレイ１１は米国特許公報
第５，６８０，３４９号に“ＮＯＮＶＯＬＡＴＩＬＥ
ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩ
ＣＥ ＨＡＶＩＮＧ ＲＯＷ ＤＥＣＯＤＥＲＳＵＰＰ
ＬＹＩＮＧ Ａ ＮＥＧＡＴＩＶＥ ＰＯＴＥＮＴＩＡ
Ｌ ＴＯ ＷＯＲＤ ＬＩＮＥＳ ＤＵＲＩＮＧ ＥＲ
ＡＳＥ ＭＯＤＥ”という題目で、そして米国特許公報
第５，５１１，０２６号に“ＢＯＯＳＴＥＤ ＡＮＤ
ＲＥＧＵＬＡＴＥＤ ＧＡＴＥ ＰＯＷＥＲ ＳＵＰＰ
ＬＹ ＷＩＴＨ ＲＥＦＥＲＥＮＣＥ ＴＲＡＣＫＩＮ
Ｇ ＦＯＲ ＭＵＬＴＩ−ＤＥＮＳＩＴＹ ＡＮＤ Ｌ
ＯＷ ＶＯＬＴＡＧＥ ＳＵＰＰＬＹ ＭＥＭＯＲＩＥ
Ｓ”という題目で各々掲載されている。
とのマトリックス状でＮＯＲ構造の不揮発性メモリセル
（フラッシュＥＥＰＲＯＭセル）、行に沿って各々伸び
る複数のワードライン、そして列に沿って各々伸びる複
数のビットラインで構成される。ＮＯＲ構造からなるメ
モリセルを備えたメモリセルアレイ１１は米国特許公報
第５，６８０，３４９号に“ＮＯＮＶＯＬＡＴＩＬＥ
ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＭＥＭＯＲＹ ＤＥＶＩ
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ＡＳＥ ＭＯＤＥ”という題目で、そして米国特許公報
第５，５１１，０２６号に“ＢＯＯＳＴＥＤ ＡＮＤ
ＲＥＧＵＬＡＴＥＤ ＧＡＴＥ ＰＯＷＥＲ ＳＵＰＰ
ＬＹ ＷＩＴＨ ＲＥＦＥＲＥＮＣＥ ＴＲＡＣＫＩＮ
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ＯＷ ＶＯＬＴＡＧＥ ＳＵＰＰＬＹ ＭＥＭＯＲＩＥ
Ｓ”という題目で各々掲載されている。
【００１０】図２に示されるように、アドレスバッファ
回路１２、行デコーダ回路１３、列デコーダ回路１４、
Ｙ−ゲーティング回路１５及び書き込みドライバ回路１
６が不揮発性半導体メモリ装置１０内に設けられてい
る。これらの構成要素はこの分野で知識を持つ者によく
知られており、詳細な説明は省略する。不揮発性半導体
メモリ装置１０は、命令レジスタ１７、プログラムコン
トローラ１８、第１及び第２高電圧発生器１９及び２０
で構成された高電圧発生回路２１及びタイマ２２をさら
に含む。これらに対する説明を以下詳細に行う。
回路１２、行デコーダ回路１３、列デコーダ回路１４、
Ｙ−ゲーティング回路１５及び書き込みドライバ回路１
６が不揮発性半導体メモリ装置１０内に設けられてい
る。これらの構成要素はこの分野で知識を持つ者によく
知られており、詳細な説明は省略する。不揮発性半導体
メモリ装置１０は、命令レジスタ１７、プログラムコン
トローラ１８、第１及び第２高電圧発生器１９及び２０
で構成された高電圧発生回路２１及びタイマ２２をさら
に含む。これらに対する説明を以下詳細に行う。
【００１１】メモリセルに対してプログラム動作が要求
された時、メモリ装置がプログラムモードへ遷移するよ
うに外部から例えばマイクロプロセッサ（又はマイクロ
コントローラ）アドレス信号及びデータにより指定され
た命令コードが書き込み活性化信号ＷＥＢに同期して連
続的に所定サイクルの間、命令レジスタ１７に書き込ま
れる。すると、命令レジスタ１７は、アドレス信号及び
データ即ち、命令コードを用いてプログラム動作を知ら
せるプログラム活性化信号ＰＧＭを内部的に生成し、プ
ログラムコントローラ１８はそのように生成されたプロ
グラム活性化信号ＰＧＭに応答して高電圧発生回路２１
を活性化させるための高電圧活性化信号ＶＰＰ ｅｎを
発生する。その後、行デコーダ回路１３はアドレスバッ
ファ回路１２を通じて印加される行アドレス信号に関連
したワードラインを選択し、列デコーダ回路１４及びＹ
−ゲーティング回路１５はそれを通じて印加される列ア
ドレス信号に関連したビットラインを選択する。
された時、メモリ装置がプログラムモードへ遷移するよ
うに外部から例えばマイクロプロセッサ（又はマイクロ
コントローラ）アドレス信号及びデータにより指定され
た命令コードが書き込み活性化信号ＷＥＢに同期して連
続的に所定サイクルの間、命令レジスタ１７に書き込ま
れる。すると、命令レジスタ１７は、アドレス信号及び
データ即ち、命令コードを用いてプログラム動作を知ら
せるプログラム活性化信号ＰＧＭを内部的に生成し、プ
ログラムコントローラ１８はそのように生成されたプロ
グラム活性化信号ＰＧＭに応答して高電圧発生回路２１
を活性化させるための高電圧活性化信号ＶＰＰ ｅｎを
発生する。その後、行デコーダ回路１３はアドレスバッ
ファ回路１２を通じて印加される行アドレス信号に関連
したワードラインを選択し、列デコーダ回路１４及びＹ
−ゲーティング回路１５はそれを通じて印加される列ア
ドレス信号に関連したビットラインを選択する。
【００１２】図３に示されるように、プログラムコント
ローラ１８からの高電圧活性化信号ＶＰＰ ｅｎが高レ
ベルで活性化される時、高電圧発生回路２１の第１及び
第２高電圧発生器１９及び２０は電源電圧より高いレベ
ルを有する高電圧ＶＰＰ１及びＶＰＰ２を発生し始め
る。高電圧ＶＰＰ１は、行デコーダ回路１３を通じて選
択されたワードラインへ供給される約１０Ｖの電圧（以
下ワードライン電圧と称する）であり、高電圧ＶＰＰ２
は、Ｙ−ゲーティング回路１５及び書き込みドライバ回
路１６を通じて選択されたビットラインへ供給される約
５Ｖの電圧（以下、ビットライン電圧と称する）であ
る。これと同時に、タイマ２２の出力Ｃは、高電圧活性
化信号ＶＰＰ ｅｎが低レベルから高レベルへ変化する
とき高レベルで活性化され、予め設定された時間（高電
圧ＶＰＰ１及びＶＰＰ２が要求される電圧レベル例えば
１０Ｖ及び５Ｖまで十分にポンピングされる時間）が経
過した後自動的に低レベルで非活性化される。プログラ
ムコントローラ１８は、図３に示されるように、タイマ
２２の出力Ｃが非活性化される時書き込みドライバ回路
１６を制御するための制御信号ＰＧＭＢＬを発生し、こ
れは書き込みドライバ回路１６が選択されたビットライ
ンを書き込む（プログラムする）データ状態により高電
圧ＶＰＰ２で駆動する。所定時間が経過した後、即ち選
択されたメモリセルに書き込みデータがプログラムされ
た後、制御信号ＰＧＭＢＬはプログラムコントローラ１
８により高レベルから低レベルへ非活性化される。
ローラ１８からの高電圧活性化信号ＶＰＰ ｅｎが高レ
ベルで活性化される時、高電圧発生回路２１の第１及び
第２高電圧発生器１９及び２０は電源電圧より高いレベ
ルを有する高電圧ＶＰＰ１及びＶＰＰ２を発生し始め
る。高電圧ＶＰＰ１は、行デコーダ回路１３を通じて選
択されたワードラインへ供給される約１０Ｖの電圧（以
下ワードライン電圧と称する）であり、高電圧ＶＰＰ２
は、Ｙ−ゲーティング回路１５及び書き込みドライバ回
路１６を通じて選択されたビットラインへ供給される約
５Ｖの電圧（以下、ビットライン電圧と称する）であ
る。これと同時に、タイマ２２の出力Ｃは、高電圧活性
化信号ＶＰＰ ｅｎが低レベルから高レベルへ変化する
とき高レベルで活性化され、予め設定された時間（高電
圧ＶＰＰ１及びＶＰＰ２が要求される電圧レベル例えば
１０Ｖ及び５Ｖまで十分にポンピングされる時間）が経
過した後自動的に低レベルで非活性化される。プログラ
ムコントローラ１８は、図３に示されるように、タイマ
２２の出力Ｃが非活性化される時書き込みドライバ回路
１６を制御するための制御信号ＰＧＭＢＬを発生し、こ
れは書き込みドライバ回路１６が選択されたビットライ
ンを書き込む（プログラムする）データ状態により高電
圧ＶＰＰ２で駆動する。所定時間が経過した後、即ち選
択されたメモリセルに書き込みデータがプログラムされ
た後、制御信号ＰＧＭＢＬはプログラムコントローラ１
８により高レベルから低レベルへ非活性化される。
【００１３】
【発明が解決しようとする課題】前述したように、従来
の技術による不揮発性半導体メモリ装置１０は、高電圧
ＶＰＰ２が選択されたビットラインへ印加される時点を
決定するために予め設定された時間中のみ活性化される
信号Ｃを発生するように構成されたタイマ２２を備えて
いる。従来の技術によると、タイマ２２の出力活性化時
間は応用分野による電源電圧を考慮して高電圧発生回路
２１が所望の高電圧を十分に発生する時点（即ち高電圧
発生能力）を回路シミュレーションを通じて測定（計
算）した結果により決定される。高電圧発生回路２１
は、高い電源電圧を用いた高電圧発生回路の方が、低い
電源電圧を用いた高電圧発生回路より早く高電圧を発生
する。そのため、従来の技術による不揮発性半導体メモ
リ装置１０に備えられたタイマ２２の出力活性化時間
は、低い電源電圧を用いた高電圧発生回路２１を基準と
して決定されるが、そのようにすると、高い電源電圧を
用いる不揮発性半導体メモリ装置のプログラム時間が不
要に延びる問題点を惹起する。即ち、たとえ高い電源電
圧を用いて早くワードライン及びビットライン電圧を生
成しても、タイマの出力イネーブル時間が低い電源電圧
を用いた高電圧発生回路２１の能力で固定されているの
で、高い電源電圧を用いた不揮発性半導体メモリ装置の
プログラム時間の損失が不可避である。
の技術による不揮発性半導体メモリ装置１０は、高電圧
ＶＰＰ２が選択されたビットラインへ印加される時点を
決定するために予め設定された時間中のみ活性化される
信号Ｃを発生するように構成されたタイマ２２を備えて
いる。従来の技術によると、タイマ２２の出力活性化時
間は応用分野による電源電圧を考慮して高電圧発生回路
２１が所望の高電圧を十分に発生する時点（即ち高電圧
発生能力）を回路シミュレーションを通じて測定（計
算）した結果により決定される。高電圧発生回路２１
は、高い電源電圧を用いた高電圧発生回路の方が、低い
電源電圧を用いた高電圧発生回路より早く高電圧を発生
する。そのため、従来の技術による不揮発性半導体メモ
リ装置１０に備えられたタイマ２２の出力活性化時間
は、低い電源電圧を用いた高電圧発生回路２１を基準と
して決定されるが、そのようにすると、高い電源電圧を
用いる不揮発性半導体メモリ装置のプログラム時間が不
要に延びる問題点を惹起する。即ち、たとえ高い電源電
圧を用いて早くワードライン及びビットライン電圧を生
成しても、タイマの出力イネーブル時間が低い電源電圧
を用いた高電圧発生回路２１の能力で固定されているの
で、高い電源電圧を用いた不揮発性半導体メモリ装置の
プログラム時間の損失が不可避である。
【００１４】本発明の目的は、電源電圧に応じてプログ
ラム時間が自動的に調整される不揮発性半導体メモリ装
置を提供することにある。本発明の他の目的は、プログ
ラム速度を向上させることができる不揮発性半導体メモ
リ装置を提供することにある。
ラム時間が自動的に調整される不揮発性半導体メモリ装
置を提供することにある。本発明の他の目的は、プログ
ラム速度を向上させることができる不揮発性半導体メモ
リ装置を提供することにある。
【００１５】
【課題を解決するための手段】本発明の不揮発性半導体
メモリ装置は、制御ゲート、ソース及びドレインを有
し、情報を貯える少なくとも一つの不揮発性メモリセル
と、第１制御信号に応答して前記制御ゲートへ印加され
る第１高電圧と前記ドレインへ印加される第２高電圧と
を発生する高電圧発生回路と、前記第１及び第２高電圧
が各々要求される電圧レベルに昇圧されたとき、これを
感知してその感知結果でパルス信号を発生する電圧レベ
ル感知回路と、前記パルス信号に応答して前記第２高電
圧が前記不揮発性メモリセルのドレインへ印加される時
点を知らせる第２制御信号を発生するプログラムコント
ローラと、前記第２制御信号に応答して前記不揮発性メ
モリセルに書き込まれる情報状態により前記不揮発性メ
モリセルのドレインを前記第２高電圧で駆動する書き込
みドライバとを具備することを特徴とする。
メモリ装置は、制御ゲート、ソース及びドレインを有
し、情報を貯える少なくとも一つの不揮発性メモリセル
と、第１制御信号に応答して前記制御ゲートへ印加され
る第１高電圧と前記ドレインへ印加される第２高電圧と
を発生する高電圧発生回路と、前記第１及び第２高電圧
が各々要求される電圧レベルに昇圧されたとき、これを
感知してその感知結果でパルス信号を発生する電圧レベ
ル感知回路と、前記パルス信号に応答して前記第２高電
圧が前記不揮発性メモリセルのドレインへ印加される時
点を知らせる第２制御信号を発生するプログラムコント
ローラと、前記第２制御信号に応答して前記不揮発性メ
モリセルに書き込まれる情報状態により前記不揮発性メ
モリセルのドレインを前記第２高電圧で駆動する書き込
みドライバとを具備することを特徴とする。
【００１６】上記のような不揮発性半導体メモリ装置に
よれば、プログラムモードにおいて、ワードライン電圧
及びビットライン電圧が要求される電圧レベルに各々到
達した時を電圧レベル感知回路で自動的に感知してプロ
グラム動作が遂行される。
よれば、プログラムモードにおいて、ワードライン電圧
及びビットライン電圧が要求される電圧レベルに各々到
達した時を電圧レベル感知回路で自動的に感知してプロ
グラム動作が遂行される。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を参照
図面に基づき詳細に説明する。図４は本発明の実施の形
態を示すブロック図である。この図４を参照すると、本
発明の新たな不揮発性半導体メモリ装置１００には、プ
ログラム動作が遂行される時ワードライン電圧ＶＰＰ１
とビットライン電圧ＶＰＰ２の各電圧レベルを検出する
ための電圧レベル感知回路２５０が設けられる。この電
圧レベル感知回路２５０はワードライン及びビットライ
ン電圧ＶＰＰ１及びＶＰＰ２が各々要求される電圧レベ
ルまでポンピングされた時パルス信号ＨＶ ＯＫを発生
する。そのように生成されたパルス信号ＨＶ ＯＫを用
いてプログラムコントローラ１８０は、選択されるビッ
トラインへビットライン電圧ＶＰＰ２が供給される時点
を知らせる制御信号ＰＧＭＢＬを発生する。このような
制御スキムによると、メモリ装置１００が適用される応
用分野で使用される電源電圧レベルに関係なしに不揮発
性半導体メモリ装置１００に対する最適のプログラム時
間を確保できる。
図面に基づき詳細に説明する。図４は本発明の実施の形
態を示すブロック図である。この図４を参照すると、本
発明の新たな不揮発性半導体メモリ装置１００には、プ
ログラム動作が遂行される時ワードライン電圧ＶＰＰ１
とビットライン電圧ＶＰＰ２の各電圧レベルを検出する
ための電圧レベル感知回路２５０が設けられる。この電
圧レベル感知回路２５０はワードライン及びビットライ
ン電圧ＶＰＰ１及びＶＰＰ２が各々要求される電圧レベ
ルまでポンピングされた時パルス信号ＨＶ ＯＫを発生
する。そのように生成されたパルス信号ＨＶ ＯＫを用
いてプログラムコントローラ１８０は、選択されるビッ
トラインへビットライン電圧ＶＰＰ２が供給される時点
を知らせる制御信号ＰＧＭＢＬを発生する。このような
制御スキムによると、メモリ装置１００が適用される応
用分野で使用される電源電圧レベルに関係なしに不揮発
性半導体メモリ装置１００に対する最適のプログラム時
間を確保できる。
【００１８】このような制御スキムはＮＡＮＤ構造から
なる不揮発性半導体メモリ装置にも適用できる。
なる不揮発性半導体メモリ装置にも適用できる。
【００１９】図４の実施の形態をより詳細に説明する。
図４に示されたメモリセルアレイ１１０には、行と列と
のマトリックス状でＮＯＲ構造からなる不揮発性メモリ
セル（フラッシュＥＥＰＲＯＭセル）、行に沿って各々
伸びる複数のワードライン、そして列に沿って各々伸び
る複数のビットラインを有する。ＮＯＲ構造からなるメ
モリセルを備えたメモリセルアレイ１１０は、前述した
米国特許公報第５，６８０，３４９号および米国特許公
報第５，５１１，０２６号に掲載されている。
図４に示されたメモリセルアレイ１１０には、行と列と
のマトリックス状でＮＯＲ構造からなる不揮発性メモリ
セル（フラッシュＥＥＰＲＯＭセル）、行に沿って各々
伸びる複数のワードライン、そして列に沿って各々伸び
る複数のビットラインを有する。ＮＯＲ構造からなるメ
モリセルを備えたメモリセルアレイ１１０は、前述した
米国特許公報第５，６８０，３４９号および米国特許公
報第５，５１１，０２６号に掲載されている。
【００２０】行デコーダ回路１３０は、アドレスバッフ
ァ回路１２０を通じて印加される行アドレス信号に対応
するワードラインを選択し、高電圧発生回路２１０から
供給される高電圧即ちワードライン電圧ＶＰＰ１を選択
されたワードラインへ供給する。列デコーダ回路１４０
及びＹ−ゲーティング回路１５０はアドレスバッファ回
路１２０を通じて印加される列アドレス信号に応答して
ビットラインを選択する。書き込みドライバ回路１６０
はプログラムコントローラ１８０から制御信号ＰＧＭＢ
Ｌが生成された時、選択されたワードライン及び選択さ
れたビットラインに関連したメモリセル（又はフラッシ
ュＥＥＰＲＯＭセル）に各々書き込まれるデータによ
り、約５Ｖのビットライン電圧ＶＰＰ２で、選択された
ビットラインを駆動する。
ァ回路１２０を通じて印加される行アドレス信号に対応
するワードラインを選択し、高電圧発生回路２１０から
供給される高電圧即ちワードライン電圧ＶＰＰ１を選択
されたワードラインへ供給する。列デコーダ回路１４０
及びＹ−ゲーティング回路１５０はアドレスバッファ回
路１２０を通じて印加される列アドレス信号に応答して
ビットラインを選択する。書き込みドライバ回路１６０
はプログラムコントローラ１８０から制御信号ＰＧＭＢ
Ｌが生成された時、選択されたワードライン及び選択さ
れたビットラインに関連したメモリセル（又はフラッシ
ュＥＥＰＲＯＭセル）に各々書き込まれるデータによ
り、約５Ｖのビットライン電圧ＶＰＰ２で、選択された
ビットラインを駆動する。
【００２１】ＮＯＲ構造からなるメモリセルに対してプ
ログラム動作が要求された時、不揮発性半導体メモリ装
置１００がプログラムモードへ遷移するように外部から
例えばマイクロプロセッサ（又はマイクロコントロー
ラ）アドレス信号及びデータにより指定された命令コー
ドが書き込み活性化信号ＷＥＢに同期して連続的に所定
サイクルの間、命令レジスタ１７０に書き込まれる。す
ると、命令レジスタ１７０は、アドレス信号及びデータ
即ち、命令コードを用いてプログラム動作を知らせるプ
ログラム活性化信号ＰＧＭを内部的に生成し、プログラ
ムコントローラ１８０は、そのように生成されたプログ
ラム活性化信号ＰＧＭに応答して高電圧発生回路２１０
を活性化させるための高電圧活性化信号ＶＰＰ ｅｎを
発生する。
ログラム動作が要求された時、不揮発性半導体メモリ装
置１００がプログラムモードへ遷移するように外部から
例えばマイクロプロセッサ（又はマイクロコントロー
ラ）アドレス信号及びデータにより指定された命令コー
ドが書き込み活性化信号ＷＥＢに同期して連続的に所定
サイクルの間、命令レジスタ１７０に書き込まれる。す
ると、命令レジスタ１７０は、アドレス信号及びデータ
即ち、命令コードを用いてプログラム動作を知らせるプ
ログラム活性化信号ＰＧＭを内部的に生成し、プログラ
ムコントローラ１８０は、そのように生成されたプログ
ラム活性化信号ＰＧＭに応答して高電圧発生回路２１０
を活性化させるための高電圧活性化信号ＶＰＰ ｅｎを
発生する。
【００２２】高電圧発生回路２１０の第１高電圧発生器
１９０は、高電圧活性化信号ＶＰＰ ｅｎに応答して約１
０Ｖのワードライン電圧ＶＰＰ１を生成し始め、これと
同時にそのように生成されるワードライン電圧ＶＰＰ１
は行デコーダ回路１３０を通じて選択されたワードライ
ンへ供給される。第２高電圧発生器２００は高電圧活性
化信号ＶＰＰ ｅｎに応答して約５Ｖのビットライン電
圧ＶＰＰ２を生成し始め、そのように生成されたビット
ライン電圧ＶＰＰ２はワードライン電圧ＶＰＰ１とは違
って、書き込みドライバ回路１６０を通じて選択された
ビットラインへ供給される。
１９０は、高電圧活性化信号ＶＰＰ ｅｎに応答して約１
０Ｖのワードライン電圧ＶＰＰ１を生成し始め、これと
同時にそのように生成されるワードライン電圧ＶＰＰ１
は行デコーダ回路１３０を通じて選択されたワードライ
ンへ供給される。第２高電圧発生器２００は高電圧活性
化信号ＶＰＰ ｅｎに応答して約５Ｖのビットライン電
圧ＶＰＰ２を生成し始め、そのように生成されたビット
ライン電圧ＶＰＰ２はワードライン電圧ＶＰＰ１とは違
って、書き込みドライバ回路１６０を通じて選択された
ビットラインへ供給される。
【００２３】電圧レベル感知回路２５０は、第１レベル
検出器２２０、第２レベル検出器２３０及びパルス発生
器２４０で構成される。第１レベル検出器２２０は高電
圧活性化信号ＶＰＰ ｅｎが生成されたとき、第１高電
圧発生器１９０の出力電圧ＶＰＰ１レベルが要求される
電圧レベル例えば１０Ｖまで昇圧されたかを感知する。
万一第１高電圧発生器１９０の出力電圧、即ちワードラ
イン電圧ＶＰＰ１が１０Ｖまで昇圧されると、第１レベ
ル検出器２２０は第１検出信号ＶＰＰ１ ＯＫを発生す
る。
検出器２２０、第２レベル検出器２３０及びパルス発生
器２４０で構成される。第１レベル検出器２２０は高電
圧活性化信号ＶＰＰ ｅｎが生成されたとき、第１高電
圧発生器１９０の出力電圧ＶＰＰ１レベルが要求される
電圧レベル例えば１０Ｖまで昇圧されたかを感知する。
万一第１高電圧発生器１９０の出力電圧、即ちワードラ
イン電圧ＶＰＰ１が１０Ｖまで昇圧されると、第１レベ
ル検出器２２０は第１検出信号ＶＰＰ１ ＯＫを発生す
る。
【００２４】望ましい形態による電圧レベル感知回路２
５０を具体的に示す図５を参照すると、第１レベル検出
器２２０は２個の抵抗２２１及び２２２、一つのＮＭＯ
Ｓトランジスタ２２３、一つの差動増幅器２２４、イン
バータ２２５及びＮＯＲゲート２２６からなっている。
抵抗２２１及び２２２は、高電圧活性化信号ＶＰＰ ｅｎ
に応じてスイッチオン／オフされるＮＭＯＳトランジス
タ２２３を通じて第１高電圧発生器１９０の出力電圧Ｖ
ＰＰ１と接地との間に直列に連結される。差動増幅器２
２４の一入力端子（−）は抵抗２２１及び抵抗２２２の
接続点ＮＤに連結され、他の入力端子（＋）はリファレ
ンス電圧ＶＲＥＦに連結される。ＮＯＲゲート２２６
は、差動増幅器２２４の出力端子に連結された一入力端
子、インバータ２２５を通じて高電圧活性化信号ＶＰＰ
ｅｎを受け入れる他の入力端子及び第１検出信号ＶＰ
Ｐ１ ＯＫを出力するための出力端子を有する。第２レベ
ル検出器２３０は第１レベル検出器２２０と同一な回路
構成を有し、それの説明は省略される。
５０を具体的に示す図５を参照すると、第１レベル検出
器２２０は２個の抵抗２２１及び２２２、一つのＮＭＯ
Ｓトランジスタ２２３、一つの差動増幅器２２４、イン
バータ２２５及びＮＯＲゲート２２６からなっている。
抵抗２２１及び２２２は、高電圧活性化信号ＶＰＰ ｅｎ
に応じてスイッチオン／オフされるＮＭＯＳトランジス
タ２２３を通じて第１高電圧発生器１９０の出力電圧Ｖ
ＰＰ１と接地との間に直列に連結される。差動増幅器２
２４の一入力端子（−）は抵抗２２１及び抵抗２２２の
接続点ＮＤに連結され、他の入力端子（＋）はリファレ
ンス電圧ＶＲＥＦに連結される。ＮＯＲゲート２２６
は、差動増幅器２２４の出力端子に連結された一入力端
子、インバータ２２５を通じて高電圧活性化信号ＶＰＰ
ｅｎを受け入れる他の入力端子及び第１検出信号ＶＰ
Ｐ１ ＯＫを出力するための出力端子を有する。第２レベ
ル検出器２３０は第１レベル検出器２２０と同一な回路
構成を有し、それの説明は省略される。
【００２５】第１レベル検出器２２０の動作を説明する
と次の通りである。第１レベル検出器２２０は高電圧活
性化信号ＶＰＰ ｅｎが高レベルで活性化される時レベ
ル検出動作を遂行する。すなわち、差動増幅器２２４は
電圧分配器として機能する抵抗２２１及び抵抗２２２に
より分配された接続点ＮＤ電圧がリファレンス電圧ＶＲ
ＥＦより低いとき、即ちワードライン電圧ＶＰＰ１が要
求される電圧レベルより低い時、差動増幅器２２４の出
力は高レベルになる。これはＮＯＲゲート２２６が低レ
ベルの第１検出信号ＶＰＰ１ ＯＫを出力する。一方、
ワードライン電圧ＶＰＰ１が要求される電圧レベルに到
達すると、差動増幅器２２４の出力は低レベルになり、
これはＮＯＲゲート２２６が高レベルの第１検出信号Ｖ
ＰＰ１ ＯＫを出力する。
と次の通りである。第１レベル検出器２２０は高電圧活
性化信号ＶＰＰ ｅｎが高レベルで活性化される時レベ
ル検出動作を遂行する。すなわち、差動増幅器２２４は
電圧分配器として機能する抵抗２２１及び抵抗２２２に
より分配された接続点ＮＤ電圧がリファレンス電圧ＶＲ
ＥＦより低いとき、即ちワードライン電圧ＶＰＰ１が要
求される電圧レベルより低い時、差動増幅器２２４の出
力は高レベルになる。これはＮＯＲゲート２２６が低レ
ベルの第１検出信号ＶＰＰ１ ＯＫを出力する。一方、
ワードライン電圧ＶＰＰ１が要求される電圧レベルに到
達すると、差動増幅器２２４の出力は低レベルになり、
これはＮＯＲゲート２２６が高レベルの第１検出信号Ｖ
ＰＰ１ ＯＫを出力する。
【００２６】第２レベル検出器２３０も第１レベル検出
器２２０と同一の方法で第２高電圧発生器２００の出力
電圧即ちビットライン電圧ＶＰＰ２が要求される電圧レ
ベルまでポンピングされる時点を感知してその感知結果
で第２検出信号ＶＰＰ２ ＯＫとして発生する。
器２２０と同一の方法で第２高電圧発生器２００の出力
電圧即ちビットライン電圧ＶＰＰ２が要求される電圧レ
ベルまでポンピングされる時点を感知してその感知結果
で第２検出信号ＶＰＰ２ ＯＫとして発生する。
【００２７】再び図４を参照すると、電圧レベル感知回
路２５０のパルス発生器２４０は高電圧活性化信号ＶＰ
Ｐ ｅｎが活性化される間、第１及び第２レベル検出器
２２０及び２３０からの第１及び第２検出信号ＶＰＰ１
ＯＫ及びＶＰＰ２ ＯＫを監視して、両信号が全て活
性化された時パルス信号ＨＶ ＯＫを発生する。即ち、
パルス発生器２４０は第１及び第２高電圧発生器１９０
及び２００で対応する高電圧が要求される電圧レベルま
で各々ポンピングされた時パルス信号ＨＶ ＯＫを発生
する。図５に示されるように、パルス発生器２４０は一
つのＮＡＮＤゲート２４１及び一つのショートパルス発
生器２４２で構成され、ショートパルス発生器２４２は
それの入力が高レベルから低レベルへ変化するとき、パ
ルス信号ＨＶ ＯＫを発生する。
路２５０のパルス発生器２４０は高電圧活性化信号ＶＰ
Ｐ ｅｎが活性化される間、第１及び第２レベル検出器
２２０及び２３０からの第１及び第２検出信号ＶＰＰ１
ＯＫ及びＶＰＰ２ ＯＫを監視して、両信号が全て活
性化された時パルス信号ＨＶ ＯＫを発生する。即ち、
パルス発生器２４０は第１及び第２高電圧発生器１９０
及び２００で対応する高電圧が要求される電圧レベルま
で各々ポンピングされた時パルス信号ＨＶ ＯＫを発生
する。図５に示されるように、パルス発生器２４０は一
つのＮＡＮＤゲート２４１及び一つのショートパルス発
生器２４２で構成され、ショートパルス発生器２４２は
それの入力が高レベルから低レベルへ変化するとき、パ
ルス信号ＨＶ ＯＫを発生する。
【００２８】図４の、プログラムコントローラ１８０
は、高レベルのプログラム活性化信号ＰＧＭが命令レジ
スタ１７０から入力されるとき、高電圧活性化信号ＶＰ
Ｐ ｅｎを発生する。所定の時間が経過した後、即ち、
高電圧発生回路２１０が要求される電圧レベルを有する
電圧ＶＰＰ１及びＶＰＰ２を各々発生することに十分な
時間が経過した後、プログラムコントローラ１８０はパ
ルス信号ＨＶ ＯＫに応答して制御信号ＰＧＭＢＬを発
生する。ここで、制御信号ＰＧＭＢＬはプログラム動作
で要求される電圧レベルを有するビットライン電圧ＶＰ
Ｐ２が選択されたビットラインに伝達される時点を知ら
せる信号である。
は、高レベルのプログラム活性化信号ＰＧＭが命令レジ
スタ１７０から入力されるとき、高電圧活性化信号ＶＰ
Ｐ ｅｎを発生する。所定の時間が経過した後、即ち、
高電圧発生回路２１０が要求される電圧レベルを有する
電圧ＶＰＰ１及びＶＰＰ２を各々発生することに十分な
時間が経過した後、プログラムコントローラ１８０はパ
ルス信号ＨＶ ＯＫに応答して制御信号ＰＧＭＢＬを発
生する。ここで、制御信号ＰＧＭＢＬはプログラム動作
で要求される電圧レベルを有するビットライン電圧ＶＰ
Ｐ２が選択されたビットラインに伝達される時点を知ら
せる信号である。
【００２９】この実施形態から分かるように、電圧レベ
ル感知回路２５０は従来のタイマとは違って、電源電圧
により可変される高電圧発生時点を自動的に感知し、そ
の感知結果をプログラムコントローラ１８０に知らせ
る。このような制御スキムによる不揮発性半導体メモリ
装置１００によれば、応用分野により電源電圧が可変さ
れても電源電圧によるプログラム時間損失が電圧レベル
感知回路２５０により防止される。
ル感知回路２５０は従来のタイマとは違って、電源電圧
により可変される高電圧発生時点を自動的に感知し、そ
の感知結果をプログラムコントローラ１８０に知らせ
る。このような制御スキムによる不揮発性半導体メモリ
装置１００によれば、応用分野により電源電圧が可変さ
れても電源電圧によるプログラム時間損失が電圧レベル
感知回路２５０により防止される。
【００３０】図６は、本発明によるプログラム動作を説
明するためのタイミング図を示す。以下、この図を参照
して本発明によるプログラム動作を詳細に説明する。メ
モリセルに対してプログラム動作が要求された時、不揮
発性半導体メモリ装置１００がプログラムモードへ遷移
するように外部から例えばマイクロプロセッサ（又はマ
イクロコントローラ）アドレス信号及びデータ即ち命令
コードが命令レジスタ１７０に連続的に書き込まれる。
すると、命令レジスタ１７０は連続的に書き込まれたア
ドレス信号及びデータ即ち命令コードを用いてプログラ
ム動作を知らせるプログラム活性化信号ＰＧＭを内部的
に生成し、プログラムコントローラ１８０はそのように
生成されたプログラム活性化信号ＰＧＭに応答して高電
圧発生回路２１０を活性化させるための高電圧活性化信
号ＶＰＰ ｅｎを発生する。その後、行デコーダ回路１
３はアドレスバッファ回路１２を通じて印加される行ア
ドレス信号に関連したワードラインを選択し、列デコー
ダ回路１４及びＹ−ゲーティング回路１５はそれを通じ
て印加される列アドレス信号に関連したビットラインを
選択する。
明するためのタイミング図を示す。以下、この図を参照
して本発明によるプログラム動作を詳細に説明する。メ
モリセルに対してプログラム動作が要求された時、不揮
発性半導体メモリ装置１００がプログラムモードへ遷移
するように外部から例えばマイクロプロセッサ（又はマ
イクロコントローラ）アドレス信号及びデータ即ち命令
コードが命令レジスタ１７０に連続的に書き込まれる。
すると、命令レジスタ１７０は連続的に書き込まれたア
ドレス信号及びデータ即ち命令コードを用いてプログラ
ム動作を知らせるプログラム活性化信号ＰＧＭを内部的
に生成し、プログラムコントローラ１８０はそのように
生成されたプログラム活性化信号ＰＧＭに応答して高電
圧発生回路２１０を活性化させるための高電圧活性化信
号ＶＰＰ ｅｎを発生する。その後、行デコーダ回路１
３はアドレスバッファ回路１２を通じて印加される行ア
ドレス信号に関連したワードラインを選択し、列デコー
ダ回路１４及びＹ−ゲーティング回路１５はそれを通じ
て印加される列アドレス信号に関連したビットラインを
選択する。
【００３１】図６に示されるように、プログラムコント
ローラ１８０からの高電圧活性化信号ＶＰＰ ｅｎが高
レベルで活性化された時、高電圧発生回路２１０の第１
及び第２高電圧発生器１９０及び２００は、電源電圧を
用いてポンピング動作を遂行し始める。第１高電圧発生
器１９０から生成される高電圧、即ちワードライン電圧
ＶＰＰ１は行デコーダ回路１３０を通じて選択されたワ
ードラインへ供給される約１０Ｖの電圧であり、第２高
電圧発生器２００から生成される高電圧即ちビットライ
ン電圧ＶＰＰ２はＹ−ゲーティング回路１５０及び書き
込みドライバ回路１６０を通じて選択されたビットライ
ンへ供給される約５Ｖの電圧である。これと同時に、電
圧レベル感知回路２５０はワードライン電圧ＶＰＰ１及
びビットライン電圧ＶＰＰ２がプログラム動作で要求さ
れる電圧レベルに各々到達した時これを感知してパルス
信号ＨＶ ＯＫを発生する。即ち、電圧レベル感知回路
２５０は選択されたメモリセルに対するプログラム動作
が遂行できるバイアス条件が達成されたことを意味する
パルス信号ＨＶ ＯＫを発生する。
ローラ１８０からの高電圧活性化信号ＶＰＰ ｅｎが高
レベルで活性化された時、高電圧発生回路２１０の第１
及び第２高電圧発生器１９０及び２００は、電源電圧を
用いてポンピング動作を遂行し始める。第１高電圧発生
器１９０から生成される高電圧、即ちワードライン電圧
ＶＰＰ１は行デコーダ回路１３０を通じて選択されたワ
ードラインへ供給される約１０Ｖの電圧であり、第２高
電圧発生器２００から生成される高電圧即ちビットライ
ン電圧ＶＰＰ２はＹ−ゲーティング回路１５０及び書き
込みドライバ回路１６０を通じて選択されたビットライ
ンへ供給される約５Ｖの電圧である。これと同時に、電
圧レベル感知回路２５０はワードライン電圧ＶＰＰ１及
びビットライン電圧ＶＰＰ２がプログラム動作で要求さ
れる電圧レベルに各々到達した時これを感知してパルス
信号ＨＶ ＯＫを発生する。即ち、電圧レベル感知回路
２５０は選択されたメモリセルに対するプログラム動作
が遂行できるバイアス条件が達成されたことを意味する
パルス信号ＨＶ ＯＫを発生する。
【００３２】続いて、プログラムコントローラ１８０は
パルス信号ＨＶ ＯＫに応答してビットライン電圧ＶＰ
Ｐ２が選択されたビットラインへ伝達される時点を知ら
せる制御信号ＰＧＭＢＬを発生する。その結果、書き込
みドライバ回路１６０は、制御信号ＰＧＭＢＬに応答し
て書き込まれるデータ状態により選択されたビットライ
ンをビットライン電圧ＶＰＰ２で駆動する。即ち、セル
トランジスタの制御ゲートに約１０Ｖのワードライン電
圧ＶＰＰ１を印加し、セルトランジスタのドレインに約
５Ｖのビットライン電圧ＶＰＰ２を印加することにより
選択されたメモリセルに対する実質的なプログラム動作
が遂行される。図６に示されるように、所定時間が経過
した後、即ち選択されたメモリセルに書き込みデータが
プログラムされた後、制御信号ＰＧＭＢＬはプログラム
コントローラ１８０により高レベルから低レベルへ非活
性化される。即ち、プログラム動作が完了する。
パルス信号ＨＶ ＯＫに応答してビットライン電圧ＶＰ
Ｐ２が選択されたビットラインへ伝達される時点を知ら
せる制御信号ＰＧＭＢＬを発生する。その結果、書き込
みドライバ回路１６０は、制御信号ＰＧＭＢＬに応答し
て書き込まれるデータ状態により選択されたビットライ
ンをビットライン電圧ＶＰＰ２で駆動する。即ち、セル
トランジスタの制御ゲートに約１０Ｖのワードライン電
圧ＶＰＰ１を印加し、セルトランジスタのドレインに約
５Ｖのビットライン電圧ＶＰＰ２を印加することにより
選択されたメモリセルに対する実質的なプログラム動作
が遂行される。図６に示されるように、所定時間が経過
した後、即ち選択されたメモリセルに書き込みデータが
プログラムされた後、制御信号ＰＧＭＢＬはプログラム
コントローラ１８０により高レベルから低レベルへ非活
性化される。即ち、プログラム動作が完了する。
【００３３】前述したようにプログラム動作が遂行され
るとき、約３０μＡの電流が一つのフラッシュＥＥＰＲ
ＯＭセルを通じて流れるのでプログラム動作中多量の電
流が消耗される。これを防止するための方法としては、
例えば×８の入出力構造に対応する書き込みデータを所
定のグループ、例えば、２ビットより成るグループに分
類し、そのように分類されたグループに各々対応するよ
うに制御信号を活性化させる。即ち、先ず第１グループ
の２ビットに対応する制御信号を活性化させた後第１グ
ループの２ビットに対するプログラム動作を遂行させ
る。その後、第１グループに対応する制御信号を非活性
化させた後第２グループの２ビットに対応する制御信号
を活性化させる。このような方法で残りのグループに対
するプログラム動作が順次に遂行される。
るとき、約３０μＡの電流が一つのフラッシュＥＥＰＲ
ＯＭセルを通じて流れるのでプログラム動作中多量の電
流が消耗される。これを防止するための方法としては、
例えば×８の入出力構造に対応する書き込みデータを所
定のグループ、例えば、２ビットより成るグループに分
類し、そのように分類されたグループに各々対応するよ
うに制御信号を活性化させる。即ち、先ず第１グループ
の２ビットに対応する制御信号を活性化させた後第１グ
ループの２ビットに対するプログラム動作を遂行させ
る。その後、第１グループに対応する制御信号を非活性
化させた後第２グループの２ビットに対応する制御信号
を活性化させる。このような方法で残りのグループに対
するプログラム動作が順次に遂行される。
【００３４】上記の実施形態は、本発明による制御スキ
ムがＮＯＲ構造からなる不揮発性半導体メモリ装置に適
用された場合を説明したが、本発明による制御スキムは
ＮＡＮＤ構造からなる不揮発性半導体メモリ装置にも適
用できる。
ムがＮＯＲ構造からなる不揮発性半導体メモリ装置に適
用された場合を説明したが、本発明による制御スキムは
ＮＡＮＤ構造からなる不揮発性半導体メモリ装置にも適
用できる。
【００３５】
【発明の効果】以上詳細に説明したように本発明の不揮
発性半導体メモリ装置によれば、ワードライン電圧及び
ビットライン電圧が要求される高電圧レベルに各々到達
した時を電圧レベル感知回路で自動的に感知してプログ
ラム動作が遂行される。したがって、従来のように電源
電圧を考慮して決定されたプログラム時間の損失を防止
できる。即ち、電源電圧による最適のプログラム時間が
保障されることによりプログラム速度が向上する。
発性半導体メモリ装置によれば、ワードライン電圧及び
ビットライン電圧が要求される高電圧レベルに各々到達
した時を電圧レベル感知回路で自動的に感知してプログ
ラム動作が遂行される。したがって、従来のように電源
電圧を考慮して決定されたプログラム時間の損失を防止
できる。即ち、電源電圧による最適のプログラム時間が
保障されることによりプログラム速度が向上する。
【図１】不揮発性メモリセルの構造を示す断面図。
【図２】従来の技術による不揮発性半導体メモリ装置の
ブロック図。
ブロック図。
【図３】従来の技術によるプログラム動作を説明するた
めのタイミング図。
めのタイミング図。
【図４】本発明による不揮発性半導体メモリ装置の実施
の形態を示すブロック図。
の形態を示すブロック図。
【図５】本発明の望ましい実施形態による電圧レベル感
知回路の回路図。
知回路の回路図。
【図６】本発明によるプログラム動作を説明するための
タイミング図。
タイミング図。
１００ 不揮発性半導体メモリ装置 １１０ メモリセルアレイ １２０ アドレスバッファ回路 １３０ 行デコーダ回路 １４０ 列デコーダ回路 １５０ Ｙ−ゲーティング回路 １６０ 書き込みドライバ回路 １７０ 命令レジスタ １８０ プログラムコントローラ １９０ 第１高電圧発生器 ２００ 第２高電圧発生器 ２１０ 高電圧発生回路 ２２０ 第１レベル検出器 ２３０ 第２レベル検出器 ２４０ パルス発生器 ２５０ 電圧レベル感知回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792
Claims (11)
- 【請求項１】 制御ゲート、ソース及びドレインを有
し、情報を貯える少なくとも一つの不揮発性メモリセル
と、 第１制御信号に応答して前記制御ゲートへ印加される第
１高電圧と前記ドレインへ印加される第２高電圧とを発
生する高電圧発生回路と、 前記第１及び第２高電圧が各々要求される電圧レベルに
昇圧されたとき、これを感知してその感知結果でパルス
信号を発生する電圧レベル感知回路と、 前記パルス信号に応答して前記第２高電圧が前記不揮発
性メモリセルのドレインへ印加される時点を知らせる第
２制御信号を発生するプログラムコントローラと、 前記第２制御信号に応答して前記不揮発性メモリセルに
書き込まれる情報状態により前記不揮発性メモリセルの
ドレインを前記第２高電圧で駆動する書き込みドライバ
とを具備することを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２】 外部から連続的に印加されるアドレス及
びデータにより指定された命令コードによりプログラム
活性化信号を発生する命令レジスタをさらに含み、前記
プログラムコントローラは、前記プログラム活性化信号
に応答して前記第１制御信号を発生することを特徴とす
る請求項１に記載の不揮発性半導体メモリ装置。 - 【請求項３】 前記第２高電圧は電源電圧より高いレベ
ルを有し、前記第１高電圧は前記第２高電圧より高いレ
ベルを有することを特徴とする請求項１に記載の不揮発
性半導体メモリ装置。 - 【請求項４】 前記電圧レベル感知回路は、 前記第１制御信号に応答して前記第１高電圧が要求され
る電圧レベルまで高くなった時第１検出信号を発生する
第１レベル検出器と、 前記第１制御信号に応答して前記第２高電圧が要求され
る電圧レベルまで高くなった時第２検出信号を発生する
第２レベル検出器と、 前記第１及び第２検出信号及び前記第１制御信号が全て
活性化された時前記パルス信号を発生するパルス発生器
とで構成されることを特徴とする請求項１に記載の不揮
発性半導体メモリ装置。 - 【請求項５】 前記第１及び第２レベル検出器の各々
は、 対応する高電圧に連結された一端を有する第１抵抗と、 この第１抵抗の他端に連結された一端及び接地された他
端を有する第２抵抗と、 前記第１抵抗の他端と前記第２抵抗の一端とに連結され
た反転端子とリファレンス電圧を受け入れる非反転端子
及び出力端子とを有する差動増幅器と、 この差動増幅器の出力及びインバータを通じて印加され
る前記第１制御信号を各々受け入れる入力端子及び検出
信号を出力する出力端子を有するＮＯＲゲートとで構成
されることを特徴とする請求項４に記載の不揮発性半導
体メモリ装置。 - 【請求項６】 前記第１及び第２レベル検出器の各々
は、前記第２抵抗の他端と接地との間に連結されて前記
第１制御信号に応じてスイッチオン／オフされるトラン
ジスタを付加的に含むことを特徴とする請求項５に記載
の不揮発性半導体メモリ装置。 - 【請求項７】 前記パルス発生器は、 前記第１及び第２検出信号及び前記第１制御信号を各々
受け入れる入力端子と出力端子とを有するＮＡＮＤゲー
トと、 このＮＡＮＤゲートの出力が変化するとき、前記パルス
信号を発生するショートパルス発生器とで構成されるこ
とを特徴とする請求項４に記載の不揮発性半導体メモリ
装置。 - 【請求項８】 複数のワードライン、複数のビットライ
ン、そしてこれらワードラインとビットラインの交差領
域に各々配列された複数のメモリセルを備え、各メモリ
セルは、制御ゲート、ソース及びドレインを有して不揮
発性情報を貯えるメモリセルアレイと、 プログラム動作の間、行アドレス信号に対応する少なく
とも一つのワードラインを選択する行選択回路と、 高電圧活性化信号に応答して前記行選択回路を通じて前
記選択されたワードラインへ供給されるワードライン電
圧とビットライン電圧とを各々発生する高電圧発生回路
と、 前記ワードライン電圧と前記ビットライン電圧とが各々
要求される電圧レベルに昇圧された時これを感知してそ
の感知結果でパルス信号を発生する電圧レベル感知回路
と、 列アドレス信号に対応する少なくとも一本のビットライ
ンを選択する列選択回路と、 前記プログラム動作の開始を知らせるプログラム活性化
信号に応答して前記高電圧活性化信号を発生し、かつ前
記パルス信号に応答して前記ビットライン電圧が前記選
択されたビットラインへ印加される時点を知らせる制御
信号を発生するプログラムコントローラと、 前記制御信号に応答して前記選択されたワードライン及
びビットラインに関連しメモリセルに書き込まれる情報
状態により前記選択されたビットラインを前記ビットラ
イン電圧で駆動する書き込みドライバ回路とを具備する
ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項９】 前記電圧レベル感知回路は、 前記高電圧活性化信号に応答して前記ワードライン電圧
が要求される電圧レベルまで高くなったとき、第１検出
信号を発生する第１レベル検出器と、 前記高電圧活性化信号に応答して前記ビットライン電圧
が要求される電圧レベルまで高くなったとき、第２検出
信号を発生する第２レベル検出器と、 前記第１及び第２検出信号及び前記高電圧活性化信号が
全て活性化されたとき、前記パルス信号を発生するパル
ス発生器とで構成されることを特徴とする請求項８に記
載の不揮発性半導体メモリ装置。 - 【請求項１０】 前記各メモリセルは、電気的に消去及
びプログラム可能であり、対応するワードラインに連結
された制御ゲート、対応するビットラインに連結された
ドレイン、接地されたソース及び浮遊ゲートを有するこ
とを特徴とする請求項８に記載の不揮発性半導体メモリ
装置。 - 【請求項１１】 外部から連続的に印加されるアドレス
及びデータにより指定された命令コードに応じて前記プ
ログラム活性化信号を発生する命令レジスタをさらに含
むことを特徴とする請求項８に記載の不揮発性半導体メ
モリ装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980050218A KR100290282B1 (ko) | 1998-11-23 | 1998-11-23 | 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치 |
| KR1998P-50218 | 1998-11-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000276888A true JP2000276888A (ja) | 2000-10-06 |
| JP3761375B2 JP3761375B2 (ja) | 2006-03-29 |
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ID=19559321
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| JP32175799A Expired - Fee Related JP3761375B2 (ja) | 1998-11-23 | 1999-11-11 | 不揮発性半導体メモリ装置 |
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| JP (1) | JP3761375B2 (ja) |
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| WO2006129339A1 (ja) * | 2005-05-30 | 2006-12-07 | Spansion Llc | 記憶装置、および記憶装置の制御方法 |
| JP2009048677A (ja) * | 2007-08-14 | 2009-03-05 | Samsung Electronics Co Ltd | 書き込み電圧生成回路及びその方法 |
| JP2012059333A (ja) * | 2010-09-10 | 2012-03-22 | Toshiba Corp | 不揮発性半導体メモリ |
| JP2012094230A (ja) * | 2010-10-26 | 2012-05-17 | Hynix Semiconductor Inc | 半導体メモリ装置及びその動作方法 |
| JP2012150870A (ja) * | 2011-01-20 | 2012-08-09 | Fujitsu Semiconductor Ltd | 半導体メモリおよび半導体メモリの製造方法 |
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| JP3727191B2 (ja) * | 1999-02-18 | 2005-12-14 | 松下電器産業株式会社 | 半導体記憶装置 |
| JP3604991B2 (ja) * | 2000-03-14 | 2004-12-22 | Ｎｅｃエレクトロニクス株式会社 | 低電源電圧検知回路 |
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| KR100829791B1 (ko) | 2006-10-12 | 2008-05-19 | 삼성전자주식회사 | 플래시 메모리 장치의 전압 공급 회로, 이를 포함하는 플래시 메모리 장치 및 플래시 메모리 장치의 프로그램 전압 공급 방법 |
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-
1998
- 1998-11-23 KR KR1019980050218A patent/KR100290282B1/ko not_active IP Right Cessation
-
1999
- 1999-08-27 TW TW088114694A patent/TW442794B/zh not_active IP Right Cessation
- 1999-11-11 JP JP32175799A patent/JP3761375B2/ja not_active Expired - Fee Related
- 1999-11-23 US US09/448,077 patent/US6128231A/en not_active Expired - Lifetime
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|---|---|
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