JP3604991B2 - 低電源電圧検知回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、低電源電圧検知回路に関し、特に、不揮発性メモリに供給する電源電圧が低下した際に低電源電圧を検知する低電源電圧検知回路に関する。
【０００２】
【従来の技術】
従来、不揮発性メモリにデータ書き込みやページ消去を行うために、昇圧回路により電源電圧から内部高電圧を発生させている。昇圧回路による内部高電圧の電流−電圧特性は電源電圧に依存していて、一般的に、電源電圧が高いほど内部高電圧は高くなり、電流供給性能も良い。一方、電源電圧が低いほど内部高電圧は低くなり、電流供給性能も悪い。
【０００３】
動作仕様よりも低い電源電圧でデータ書き込みやページ消去を行うと、内部高電圧は十分な電流−電圧特性になっていないことが多く、誤ったデータが書き込まれたり、データが破壊されたりすることがある。したがって、データ書き込みやページ消去が保証できない低電源電圧では、不揮発性メモリのデータ書き込みやページ消去を中止させる制御が行われている。
【０００４】
このような制御を行うように低電源電圧を検知する低電源電圧検知回路の動作原理としては、図９に示すような特開昭６４−８５９９号公報に開示されている不揮発性メモリにおける誤書き込み防止制御方法が知られている。この回路は、電源ラインに抵抗９０１の一端を接続し、この抵抗９０１の他端とグランドとの間にツェナーダイオード９０２を接続して、抵抗９０１とツェナーダイオード９０２との接続部から一定の電圧を取り出している。さらに、この接続部とグランドとの間に２個の抵抗９０３、９０４を直列に接続し、抵抗９０３と抵抗９０４との接続部から分圧された基準電圧を取り出している。
【０００５】
一方、電源ラインとグランドとの間に別の抵抗９０５、９０６を直列に接続し、抵抗９０５と抵抗９０６との接続部から電源電圧の分圧電圧を取り出している。この基準電圧と分圧電圧とをコンパレータ９０７で比較し、その結果の電圧出力を昇圧回路９０８に供給している。コンパレータ９０７は、分圧電圧が基準電圧よりも大きいとき、昇圧回路９０８に電源電圧を供給し、分圧電圧が基準電圧よりも小さいとき、ローレベルとなって昇圧回路９０８に電源電圧を供給しない動作を行っている。
したがって、電源電圧が所定値以下の場合、昇圧回路に電源が供給されず、不揮発性メモリへのデータ書き込みなどが中止される。
【０００６】
【発明が解決しようとする課題】
上述した従来の低電源電圧検知回路においては、次のような課題があった。
すなわち、不揮発性メモリが十分な電源電圧で動作している場合でも、ごく短期間だけ電源電圧が低下する電源電圧のアンダーシュートが発生することがある。この状態は不揮発性メモリの動作に影響しないにもかかわらず、低電源電圧を検知してしまうため、データ書き込みなどの予期しない中止がかかってしまうことがある。
【０００７】
図１０に示すように、電源電圧のアンダーシュートが発生する度に、コンパレータ９０７からの出力はローレベルに切り替わり、不揮発性メモリにデータ書き込みなどの中止がかかることになる。この現象は、不揮発性メモリの動作電源電圧が低いときや、書き込み動作または消去動作に並列で読み出し動作を行わせているような状態、例えばデュアルリードのような並列動作をしているときに発生しやすい。また、ＣＨＥ方式のフラッシュメモリのように低電源電圧でチャージポンプ昇圧回路を作動させ大電流を供給する場合も同様である。
【０００８】
本発明は、上記課題にかんがみてなされたもので、ごく短期間の電源電圧アンダーシュートのときにはデータ書き込みなどを中止させないように低電源電圧を検知することが可能な低電源電圧検知回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、低電源電圧を検知するとともに、メモリ制御信号をアクティブ又はインアクティブに切り替える低電源電圧検知回路であって、上記メモリ制御信号がアクティブであるときにデータ書き込みおよび／またはページ消去を行うことが可能な不揮発性メモリと、定電圧を生成し基準電圧として出力する基準電圧発生回路と、電源電圧を受け、この電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力する電源分圧回路と、上記基準電圧と上記分圧電圧とを比較し、上記分圧電圧が上記基準電圧よりも高い場合に低電源電圧信号をオフにし、上記分圧電圧が上記基準電圧よりも低い場合に低電源電圧信号をオンにして出力する比較回路と、この低電源電圧信号がオフ状態であるとき、上記メモリ制御信号をアクティブにして出力し、低電源電圧信号がオフ状態からオン状態に変わるとき、上記メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能であって、このメモリ制御信号切替動作を所定の時期に中止状態あるいは実行可能状態にする制御を行う低電源電圧制御回路とを具備する構成としてある。
【００１０】
すなわち、この低電源電圧検知回路は、不揮発性メモリと、基準電圧発生回路と、電源分圧回路と、比較回路と、低電源電圧制御回路とからなる。比較回路は、基準電圧発生回路からの基準電圧と電源分圧回路からの分圧電圧を比較し、基準電圧に対する分圧電圧の大小に応じた信号を低電源電圧信号として、低電源電圧制御回路に対し出力している。低電源電圧制御回路は、この低電源電圧信号を取得して、不揮発性メモリを制御するメモリ制御信号を出力している。
【００１１】
不揮発性メモリは、データ書き込みあるいはページ消去の少なくとも一方を行うことができ、これらの動作のアクティブ／インアクティブを入力信号により切り替えることができればよい。したがって、汎用的なフラッシュメモリを採用することができる。
基準電圧発生回路は、定電圧を生成し基準電圧として出力することができればよく、ツェナーダイオードと抵抗を組み合わせたものなど、一般的に使用されている回路により構成することが可能である。また、増幅回路により増幅して出力するなど、不揮発性メモリ等の仕様に応じて種々の回路を用いることができる。
【００１２】
電源分圧回路は、電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力することができればよい。したがって、電源ラインとグランドとの間に複数の抵抗を直列接続して、抵抗どうしの接続部から電圧を取り出すなど、一般的に知られている回路により構成が可能である。
なお、電源電圧を分圧する際には、メモリ制御信号切替動作を行う電圧に対する基準電圧の比が電源電圧に対する分圧電圧の比と同じになるように、分圧電圧値を調整すればよい。もちろん、基準電圧の値を変えて調整することも可能である。
【００１３】
比較回路は、上述した基準電圧と分圧電圧とを入力して比較する。そして、基準電圧に対する分圧電圧の大小に応じて出力信号のレベルを切り替える。このような機能があればよいので、比較回路には汎用的なコンパレータ等が使用可能である。出力信号は低電源電圧信号として低電源電圧制御回路に入力される。ここで、低電源電圧信号出力には誤動作防止用のハザード対策回路を付加することも可能である。
なお、メモリ制御信号切替動作を行う電圧に対する基準電圧の比が電源電圧に対する分圧電圧の比と同じであるので、メモリ制御信号切替動作を行う電圧に対する実際の電源電圧の大小に応じて低電源電圧信号のレベルは切り替えられる。
【００１４】
低電源電圧制御回路は、この低電源電圧信号がオン状態であるとき、上記メモリ制御信号をアクティブにして、不揮発性メモリに対し出力している。そして、低電源電圧信号がオフ状態からオン状態に変わるとき、上記メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能である。低電源電圧制御回路は、このメモリ制御信号切替動作を所定の時期に中止状態にしたり、実行可能状態にすることができる。
【００１５】
電源電圧がメモリ制御信号切替動作を行う電圧よりも高いときは、分圧電圧が基準電圧よりも高くなる。分圧電圧と基準電圧が比較回路に入力されると、比較回路は低電源電圧信号をオフ状態にする。すると、低電源電圧制御回路はオフ状態である低電源電圧信号を入手する。低電源電圧信号がオフ状態のとき、低電源電圧制御回路はメモリ制御信号をアクティブにする。このメモリ制御信号は不揮発性メモリに入力される。この場合、メモリ制御信号がアクティブであるので、不揮発性メモリはデータ書き込みやページ消去を行うことができる状態になっている。
【００１６】
電源電圧がメモリ制御信号切替動作を行う電圧より低くなると、分圧電圧は基準電圧よりも低くなる。すると、比較回路は低電源電圧信号をオン状態にし、低電源電圧制御回路にオン状態である低電源電圧信号が入力される。このとき、低電源電圧制御回路は、メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能であって、このメモリ制御信号切替動作を所定の時期に中止状態あるいは実行可能状態にする。このように、低電源電圧信号がオン状態であると、メモリ制御信号はアクティブとインアクティブとが切り替えられ、必要に応じて不揮発性メモリのデータ書き込みやページ消去が中止されたり実行されたりする。
【００１７】
ここで、ごく短時間の電圧低下は、例えば内部高電圧昇圧回路、出力バッファ、センスアンプなどの電源ノイズ源となる内部回路の動作開始時に起こりやすい。このようなごく短期間の電源電圧アンダーシュートは、不揮発性メモリの動作に実質的な影響を与えない。そこで、請求項２に記載の発明は、請求項１に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、半導体装置の内部回路の動作開始時から所定期間上記メモリ制御信号切替動作を中止状態にする構成としてある。
【００１８】
すなわち、半導体装置の内部回路に起因するノイズで低電源電圧を検知せず、すなわち、電源電圧アンダーシュートが予想される期間にデータ書き込みなどを中止させないようにするので、不揮発性メモリの動作効率を向上させることができる。
【００１９】
また、ごく短時間の電圧低下は、不揮発性メモリのデータ書き込み中やページ消去中の内部動作シーケンス開始時にも起こりやすい。そこで、請求項３に記載の発明は、請求項１または２に記載の低電源電圧検知回路において、上記低電源電圧制御回路が、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、これらの内部動作シーケンスの開始時から所定期間上記メモリ制御信号切替動作を中止状態にする構成としてある。
【００２０】
すなわち、不揮発性メモリの動作に実質的な影響を与えない内部動作シーケンス開始時のごく短期間の電源電圧アンダーシュートで低電源電圧を検知せず、データ書き込みなどを中止させないようにすることができる。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２１】
さらに、ごく短期間の電源電圧アンダーシュートの期間は、不揮発性メモリのデータ読み出しサイクルよりも短い。そこで、請求項４に記載の発明は、請求項１〜３のいずれかに記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記メモリ制御信号切替動作が中止状態になってから実行可能状態に戻る期間を不揮発性メモリのデータ書き込みまたはページ消去と並列動作する読み出し動作の読み出しサイクル以下とする構成としてある。
【００２２】
すなわち、低電源電圧時のデータ書き込みなどを中止させない期間を不揮発性メモリのデータ読み出しサイクルよりも短くしている。したがって、本来データ書き込みなどの中止が必要な電源電圧低下と、ごく短期間の電源電圧アンダーシュートとを容易に区別して低電源電圧を検知することができる。
【００２３】
ここで、不揮発性メモリがデータ書き込み中やページ消去中の内部動作シーケンスでデータ書き込みなどの中止が必要なシーケンスに限定して、データ書き込みなどの中止を行うようにしてもよい。そこで、請求項５に記載の発明は、請求項１に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、所定の内部動作シーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にする構成としてある。
【００２４】
すなわち、データ書き込みなどを中止させる必要がないシーケンスではごく短期間の電源電圧アンダーシュートが起こってもデータ書き込みなどを中止させないように低電源電圧を検知する。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２５】
また、データ書き込みの中止が必要なのは、書き込みベリファイシーケンス期間と書き込みシーケンス期間である。そこで、請求項６に記載の発明は、請求項５に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記不揮発性メモリがデータ書き込み中であって、書き込みベリファイシーケンス期間および書き込みシーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にする構成としてある。
【００２６】
すなわち、データ書き込み中の書き込みベリファイシーケンス期間と書き込みシーケンス期間以外には、ごく短期間の電源電圧アンダーシュートが起こっても低電源電圧であることを示す信号を出力しない。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２７】
また、ページ消去の中止が必要なのは、消去ベリファイシーケンス期間と消去シーケンス期間である。そこで、請求項７に記載の発明は、請求項５または６に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記不揮発性メモリがページ消去中であって、消去ベリファイシーケンス期間および消去シーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にする構成としてある。
【００２８】
すなわち、ページ消去中の消去ベリファイシーケンス期間と消去シーケンス期間以外には、ごく短期間の電源電圧アンダーシュートが起こっても低電源電圧であることを示す信号を出力しない。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２９】
ここで、不揮発性メモリの内部動作シーケンスに応じてデータ書き込みなどを中止させる電圧を切り替えてもよい。そこで、請求項８に記載の発明は、請求項１〜７のいずれかに記載の低電源電圧検知回路において、上記電源分圧回路は複数の分圧電圧を出力し、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、内部動作シーケンスに応じてこの分圧電圧を切り替える構成としてある。
【００３０】
すなわち、複数の分圧電圧を切り替えて低電源電圧を検知するので、不揮発性メモリの内部動作シーケンスに応じて最適なデータ書き込みなどを中止させる電圧を設定することができる。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
【００３１】
また、データ書き込みなどを中止させる電圧を切り替えるには、分圧電圧を複数にする以外でも可能である。そこで、請求項９に記載の発明は、請求項１〜８のいずれかに記載の低電源電圧検知回路において、上記基準電圧発生回路は複数の基準電圧を出力し、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、内部動作シーケンスに応じてこの基準電圧を切り替える構成としてある。
【００３２】
すなわち、複数の基準電圧を切り替えて低電源電圧を検知するので、内部動作シーケンスに応じて最適なデータ書き込みなどを中止させる電圧を設定できる。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
【００３３】
【発明の実施の形態】
以下、図面にもとづいて本発明の実施形態を説明する。
図１は、本発明の実施形態の概略構成を示すブロック図である。
同図において、低電源電圧検知回路１００は、基準電圧発生回路２００と、電源分圧回路３００と、比較回路４００と、低電源電圧制御回路５００とを備えている。
比較回路４００は、基準電圧発生回路２００からの基準電圧と電源分圧回路３００からの分圧電圧とを比較し、基準電圧に対する分圧電圧の大小に応じた信号を低電源電圧信号として出力する。次に、低電源電圧制御回路５００がこの低電源電圧信号を取得し、所定の処理を行った後、不揮発性メモリ６００に対してメモリ制御信号を出力するようになっている。
【００３４】
不揮発性メモリ６００は、内部高電圧によりデータ書き込みやページ消去が行われるようになっている。そして、メモリ制御信号の入力がアクティブであるとき、不揮発性メモリへのデータ書き込みやページ消去を行うことが可能であり、メモリ制御信号がインアクティブであるとき、これらの動作は中止される。
【００３５】
基準電圧発生回路２００は、定電圧を生成し基準電圧として出力している。例えば、電源ラインとグランドとの間に抵抗とツェナーダイオードを直列に接続し、これら抵抗とツェナーダイオードとの接続部から基準電圧を取り出すことで構成される。
【００３６】
電源分圧回路３００は、電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力している。例えば、電源ラインとグランドとの間に複数の抵抗を直列接続して、抵抗どうしの接続部から分圧電圧を取り出すことで構成される。
【００３７】
比較回路４００は、基準電圧発生回路２００からの基準電圧と電源分圧回路３００からの分圧電圧とを入力して比較している。基準電圧に対し分圧電圧が大きいときはオフ状態であるハイレベルの低電源電圧信号を出力する。逆に、基準電圧に対し分圧電圧が小さいときはオン状態であるローレベルの低電源電圧信号を出力する。
【００３８】
なお、低電源電圧信号の状態を切り替えるタイミングは、電源電圧が低下したときに不揮発性メモリ６００のデータ書き込みなどを中止させる電圧である低Ｖｃｃロック電圧が基準となる。比較回路４００は電源電圧の分圧電圧を監視して低電源電圧信号の状態を切り替えるため、基準電圧は、この低Ｖｃｃロック電圧に電源電圧に対する分圧電圧の比を乗じた値としている。分圧電圧や基準電圧の調整は、電源分圧回路や基準電圧発生回路の内部に含まれている抵抗の値を変えることにより行う。また、低Ｖｃｃロック電圧は、半導体装置内の実効的な電源電圧をもとに設定するのがのぞましい。
【００３９】
低電源電圧制御回路５００は、低電源電圧信号を取得し、電源電圧が低下した場合にデータ書き込みなどの中止を行うかどうかの制御を行っている。低電源電圧制御回路５００は、データ信号、チップイネーブル信号などの半導体装置外部からの信号や、低電源電圧信号などの半導体装置内部からの信号が入力されている。これらの信号をもとに、低電源電圧制御回路５００は半導体装置の動作を制御する信号を出力するための演算を行い、半導体装置内部の回路や半導体装置外部への信号を出力している。
【００４０】
低電源電圧制御回路５００は、低電源電圧信号がハイレベルであるときメモリ制御信号をアクティブにして、不揮発性メモリに対し出力する。そして、低電源電圧信号がハイレベルからローレベルに変わるとき、メモリ制御信号をアクティブからインアクティブに切り替えることが可能になっており、この切り替え動作を上述したような演算の後、所定の時期に中止状態にしたり、実行可能状態にしている。
【００４１】
この切り替えが実行可能状態であるときは不揮発性メモリ６００のデータ書き込みなどを中止させることが可能な状態である。このときは、低電源電圧信号がローレベルに切り替わる段階で低電源電圧制御回路５００はメモリ制御信号をインアクティブにする。その結果、不揮発性メモリ６００にはデータ書き込みの中止がかかる。また、メモリ制御信号の切り替えが中止状態であるときは不揮発性メモリ６００のデータ書き込みを中止させない状態である。このときは、低電源電圧信号がローレベルに切り替わっても不揮発性メモリ６００にはデータ書き込みの中止がかからない。
【００４２】
低Ｖｃｃロック電圧以下でデータ書き込みを中止させる低Ｖｃｃロックをしない制御を開始するのは、ごく短期間の電源電圧アンダーシュートが予想されるときとしている。本実施形態では、半導体装置で電源ノイズ源となる内部回路の動作時や、不揮発性メモリ６００のデータ書き込み中あるいはページ消去中の内部動作シーケンスの開始時としている。また、低Ｖｃｃロックをしない期間は、不揮発性メモリ６００のデータ読み出しサイクル以下としている。
【００４３】
図２は、本発明の実施形態の具体例である要部回路図を示している。
同図において、不揮発性メモリ６００の周辺回路として昇圧回路６０１と書込消去動作制御回路６０２とが備えられている。これらの回路は、低電源電圧制御回路５００からのメモリ制御信号を受けて不揮発性メモリ６００のデータ書き込みやページ消去を行う構成となっている。
【００４４】
基準電圧発生回路２００の基準電圧の出力は、基準電圧増幅回路２１０に入力され、増幅されている。基準電圧増幅回路２１０には、低電源電圧制御回路５００から出力されるＢＡＣＴ１信号が入力され、基準電圧増幅回路２１０が動作が活性化されたり、非活性にされたりしている。
【００４５】
ＢＡＣＴ１信号は基準電圧増幅回路２１０に備えられたｐチャネルＭＯＳトランジスタ２１１に入力されるため、ＢＡＣＴ１信号がハイレベルである間はｐチャネルＭＯＳトランジスタ２１１のスイッチオフの状態である。すなわち、基準電圧増幅回路２１０は非活性の状態にある。ＢＡＣＴ１信号がローレベルに切り替わると、ｐチャネルＭＯＳトランジスタ２１１はスイッチオンの状態となり、基準電圧増幅回路２１０は活性化される。そして、基準電圧発生回路２００からの基準電圧は基準電圧増幅回路２１０で増幅され、比較回路４００に入力される。
【００４６】
電源分圧回路３００は二個の抵抗３０１、３０２を備えており、電源ラインとグランドとの間に抵抗３０１、３０２が直列に接続されている。抵抗３０１、３０２の接続部から分圧電圧が出力され、比較回路４００に入力されている。この分圧電圧は抵抗３０１、３０２の抵抗値により決まり、抵抗３０２の抵抗値を抵抗３０１、３０２の抵抗値の和で割ったものに電源電圧を乗じたものになる。
【００４７】
電源分圧回路３００には、さらにｎチャネルＭＯＳトランジスタ３０３が抵抗３０２とグランドとの間に接続されており、低電源電圧制御回路５００からのＴＡＣＴ１信号が入力されている。ＴＡＣＴ１信号はＢＡＣＴ１信号とハイレベル／ローレベルが逆になっている。したがって、半導体装置が待機状態であるとき、ＴＡＣＴ１信号はローレベルであり、この入力を受けたｎチャネルＭＯＳトランジスタ３０３はスイッチオフの状態となって電源分圧回路３００は非活性の状態である。
半導体装置の動作時には、ＴＡＣＴ１信号はハイレベルに切り替わり、ｎチャネルＭＯＳトランジスタ３０３はスイッチオンの状態となって電源分圧回路３００は活性化される。
【００４８】
比較回路４００はコンパレータ４０１で構成されており、基準電圧増幅回路２１０からの増幅された基準電圧と電源分圧回路３００からの分圧電圧がコンパレータ４０１の入力端に入力されている。コンパレータ４０１は、基準電圧に対する分圧電圧の大小に応じて低電源電圧信号出力の電圧レベルを切り替えている。分圧電圧が基準電圧よりも大きいとき低電源電圧信号出力はハイレベルであり、分圧電圧が基準電圧よりも小さいとき低電源電圧信号出力はローレベルである。
【００４９】
低電源電圧制御回路５００にはＴＡＣＴ２信号が入力され、このＴＡＣＴ２信号をもとにメモリ制御信号切替動作を実行可能状態とするか、中断状態とするかを決定している。なお、ＴＡＣＴ２信号は、図示していない他の制御回路から供給されている。
【００５０】
次に、本低電源電圧検知回路１００の動作例を説明する。
図３は、本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させるときの動作を示すタイミングチャートである。また、図４は本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させないときの動作を示すタイミングチャートである。
【００５１】
電源電圧が低下し、タイミングＴ１によって低Ｖｃｃロック電圧以下になると、分圧電圧が基準電圧以下になるので、低電源電圧信号はオフ状態であるハイレベルからオン状態であるローレベルへと切り替わる。ここで、低電源電圧制御回路５００に入力されるＴＡＣＴ２信号がハイレベルであると、メモリ制御信号切替動作を中止しない。このときは、図４に示すようにメモリ制御信号がハイレベルからローレベルに切り替わり、不揮発性メモリ６００には低Ｖｃｃロックがかかる。
【００５２】
しかし、本低電源電圧検知回路１００がメモリ制御信号切替動作を中止状態にすると、図３のように低電源電圧信号がハイレベルからローレベルに切り替わっても、メモリ制御信号はハイレベルのままである。したがって、不揮発性メモリ６００には低Ｖｃｃロックがかからない。
【００５３】
次に、ごく短期間の電源電圧アンダーシュートが発生したときの本低電源電圧検知回路１００の動作を図５を用いて説明する。なお、図５は不揮発性メモリがデータ書き込みあるいはページ消去を行うときの内部動作シーケンスに応じたタイミングチャートを示している。
【００５４】
低電源電圧制御回路５００に入力されるＴＡＣＴ２信号は、半導体装置の動作準備完了後は、各内部動作シーケンスの開始時から所定期間ローレベルであり、それ以外はハイレベルとしている。各内部動作シーケンスの開始時に電源電圧が低Ｖｃｃロック電圧以下になると、分圧電圧が基準電圧以下となるため、それぞれの時点で低電源電圧信号がハイレベルからローレベルへと切り替わる。
【００５５】
しかし、ＴＡＣＴ２信号により各内部動作シーケンスの開始時から所定期間メモリ制御信号切替動作を中断状態としているため、メモリ制御信号出力はハイレベルのままである。したがって、ごく短期間の電源電圧アンダーシュートでは不揮発性メモリ６００には低Ｖｃｃロックがかからないことになる。
【００５６】
このように、本発明においては、不揮発性メモリの動作に影響を与えない、ごく短期間の電源電圧アンダーシュートが予想されるときにメモリ制御信号切替動作を中断状態にする。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率を向上させることができる。
【００５７】
また、本発明は、不揮発性メモリが行うデータ書き込みなどの内部動作シーケンスのうち、メモリ制御信号切替動作を実行可能状態にしたいモードを限定することができる。すなわち、不揮発性メモリが行うデータ書き込みなどの内部動作シーケンスのうち、メモリ制御信号切替動作を実行可能状態にしたいモードでＴＡＣＴ２信号をハイレベルにする。例えば、データ書き込み中であれば、書き込みベリファイシーケンス期間と書き込みシーケンス期間でＴＡＣＴ２信号をハイレベルとし、それ以外のシーケンス期間ではＴＡＣＴ２信号をローレベルとする。
【００５８】
すると、低電源電圧制御回路５００は書き込みベリファイシーケンス期間と書き込みシーケンス期間のみ低電源電圧信号に応じてメモリ制御信号をハイレベルあるいはローレベルにすることが可能になる。したがって、メモリ制御信号切替動作を実行可能状態にしたいモードを限定することが可能である。
【００５９】
このように、本発明はメモリ制御信号切替動作を行いたいモードを限定することができるので、この点でもデータ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率を向上させることができる。
【００６０】
次に、図６は本発明の第二の実施形態を示している。
本発明は、低Ｖｃｃロック電圧のレベルを切り替えることができるようにしたものである。図６において、電源分圧回路３００は抵抗３１１の複数の分圧点３１２、３１３から分圧電圧を取り出すようになっている。複数の分圧点３１２、３１３には切替スイッチ３１４が接続されており、低電源電圧制御回路５００から出力される切替制御信号により複数の分圧点３１２、３１３のうち一点が選択され、その点の分圧電圧が出力される。
【００６１】
図７は第二の実施形態の低Ｖｃｃロック電圧レベルを切り替えるときの動作を示すタイミングチャートである。
同図において、半導体装置の動作時にはＴＡＣＴ２信号はハイレベルであり、メモリ制御信号切替動作は実行可能状態となっている。ここで、分圧電圧のレベルはＤＩＶ１、ＤＩＶ２（ＤＩＶ１＞ＤＩＶ２）の二種類設けられている。ＤＩＶ２を用いて低Ｖｃｃロック電圧の検知を行うと、図７ではＤＩＶ２が基準電圧以下であるため、メモリ制御信号はハイレベルからローレベルへと切り替わる。
【００６２】
一方、切替スイッチ３１４によってＤＩＶ１を選択した場合、ＤＩＶ１は基準電圧以上であるため、メモリ制御信号切替動作は行われない。したがって、電源電圧アンダーシュートの電圧下限値が小さいところでは小さい分圧電圧を選択し、逆の場合は大きい分圧電圧を選択する制御を行えば、効率よい低Ｖｃｃロックを行うことが可能である。
【００６３】
図８は、ごく短期間の電源電圧アンダーシュート発生時に分圧電圧を切り替える場合のタイミングチャートを示している。
同図において、シーケンス１、シーケンス３、シーケンス４は電源電圧アンダーシュートの電圧下限値が比較的小さいと予想される期間であり、シーケンス２、シーケンス５はこの電圧下限値が比較的大きいと予想される期間である。そこで、シーケンス１、シーケンス３、シーケンス４では分圧電圧の比較的大きいＤＩＶ１を低電源電圧検知に用い、シーケンス２、シーケンス５では分圧電圧の比較的大きいＤＩＶ２を低電源電圧検知に用いている。
【００６４】
図８に示すように、電源電圧アンダーシュートの電圧下限値が比較的大きいシーケンス２、シーケンス５では大きい分圧電圧が選択されていても、低電源電圧信号はハイレベルである。一方、電源電圧アンダーシュートの電圧下限値が比較的小さいシーケンス１、シーケンス３、シーケンス４でも小さい分圧電圧が選択されるため、分圧電圧が基準電圧以上となり、低電源電圧信号はハイレベルのままとなる。したがって、メモリ制御信号はいずれもハイレベルのままであり、不揮発性メモリ６００は低Ｖｃｃロックがかからない。
なお、本実施形態では分圧電圧のレベルを切り替えて低電源電圧を検知する場合を説明したが、基準電圧のレベルを切り替えることでも同様にして低電源電圧を検知することが可能である。
【００６５】
このように、本発明の第二の実施形態においては、ごく短期間の電源電圧アンダーシュートで予想される電圧下限値に応じて検知する低電源電圧のレベルを切り替えることができる。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率を向上させることが可能である。
【００６６】
【発明の効果】
以上説明したように本発明によれば、ごく短期間の電源電圧アンダーシュートの発生が予想されるときにデータ書き込みなどを中止させないように低電源電圧検知を行う。したがって、不揮発性メモリの動作効率を向上させることが可能な低電源電圧検知回路を提供することができる。
また、請求項２にかかる発明によれば、内部回路由来のごく短期間の電源電圧アンダーシュートでデータ書き込みなどを中止させないように低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
【００６７】
さらに、請求項３にかかる発明によれば、内部動作シーケンス開始時のごく短期間の電源電圧アンダーシュートでデータ書き込みなどを中止させないように低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
さらに、請求項４にかかる発明によれば、データ書き込みなどの中止が必要な電源電圧低下とごく短期間の電源電圧アンダーシュートとを容易に区別して、低電源電圧を検知することができる。
【００６８】
さらに、請求項５にかかる発明によれば、データ書き込みなどの中止を行う必要がないシーケンスではデータ書き込みなどを中止させないように低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
さらに、請求項６にかかる発明によれば、データ書き込み中の書き込みベリファイシーケンス期間と書き込みシーケンス期間に限定して低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
さらに、請求項７にかかる発明によれば、ページ消去中の消去ベリファイシーケンス期間と消去シーケンス期間に限定して低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
【００６９】
さらに、請求項８にかかる発明によれば、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
さらに、請求項９にかかる発明によれば、複数の基準電圧を切り替えて低電源電圧を検知することにより、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
【図面の簡単な説明】
【図１】本発明の実施形態の概略構成を示すブロック図である。
【図２】本発明の実施形態の具体例である要部回路図である。
【図３】本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させるときの動作を示すタイミングチャートである。
【図４】本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させないときの動作を示すタイミングチャートである。
【図５】ごく短期間の電源電圧アンダーシュートが発生したときの本低電源電圧検知回路の動作を示すタイミングチャートである。
【図６】第二の実施形態の要部回路図である。
【図７】第二の実施形態の低Ｖｃｃロック電圧レベルを切り替えるときの動作を示すタイミングチャートである。
【図８】第二の実施形態でごく短期間の電源電圧アンダーシュート発生時の動作を示すタイミングチャートである。
【図９】従来の不揮発性メモリにおける誤書き込み方法を示す回路図である。
【図１０】従来の回路でごく短期間の電源電圧アンダーシュート発生時の動作を示すタイミングチャートである。
【符号の説明】
１００ 低電源電圧検知回路
２００ 基準電圧発生回路
２１０ 基準電圧増幅回路
２１１ ｐチャネルＭＯＳトランジスタ
３００ 電源分圧回路
３０１、３０２ 抵抗
３０３ ｎチャネルＭＯＳトランジスタ
３１１ 抵抗
３１２、３１３ 分圧点
３１４ 切替スイッチ
４００ 比較回路
４０１ コンパレータ
５００ 低電源電圧制御回路
６００ 不揮発性メモリ
６０１ 昇圧回路
６０２ 書込消去動作制御回路
９０１ 抵抗
９０２ ツェナーダイオード
９０３〜９０６ 抵抗
９０７ コンパレータ
９０８ 昇圧回路
【発明の属する技術分野】
本発明は、低電源電圧検知回路に関し、特に、不揮発性メモリに供給する電源電圧が低下した際に低電源電圧を検知する低電源電圧検知回路に関する。
【０００２】
【従来の技術】
従来、不揮発性メモリにデータ書き込みやページ消去を行うために、昇圧回路により電源電圧から内部高電圧を発生させている。昇圧回路による内部高電圧の電流−電圧特性は電源電圧に依存していて、一般的に、電源電圧が高いほど内部高電圧は高くなり、電流供給性能も良い。一方、電源電圧が低いほど内部高電圧は低くなり、電流供給性能も悪い。
【０００３】
動作仕様よりも低い電源電圧でデータ書き込みやページ消去を行うと、内部高電圧は十分な電流−電圧特性になっていないことが多く、誤ったデータが書き込まれたり、データが破壊されたりすることがある。したがって、データ書き込みやページ消去が保証できない低電源電圧では、不揮発性メモリのデータ書き込みやページ消去を中止させる制御が行われている。
【０００４】
このような制御を行うように低電源電圧を検知する低電源電圧検知回路の動作原理としては、図９に示すような特開昭６４−８５９９号公報に開示されている不揮発性メモリにおける誤書き込み防止制御方法が知られている。この回路は、電源ラインに抵抗９０１の一端を接続し、この抵抗９０１の他端とグランドとの間にツェナーダイオード９０２を接続して、抵抗９０１とツェナーダイオード９０２との接続部から一定の電圧を取り出している。さらに、この接続部とグランドとの間に２個の抵抗９０３、９０４を直列に接続し、抵抗９０３と抵抗９０４との接続部から分圧された基準電圧を取り出している。
【０００５】
一方、電源ラインとグランドとの間に別の抵抗９０５、９０６を直列に接続し、抵抗９０５と抵抗９０６との接続部から電源電圧の分圧電圧を取り出している。この基準電圧と分圧電圧とをコンパレータ９０７で比較し、その結果の電圧出力を昇圧回路９０８に供給している。コンパレータ９０７は、分圧電圧が基準電圧よりも大きいとき、昇圧回路９０８に電源電圧を供給し、分圧電圧が基準電圧よりも小さいとき、ローレベルとなって昇圧回路９０８に電源電圧を供給しない動作を行っている。
したがって、電源電圧が所定値以下の場合、昇圧回路に電源が供給されず、不揮発性メモリへのデータ書き込みなどが中止される。
【０００６】
【発明が解決しようとする課題】
上述した従来の低電源電圧検知回路においては、次のような課題があった。
すなわち、不揮発性メモリが十分な電源電圧で動作している場合でも、ごく短期間だけ電源電圧が低下する電源電圧のアンダーシュートが発生することがある。この状態は不揮発性メモリの動作に影響しないにもかかわらず、低電源電圧を検知してしまうため、データ書き込みなどの予期しない中止がかかってしまうことがある。
【０００７】
図１０に示すように、電源電圧のアンダーシュートが発生する度に、コンパレータ９０７からの出力はローレベルに切り替わり、不揮発性メモリにデータ書き込みなどの中止がかかることになる。この現象は、不揮発性メモリの動作電源電圧が低いときや、書き込み動作または消去動作に並列で読み出し動作を行わせているような状態、例えばデュアルリードのような並列動作をしているときに発生しやすい。また、ＣＨＥ方式のフラッシュメモリのように低電源電圧でチャージポンプ昇圧回路を作動させ大電流を供給する場合も同様である。
【０００８】
本発明は、上記課題にかんがみてなされたもので、ごく短期間の電源電圧アンダーシュートのときにはデータ書き込みなどを中止させないように低電源電圧を検知することが可能な低電源電圧検知回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、請求項１に記載の発明は、低電源電圧を検知するとともに、メモリ制御信号をアクティブ又はインアクティブに切り替える低電源電圧検知回路であって、上記メモリ制御信号がアクティブであるときにデータ書き込みおよび／またはページ消去を行うことが可能な不揮発性メモリと、定電圧を生成し基準電圧として出力する基準電圧発生回路と、電源電圧を受け、この電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力する電源分圧回路と、上記基準電圧と上記分圧電圧とを比較し、上記分圧電圧が上記基準電圧よりも高い場合に低電源電圧信号をオフにし、上記分圧電圧が上記基準電圧よりも低い場合に低電源電圧信号をオンにして出力する比較回路と、この低電源電圧信号がオフ状態であるとき、上記メモリ制御信号をアクティブにして出力し、低電源電圧信号がオフ状態からオン状態に変わるとき、上記メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能であって、このメモリ制御信号切替動作を所定の時期に中止状態あるいは実行可能状態にする制御を行う低電源電圧制御回路とを具備する構成としてある。
【００１０】
すなわち、この低電源電圧検知回路は、不揮発性メモリと、基準電圧発生回路と、電源分圧回路と、比較回路と、低電源電圧制御回路とからなる。比較回路は、基準電圧発生回路からの基準電圧と電源分圧回路からの分圧電圧を比較し、基準電圧に対する分圧電圧の大小に応じた信号を低電源電圧信号として、低電源電圧制御回路に対し出力している。低電源電圧制御回路は、この低電源電圧信号を取得して、不揮発性メモリを制御するメモリ制御信号を出力している。
【００１１】
不揮発性メモリは、データ書き込みあるいはページ消去の少なくとも一方を行うことができ、これらの動作のアクティブ／インアクティブを入力信号により切り替えることができればよい。したがって、汎用的なフラッシュメモリを採用することができる。
基準電圧発生回路は、定電圧を生成し基準電圧として出力することができればよく、ツェナーダイオードと抵抗を組み合わせたものなど、一般的に使用されている回路により構成することが可能である。また、増幅回路により増幅して出力するなど、不揮発性メモリ等の仕様に応じて種々の回路を用いることができる。
【００１２】
電源分圧回路は、電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力することができればよい。したがって、電源ラインとグランドとの間に複数の抵抗を直列接続して、抵抗どうしの接続部から電圧を取り出すなど、一般的に知られている回路により構成が可能である。
なお、電源電圧を分圧する際には、メモリ制御信号切替動作を行う電圧に対する基準電圧の比が電源電圧に対する分圧電圧の比と同じになるように、分圧電圧値を調整すればよい。もちろん、基準電圧の値を変えて調整することも可能である。
【００１３】
比較回路は、上述した基準電圧と分圧電圧とを入力して比較する。そして、基準電圧に対する分圧電圧の大小に応じて出力信号のレベルを切り替える。このような機能があればよいので、比較回路には汎用的なコンパレータ等が使用可能である。出力信号は低電源電圧信号として低電源電圧制御回路に入力される。ここで、低電源電圧信号出力には誤動作防止用のハザード対策回路を付加することも可能である。
なお、メモリ制御信号切替動作を行う電圧に対する基準電圧の比が電源電圧に対する分圧電圧の比と同じであるので、メモリ制御信号切替動作を行う電圧に対する実際の電源電圧の大小に応じて低電源電圧信号のレベルは切り替えられる。
【００１４】
低電源電圧制御回路は、この低電源電圧信号がオン状態であるとき、上記メモリ制御信号をアクティブにして、不揮発性メモリに対し出力している。そして、低電源電圧信号がオフ状態からオン状態に変わるとき、上記メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能である。低電源電圧制御回路は、このメモリ制御信号切替動作を所定の時期に中止状態にしたり、実行可能状態にすることができる。
【００１５】
電源電圧がメモリ制御信号切替動作を行う電圧よりも高いときは、分圧電圧が基準電圧よりも高くなる。分圧電圧と基準電圧が比較回路に入力されると、比較回路は低電源電圧信号をオフ状態にする。すると、低電源電圧制御回路はオフ状態である低電源電圧信号を入手する。低電源電圧信号がオフ状態のとき、低電源電圧制御回路はメモリ制御信号をアクティブにする。このメモリ制御信号は不揮発性メモリに入力される。この場合、メモリ制御信号がアクティブであるので、不揮発性メモリはデータ書き込みやページ消去を行うことができる状態になっている。
【００１６】
電源電圧がメモリ制御信号切替動作を行う電圧より低くなると、分圧電圧は基準電圧よりも低くなる。すると、比較回路は低電源電圧信号をオン状態にし、低電源電圧制御回路にオン状態である低電源電圧信号が入力される。このとき、低電源電圧制御回路は、メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能であって、このメモリ制御信号切替動作を所定の時期に中止状態あるいは実行可能状態にする。このように、低電源電圧信号がオン状態であると、メモリ制御信号はアクティブとインアクティブとが切り替えられ、必要に応じて不揮発性メモリのデータ書き込みやページ消去が中止されたり実行されたりする。
【００１７】
ここで、ごく短時間の電圧低下は、例えば内部高電圧昇圧回路、出力バッファ、センスアンプなどの電源ノイズ源となる内部回路の動作開始時に起こりやすい。このようなごく短期間の電源電圧アンダーシュートは、不揮発性メモリの動作に実質的な影響を与えない。そこで、請求項２に記載の発明は、請求項１に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、半導体装置の内部回路の動作開始時から所定期間上記メモリ制御信号切替動作を中止状態にする構成としてある。
【００１８】
すなわち、半導体装置の内部回路に起因するノイズで低電源電圧を検知せず、すなわち、電源電圧アンダーシュートが予想される期間にデータ書き込みなどを中止させないようにするので、不揮発性メモリの動作効率を向上させることができる。
【００１９】
また、ごく短時間の電圧低下は、不揮発性メモリのデータ書き込み中やページ消去中の内部動作シーケンス開始時にも起こりやすい。そこで、請求項３に記載の発明は、請求項１または２に記載の低電源電圧検知回路において、上記低電源電圧制御回路が、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、これらの内部動作シーケンスの開始時から所定期間上記メモリ制御信号切替動作を中止状態にする構成としてある。
【００２０】
すなわち、不揮発性メモリの動作に実質的な影響を与えない内部動作シーケンス開始時のごく短期間の電源電圧アンダーシュートで低電源電圧を検知せず、データ書き込みなどを中止させないようにすることができる。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２１】
さらに、ごく短期間の電源電圧アンダーシュートの期間は、不揮発性メモリのデータ読み出しサイクルよりも短い。そこで、請求項４に記載の発明は、請求項１〜３のいずれかに記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記メモリ制御信号切替動作が中止状態になってから実行可能状態に戻る期間を不揮発性メモリのデータ書き込みまたはページ消去と並列動作する読み出し動作の読み出しサイクル以下とする構成としてある。
【００２２】
すなわち、低電源電圧時のデータ書き込みなどを中止させない期間を不揮発性メモリのデータ読み出しサイクルよりも短くしている。したがって、本来データ書き込みなどの中止が必要な電源電圧低下と、ごく短期間の電源電圧アンダーシュートとを容易に区別して低電源電圧を検知することができる。
【００２３】
ここで、不揮発性メモリがデータ書き込み中やページ消去中の内部動作シーケンスでデータ書き込みなどの中止が必要なシーケンスに限定して、データ書き込みなどの中止を行うようにしてもよい。そこで、請求項５に記載の発明は、請求項１に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、所定の内部動作シーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にする構成としてある。
【００２４】
すなわち、データ書き込みなどを中止させる必要がないシーケンスではごく短期間の電源電圧アンダーシュートが起こってもデータ書き込みなどを中止させないように低電源電圧を検知する。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２５】
また、データ書き込みの中止が必要なのは、書き込みベリファイシーケンス期間と書き込みシーケンス期間である。そこで、請求項６に記載の発明は、請求項５に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記不揮発性メモリがデータ書き込み中であって、書き込みベリファイシーケンス期間および書き込みシーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にする構成としてある。
【００２６】
すなわち、データ書き込み中の書き込みベリファイシーケンス期間と書き込みシーケンス期間以外には、ごく短期間の電源電圧アンダーシュートが起こっても低電源電圧であることを示す信号を出力しない。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２７】
また、ページ消去の中止が必要なのは、消去ベリファイシーケンス期間と消去シーケンス期間である。そこで、請求項７に記載の発明は、請求項５または６に記載の低電源電圧検知回路において、上記低電源電圧制御回路は、上記不揮発性メモリがページ消去中であって、消去ベリファイシーケンス期間および消去シーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にする構成としてある。
【００２８】
すなわち、ページ消去中の消去ベリファイシーケンス期間と消去シーケンス期間以外には、ごく短期間の電源電圧アンダーシュートが起こっても低電源電圧であることを示す信号を出力しない。したがって、不揮発性メモリの動作効率を向上させることができる。
【００２９】
ここで、不揮発性メモリの内部動作シーケンスに応じてデータ書き込みなどを中止させる電圧を切り替えてもよい。そこで、請求項８に記載の発明は、請求項１〜７のいずれかに記載の低電源電圧検知回路において、上記電源分圧回路は複数の分圧電圧を出力し、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、内部動作シーケンスに応じてこの分圧電圧を切り替える構成としてある。
【００３０】
すなわち、複数の分圧電圧を切り替えて低電源電圧を検知するので、不揮発性メモリの内部動作シーケンスに応じて最適なデータ書き込みなどを中止させる電圧を設定することができる。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
【００３１】
また、データ書き込みなどを中止させる電圧を切り替えるには、分圧電圧を複数にする以外でも可能である。そこで、請求項９に記載の発明は、請求項１〜８のいずれかに記載の低電源電圧検知回路において、上記基準電圧発生回路は複数の基準電圧を出力し、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、内部動作シーケンスに応じてこの基準電圧を切り替える構成としてある。
【００３２】
すなわち、複数の基準電圧を切り替えて低電源電圧を検知するので、内部動作シーケンスに応じて最適なデータ書き込みなどを中止させる電圧を設定できる。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
【００３３】
【発明の実施の形態】
以下、図面にもとづいて本発明の実施形態を説明する。
図１は、本発明の実施形態の概略構成を示すブロック図である。
同図において、低電源電圧検知回路１００は、基準電圧発生回路２００と、電源分圧回路３００と、比較回路４００と、低電源電圧制御回路５００とを備えている。
比較回路４００は、基準電圧発生回路２００からの基準電圧と電源分圧回路３００からの分圧電圧とを比較し、基準電圧に対する分圧電圧の大小に応じた信号を低電源電圧信号として出力する。次に、低電源電圧制御回路５００がこの低電源電圧信号を取得し、所定の処理を行った後、不揮発性メモリ６００に対してメモリ制御信号を出力するようになっている。
【００３４】
不揮発性メモリ６００は、内部高電圧によりデータ書き込みやページ消去が行われるようになっている。そして、メモリ制御信号の入力がアクティブであるとき、不揮発性メモリへのデータ書き込みやページ消去を行うことが可能であり、メモリ制御信号がインアクティブであるとき、これらの動作は中止される。
【００３５】
基準電圧発生回路２００は、定電圧を生成し基準電圧として出力している。例えば、電源ラインとグランドとの間に抵抗とツェナーダイオードを直列に接続し、これら抵抗とツェナーダイオードとの接続部から基準電圧を取り出すことで構成される。
【００３６】
電源分圧回路３００は、電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力している。例えば、電源ラインとグランドとの間に複数の抵抗を直列接続して、抵抗どうしの接続部から分圧電圧を取り出すことで構成される。
【００３７】
比較回路４００は、基準電圧発生回路２００からの基準電圧と電源分圧回路３００からの分圧電圧とを入力して比較している。基準電圧に対し分圧電圧が大きいときはオフ状態であるハイレベルの低電源電圧信号を出力する。逆に、基準電圧に対し分圧電圧が小さいときはオン状態であるローレベルの低電源電圧信号を出力する。
【００３８】
なお、低電源電圧信号の状態を切り替えるタイミングは、電源電圧が低下したときに不揮発性メモリ６００のデータ書き込みなどを中止させる電圧である低Ｖｃｃロック電圧が基準となる。比較回路４００は電源電圧の分圧電圧を監視して低電源電圧信号の状態を切り替えるため、基準電圧は、この低Ｖｃｃロック電圧に電源電圧に対する分圧電圧の比を乗じた値としている。分圧電圧や基準電圧の調整は、電源分圧回路や基準電圧発生回路の内部に含まれている抵抗の値を変えることにより行う。また、低Ｖｃｃロック電圧は、半導体装置内の実効的な電源電圧をもとに設定するのがのぞましい。
【００３９】
低電源電圧制御回路５００は、低電源電圧信号を取得し、電源電圧が低下した場合にデータ書き込みなどの中止を行うかどうかの制御を行っている。低電源電圧制御回路５００は、データ信号、チップイネーブル信号などの半導体装置外部からの信号や、低電源電圧信号などの半導体装置内部からの信号が入力されている。これらの信号をもとに、低電源電圧制御回路５００は半導体装置の動作を制御する信号を出力するための演算を行い、半導体装置内部の回路や半導体装置外部への信号を出力している。
【００４０】
低電源電圧制御回路５００は、低電源電圧信号がハイレベルであるときメモリ制御信号をアクティブにして、不揮発性メモリに対し出力する。そして、低電源電圧信号がハイレベルからローレベルに変わるとき、メモリ制御信号をアクティブからインアクティブに切り替えることが可能になっており、この切り替え動作を上述したような演算の後、所定の時期に中止状態にしたり、実行可能状態にしている。
【００４１】
この切り替えが実行可能状態であるときは不揮発性メモリ６００のデータ書き込みなどを中止させることが可能な状態である。このときは、低電源電圧信号がローレベルに切り替わる段階で低電源電圧制御回路５００はメモリ制御信号をインアクティブにする。その結果、不揮発性メモリ６００にはデータ書き込みの中止がかかる。また、メモリ制御信号の切り替えが中止状態であるときは不揮発性メモリ６００のデータ書き込みを中止させない状態である。このときは、低電源電圧信号がローレベルに切り替わっても不揮発性メモリ６００にはデータ書き込みの中止がかからない。
【００４２】
低Ｖｃｃロック電圧以下でデータ書き込みを中止させる低Ｖｃｃロックをしない制御を開始するのは、ごく短期間の電源電圧アンダーシュートが予想されるときとしている。本実施形態では、半導体装置で電源ノイズ源となる内部回路の動作時や、不揮発性メモリ６００のデータ書き込み中あるいはページ消去中の内部動作シーケンスの開始時としている。また、低Ｖｃｃロックをしない期間は、不揮発性メモリ６００のデータ読み出しサイクル以下としている。
【００４３】
図２は、本発明の実施形態の具体例である要部回路図を示している。
同図において、不揮発性メモリ６００の周辺回路として昇圧回路６０１と書込消去動作制御回路６０２とが備えられている。これらの回路は、低電源電圧制御回路５００からのメモリ制御信号を受けて不揮発性メモリ６００のデータ書き込みやページ消去を行う構成となっている。
【００４４】
基準電圧発生回路２００の基準電圧の出力は、基準電圧増幅回路２１０に入力され、増幅されている。基準電圧増幅回路２１０には、低電源電圧制御回路５００から出力されるＢＡＣＴ１信号が入力され、基準電圧増幅回路２１０が動作が活性化されたり、非活性にされたりしている。
【００４５】
ＢＡＣＴ１信号は基準電圧増幅回路２１０に備えられたｐチャネルＭＯＳトランジスタ２１１に入力されるため、ＢＡＣＴ１信号がハイレベルである間はｐチャネルＭＯＳトランジスタ２１１のスイッチオフの状態である。すなわち、基準電圧増幅回路２１０は非活性の状態にある。ＢＡＣＴ１信号がローレベルに切り替わると、ｐチャネルＭＯＳトランジスタ２１１はスイッチオンの状態となり、基準電圧増幅回路２１０は活性化される。そして、基準電圧発生回路２００からの基準電圧は基準電圧増幅回路２１０で増幅され、比較回路４００に入力される。
【００４６】
電源分圧回路３００は二個の抵抗３０１、３０２を備えており、電源ラインとグランドとの間に抵抗３０１、３０２が直列に接続されている。抵抗３０１、３０２の接続部から分圧電圧が出力され、比較回路４００に入力されている。この分圧電圧は抵抗３０１、３０２の抵抗値により決まり、抵抗３０２の抵抗値を抵抗３０１、３０２の抵抗値の和で割ったものに電源電圧を乗じたものになる。
【００４７】
電源分圧回路３００には、さらにｎチャネルＭＯＳトランジスタ３０３が抵抗３０２とグランドとの間に接続されており、低電源電圧制御回路５００からのＴＡＣＴ１信号が入力されている。ＴＡＣＴ１信号はＢＡＣＴ１信号とハイレベル／ローレベルが逆になっている。したがって、半導体装置が待機状態であるとき、ＴＡＣＴ１信号はローレベルであり、この入力を受けたｎチャネルＭＯＳトランジスタ３０３はスイッチオフの状態となって電源分圧回路３００は非活性の状態である。
半導体装置の動作時には、ＴＡＣＴ１信号はハイレベルに切り替わり、ｎチャネルＭＯＳトランジスタ３０３はスイッチオンの状態となって電源分圧回路３００は活性化される。
【００４８】
比較回路４００はコンパレータ４０１で構成されており、基準電圧増幅回路２１０からの増幅された基準電圧と電源分圧回路３００からの分圧電圧がコンパレータ４０１の入力端に入力されている。コンパレータ４０１は、基準電圧に対する分圧電圧の大小に応じて低電源電圧信号出力の電圧レベルを切り替えている。分圧電圧が基準電圧よりも大きいとき低電源電圧信号出力はハイレベルであり、分圧電圧が基準電圧よりも小さいとき低電源電圧信号出力はローレベルである。
【００４９】
低電源電圧制御回路５００にはＴＡＣＴ２信号が入力され、このＴＡＣＴ２信号をもとにメモリ制御信号切替動作を実行可能状態とするか、中断状態とするかを決定している。なお、ＴＡＣＴ２信号は、図示していない他の制御回路から供給されている。
【００５０】
次に、本低電源電圧検知回路１００の動作例を説明する。
図３は、本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させるときの動作を示すタイミングチャートである。また、図４は本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させないときの動作を示すタイミングチャートである。
【００５１】
電源電圧が低下し、タイミングＴ１によって低Ｖｃｃロック電圧以下になると、分圧電圧が基準電圧以下になるので、低電源電圧信号はオフ状態であるハイレベルからオン状態であるローレベルへと切り替わる。ここで、低電源電圧制御回路５００に入力されるＴＡＣＴ２信号がハイレベルであると、メモリ制御信号切替動作を中止しない。このときは、図４に示すようにメモリ制御信号がハイレベルからローレベルに切り替わり、不揮発性メモリ６００には低Ｖｃｃロックがかかる。
【００５２】
しかし、本低電源電圧検知回路１００がメモリ制御信号切替動作を中止状態にすると、図３のように低電源電圧信号がハイレベルからローレベルに切り替わっても、メモリ制御信号はハイレベルのままである。したがって、不揮発性メモリ６００には低Ｖｃｃロックがかからない。
【００５３】
次に、ごく短期間の電源電圧アンダーシュートが発生したときの本低電源電圧検知回路１００の動作を図５を用いて説明する。なお、図５は不揮発性メモリがデータ書き込みあるいはページ消去を行うときの内部動作シーケンスに応じたタイミングチャートを示している。
【００５４】
低電源電圧制御回路５００に入力されるＴＡＣＴ２信号は、半導体装置の動作準備完了後は、各内部動作シーケンスの開始時から所定期間ローレベルであり、それ以外はハイレベルとしている。各内部動作シーケンスの開始時に電源電圧が低Ｖｃｃロック電圧以下になると、分圧電圧が基準電圧以下となるため、それぞれの時点で低電源電圧信号がハイレベルからローレベルへと切り替わる。
【００５５】
しかし、ＴＡＣＴ２信号により各内部動作シーケンスの開始時から所定期間メモリ制御信号切替動作を中断状態としているため、メモリ制御信号出力はハイレベルのままである。したがって、ごく短期間の電源電圧アンダーシュートでは不揮発性メモリ６００には低Ｖｃｃロックがかからないことになる。
【００５６】
このように、本発明においては、不揮発性メモリの動作に影響を与えない、ごく短期間の電源電圧アンダーシュートが予想されるときにメモリ制御信号切替動作を中断状態にする。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率を向上させることができる。
【００５７】
また、本発明は、不揮発性メモリが行うデータ書き込みなどの内部動作シーケンスのうち、メモリ制御信号切替動作を実行可能状態にしたいモードを限定することができる。すなわち、不揮発性メモリが行うデータ書き込みなどの内部動作シーケンスのうち、メモリ制御信号切替動作を実行可能状態にしたいモードでＴＡＣＴ２信号をハイレベルにする。例えば、データ書き込み中であれば、書き込みベリファイシーケンス期間と書き込みシーケンス期間でＴＡＣＴ２信号をハイレベルとし、それ以外のシーケンス期間ではＴＡＣＴ２信号をローレベルとする。
【００５８】
すると、低電源電圧制御回路５００は書き込みベリファイシーケンス期間と書き込みシーケンス期間のみ低電源電圧信号に応じてメモリ制御信号をハイレベルあるいはローレベルにすることが可能になる。したがって、メモリ制御信号切替動作を実行可能状態にしたいモードを限定することが可能である。
【００５９】
このように、本発明はメモリ制御信号切替動作を行いたいモードを限定することができるので、この点でもデータ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率を向上させることができる。
【００６０】
次に、図６は本発明の第二の実施形態を示している。
本発明は、低Ｖｃｃロック電圧のレベルを切り替えることができるようにしたものである。図６において、電源分圧回路３００は抵抗３１１の複数の分圧点３１２、３１３から分圧電圧を取り出すようになっている。複数の分圧点３１２、３１３には切替スイッチ３１４が接続されており、低電源電圧制御回路５００から出力される切替制御信号により複数の分圧点３１２、３１３のうち一点が選択され、その点の分圧電圧が出力される。
【００６１】
図７は第二の実施形態の低Ｖｃｃロック電圧レベルを切り替えるときの動作を示すタイミングチャートである。
同図において、半導体装置の動作時にはＴＡＣＴ２信号はハイレベルであり、メモリ制御信号切替動作は実行可能状態となっている。ここで、分圧電圧のレベルはＤＩＶ１、ＤＩＶ２（ＤＩＶ１＞ＤＩＶ２）の二種類設けられている。ＤＩＶ２を用いて低Ｖｃｃロック電圧の検知を行うと、図７ではＤＩＶ２が基準電圧以下であるため、メモリ制御信号はハイレベルからローレベルへと切り替わる。
【００６２】
一方、切替スイッチ３１４によってＤＩＶ１を選択した場合、ＤＩＶ１は基準電圧以上であるため、メモリ制御信号切替動作は行われない。したがって、電源電圧アンダーシュートの電圧下限値が小さいところでは小さい分圧電圧を選択し、逆の場合は大きい分圧電圧を選択する制御を行えば、効率よい低Ｖｃｃロックを行うことが可能である。
【００６３】
図８は、ごく短期間の電源電圧アンダーシュート発生時に分圧電圧を切り替える場合のタイミングチャートを示している。
同図において、シーケンス１、シーケンス３、シーケンス４は電源電圧アンダーシュートの電圧下限値が比較的小さいと予想される期間であり、シーケンス２、シーケンス５はこの電圧下限値が比較的大きいと予想される期間である。そこで、シーケンス１、シーケンス３、シーケンス４では分圧電圧の比較的大きいＤＩＶ１を低電源電圧検知に用い、シーケンス２、シーケンス５では分圧電圧の比較的大きいＤＩＶ２を低電源電圧検知に用いている。
【００６４】
図８に示すように、電源電圧アンダーシュートの電圧下限値が比較的大きいシーケンス２、シーケンス５では大きい分圧電圧が選択されていても、低電源電圧信号はハイレベルである。一方、電源電圧アンダーシュートの電圧下限値が比較的小さいシーケンス１、シーケンス３、シーケンス４でも小さい分圧電圧が選択されるため、分圧電圧が基準電圧以上となり、低電源電圧信号はハイレベルのままとなる。したがって、メモリ制御信号はいずれもハイレベルのままであり、不揮発性メモリ６００は低Ｖｃｃロックがかからない。
なお、本実施形態では分圧電圧のレベルを切り替えて低電源電圧を検知する場合を説明したが、基準電圧のレベルを切り替えることでも同様にして低電源電圧を検知することが可能である。
【００６５】
このように、本発明の第二の実施形態においては、ごく短期間の電源電圧アンダーシュートで予想される電圧下限値に応じて検知する低電源電圧のレベルを切り替えることができる。したがって、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率を向上させることが可能である。
【００６６】
【発明の効果】
以上説明したように本発明によれば、ごく短期間の電源電圧アンダーシュートの発生が予想されるときにデータ書き込みなどを中止させないように低電源電圧検知を行う。したがって、不揮発性メモリの動作効率を向上させることが可能な低電源電圧検知回路を提供することができる。
また、請求項２にかかる発明によれば、内部回路由来のごく短期間の電源電圧アンダーシュートでデータ書き込みなどを中止させないように低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
【００６７】
さらに、請求項３にかかる発明によれば、内部動作シーケンス開始時のごく短期間の電源電圧アンダーシュートでデータ書き込みなどを中止させないように低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
さらに、請求項４にかかる発明によれば、データ書き込みなどの中止が必要な電源電圧低下とごく短期間の電源電圧アンダーシュートとを容易に区別して、低電源電圧を検知することができる。
【００６８】
さらに、請求項５にかかる発明によれば、データ書き込みなどの中止を行う必要がないシーケンスではデータ書き込みなどを中止させないように低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
さらに、請求項６にかかる発明によれば、データ書き込み中の書き込みベリファイシーケンス期間と書き込みシーケンス期間に限定して低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
さらに、請求項７にかかる発明によれば、ページ消去中の消去ベリファイシーケンス期間と消去シーケンス期間に限定して低電源電圧を検知するので、不揮発性メモリの動作効率を向上させることができる。
【００６９】
さらに、請求項８にかかる発明によれば、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
さらに、請求項９にかかる発明によれば、複数の基準電圧を切り替えて低電源電圧を検知することにより、データ書き込みなどの中止が必要以上に行われなくなり、不揮発性メモリの動作効率が向上する。
【図面の簡単な説明】
【図１】本発明の実施形態の概略構成を示すブロック図である。
【図２】本発明の実施形態の具体例である要部回路図である。
【図３】本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させるときの動作を示すタイミングチャートである。
【図４】本実施形態の低電源電圧検知回路を用いて低Ｖｃｃロックを中止させないときの動作を示すタイミングチャートである。
【図５】ごく短期間の電源電圧アンダーシュートが発生したときの本低電源電圧検知回路の動作を示すタイミングチャートである。
【図６】第二の実施形態の要部回路図である。
【図７】第二の実施形態の低Ｖｃｃロック電圧レベルを切り替えるときの動作を示すタイミングチャートである。
【図８】第二の実施形態でごく短期間の電源電圧アンダーシュート発生時の動作を示すタイミングチャートである。
【図９】従来の不揮発性メモリにおける誤書き込み方法を示す回路図である。
【図１０】従来の回路でごく短期間の電源電圧アンダーシュート発生時の動作を示すタイミングチャートである。
【符号の説明】
１００ 低電源電圧検知回路
２００ 基準電圧発生回路
２１０ 基準電圧増幅回路
２１１ ｐチャネルＭＯＳトランジスタ
３００ 電源分圧回路
３０１、３０２ 抵抗
３０３ ｎチャネルＭＯＳトランジスタ
３１１ 抵抗
３１２、３１３ 分圧点
３１４ 切替スイッチ
４００ 比較回路
４０１ コンパレータ
５００ 低電源電圧制御回路
６００ 不揮発性メモリ
６０１ 昇圧回路
６０２ 書込消去動作制御回路
９０１ 抵抗
９０２ ツェナーダイオード
９０３〜９０６ 抵抗
９０７ コンパレータ
９０８ 昇圧回路
Claims (8)
- 低電源電圧を検知するとともに、メモリ制御信号をアクティブ又はインアクティブに切り替える低電源電圧検知回路であって、
上記メモリ制御信号がアクティブであるときにデータ書き込みおよび／またはページ消去を行うことが可能な不揮発性メモリと、
定電圧を生成し基準電圧として出力する基準電圧発生回路と、
電源電圧を受け、この電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力する電源分圧回路と、
上記基準電圧と上記分圧電圧とを比較し、上記分圧電圧が上記基準電圧よりも高い場合に低電源電圧信号をオフにし、上記分圧電圧が上記基準電圧よりも低い場合に低電源電圧信号をオンにして出力する比較回路と、
この低電源電圧信号がオフ状態であるとき、上記メモリ制御信号をアクティブにして出力し、低電源電圧信号がオフ状態からオン状態に変わるとき、上記メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能であって、このメモリ制御信号切替動作を所定の時期に中止状態あるいは実行可能状態にする制御を行う低電源電圧制御回路と
を具備し、
、上記低電源電圧制御回路は、半導体装置の内部回路の動作開始時から所定期間上記メモリ制御信号切替動作を中止状態にすることを特徴とする低電源電圧検知回路。 - 上記請求項１に記載の低電源電圧検知回路において、
上記低電源電圧制御回路は、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、これらの内部動作シーケンスの開始時から所定期間上記メモリ制御信号切替動作を中止状態にすることを特徴とする低電源電圧検知回路。 - 上記請求項２に記載の低電源電圧検知回路において、
上記低電源電圧制御回路は、上記メモリ制御信号切替動作が中止状態になってから実行可能状態に戻る期間を、不揮発性メモリのデータ書き込みまたはページ消去と並列動作する読み出し動作の読み出しサイクル以下とすることを特徴とする低電源電圧検知回路。 - 低電源電圧を検知するとともに、メモリ制御信号をアクティブ又はインアクティブに切り替える低電源電圧検知回路であって、
上記メモリ制御信号がアクティブであるときにデータ書き込みおよび／またはページ消去を行うことが可能な不揮発性メモリと、
定電圧を生成し基準電圧として出力する基準電圧発生回路と、
電源電圧を受け、この電源電圧とグランド電圧との間の電圧を分割して分圧電圧として出力する電源分圧回路と、
上記基準電圧と上記分圧電圧とを比較し、上記分圧電圧が上記基準電圧よりも高い場合に低電源電圧信号をオフにし、上記分圧電圧が上記基準電圧よりも低い場合に低電源電圧信号をオンにして出力する比較回路と、
この低電源電圧信号がオフ状態であるとき、上記メモリ制御信号をアクティブにして出力し、低電源電圧信号がオフ状態からオン状態に変わるとき、上記メモリ制御信号をアクティブからインアクティブに切り替えるメモリ制御信号切替動作を行うことが可能であって、このメモリ制御信号切替動作を所定の時期に中止状態あるいは実行可能状態にする制御を行う低電源電圧制御回路と
を具備し、
上記低電源電圧制御回路は、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、所定の内部動作シーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にすることを特徴とする低電源電圧検知回路。 - 上記請求項４記載の低電源電圧検知回路において、
上記低電源電圧制御回路は、上記不揮発性メモリがデータ書き込み中であって、書き込みベリファイシーケンス期間および書き込みシーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にすることを特徴とする低電源電圧検知回路。 - 上記請求項４または５に記載の低電源電圧検知回路において、
上記低電源電圧制御回路は、上記不揮発性メモリがページ消去中であって、消去ベリファイシーケンス期間および消去シーケンス期間のみ上記メモリ制御信号切替動作を実行可能状態にすることを特徴とする低電源電圧検知回路。 - 上記請求項１〜６のいずれかに記載の低電源電圧検知回路において、上記電源分圧回路は複数の分圧電圧を出力し、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、内部動作シーケンスに応じてこの分圧電圧を切り替えることを特徴とする低電源電圧検知回路。
- 上記請求項１〜７のいずれかに記載の低電源電圧検知回路において、上記基準電圧発生回路は複数の基準電圧を出力し、上記不揮発性メモリがデータ書き込み中またはページ消去中であって、内部動作シーケンスに応じてこの基準電圧を切り替えることを特徴とする低電源電圧検知回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071253A JP3604991B2 (ja) | 2000-03-14 | 2000-03-14 | 低電源電圧検知回路 |
| US09/803,094 US6601003B2 (en) | 2000-03-14 | 2001-03-12 | Operating efficiency of a nonvolatile memory |
| KR10-2001-0013122A KR100391738B1 (ko) | 2000-03-14 | 2001-03-14 | 불휘발성 메모리의 동작 효율 향상 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071253A JP3604991B2 (ja) | 2000-03-14 | 2000-03-14 | 低電源電圧検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001256790A JP2001256790A (ja) | 2001-09-21 |
| JP3604991B2 true JP3604991B2 (ja) | 2004-12-22 |
Family
ID=18589867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000071253A Expired - Fee Related JP3604991B2 (ja) | 2000-03-14 | 2000-03-14 | 低電源電圧検知回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6601003B2 (ja) |
| JP (1) | JP3604991B2 (ja) |
| KR (1) | KR100391738B1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10228688A1 (de) * | 2002-06-27 | 2004-01-29 | Dr. Johannes Heidenhain Gmbh | Schaltungsanordnung zur gepufferten Spannungsversorgung |
| JP4284247B2 (ja) | 2004-08-13 | 2009-06-24 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JP4749076B2 (ja) * | 2005-07-27 | 2011-08-17 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| DE102005056940B4 (de) * | 2005-11-29 | 2016-06-30 | Infineon Technologies Ag | Vorrichtung und Verfahren zum nicht-flüchtigen Speichern eines Statuswertes |
| US7496460B2 (en) * | 2006-09-06 | 2009-02-24 | Eastway Fair Company Limited | Energy source monitoring and control system for power tools |
| JP2009122909A (ja) * | 2007-11-14 | 2009-06-04 | Toshiba Corp | メモリシステム |
| JP5395784B2 (ja) * | 2010-12-27 | 2014-01-22 | 株式会社東芝 | 半導体記憶システム |
| US9177616B2 (en) | 2012-10-04 | 2015-11-03 | Cypress Semiconductor Corporation | Supply power dependent controllable write throughput for memory applications |
| CN103604975B (zh) * | 2013-11-18 | 2016-01-20 | 同济大学 | 抗干扰低电压检测电路 |
| KR102660729B1 (ko) * | 2016-10-28 | 2024-04-26 | 삼성전자주식회사 | 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법 |
| JP7007922B2 (ja) * | 2017-02-24 | 2022-01-25 | アズビル株式会社 | 制御装置、および制御方法 |
| CN111337847B (zh) * | 2020-02-20 | 2021-11-09 | 深圳市航顺芯片技术研发有限公司 | 一种微控制芯片的电源瞬态跌落恢复测试平台及方法 |
| US11475963B2 (en) | 2021-03-19 | 2022-10-18 | Powerchip Semiconductor Manufacturing Corporation | Semiconductor memory with data protection function and data protection method thereof |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648599A (en) | 1987-06-30 | 1989-01-12 | Sharp Kk | Erroneous write preventing method for eeprom or lsi with built-in eeprom |
| JPH07105151B2 (ja) | 1989-02-21 | 1995-11-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69619972D1 (de) * | 1996-06-18 | 2002-04-25 | St Microelectronics Srl | Nichtflüchtige Speicheranordnung mit niedriger Versorgungsspannung und Spannungserhöher |
| US5822246A (en) * | 1996-09-30 | 1998-10-13 | Intel Corporation | Method and apparatus for detecting the voltage on the VCC pin |
| JP3278765B2 (ja) | 1997-11-17 | 2002-04-30 | 日本電気株式会社 | 負電圧生成回路 |
| KR100290282B1 (ko) * | 1998-11-23 | 2001-05-15 | 윤종용 | 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치 |
-
2000
- 2000-03-14 JP JP2000071253A patent/JP3604991B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-12 US US09/803,094 patent/US6601003B2/en not_active Expired - Lifetime
- 2001-03-14 KR KR10-2001-0013122A patent/KR100391738B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001256790A (ja) | 2001-09-21 |
| US20020016690A1 (en) | 2002-02-07 |
| KR20010100815A (ko) | 2001-11-14 |
| US6601003B2 (en) | 2003-07-29 |
| KR100391738B1 (ko) | 2003-07-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040601 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040701 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040701 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20040701 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20040803 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040907 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040930 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081008 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091008 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101008 Year of fee payment: 6 |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131008 Year of fee payment: 9 |
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| S531 | Written request for registration of change of domicile |
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| R350 | Written notification of registration of transfer |
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