JP2001256790A - 低電源電圧検知回路 - Google Patents
低電源電圧検知回路Info
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Abstract
(57)【要約】
【課題】 不揮発性メモリが十分な電源電圧で動作して
いる場合でも、ごく短期間だけ電源電圧が低下により、
不揮発性メモリの動作に影響しないにもかかわらず、デ
ータ書き込みなどの中止がかかってしまう場合があっ
た。 【解決手段】 比較回路は、基準電圧発生回路からの基
準電圧と電源分圧回路からの分圧電圧とを比較し、基準
電圧に対する分圧電圧の大小に応じた信号を低電源電圧
信号として出力する。次に、低電源電圧制御回路がこの
低電源電圧信号を取得し、所定の処理を行った後、不揮
発性メモリに対してメモリ制御信号を出力する。低電源
電圧制御回路は、ごく短期間の電源電圧低下が予想され
るときにメモリ制御信号切替動作を中止状態とするの
で、データ書き込みなどの中止が必要以上に行われなく
なり、不揮発性メモリの動作効率が向上する。
いる場合でも、ごく短期間だけ電源電圧が低下により、
不揮発性メモリの動作に影響しないにもかかわらず、デ
ータ書き込みなどの中止がかかってしまう場合があっ
た。 【解決手段】 比較回路は、基準電圧発生回路からの基
準電圧と電源分圧回路からの分圧電圧とを比較し、基準
電圧に対する分圧電圧の大小に応じた信号を低電源電圧
信号として出力する。次に、低電源電圧制御回路がこの
低電源電圧信号を取得し、所定の処理を行った後、不揮
発性メモリに対してメモリ制御信号を出力する。低電源
電圧制御回路は、ごく短期間の電源電圧低下が予想され
るときにメモリ制御信号切替動作を中止状態とするの
で、データ書き込みなどの中止が必要以上に行われなく
なり、不揮発性メモリの動作効率が向上する。
Description
【０００１】
【発明の属する技術分野】本発明は、低電源電圧検知回
路に関し、特に、不揮発性メモリに供給する電源電圧が
低下した際に低電源電圧を検知する低電源電圧検知回路
に関する。
路に関し、特に、不揮発性メモリに供給する電源電圧が
低下した際に低電源電圧を検知する低電源電圧検知回路
に関する。
【０００２】
【従来の技術】従来、不揮発性メモリにデータ書き込み
やページ消去を行うために、昇圧回路により電源電圧か
ら内部高電圧を発生させている。昇圧回路による内部高
電圧の電流−電圧特性は電源電圧に依存していて、一般
的に、電源電圧が高いほど内部高電圧は高くなり、電流
供給性能も良い。一方、電源電圧が低いほど内部高電圧
は低くなり、電流供給性能も悪い。
やページ消去を行うために、昇圧回路により電源電圧か
ら内部高電圧を発生させている。昇圧回路による内部高
電圧の電流−電圧特性は電源電圧に依存していて、一般
的に、電源電圧が高いほど内部高電圧は高くなり、電流
供給性能も良い。一方、電源電圧が低いほど内部高電圧
は低くなり、電流供給性能も悪い。
【０００３】動作仕様よりも低い電源電圧でデータ書き
込みやページ消去を行うと、内部高電圧は十分な電流−
電圧特性になっていないことが多く、誤ったデータが書
き込まれたり、データが破壊されたりすることがある。
したがって、データ書き込みやページ消去が保証できな
い低電源電圧では、不揮発性メモリのデータ書き込みや
ページ消去を中止させる制御が行われている。
込みやページ消去を行うと、内部高電圧は十分な電流−
電圧特性になっていないことが多く、誤ったデータが書
き込まれたり、データが破壊されたりすることがある。
したがって、データ書き込みやページ消去が保証できな
い低電源電圧では、不揮発性メモリのデータ書き込みや
ページ消去を中止させる制御が行われている。
【０００４】このような制御を行うように低電源電圧を
検知する低電源電圧検知回路の動作原理としては、図９
に示すような特開昭６４−８５９９号公報に開示されて
いる不揮発性メモリにおける誤書き込み防止制御方法が
知られている。この回路は、電源ラインに抵抗９０１の
一端を接続し、この抵抗９０１の他端とグランドとの間
にツェナーダイオード９０２を接続して、抵抗９０１と
ツェナーダイオード９０２との接続部から一定の電圧を
取り出している。さらに、この接続部とグランドとの間
に２個の抵抗９０３、９０４を直列に接続し、抵抗９０
３と抵抗９０４との接続部から分圧された基準電圧を取
り出している。
検知する低電源電圧検知回路の動作原理としては、図９
に示すような特開昭６４−８５９９号公報に開示されて
いる不揮発性メモリにおける誤書き込み防止制御方法が
知られている。この回路は、電源ラインに抵抗９０１の
一端を接続し、この抵抗９０１の他端とグランドとの間
にツェナーダイオード９０２を接続して、抵抗９０１と
ツェナーダイオード９０２との接続部から一定の電圧を
取り出している。さらに、この接続部とグランドとの間
に２個の抵抗９０３、９０４を直列に接続し、抵抗９０
３と抵抗９０４との接続部から分圧された基準電圧を取
り出している。
【０００５】一方、電源ラインとグランドとの間に別の
抵抗９０５、９０６を直列に接続し、抵抗９０５と抵抗
９０６との接続部から電源電圧の分圧電圧を取り出して
いる。この基準電圧と分圧電圧とをコンパレータ９０７
で比較し、その結果の電圧出力を昇圧回路９０８に供給
している。コンパレータ９０７は、分圧電圧が基準電圧
よりも大きいとき、昇圧回路９０８に電源電圧を供給
し、分圧電圧が基準電圧よりも小さいとき、ローレベル
となって昇圧回路９０８に電源電圧を供給しない動作を
行っている。したがって、電源電圧が所定値以下の場
合、昇圧回路に電源が供給されず、不揮発性メモリへの
データ書き込みなどが中止される。
抵抗９０５、９０６を直列に接続し、抵抗９０５と抵抗
９０６との接続部から電源電圧の分圧電圧を取り出して
いる。この基準電圧と分圧電圧とをコンパレータ９０７
で比較し、その結果の電圧出力を昇圧回路９０８に供給
している。コンパレータ９０７は、分圧電圧が基準電圧
よりも大きいとき、昇圧回路９０８に電源電圧を供給
し、分圧電圧が基準電圧よりも小さいとき、ローレベル
となって昇圧回路９０８に電源電圧を供給しない動作を
行っている。したがって、電源電圧が所定値以下の場
合、昇圧回路に電源が供給されず、不揮発性メモリへの
データ書き込みなどが中止される。
【０００６】
【発明が解決しようとする課題】上述した従来の低電源
電圧検知回路においては、次のような課題があった。す
なわち、不揮発性メモリが十分な電源電圧で動作してい
る場合でも、ごく短期間だけ電源電圧が低下する電源電
圧のアンダーシュートが発生することがある。この状態
は不揮発性メモリの動作に影響しないにもかかわらず、
低電源電圧を検知してしまうため、データ書き込みなど
の予期しない中止がかかってしまうことがある。
電圧検知回路においては、次のような課題があった。す
なわち、不揮発性メモリが十分な電源電圧で動作してい
る場合でも、ごく短期間だけ電源電圧が低下する電源電
圧のアンダーシュートが発生することがある。この状態
は不揮発性メモリの動作に影響しないにもかかわらず、
低電源電圧を検知してしまうため、データ書き込みなど
の予期しない中止がかかってしまうことがある。
【０００７】図１０に示すように、電源電圧のアンダー
シュートが発生する度に、コンパレータ９０７からの出
力はローレベルに切り替わり、不揮発性メモリにデータ
書き込みなどの中止がかかることになる。この現象は、
不揮発性メモリの動作電源電圧が低いときや、書き込み
動作または消去動作に並列で読み出し動作を行わせてい
るような状態、例えばデュアルリードのような並列動作
をしているときに発生しやすい。また、ＣＨＥ方式のフ
ラッシュメモリのように低電源電圧でチャージポンプ昇
圧回路を作動させ大電流を供給する場合も同様である。
シュートが発生する度に、コンパレータ９０７からの出
力はローレベルに切り替わり、不揮発性メモリにデータ
書き込みなどの中止がかかることになる。この現象は、
不揮発性メモリの動作電源電圧が低いときや、書き込み
動作または消去動作に並列で読み出し動作を行わせてい
るような状態、例えばデュアルリードのような並列動作
をしているときに発生しやすい。また、ＣＨＥ方式のフ
ラッシュメモリのように低電源電圧でチャージポンプ昇
圧回路を作動させ大電流を供給する場合も同様である。
【０００８】本発明は、上記課題にかんがみてなされた
もので、ごく短期間の電源電圧アンダーシュートのとき
にはデータ書き込みなどを中止させないように低電源電
圧を検知することが可能な低電源電圧検知回路を提供す
ることを目的とする。
もので、ごく短期間の電源電圧アンダーシュートのとき
にはデータ書き込みなどを中止させないように低電源電
圧を検知することが可能な低電源電圧検知回路を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に記載の発明は、メモリ制御信号がアクテ
ィブであるときにデータ書き込みおよび／またはページ
消去を行うことが可能な不揮発性メモリと、定電圧を生
成し基準電圧として出力する基準電圧発生回路と、電源
電圧とグランド電圧との間の電圧を分割して分圧電圧と
して出力する電源分圧回路と、上記基準電圧と上記分圧
電圧とを比較し、上記分圧電圧が上記基準電圧よりも高
い場合に低電源電圧信号をオフにし、上記分圧電圧が上
記基準電圧よりも低い場合に低電源電圧信号をオンにし
て出力する比較回路と、この低電源電圧信号がオフ状態
であるとき、上記メモリ制御信号をアクティブにして出
力し、低電源電圧信号がオフ状態からオン状態に変わる
とき、上記メモリ制御信号をアクティブからインアクテ
ィブに切り替えるメモリ制御信号切替動作を行うことが
可能であって、このメモリ制御信号切替動作を所定の時
期に中止状態あるいは実行可能状態にする制御を行う低
電源電圧制御回路とを具備する構成としてある。
め、請求項１に記載の発明は、メモリ制御信号がアクテ
ィブであるときにデータ書き込みおよび／またはページ
消去を行うことが可能な不揮発性メモリと、定電圧を生
成し基準電圧として出力する基準電圧発生回路と、電源
電圧とグランド電圧との間の電圧を分割して分圧電圧と
して出力する電源分圧回路と、上記基準電圧と上記分圧
電圧とを比較し、上記分圧電圧が上記基準電圧よりも高
い場合に低電源電圧信号をオフにし、上記分圧電圧が上
記基準電圧よりも低い場合に低電源電圧信号をオンにし
て出力する比較回路と、この低電源電圧信号がオフ状態
であるとき、上記メモリ制御信号をアクティブにして出
力し、低電源電圧信号がオフ状態からオン状態に変わる
とき、上記メモリ制御信号をアクティブからインアクテ
ィブに切り替えるメモリ制御信号切替動作を行うことが
可能であって、このメモリ制御信号切替動作を所定の時
期に中止状態あるいは実行可能状態にする制御を行う低
電源電圧制御回路とを具備する構成としてある。
【００１０】すなわち、この低電源電圧検知回路は、不
揮発性メモリと、基準電圧発生回路と、電源分圧回路
と、比較回路と、低電源電圧制御回路とからなる。比較
回路は、基準電圧発生回路からの基準電圧と電源分圧回
路からの分圧電圧を比較し、基準電圧に対する分圧電圧
の大小に応じた信号を低電源電圧信号として、低電源電
圧制御回路に対し出力している。低電源電圧制御回路
は、この低電源電圧信号を取得して、不揮発性メモリを
制御するメモリ制御信号を出力している。
揮発性メモリと、基準電圧発生回路と、電源分圧回路
と、比較回路と、低電源電圧制御回路とからなる。比較
回路は、基準電圧発生回路からの基準電圧と電源分圧回
路からの分圧電圧を比較し、基準電圧に対する分圧電圧
の大小に応じた信号を低電源電圧信号として、低電源電
圧制御回路に対し出力している。低電源電圧制御回路
は、この低電源電圧信号を取得して、不揮発性メモリを
制御するメモリ制御信号を出力している。
【００１１】不揮発性メモリは、データ書き込みあるい
はページ消去の少なくとも一方を行うことができ、これ
らの動作のアクティブ／インアクティブを入力信号によ
り切り替えることができればよい。したがって、汎用的
なフラッシュメモリを採用することができる。基準電圧
発生回路は、定電圧を生成し基準電圧として出力するこ
とができればよく、ツェナーダイオードと抵抗を組み合
わせたものなど、一般的に使用されている回路により構
成することが可能である。また、増幅回路により増幅し
て出力するなど、不揮発性メモリ等の仕様に応じて種々
の回路を用いることができる。
はページ消去の少なくとも一方を行うことができ、これ
らの動作のアクティブ／インアクティブを入力信号によ
り切り替えることができればよい。したがって、汎用的
なフラッシュメモリを採用することができる。基準電圧
発生回路は、定電圧を生成し基準電圧として出力するこ
とができればよく、ツェナーダイオードと抵抗を組み合
わせたものなど、一般的に使用されている回路により構
成することが可能である。また、増幅回路により増幅し
て出力するなど、不揮発性メモリ等の仕様に応じて種々
の回路を用いることができる。
【００１２】電源分圧回路は、電源電圧とグランド電圧
との間の電圧を分割して分圧電圧として出力することが
できればよい。したがって、電源ラインとグランドとの
間に複数の抵抗を直列接続して、抵抗どうしの接続部か
ら電圧を取り出すなど、一般的に知られている回路によ
り構成が可能である。なお、電源電圧を分圧する際に
は、メモリ制御信号切替動作を行う電圧に対する基準電
圧の比が電源電圧に対する分圧電圧の比と同じになるよ
うに、分圧電圧値を調整すればよい。もちろん、基準電
圧の値を変えて調整することも可能である。
との間の電圧を分割して分圧電圧として出力することが
できればよい。したがって、電源ラインとグランドとの
間に複数の抵抗を直列接続して、抵抗どうしの接続部か
ら電圧を取り出すなど、一般的に知られている回路によ
り構成が可能である。なお、電源電圧を分圧する際に
は、メモリ制御信号切替動作を行う電圧に対する基準電
圧の比が電源電圧に対する分圧電圧の比と同じになるよ
うに、分圧電圧値を調整すればよい。もちろん、基準電
圧の値を変えて調整することも可能である。
【００１３】比較回路は、上述した基準電圧と分圧電圧
とを入力して比較する。そして、基準電圧に対する分圧
電圧の大小に応じて出力信号のレベルを切り替える。こ
のような機能があればよいので、比較回路には汎用的な
コンパレータ等が使用可能である。出力信号は低電源電
圧信号として低電源電圧制御回路に入力される。ここ
で、低電源電圧信号出力には誤動作防止用のハザード対
策回路を付加することも可能である。なお、メモリ制御
信号切替動作を行う電圧に対する基準電圧の比が電源電
圧に対する分圧電圧の比と同じであるので、メモリ制御
信号切替動作を行う電圧に対する実際の電源電圧の大小
に応じて低電源電圧信号のレベルは切り替えられる。
とを入力して比較する。そして、基準電圧に対する分圧
電圧の大小に応じて出力信号のレベルを切り替える。こ
のような機能があればよいので、比較回路には汎用的な
コンパレータ等が使用可能である。出力信号は低電源電
圧信号として低電源電圧制御回路に入力される。ここ
で、低電源電圧信号出力には誤動作防止用のハザード対
策回路を付加することも可能である。なお、メモリ制御
信号切替動作を行う電圧に対する基準電圧の比が電源電
圧に対する分圧電圧の比と同じであるので、メモリ制御
信号切替動作を行う電圧に対する実際の電源電圧の大小
に応じて低電源電圧信号のレベルは切り替えられる。
【００１４】低電源電圧制御回路は、この低電源電圧信
号がオン状態であるとき、上記メモリ制御信号をアクテ
ィブにして、不揮発性メモリに対し出力している。そし
て、低電源電圧信号がオフ状態からオン状態に変わると
き、上記メモリ制御信号をアクティブからインアクティ
ブに切り替えるメモリ制御信号切替動作を行うことが可
能である。低電源電圧制御回路は、このメモリ制御信号
切替動作を所定の時期に中止状態にしたり、実行可能状
態にすることができる。
号がオン状態であるとき、上記メモリ制御信号をアクテ
ィブにして、不揮発性メモリに対し出力している。そし
て、低電源電圧信号がオフ状態からオン状態に変わると
き、上記メモリ制御信号をアクティブからインアクティ
ブに切り替えるメモリ制御信号切替動作を行うことが可
能である。低電源電圧制御回路は、このメモリ制御信号
切替動作を所定の時期に中止状態にしたり、実行可能状
態にすることができる。
【００１５】電源電圧がメモリ制御信号切替動作を行う
電圧よりも高いときは、分圧電圧が基準電圧よりも高く
なる。分圧電圧と基準電圧が比較回路に入力されると、
比較回路は低電源電圧信号をオフ状態にする。すると、
低電源電圧制御回路はオフ状態である低電源電圧信号を
入手する。低電源電圧信号がオフ状態のとき、低電源電
圧制御回路はメモリ制御信号をアクティブにする。この
メモリ制御信号は不揮発性メモリに入力される。この場
合、メモリ制御信号がアクティブであるので、不揮発性
メモリはデータ書き込みやページ消去を行うことができ
る状態になっている。
電圧よりも高いときは、分圧電圧が基準電圧よりも高く
なる。分圧電圧と基準電圧が比較回路に入力されると、
比較回路は低電源電圧信号をオフ状態にする。すると、
低電源電圧制御回路はオフ状態である低電源電圧信号を
入手する。低電源電圧信号がオフ状態のとき、低電源電
圧制御回路はメモリ制御信号をアクティブにする。この
メモリ制御信号は不揮発性メモリに入力される。この場
合、メモリ制御信号がアクティブであるので、不揮発性
メモリはデータ書き込みやページ消去を行うことができ
る状態になっている。
【００１６】電源電圧がメモリ制御信号切替動作を行う
電圧より低くなると、分圧電圧は基準電圧よりも低くな
る。すると、比較回路は低電源電圧信号をオン状態に
し、低電源電圧制御回路にオン状態である低電源電圧信
号が入力される。このとき、低電源電圧制御回路は、メ
モリ制御信号をアクティブからインアクティブに切り替
えるメモリ制御信号切替動作を行うことが可能であっ
て、このメモリ制御信号切替動作を所定の時期に中止状
態あるいは実行可能状態にする。このように、低電源電
圧信号がオン状態であると、メモリ制御信号はアクティ
ブとインアクティブとが切り替えられ、必要に応じて不
揮発性メモリのデータ書き込みやページ消去が中止され
たり実行されたりする。
電圧より低くなると、分圧電圧は基準電圧よりも低くな
る。すると、比較回路は低電源電圧信号をオン状態に
し、低電源電圧制御回路にオン状態である低電源電圧信
号が入力される。このとき、低電源電圧制御回路は、メ
モリ制御信号をアクティブからインアクティブに切り替
えるメモリ制御信号切替動作を行うことが可能であっ
て、このメモリ制御信号切替動作を所定の時期に中止状
態あるいは実行可能状態にする。このように、低電源電
圧信号がオン状態であると、メモリ制御信号はアクティ
ブとインアクティブとが切り替えられ、必要に応じて不
揮発性メモリのデータ書き込みやページ消去が中止され
たり実行されたりする。
【００１７】ここで、ごく短時間の電圧低下は、例えば
内部高電圧昇圧回路、出力バッファ、センスアンプなど
の電源ノイズ源となる内部回路の動作開始時に起こりや
すい。このようなごく短期間の電源電圧アンダーシュー
トは、不揮発性メモリの動作に実質的な影響を与えな
い。そこで、請求項２に記載の発明は、請求項１に記載
の低電源電圧検知回路において、上記低電源電圧制御回
路は、半導体装置の内部回路の動作開始時から所定期間
上記メモリ制御信号切替動作を中止状態にする構成とし
てある。
内部高電圧昇圧回路、出力バッファ、センスアンプなど
の電源ノイズ源となる内部回路の動作開始時に起こりや
すい。このようなごく短期間の電源電圧アンダーシュー
トは、不揮発性メモリの動作に実質的な影響を与えな
い。そこで、請求項２に記載の発明は、請求項１に記載
の低電源電圧検知回路において、上記低電源電圧制御回
路は、半導体装置の内部回路の動作開始時から所定期間
上記メモリ制御信号切替動作を中止状態にする構成とし
てある。
【００１８】すなわち、半導体装置の内部回路に起因す
るノイズで低電源電圧を検知せず、すなわち、電源電圧
アンダーシュートが予想される期間にデータ書き込みな
どを中止させないようにするので、不揮発性メモリの動
作効率を向上させることができる。
るノイズで低電源電圧を検知せず、すなわち、電源電圧
アンダーシュートが予想される期間にデータ書き込みな
どを中止させないようにするので、不揮発性メモリの動
作効率を向上させることができる。
【００１９】また、ごく短時間の電圧低下は、不揮発性
メモリのデータ書き込み中やページ消去中の内部動作シ
ーケンス開始時にも起こりやすい。そこで、請求項３に
記載の発明は、請求項１または２に記載の低電源電圧検
知回路において、上記低電源電圧制御回路が、上記不揮
発性メモリがデータ書き込み中またはページ消去中であ
って、これらの内部動作シーケンスの開始時から所定期
間上記メモリ制御信号切替動作を中止状態にする構成と
してある。
メモリのデータ書き込み中やページ消去中の内部動作シ
ーケンス開始時にも起こりやすい。そこで、請求項３に
記載の発明は、請求項１または２に記載の低電源電圧検
知回路において、上記低電源電圧制御回路が、上記不揮
発性メモリがデータ書き込み中またはページ消去中であ
って、これらの内部動作シーケンスの開始時から所定期
間上記メモリ制御信号切替動作を中止状態にする構成と
してある。
【００２０】すなわち、不揮発性メモリの動作に実質的
な影響を与えない内部動作シーケンス開始時のごく短期
間の電源電圧アンダーシュートで低電源電圧を検知せ
ず、データ書き込みなどを中止させないようにすること
ができる。したがって、不揮発性メモリの動作効率を向
上させることができる。
な影響を与えない内部動作シーケンス開始時のごく短期
間の電源電圧アンダーシュートで低電源電圧を検知せ
ず、データ書き込みなどを中止させないようにすること
ができる。したがって、不揮発性メモリの動作効率を向
上させることができる。
【００２１】さらに、ごく短期間の電源電圧アンダーシ
ュートの期間は、不揮発性メモリのデータ読み出しサイ
クルよりも短い。そこで、請求項４に記載の発明は、請
求項１〜３のいずれかに記載の低電源電圧検知回路にお
いて、上記低電源電圧制御回路は、上記メモリ制御信号
切替動作が中止状態になってから実行可能状態に戻る期
間を不揮発性メモリのデータ書き込みまたはページ消去
と並列動作する読み出し動作の読み出しサイクル以下と
する構成としてある。
ュートの期間は、不揮発性メモリのデータ読み出しサイ
クルよりも短い。そこで、請求項４に記載の発明は、請
求項１〜３のいずれかに記載の低電源電圧検知回路にお
いて、上記低電源電圧制御回路は、上記メモリ制御信号
切替動作が中止状態になってから実行可能状態に戻る期
間を不揮発性メモリのデータ書き込みまたはページ消去
と並列動作する読み出し動作の読み出しサイクル以下と
する構成としてある。
【００２２】すなわち、低電源電圧時のデータ書き込み
などを中止させない期間を不揮発性メモリのデータ読み
出しサイクルよりも短くしている。したがって、本来デ
ータ書き込みなどの中止が必要な電源電圧低下と、ごく
短期間の電源電圧アンダーシュートとを容易に区別して
低電源電圧を検知することができる。
などを中止させない期間を不揮発性メモリのデータ読み
出しサイクルよりも短くしている。したがって、本来デ
ータ書き込みなどの中止が必要な電源電圧低下と、ごく
短期間の電源電圧アンダーシュートとを容易に区別して
低電源電圧を検知することができる。
【００２３】ここで、不揮発性メモリがデータ書き込み
中やページ消去中の内部動作シーケンスでデータ書き込
みなどの中止が必要なシーケンスに限定して、データ書
き込みなどの中止を行うようにしてもよい。そこで、請
求項５に記載の発明は、請求項１に記載の低電源電圧検
知回路において、上記低電源電圧制御回路は、上記不揮
発性メモリがデータ書き込み中またはページ消去中であ
って、所定の内部動作シーケンス期間のみ上記メモリ制
御信号切替動作を実行可能状態にする構成としてある。
中やページ消去中の内部動作シーケンスでデータ書き込
みなどの中止が必要なシーケンスに限定して、データ書
き込みなどの中止を行うようにしてもよい。そこで、請
求項５に記載の発明は、請求項１に記載の低電源電圧検
知回路において、上記低電源電圧制御回路は、上記不揮
発性メモリがデータ書き込み中またはページ消去中であ
って、所定の内部動作シーケンス期間のみ上記メモリ制
御信号切替動作を実行可能状態にする構成としてある。
【００２４】すなわち、データ書き込みなどを中止させ
る必要がないシーケンスではごく短期間の電源電圧アン
ダーシュートが起こってもデータ書き込みなどを中止さ
せないように低電源電圧を検知する。したがって、不揮
発性メモリの動作効率を向上させることができる。
る必要がないシーケンスではごく短期間の電源電圧アン
ダーシュートが起こってもデータ書き込みなどを中止さ
せないように低電源電圧を検知する。したがって、不揮
発性メモリの動作効率を向上させることができる。
【００２５】また、データ書き込みの中止が必要なの
は、書き込みベリファイシーケンス期間と書き込みシー
ケンス期間である。そこで、請求項６に記載の発明は、
請求項５に記載の低電源電圧検知回路において、上記低
電源電圧制御回路は、上記不揮発性メモリがデータ書き
込み中であって、書き込みベリファイシーケンス期間お
よび書き込みシーケンス期間のみ上記メモリ制御信号切
替動作を実行可能状態にする構成としてある。
は、書き込みベリファイシーケンス期間と書き込みシー
ケンス期間である。そこで、請求項６に記載の発明は、
請求項５に記載の低電源電圧検知回路において、上記低
電源電圧制御回路は、上記不揮発性メモリがデータ書き
込み中であって、書き込みベリファイシーケンス期間お
よび書き込みシーケンス期間のみ上記メモリ制御信号切
替動作を実行可能状態にする構成としてある。
【００２６】すなわち、データ書き込み中の書き込みベ
リファイシーケンス期間と書き込みシーケンス期間以外
には、ごく短期間の電源電圧アンダーシュートが起こっ
ても低電源電圧であることを示す信号を出力しない。し
たがって、不揮発性メモリの動作効率を向上させること
ができる。
リファイシーケンス期間と書き込みシーケンス期間以外
には、ごく短期間の電源電圧アンダーシュートが起こっ
ても低電源電圧であることを示す信号を出力しない。し
たがって、不揮発性メモリの動作効率を向上させること
ができる。
【００２７】また、ページ消去の中止が必要なのは、消
去ベリファイシーケンス期間と消去シーケンス期間であ
る。そこで、請求項７に記載の発明は、請求項５または
６に記載の低電源電圧検知回路において、上記低電源電
圧制御回路は、上記不揮発性メモリがページ消去中であ
って、消去ベリファイシーケンス期間および消去シーケ
ンス期間のみ上記メモリ制御信号切替動作を実行可能状
態にする構成としてある。
去ベリファイシーケンス期間と消去シーケンス期間であ
る。そこで、請求項７に記載の発明は、請求項５または
６に記載の低電源電圧検知回路において、上記低電源電
圧制御回路は、上記不揮発性メモリがページ消去中であ
って、消去ベリファイシーケンス期間および消去シーケ
ンス期間のみ上記メモリ制御信号切替動作を実行可能状
態にする構成としてある。
【００２８】すなわち、ページ消去中の消去ベリファイ
シーケンス期間と消去シーケンス期間以外には、ごく短
期間の電源電圧アンダーシュートが起こっても低電源電
圧であることを示す信号を出力しない。したがって、不
揮発性メモリの動作効率を向上させることができる。
シーケンス期間と消去シーケンス期間以外には、ごく短
期間の電源電圧アンダーシュートが起こっても低電源電
圧であることを示す信号を出力しない。したがって、不
揮発性メモリの動作効率を向上させることができる。
【００２９】ここで、不揮発性メモリの内部動作シーケ
ンスに応じてデータ書き込みなどを中止させる電圧を切
り替えてもよい。そこで、請求項８に記載の発明は、請
求項１〜７のいずれかに記載の低電源電圧検知回路にお
いて、上記電源分圧回路は複数の分圧電圧を出力し、上
記不揮発性メモリがデータ書き込み中またはページ消去
中であって、内部動作シーケンスに応じてこの分圧電圧
を切り替える構成としてある。
ンスに応じてデータ書き込みなどを中止させる電圧を切
り替えてもよい。そこで、請求項８に記載の発明は、請
求項１〜７のいずれかに記載の低電源電圧検知回路にお
いて、上記電源分圧回路は複数の分圧電圧を出力し、上
記不揮発性メモリがデータ書き込み中またはページ消去
中であって、内部動作シーケンスに応じてこの分圧電圧
を切り替える構成としてある。
【００３０】すなわち、複数の分圧電圧を切り替えて低
電源電圧を検知するので、不揮発性メモリの内部動作シ
ーケンスに応じて最適なデータ書き込みなどを中止させ
る電圧を設定することができる。したがって、データ書
き込みなどの中止が必要以上に行われなくなり、不揮発
性メモリの動作効率が向上する。
電源電圧を検知するので、不揮発性メモリの内部動作シ
ーケンスに応じて最適なデータ書き込みなどを中止させ
る電圧を設定することができる。したがって、データ書
き込みなどの中止が必要以上に行われなくなり、不揮発
性メモリの動作効率が向上する。
【００３１】また、データ書き込みなどを中止させる電
圧を切り替えるには、分圧電圧を複数にする以外でも可
能である。そこで、請求項９に記載の発明は、請求項１
〜８のいずれかに記載の低電源電圧検知回路において、
上記基準電圧発生回路は複数の基準電圧を出力し、上記
不揮発性メモリがデータ書き込み中またはページ消去中
であって、内部動作シーケンスに応じてこの基準電圧を
切り替える構成としてある。
圧を切り替えるには、分圧電圧を複数にする以外でも可
能である。そこで、請求項９に記載の発明は、請求項１
〜８のいずれかに記載の低電源電圧検知回路において、
上記基準電圧発生回路は複数の基準電圧を出力し、上記
不揮発性メモリがデータ書き込み中またはページ消去中
であって、内部動作シーケンスに応じてこの基準電圧を
切り替える構成としてある。
【００３２】すなわち、複数の基準電圧を切り替えて低
電源電圧を検知するので、内部動作シーケンスに応じて
最適なデータ書き込みなどを中止させる電圧を設定でき
る。したがって、データ書き込みなどの中止が必要以上
に行われなくなり、不揮発性メモリの動作効率が向上す
る。
電源電圧を検知するので、内部動作シーケンスに応じて
最適なデータ書き込みなどを中止させる電圧を設定でき
る。したがって、データ書き込みなどの中止が必要以上
に行われなくなり、不揮発性メモリの動作効率が向上す
る。
【００３３】
【発明の実施の形態】以下、図面にもとづいて本発明の
実施形態を説明する。図１は、本発明の実施形態の概略
構成を示すブロック図である。同図において、低電源電
圧検知回路１００は、基準電圧発生回路２００と、電源
分圧回路３００と、比較回路４００と、低電源電圧制御
回路５００とを備えている。比較回路４００は、基準電
圧発生回路２００からの基準電圧と電源分圧回路３００
からの分圧電圧とを比較し、基準電圧に対する分圧電圧
の大小に応じた信号を低電源電圧信号として出力する。
次に、低電源電圧制御回路５００がこの低電源電圧信号
を取得し、所定の処理を行った後、不揮発性メモリ６０
０に対してメモリ制御信号を出力するようになってい
る。
実施形態を説明する。図１は、本発明の実施形態の概略
構成を示すブロック図である。同図において、低電源電
圧検知回路１００は、基準電圧発生回路２００と、電源
分圧回路３００と、比較回路４００と、低電源電圧制御
回路５００とを備えている。比較回路４００は、基準電
圧発生回路２００からの基準電圧と電源分圧回路３００
からの分圧電圧とを比較し、基準電圧に対する分圧電圧
の大小に応じた信号を低電源電圧信号として出力する。
次に、低電源電圧制御回路５００がこの低電源電圧信号
を取得し、所定の処理を行った後、不揮発性メモリ６０
０に対してメモリ制御信号を出力するようになってい
る。
【００３４】不揮発性メモリ６００は、内部高電圧によ
りデータ書き込みやページ消去が行われるようになって
いる。そして、メモリ制御信号の入力がアクティブであ
るとき、不揮発性メモリへのデータ書き込みやページ消
去を行うことが可能であり、メモリ制御信号がインアク
ティブであるとき、これらの動作は中止される。
りデータ書き込みやページ消去が行われるようになって
いる。そして、メモリ制御信号の入力がアクティブであ
るとき、不揮発性メモリへのデータ書き込みやページ消
去を行うことが可能であり、メモリ制御信号がインアク
ティブであるとき、これらの動作は中止される。
【００３５】基準電圧発生回路２００は、定電圧を生成
し基準電圧として出力している。例えば、電源ラインと
グランドとの間に抵抗とツェナーダイオードを直列に接
続し、これら抵抗とツェナーダイオードとの接続部から
基準電圧を取り出すことで構成される。
し基準電圧として出力している。例えば、電源ラインと
グランドとの間に抵抗とツェナーダイオードを直列に接
続し、これら抵抗とツェナーダイオードとの接続部から
基準電圧を取り出すことで構成される。
【００３６】電源分圧回路３００は、電源電圧とグラン
ド電圧との間の電圧を分割して分圧電圧として出力して
いる。例えば、電源ラインとグランドとの間に複数の抵
抗を直列接続して、抵抗どうしの接続部から分圧電圧を
取り出すことで構成される。
ド電圧との間の電圧を分割して分圧電圧として出力して
いる。例えば、電源ラインとグランドとの間に複数の抵
抗を直列接続して、抵抗どうしの接続部から分圧電圧を
取り出すことで構成される。
【００３７】比較回路４００は、基準電圧発生回路２０
０からの基準電圧と電源分圧回路３００からの分圧電圧
とを入力して比較している。基準電圧に対し分圧電圧が
大きいときはオフ状態であるハイレベルの低電源電圧信
号を出力する。逆に、基準電圧に対し分圧電圧が小さい
ときはオン状態であるローレベルの低電源電圧信号を出
力する。
０からの基準電圧と電源分圧回路３００からの分圧電圧
とを入力して比較している。基準電圧に対し分圧電圧が
大きいときはオフ状態であるハイレベルの低電源電圧信
号を出力する。逆に、基準電圧に対し分圧電圧が小さい
ときはオン状態であるローレベルの低電源電圧信号を出
力する。
【００３８】なお、低電源電圧信号の状態を切り替える
タイミングは、電源電圧が低下したときに不揮発性メモ
リ６００のデータ書き込みなどを中止させる電圧である
低Ｖｃｃロック電圧が基準となる。比較回路４００は電
源電圧の分圧電圧を監視して低電源電圧信号の状態を切
り替えるため、基準電圧は、この低Ｖｃｃロック電圧に
電源電圧に対する分圧電圧の比を乗じた値としている。
分圧電圧や基準電圧の調整は、電源分圧回路や基準電圧
発生回路の内部に含まれている抵抗の値を変えることに
より行う。また、低Ｖｃｃロック電圧は、半導体装置内
の実効的な電源電圧をもとに設定するのがのぞましい。
タイミングは、電源電圧が低下したときに不揮発性メモ
リ６００のデータ書き込みなどを中止させる電圧である
低Ｖｃｃロック電圧が基準となる。比較回路４００は電
源電圧の分圧電圧を監視して低電源電圧信号の状態を切
り替えるため、基準電圧は、この低Ｖｃｃロック電圧に
電源電圧に対する分圧電圧の比を乗じた値としている。
分圧電圧や基準電圧の調整は、電源分圧回路や基準電圧
発生回路の内部に含まれている抵抗の値を変えることに
より行う。また、低Ｖｃｃロック電圧は、半導体装置内
の実効的な電源電圧をもとに設定するのがのぞましい。
【００３９】低電源電圧制御回路５００は、低電源電圧
信号を取得し、電源電圧が低下した場合にデータ書き込
みなどの中止を行うかどうかの制御を行っている。低電
源電圧制御回路５００は、データ信号、チップイネーブ
ル信号などの半導体装置外部からの信号や、低電源電圧
信号などの半導体装置内部からの信号が入力されてい
る。これらの信号をもとに、低電源電圧制御回路５００
は半導体装置の動作を制御する信号を出力するための演
算を行い、半導体装置内部の回路や半導体装置外部への
信号を出力している。
信号を取得し、電源電圧が低下した場合にデータ書き込
みなどの中止を行うかどうかの制御を行っている。低電
源電圧制御回路５００は、データ信号、チップイネーブ
ル信号などの半導体装置外部からの信号や、低電源電圧
信号などの半導体装置内部からの信号が入力されてい
る。これらの信号をもとに、低電源電圧制御回路５００
は半導体装置の動作を制御する信号を出力するための演
算を行い、半導体装置内部の回路や半導体装置外部への
信号を出力している。
【００４０】低電源電圧制御回路５００は、低電源電圧
信号がハイレベルであるときメモリ制御信号をアクティ
ブにして、不揮発性メモリに対し出力する。そして、低
電源電圧信号がハイレベルからローレベルに変わると
き、メモリ制御信号をアクティブからインアクティブに
切り替えることが可能になっており、この切り替え動作
を上述したような演算の後、所定の時期に中止状態にし
たり、実行可能状態にしている。
信号がハイレベルであるときメモリ制御信号をアクティ
ブにして、不揮発性メモリに対し出力する。そして、低
電源電圧信号がハイレベルからローレベルに変わると
き、メモリ制御信号をアクティブからインアクティブに
切り替えることが可能になっており、この切り替え動作
を上述したような演算の後、所定の時期に中止状態にし
たり、実行可能状態にしている。
【００４１】この切り替えが実行可能状態であるときは
不揮発性メモリ６００のデータ書き込みなどを中止させ
ることが可能な状態である。このときは、低電源電圧信
号がローレベルに切り替わる段階で低電源電圧制御回路
５００はメモリ制御信号をインアクティブにする。その
結果、不揮発性メモリ６００にはデータ書き込みの中止
がかかる。また、メモリ制御信号の切り替えが中止状態
であるときは不揮発性メモリ６００のデータ書き込みを
中止させない状態である。このときは、低電源電圧信号
がローレベルに切り替わっても不揮発性メモリ６００に
はデータ書き込みの中止がかからない。
不揮発性メモリ６００のデータ書き込みなどを中止させ
ることが可能な状態である。このときは、低電源電圧信
号がローレベルに切り替わる段階で低電源電圧制御回路
５００はメモリ制御信号をインアクティブにする。その
結果、不揮発性メモリ６００にはデータ書き込みの中止
がかかる。また、メモリ制御信号の切り替えが中止状態
であるときは不揮発性メモリ６００のデータ書き込みを
中止させない状態である。このときは、低電源電圧信号
がローレベルに切り替わっても不揮発性メモリ６００に
はデータ書き込みの中止がかからない。
【００４２】低Ｖｃｃロック電圧以下でデータ書き込み
を中止させる低Ｖｃｃロックをしない制御を開始するの
は、ごく短期間の電源電圧アンダーシュートが予想され
るときとしている。本実施形態では、半導体装置で電源
ノイズ源となる内部回路の動作時や、不揮発性メモリ６
００のデータ書き込み中あるいはページ消去中の内部動
作シーケンスの開始時としている。また、低Ｖｃｃロッ
クをしない期間は、不揮発性メモリ６００のデータ読み
出しサイクル以下としている。
を中止させる低Ｖｃｃロックをしない制御を開始するの
は、ごく短期間の電源電圧アンダーシュートが予想され
るときとしている。本実施形態では、半導体装置で電源
ノイズ源となる内部回路の動作時や、不揮発性メモリ６
００のデータ書き込み中あるいはページ消去中の内部動
作シーケンスの開始時としている。また、低Ｖｃｃロッ
クをしない期間は、不揮発性メモリ６００のデータ読み
出しサイクル以下としている。
【００４３】図２は、本発明の実施形態の具体例である
要部回路図を示している。同図において、不揮発性メモ
リ６００の周辺回路として昇圧回路６０１と書込消去動
作制御回路６０２とが備えられている。これらの回路
は、低電源電圧制御回路５００からのメモリ制御信号を
受けて不揮発性メモリ６００のデータ書き込みやページ
消去を行う構成となっている。
要部回路図を示している。同図において、不揮発性メモ
リ６００の周辺回路として昇圧回路６０１と書込消去動
作制御回路６０２とが備えられている。これらの回路
は、低電源電圧制御回路５００からのメモリ制御信号を
受けて不揮発性メモリ６００のデータ書き込みやページ
消去を行う構成となっている。
【００４４】基準電圧発生回路２００の基準電圧の出力
は、基準電圧増幅回路２１０に入力され、増幅されてい
る。基準電圧増幅回路２１０には、低電源電圧制御回路
５００から出力されるＢＡＣＴ１信号が入力され、基準
電圧増幅回路２１０が動作が活性化されたり、非活性に
されたりしている。
は、基準電圧増幅回路２１０に入力され、増幅されてい
る。基準電圧増幅回路２１０には、低電源電圧制御回路
５００から出力されるＢＡＣＴ１信号が入力され、基準
電圧増幅回路２１０が動作が活性化されたり、非活性に
されたりしている。
【００４５】ＢＡＣＴ１信号は基準電圧増幅回路２１０
に備えられたｐチャネルＭＯＳトランジスタ２１１に入
力されるため、ＢＡＣＴ１信号がハイレベルである間は
ｐチャネルＭＯＳトランジスタ２１１のスイッチオフの
状態である。すなわち、基準電圧増幅回路２１０は非活
性の状態にある。ＢＡＣＴ１信号がローレベルに切り替
わると、ｐチャネルＭＯＳトランジスタ２１１はスイッ
チオンの状態となり、基準電圧増幅回路２１０は活性化
される。そして、基準電圧発生回路２００からの基準電
圧は基準電圧増幅回路２１０で増幅され、比較回路４０
０に入力される。
に備えられたｐチャネルＭＯＳトランジスタ２１１に入
力されるため、ＢＡＣＴ１信号がハイレベルである間は
ｐチャネルＭＯＳトランジスタ２１１のスイッチオフの
状態である。すなわち、基準電圧増幅回路２１０は非活
性の状態にある。ＢＡＣＴ１信号がローレベルに切り替
わると、ｐチャネルＭＯＳトランジスタ２１１はスイッ
チオンの状態となり、基準電圧増幅回路２１０は活性化
される。そして、基準電圧発生回路２００からの基準電
圧は基準電圧増幅回路２１０で増幅され、比較回路４０
０に入力される。
【００４６】電源分圧回路３００は二個の抵抗３０１、
３０２を備えており、電源ラインとグランドとの間に抵
抗３０１、３０２が直列に接続されている。抵抗３０
１、３０２の接続部から分圧電圧が出力され、比較回路
４００に入力されている。この分圧電圧は抵抗３０１、
３０２の抵抗値により決まり、抵抗３０２の抵抗値を抵
抗３０１、３０２の抵抗値の和で割ったものに電源電圧
を乗じたものになる。
３０２を備えており、電源ラインとグランドとの間に抵
抗３０１、３０２が直列に接続されている。抵抗３０
１、３０２の接続部から分圧電圧が出力され、比較回路
４００に入力されている。この分圧電圧は抵抗３０１、
３０２の抵抗値により決まり、抵抗３０２の抵抗値を抵
抗３０１、３０２の抵抗値の和で割ったものに電源電圧
を乗じたものになる。
【００４７】電源分圧回路３００には、さらにｎチャネ
ルＭＯＳトランジスタ３０３が抵抗３０２とグランドと
の間に接続されており、低電源電圧制御回路５００から
のＴＡＣＴ１信号が入力されている。ＴＡＣＴ１信号は
ＢＡＣＴ１信号とハイレベル／ローレベルが逆になって
いる。したがって、半導体装置が待機状態であるとき、
ＴＡＣＴ１信号はローレベルであり、この入力を受けた
ｎチャネルＭＯＳトランジスタ３０３はスイッチオフの
状態となって電源分圧回路３００は非活性の状態であ
る。半導体装置の動作時には、ＴＡＣＴ１信号はハイレ
ベルに切り替わり、ｎチャネルＭＯＳトランジスタ３０
３はスイッチオンの状態となって電源分圧回路３００は
活性化される。
ルＭＯＳトランジスタ３０３が抵抗３０２とグランドと
の間に接続されており、低電源電圧制御回路５００から
のＴＡＣＴ１信号が入力されている。ＴＡＣＴ１信号は
ＢＡＣＴ１信号とハイレベル／ローレベルが逆になって
いる。したがって、半導体装置が待機状態であるとき、
ＴＡＣＴ１信号はローレベルであり、この入力を受けた
ｎチャネルＭＯＳトランジスタ３０３はスイッチオフの
状態となって電源分圧回路３００は非活性の状態であ
る。半導体装置の動作時には、ＴＡＣＴ１信号はハイレ
ベルに切り替わり、ｎチャネルＭＯＳトランジスタ３０
３はスイッチオンの状態となって電源分圧回路３００は
活性化される。
【００４８】比較回路４００はコンパレータ４０１で構
成されており、基準電圧増幅回路２１０からの増幅され
た基準電圧と電源分圧回路３００からの分圧電圧がコン
パレータ４０１の入力端に入力されている。コンパレー
タ４０１は、基準電圧に対する分圧電圧の大小に応じて
低電源電圧信号出力の電圧レベルを切り替えている。分
圧電圧が基準電圧よりも大きいとき低電源電圧信号出力
はハイレベルであり、分圧電圧が基準電圧よりも小さい
とき低電源電圧信号出力はローレベルである。
成されており、基準電圧増幅回路２１０からの増幅され
た基準電圧と電源分圧回路３００からの分圧電圧がコン
パレータ４０１の入力端に入力されている。コンパレー
タ４０１は、基準電圧に対する分圧電圧の大小に応じて
低電源電圧信号出力の電圧レベルを切り替えている。分
圧電圧が基準電圧よりも大きいとき低電源電圧信号出力
はハイレベルであり、分圧電圧が基準電圧よりも小さい
とき低電源電圧信号出力はローレベルである。
【００４９】低電源電圧制御回路５００にはＴＡＣＴ２
信号が入力され、このＴＡＣＴ２信号をもとにメモリ制
御信号切替動作を実行可能状態とするか、中断状態とす
るかを決定している。なお、ＴＡＣＴ２信号は、図示し
ていない他の制御回路から供給されている。
信号が入力され、このＴＡＣＴ２信号をもとにメモリ制
御信号切替動作を実行可能状態とするか、中断状態とす
るかを決定している。なお、ＴＡＣＴ２信号は、図示し
ていない他の制御回路から供給されている。
【００５０】次に、本低電源電圧検知回路１００の動作
例を説明する。図３は、本実施形態の低電源電圧検知回
路を用いて低Ｖｃｃロックを中止させるときの動作を示
すタイミングチャートである。また、図４は本実施形態
の低電源電圧検知回路を用いて低Ｖｃｃロックを中止さ
せないときの動作を示すタイミングチャートである。
例を説明する。図３は、本実施形態の低電源電圧検知回
路を用いて低Ｖｃｃロックを中止させるときの動作を示
すタイミングチャートである。また、図４は本実施形態
の低電源電圧検知回路を用いて低Ｖｃｃロックを中止さ
せないときの動作を示すタイミングチャートである。
【００５１】電源電圧が低下し、タイミングＴ１によっ
て低Ｖｃｃロック電圧以下になると、分圧電圧が基準電
圧以下になるので、低電源電圧信号はオフ状態であるハ
イレベルからオン状態であるローレベルへと切り替わ
る。ここで、低電源電圧制御回路５００に入力されるＴ
ＡＣＴ２信号がハイレベルであると、メモリ制御信号切
替動作を中止しない。このときは、図４に示すようにメ
モリ制御信号がハイレベルからローレベルに切り替わ
り、不揮発性メモリ６００には低Ｖｃｃロックがかか
る。
て低Ｖｃｃロック電圧以下になると、分圧電圧が基準電
圧以下になるので、低電源電圧信号はオフ状態であるハ
イレベルからオン状態であるローレベルへと切り替わ
る。ここで、低電源電圧制御回路５００に入力されるＴ
ＡＣＴ２信号がハイレベルであると、メモリ制御信号切
替動作を中止しない。このときは、図４に示すようにメ
モリ制御信号がハイレベルからローレベルに切り替わ
り、不揮発性メモリ６００には低Ｖｃｃロックがかか
る。
【００５２】しかし、本低電源電圧検知回路１００がメ
モリ制御信号切替動作を中止状態にすると、図３のよう
に低電源電圧信号がハイレベルからローレベルに切り替
わっても、メモリ制御信号はハイレベルのままである。
したがって、不揮発性メモリ６００には低Ｖｃｃロック
がかからない。
モリ制御信号切替動作を中止状態にすると、図３のよう
に低電源電圧信号がハイレベルからローレベルに切り替
わっても、メモリ制御信号はハイレベルのままである。
したがって、不揮発性メモリ６００には低Ｖｃｃロック
がかからない。
【００５３】次に、ごく短期間の電源電圧アンダーシュ
ートが発生したときの本低電源電圧検知回路１００の動
作を図５を用いて説明する。なお、図５は不揮発性メモ
リがデータ書き込みあるいはページ消去を行うときの内
部動作シーケンスに応じたタイミングチャートを示して
いる。
ートが発生したときの本低電源電圧検知回路１００の動
作を図５を用いて説明する。なお、図５は不揮発性メモ
リがデータ書き込みあるいはページ消去を行うときの内
部動作シーケンスに応じたタイミングチャートを示して
いる。
【００５４】低電源電圧制御回路５００に入力されるＴ
ＡＣＴ２信号は、半導体装置の動作準備完了後は、各内
部動作シーケンスの開始時から所定期間ローレベルであ
り、それ以外はハイレベルとしている。各内部動作シー
ケンスの開始時に電源電圧が低Ｖｃｃロック電圧以下に
なると、分圧電圧が基準電圧以下となるため、それぞれ
の時点で低電源電圧信号がハイレベルからローレベルへ
と切り替わる。
ＡＣＴ２信号は、半導体装置の動作準備完了後は、各内
部動作シーケンスの開始時から所定期間ローレベルであ
り、それ以外はハイレベルとしている。各内部動作シー
ケンスの開始時に電源電圧が低Ｖｃｃロック電圧以下に
なると、分圧電圧が基準電圧以下となるため、それぞれ
の時点で低電源電圧信号がハイレベルからローレベルへ
と切り替わる。
【００５５】しかし、ＴＡＣＴ２信号により各内部動作
シーケンスの開始時から所定期間メモリ制御信号切替動
作を中断状態としているため、メモリ制御信号出力はハ
イレベルのままである。したがって、ごく短期間の電源
電圧アンダーシュートでは不揮発性メモリ６００には低
Ｖｃｃロックがかからないことになる。
シーケンスの開始時から所定期間メモリ制御信号切替動
作を中断状態としているため、メモリ制御信号出力はハ
イレベルのままである。したがって、ごく短期間の電源
電圧アンダーシュートでは不揮発性メモリ６００には低
Ｖｃｃロックがかからないことになる。
【００５６】このように、本発明においては、不揮発性
メモリの動作に影響を与えない、ごく短期間の電源電圧
アンダーシュートが予想されるときにメモリ制御信号切
替動作を中断状態にする。したがって、データ書き込み
などの中止が必要以上に行われなくなり、不揮発性メモ
リの動作効率を向上させることができる。
メモリの動作に影響を与えない、ごく短期間の電源電圧
アンダーシュートが予想されるときにメモリ制御信号切
替動作を中断状態にする。したがって、データ書き込み
などの中止が必要以上に行われなくなり、不揮発性メモ
リの動作効率を向上させることができる。
【００５７】また、本発明は、不揮発性メモリが行うデ
ータ書き込みなどの内部動作シーケンスのうち、メモリ
制御信号切替動作を実行可能状態にしたいモードを限定
することができる。すなわち、不揮発性メモリが行うデ
ータ書き込みなどの内部動作シーケンスのうち、メモリ
制御信号切替動作を実行可能状態にしたいモードでＴＡ
ＣＴ２信号をハイレベルにする。例えば、データ書き込
み中であれば、書き込みベリファイシーケンス期間と書
き込みシーケンス期間でＴＡＣＴ２信号をハイレベルと
し、それ以外のシーケンス期間ではＴＡＣＴ２信号をロ
ーレベルとする。
ータ書き込みなどの内部動作シーケンスのうち、メモリ
制御信号切替動作を実行可能状態にしたいモードを限定
することができる。すなわち、不揮発性メモリが行うデ
ータ書き込みなどの内部動作シーケンスのうち、メモリ
制御信号切替動作を実行可能状態にしたいモードでＴＡ
ＣＴ２信号をハイレベルにする。例えば、データ書き込
み中であれば、書き込みベリファイシーケンス期間と書
き込みシーケンス期間でＴＡＣＴ２信号をハイレベルと
し、それ以外のシーケンス期間ではＴＡＣＴ２信号をロ
ーレベルとする。
【００５８】すると、低電源電圧制御回路５００は書き
込みベリファイシーケンス期間と書き込みシーケンス期
間のみ低電源電圧信号に応じてメモリ制御信号をハイレ
ベルあるいはローレベルにすることが可能になる。した
がって、メモリ制御信号切替動作を実行可能状態にした
いモードを限定することが可能である。
込みベリファイシーケンス期間と書き込みシーケンス期
間のみ低電源電圧信号に応じてメモリ制御信号をハイレ
ベルあるいはローレベルにすることが可能になる。した
がって、メモリ制御信号切替動作を実行可能状態にした
いモードを限定することが可能である。
【００５９】このように、本発明はメモリ制御信号切替
動作を行いたいモードを限定することができるので、こ
の点でもデータ書き込みなどの中止が必要以上に行われ
なくなり、不揮発性メモリの動作効率を向上させること
ができる。
動作を行いたいモードを限定することができるので、こ
の点でもデータ書き込みなどの中止が必要以上に行われ
なくなり、不揮発性メモリの動作効率を向上させること
ができる。
【００６０】次に、図６は本発明の第二の実施形態を示
している。本発明は、低Ｖｃｃロック電圧のレベルを切
り替えることができるようにしたものである。図６にお
いて、電源分圧回路３００は抵抗３１１の複数の分圧点
３１２、３１３から分圧電圧を取り出すようになってい
る。複数の分圧点３１２、３１３には切替スイッチ３１
４が接続されており、低電源電圧制御回路５００から出
力される切替制御信号により複数の分圧点３１２、３１
３のうち一点が選択され、その点の分圧電圧が出力され
る。
している。本発明は、低Ｖｃｃロック電圧のレベルを切
り替えることができるようにしたものである。図６にお
いて、電源分圧回路３００は抵抗３１１の複数の分圧点
３１２、３１３から分圧電圧を取り出すようになってい
る。複数の分圧点３１２、３１３には切替スイッチ３１
４が接続されており、低電源電圧制御回路５００から出
力される切替制御信号により複数の分圧点３１２、３１
３のうち一点が選択され、その点の分圧電圧が出力され
る。
【００６１】図７は第二の実施形態の低Ｖｃｃロック電
圧レベルを切り替えるときの動作を示すタイミングチャ
ートである。同図において、半導体装置の動作時にはＴ
ＡＣＴ２信号はハイレベルであり、メモリ制御信号切替
動作は実行可能状態となっている。ここで、分圧電圧の
レベルはＤＩＶ１、ＤＩＶ２（ＤＩＶ１＞ＤＩＶ２）の
二種類設けられている。ＤＩＶ２を用いて低Ｖｃｃロッ
ク電圧の検知を行うと、図７ではＤＩＶ２が基準電圧以
下であるため、メモリ制御信号はハイレベルからローレ
ベルへと切り替わる。
圧レベルを切り替えるときの動作を示すタイミングチャ
ートである。同図において、半導体装置の動作時にはＴ
ＡＣＴ２信号はハイレベルであり、メモリ制御信号切替
動作は実行可能状態となっている。ここで、分圧電圧の
レベルはＤＩＶ１、ＤＩＶ２（ＤＩＶ１＞ＤＩＶ２）の
二種類設けられている。ＤＩＶ２を用いて低Ｖｃｃロッ
ク電圧の検知を行うと、図７ではＤＩＶ２が基準電圧以
下であるため、メモリ制御信号はハイレベルからローレ
ベルへと切り替わる。
【００６２】一方、切替スイッチ３１４によってＤＩＶ
１を選択した場合、ＤＩＶ１は基準電圧以上であるた
め、メモリ制御信号切替動作は行われない。したがっ
て、電源電圧アンダーシュートの電圧下限値が小さいと
ころでは小さい分圧電圧を選択し、逆の場合は大きい分
圧電圧を選択する制御を行えば、効率よい低Ｖｃｃロッ
クを行うことが可能である。
１を選択した場合、ＤＩＶ１は基準電圧以上であるた
め、メモリ制御信号切替動作は行われない。したがっ
て、電源電圧アンダーシュートの電圧下限値が小さいと
ころでは小さい分圧電圧を選択し、逆の場合は大きい分
圧電圧を選択する制御を行えば、効率よい低Ｖｃｃロッ
クを行うことが可能である。
【００６３】図８は、ごく短期間の電源電圧アンダーシ
ュート発生時に分圧電圧を切り替える場合のタイミング
チャートを示している。同図において、シーケンス１、
シーケンス３、シーケンス４は電源電圧アンダーシュー
トの電圧下限値が比較的小さいと予想される期間であ
り、シーケンス２、シーケンス５はこの電圧下限値が比
較的大きいと予想される期間である。そこで、シーケン
ス１、シーケンス３、シーケンス４では分圧電圧の比較
的大きいＤＩＶ１を低電源電圧検知に用い、シーケンス
２、シーケンス５では分圧電圧の比較的大きいＤＩＶ２
を低電源電圧検知に用いている。
ュート発生時に分圧電圧を切り替える場合のタイミング
チャートを示している。同図において、シーケンス１、
シーケンス３、シーケンス４は電源電圧アンダーシュー
トの電圧下限値が比較的小さいと予想される期間であ
り、シーケンス２、シーケンス５はこの電圧下限値が比
較的大きいと予想される期間である。そこで、シーケン
ス１、シーケンス３、シーケンス４では分圧電圧の比較
的大きいＤＩＶ１を低電源電圧検知に用い、シーケンス
２、シーケンス５では分圧電圧の比較的大きいＤＩＶ２
を低電源電圧検知に用いている。
【００６４】図８に示すように、電源電圧アンダーシュ
ートの電圧下限値が比較的大きいシーケンス２、シーケ
ンス５では大きい分圧電圧が選択されていても、低電源
電圧信号はハイレベルである。一方、電源電圧アンダー
シュートの電圧下限値が比較的小さいシーケンス１、シ
ーケンス３、シーケンス４でも小さい分圧電圧が選択さ
れるため、分圧電圧が基準電圧以上となり、低電源電圧
信号はハイレベルのままとなる。したがって、メモリ制
御信号はいずれもハイレベルのままであり、不揮発性メ
モリ６００は低Ｖｃｃロックがかからない。なお、本実
施形態では分圧電圧のレベルを切り替えて低電源電圧を
検知する場合を説明したが、基準電圧のレベルを切り替
えることでも同様にして低電源電圧を検知することが可
能である。
ートの電圧下限値が比較的大きいシーケンス２、シーケ
ンス５では大きい分圧電圧が選択されていても、低電源
電圧信号はハイレベルである。一方、電源電圧アンダー
シュートの電圧下限値が比較的小さいシーケンス１、シ
ーケンス３、シーケンス４でも小さい分圧電圧が選択さ
れるため、分圧電圧が基準電圧以上となり、低電源電圧
信号はハイレベルのままとなる。したがって、メモリ制
御信号はいずれもハイレベルのままであり、不揮発性メ
モリ６００は低Ｖｃｃロックがかからない。なお、本実
施形態では分圧電圧のレベルを切り替えて低電源電圧を
検知する場合を説明したが、基準電圧のレベルを切り替
えることでも同様にして低電源電圧を検知することが可
能である。
【００６５】このように、本発明の第二の実施形態にお
いては、ごく短期間の電源電圧アンダーシュートで予想
される電圧下限値に応じて検知する低電源電圧のレベル
を切り替えることができる。したがって、データ書き込
みなどの中止が必要以上に行われなくなり、不揮発性メ
モリの動作効率を向上させることが可能である。
いては、ごく短期間の電源電圧アンダーシュートで予想
される電圧下限値に応じて検知する低電源電圧のレベル
を切り替えることができる。したがって、データ書き込
みなどの中止が必要以上に行われなくなり、不揮発性メ
モリの動作効率を向上させることが可能である。
【００６６】
【発明の効果】以上説明したように本発明によれば、ご
く短期間の電源電圧アンダーシュートの発生が予想され
るときにデータ書き込みなどを中止させないように低電
源電圧検知を行う。したがって、不揮発性メモリの動作
効率を向上させることが可能な低電源電圧検知回路を提
供することができる。また、請求項２にかかる発明によ
れば、内部回路由来のごく短期間の電源電圧アンダーシ
ュートでデータ書き込みなどを中止させないように低電
源電圧を検知するので、不揮発性メモリの動作効率を向
上させることができる。
く短期間の電源電圧アンダーシュートの発生が予想され
るときにデータ書き込みなどを中止させないように低電
源電圧検知を行う。したがって、不揮発性メモリの動作
効率を向上させることが可能な低電源電圧検知回路を提
供することができる。また、請求項２にかかる発明によ
れば、内部回路由来のごく短期間の電源電圧アンダーシ
ュートでデータ書き込みなどを中止させないように低電
源電圧を検知するので、不揮発性メモリの動作効率を向
上させることができる。
【００６７】さらに、請求項３にかかる発明によれば、
内部動作シーケンス開始時のごく短期間の電源電圧アン
ダーシュートでデータ書き込みなどを中止させないよう
に低電源電圧を検知するので、不揮発性メモリの動作効
率を向上させることができる。さらに、請求項４にかか
る発明によれば、データ書き込みなどの中止が必要な電
源電圧低下とごく短期間の電源電圧アンダーシュートと
を容易に区別して、低電源電圧を検知することができ
る。
内部動作シーケンス開始時のごく短期間の電源電圧アン
ダーシュートでデータ書き込みなどを中止させないよう
に低電源電圧を検知するので、不揮発性メモリの動作効
率を向上させることができる。さらに、請求項４にかか
る発明によれば、データ書き込みなどの中止が必要な電
源電圧低下とごく短期間の電源電圧アンダーシュートと
を容易に区別して、低電源電圧を検知することができ
る。
【００６８】さらに、請求項５にかかる発明によれば、
データ書き込みなどの中止を行う必要がないシーケンス
ではデータ書き込みなどを中止させないように低電源電
圧を検知するので、不揮発性メモリの動作効率を向上さ
せることができる。さらに、請求項６にかかる発明によ
れば、データ書き込み中の書き込みベリファイシーケン
ス期間と書き込みシーケンス期間に限定して低電源電圧
を検知するので、不揮発性メモリの動作効率を向上させ
ることができる。さらに、請求項７にかかる発明によれ
ば、ページ消去中の消去ベリファイシーケンス期間と消
去シーケンス期間に限定して低電源電圧を検知するの
で、不揮発性メモリの動作効率を向上させることができ
る。
データ書き込みなどの中止を行う必要がないシーケンス
ではデータ書き込みなどを中止させないように低電源電
圧を検知するので、不揮発性メモリの動作効率を向上さ
せることができる。さらに、請求項６にかかる発明によ
れば、データ書き込み中の書き込みベリファイシーケン
ス期間と書き込みシーケンス期間に限定して低電源電圧
を検知するので、不揮発性メモリの動作効率を向上させ
ることができる。さらに、請求項７にかかる発明によれ
ば、ページ消去中の消去ベリファイシーケンス期間と消
去シーケンス期間に限定して低電源電圧を検知するの
で、不揮発性メモリの動作効率を向上させることができ
る。
【００６９】さらに、請求項８にかかる発明によれば、
データ書き込みなどの中止が必要以上に行われなくな
り、不揮発性メモリの動作効率が向上する。さらに、請
求項９にかかる発明によれば、複数の基準電圧を切り替
えて低電源電圧を検知することにより、データ書き込み
などの中止が必要以上に行われなくなり、不揮発性メモ
リの動作効率が向上する。
データ書き込みなどの中止が必要以上に行われなくな
り、不揮発性メモリの動作効率が向上する。さらに、請
求項９にかかる発明によれば、複数の基準電圧を切り替
えて低電源電圧を検知することにより、データ書き込み
などの中止が必要以上に行われなくなり、不揮発性メモ
リの動作効率が向上する。
【図１】本発明の実施形態の概略構成を示すブロック図
である。
である。
【図２】本発明の実施形態の具体例である要部回路図で
ある。
ある。
【図３】本実施形態の低電源電圧検知回路を用いて低Ｖ
ｃｃロックを中止させるときの動作を示すタイミングチ
ャートである。
ｃｃロックを中止させるときの動作を示すタイミングチ
ャートである。
【図４】本実施形態の低電源電圧検知回路を用いて低Ｖ
ｃｃロックを中止させないときの動作を示すタイミング
チャートである。
ｃｃロックを中止させないときの動作を示すタイミング
チャートである。
【図５】ごく短期間の電源電圧アンダーシュートが発生
したときの本低電源電圧検知回路の動作を示すタイミン
グチャートである。
したときの本低電源電圧検知回路の動作を示すタイミン
グチャートである。
【図６】第二の実施形態の要部回路図である。
【図７】第二の実施形態の低Ｖｃｃロック電圧レベルを
切り替えるときの動作を示すタイミングチャートであ
る。
切り替えるときの動作を示すタイミングチャートであ
る。
【図８】第二の実施形態でごく短期間の電源電圧アンダ
ーシュート発生時の動作を示すタイミングチャートであ
る。
ーシュート発生時の動作を示すタイミングチャートであ
る。
【図９】従来の不揮発性メモリにおける誤書き込み方法
を示す回路図である。
を示す回路図である。
【図１０】従来の回路でごく短期間の電源電圧アンダー
シュート発生時の動作を示すタイミングチャートであ
る。
シュート発生時の動作を示すタイミングチャートであ
る。
１００ 低電源電圧検知回路 ２００ 基準電圧発生回路 ２１０ 基準電圧増幅回路 ２１１ ｐチャネルＭＯＳトランジスタ ３００ 電源分圧回路 ３０１、３０２ 抵抗 ３０３ ｎチャネルＭＯＳトランジスタ ３１１ 抵抗 ３１２、３１３ 分圧点 ３１４ 切替スイッチ ４００ 比較回路 ４０１ コンパレータ ５００ 低電源電圧制御回路 ６００ 不揮発性メモリ ６０１ 昇圧回路 ６０２ 書込消去動作制御回路 ９０１ 抵抗 ９０２ ツェナーダイオード ９０３〜９０６ 抵抗 ９０７ コンパレータ ９０８ 昇圧回路
Claims (9)
- 【請求項１】 メモリ制御信号がアクティブであるとき
にデータ書き込みおよび／またはページ消去を行うこと
が可能な不揮発性メモリと、 定電圧を生成し基準電圧として出力する基準電圧発生回
路と、 電源電圧とグランド電圧との間の電圧を分割して分圧電
圧として出力する電源分圧回路と、 上記基準電圧と上記分圧電圧とを比較し、上記分圧電圧
が上記基準電圧よりも高い場合に低電源電圧信号をオフ
にし、上記分圧電圧が上記基準電圧よりも低い場合に低
電源電圧信号をオンにして出力する比較回路と、 この低電源電圧信号がオフ状態であるとき、上記メモリ
制御信号をアクティブにして出力し、低電源電圧信号が
オフ状態からオン状態に変わるとき、上記メモリ制御信
号をアクティブからインアクティブに切り替えるメモリ
制御信号切替動作を行うことが可能であって、このメモ
リ制御信号切替動作を所定の時期に中止状態あるいは実
行可能状態にする制御を行う低電源電圧制御回路とを具
備することを特徴とする低電源電圧検知回路。 - 【請求項２】 上記請求項１記載の低電源電圧検知回路
において、 上記低電源電圧制御回路は、半導体装置の内部回路の動
作開始時から所定期間上記メモリ制御信号切替動作を中
止状態にすることを特徴とする低電源電圧検知回路。 - 【請求項３】 上記請求項１または２に記載の低電源電
圧検知回路において、 上記低電源電圧制御回路は、上記不揮発性メモリがデー
タ書き込み中またはページ消去中であって、これらの内
部動作シーケンスの開始時から所定期間上記メモリ制御
信号切替動作を中止状態にすることを特徴とする低電源
電圧検知回路。 - 【請求項４】 上記請求項１〜３のいずれかに記載の低
電源電圧検知回路において、 上記低電源電圧制御回路は、上記メモリ制御信号切替動
作が中止状態になってから実行可能状態に戻る期間を、
不揮発性メモリのデータ書き込みまたはページ消去と並
列動作する読み出し動作の読み出しサイクル以下とする
ことを特徴とする低電源電圧検知回路。 - 【請求項５】 上記請求項１記載の低電源電圧検知回路
において、 上記低電源電圧制御回路は、上記不揮発性メモリがデー
タ書き込み中またはページ消去中であって、所定の内部
動作シーケンス期間のみ上記メモリ制御信号切替動作を
実行可能状態にすることを特徴とする低電源電圧検知回
路。 - 【請求項６】 上記請求項５記載の低電源電圧検知回路
において、 上記低電源電圧制御回路は、上記不揮発性メモリがデー
タ書き込み中であって、書き込みベリファイシーケンス
期間および書き込みシーケンス期間のみ上記メモリ制御
信号切替動作を実行可能状態にすることを特徴とする低
電源電圧検知回路。 - 【請求項７】 上記請求項５または６に記載の低電源電
圧検知回路において、 上記低電源電圧制御回路は、上記不揮発性メモリがペー
ジ消去中であって、消去ベリファイシーケンス期間およ
び消去シーケンス期間のみ上記メモリ制御信号切替動作
を実行可能状態にすることを特徴とする低電源電圧検知
回路。 - 【請求項８】 上記請求項１〜７のいずれかに記載の低
電源電圧検知回路において、 上記電源分圧回路は複数の分圧電圧を出力し、上記不揮
発性メモリがデータ書き込み中またはページ消去中であ
って、内部動作シーケンスに応じてこの分圧電圧を切り
替えることを特徴とする低電源電圧検知回路。 - 【請求項９】 上記請求項１〜８のいずれかに記載の低
電源電圧検知回路において、 上記基準電圧発生回路は複数の基準電圧を出力し、上記
不揮発性メモリがデータ書き込み中またはページ消去中
であって、内部動作シーケンスに応じてこの基準電圧を
切り替えることを特徴とする低電源電圧検知回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071253A JP3604991B2 (ja) | 2000-03-14 | 2000-03-14 | 低電源電圧検知回路 |
| US09/803,094 US6601003B2 (en) | 2000-03-14 | 2001-03-12 | Operating efficiency of a nonvolatile memory |
| KR10-2001-0013122A KR100391738B1 (ko) | 2000-03-14 | 2001-03-14 | 불휘발성 메모리의 동작 효율 향상 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000071253A JP3604991B2 (ja) | 2000-03-14 | 2000-03-14 | 低電源電圧検知回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001256790A true JP2001256790A (ja) | 2001-09-21 |
| JP3604991B2 JP3604991B2 (ja) | 2004-12-22 |
Family
ID=18589867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000071253A Expired - Fee Related JP3604991B2 (ja) | 2000-03-14 | 2000-03-14 | 低電源電圧検知回路 |
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| Country | Link |
|---|---|
| US (1) | US6601003B2 (ja) |
| JP (1) | JP3604991B2 (ja) |
| KR (1) | KR100391738B1 (ja) |
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| US7616493B2 (en) | 2004-08-13 | 2009-11-10 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device |
| US11475963B2 (en) | 2021-03-19 | 2022-10-18 | Powerchip Semiconductor Manufacturing Corporation | Semiconductor memory with data protection function and data protection method thereof |
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| DE102005056940B4 (de) * | 2005-11-29 | 2016-06-30 | Infineon Technologies Ag | Vorrichtung und Verfahren zum nicht-flüchtigen Speichern eines Statuswertes |
| US7496460B2 (en) * | 2006-09-06 | 2009-02-24 | Eastway Fair Company Limited | Energy source monitoring and control system for power tools |
| JP2009122909A (ja) * | 2007-11-14 | 2009-06-04 | Toshiba Corp | メモリシステム |
| JP5395784B2 (ja) * | 2010-12-27 | 2014-01-22 | 株式会社東芝 | 半導体記憶システム |
| US9177616B2 (en) | 2012-10-04 | 2015-11-03 | Cypress Semiconductor Corporation | Supply power dependent controllable write throughput for memory applications |
| CN103604975B (zh) * | 2013-11-18 | 2016-01-20 | 同济大学 | 抗干扰低电压检测电路 |
| KR102660729B1 (ko) * | 2016-10-28 | 2024-04-26 | 삼성전자주식회사 | 전원 잡음을 검출하는 불휘발성 메모리 장치 및 그것의 동작 방법 |
| JP7007922B2 (ja) * | 2017-02-24 | 2022-01-25 | アズビル株式会社 | 制御装置、および制御方法 |
| CN111337847B (zh) * | 2020-02-20 | 2021-11-09 | 深圳市航顺芯片技术研发有限公司 | 一种微控制芯片的电源瞬态跌落恢复测试平台及方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS648599A (en) | 1987-06-30 | 1989-01-12 | Sharp Kk | Erroneous write preventing method for eeprom or lsi with built-in eeprom |
| JPH07105151B2 (ja) | 1989-02-21 | 1995-11-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| DE69619972D1 (de) * | 1996-06-18 | 2002-04-25 | St Microelectronics Srl | Nichtflüchtige Speicheranordnung mit niedriger Versorgungsspannung und Spannungserhöher |
| US5822246A (en) * | 1996-09-30 | 1998-10-13 | Intel Corporation | Method and apparatus for detecting the voltage on the VCC pin |
| JP3278765B2 (ja) | 1997-11-17 | 2002-04-30 | 日本電気株式会社 | 負電圧生成回路 |
| KR100290282B1 (ko) * | 1998-11-23 | 2001-05-15 | 윤종용 | 프로그램 시간을 단축할 수 있는 불 휘발성반도체메모리 장치 |
-
2000
- 2000-03-14 JP JP2000071253A patent/JP3604991B2/ja not_active Expired - Fee Related
-
2001
- 2001-03-12 US US09/803,094 patent/US6601003B2/en not_active Expired - Lifetime
- 2001-03-14 KR KR10-2001-0013122A patent/KR100391738B1/ko not_active IP Right Cessation
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Also Published As
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| KR100391738B1 (ko) | 2003-07-16 |
| US20020016690A1 (en) | 2002-02-07 |
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