JPH07105151B2

JPH07105151B2 - 不揮発性半導体記憶装置

Info

Publication number: JPH07105151B2
Application number: JP4053689A
Authority: JP
Inventors: 滋渥美; 寿実夫田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-02-21
Filing date: 1989-02-21
Publication date: 1995-11-13
Anticipated expiration: 2010-11-13
Also published as: JPH02220297A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデータのプログラムが可能であり、出力バッ
ファ回路及びこの出力バッファ回路を駆動するプリバッ
ファ回路を備えた不揮発性半導体記憶装置に関する。

（従来の技術）メモリ集積回路、論理集積回路等のICは、周知のよう
に、外部から信号やデータを受け、内部で演算、論理等
の処理を行ない、その処理結果を外部に出力する。例え
ばメモリICでは、入力信号はアドレス信号やコントロー
ル信号であり、アドレスで指定された番地に記憶されて
いるデータを読み出し、データ出力ピンから出力信号と
して読み出しデータを出力する。メモリICでは、出力段
に設けられた出力バッファ回路により例えば100pF程度
の大きな負荷容量を駆動する必要があり、このために電
流駆動能力が大きな出力バッファ回路を使用する必要が
ある。出力バッファ回路の電流駆動能力は、動作の高速
性が要求される分野で使用されるICほど大きくする必要
がある。すなわち、外部負荷容量を駆動するために必要
な時間がアクセスタイムの一部として扱われるからであ
る。

ところで、ICの実使用時、あるいはウエハ・テスト時に
しばしば問題になることの１つにノイズの発生がある。
すなわち、IC内の出力バッファ回路に流れる電流が瞬時
に変化することにより、電源配線に逆起電力が発生し、
これが電源に混入することによってノイズが発生する。

第７図は配線ボード（PCB）上に実装されたICの概略的
な構成を示す回路図である。図中、破線で囲んで領域の
内部がICである。このICは、入力信号Vinが供給される
内部回路81と、ＰチャネルMOSトランジスタ及びＮチャ
ネルMOSトランジスタからなり、上記内部回路81の出力
で駆動される出力バッファ回路82とから構成されてい
る。また、V_CC及びV_SSは配線ボードに供給される電源電
圧及び接地電圧である。ボードに供給される両電圧V_CC,
V_SSは、このボード上の配線、ICの内部配線、IC内部に
おけるボンディングワイア等にそれぞれ存在するインダ
クタンスの和であるインダクタンス成分L1,L2それぞれ
を介してICに供給される。一方、ICの出力ノード83と接
地電圧V_SSとの間には外部負荷による容量C1が接続され
ており、電源電圧V_CCと接地電圧V_SSとの間にはIC自体の
内部容量C2が接続されている。上記出力バッファ回路82
により駆動される外部負荷容量C1の値は前記のように10
0pF程度の大きな値であり、電源ノイズはこの容量C1を
出力バッファ回路82で駆動する際に発生する。例えば上
記第７図中のICがメモリICであり、その入力電圧Vinが
複数ビットからなるアドレス信号の１つであるとき、第
８図のタイミングチャートに示すように、アドレスが切
替わり、出力バッファ回路からの出力データDoutが“1"
レベルから“0"レベルに変化するときの動作を考えてみ
る。このときの動作を例えば“0"読みとする。予め容量
C1に蓄えられている電荷は、出力バッファ回路のＮチャ
ネルMOSトランジスタがオンすることによって接地電圧V
_SSに放電される。これにより、出力データDoutが“1"レ
ベルから“0"レベルに変化する。このとき、接地電圧V
_SSの配線に流れる電流Issは図示のように瞬時的に増加
する。このとき、接地電流Issの時間的変化の割合dIss/
dtと、上記インダクタンス成分L2とにより、接地電圧V
_SSの配線にはL2・dIss/dtの値の逆起電圧が発生する。
すなわち、IC内部では、出力バッファ回路のＮチャネル
MOSトランジスタがオンした直後では接地電圧V_SSが上昇
し、その後、トランジスタのオン電流が減少するのに伴
って負極性に引かれ、オン電流が０になるとV_SSは元の0
Vに戻って安定する。

これとは逆に、出力バッファ回路からの出力データDout
が“0"レベルから“1"レベルに切替わる“1"読み時で
は、出力バッファ回路のＰチャネルMOSトランジスタが
オンすることによって容量C1が充電され、出力データDo
utが“0"レベルから“1"レベルに変化する。このとき、
電源電圧V_CCの配線に流れる電流Iccも図示のように瞬時
的に増加する。このとき、電流Iccの時間的変化の割合d
Icc/dtと、上記インダクタンス成分L2とにより、電源電
圧V_CCの配線にはL2・dIcc/dtの値の逆起電圧が発生す
る。

このように出力バッファ回路が動作することにより、IC
内部では電源電圧V_CCもしくは接地電圧V_SSが変動する。
これに対して、入力電圧Vinはボード上の電源電圧V_CCも
しくは接地電圧V_SSの変動にかかわらず、常に一定値を
保っている。すなわち、第７図に示すように、入力電圧
Vinを発生する他のIC（図示せず）の電源電圧V_CCと接地
電圧V_SSは、ボード上のICとは分離され、完全に別系統
になっており、これらの間の相互作用が存在しないから
である。このため、ボード上のIC内部で電源電圧V_CCも
しくは接地電圧V_SSが変動すると、ボード上のICは誤動
作を起こす可能性が高くなる。例えば第９図の波形図に
示すように、入力電圧Vinが高レベル電位のときに、IC
内で接地電圧V_SSが変動し、入力電圧Vinと接地電圧V_SS
との電位差（Vin−V_SS）がICの入力段のトランジスタの
低レベル側の閾値電圧V_ILよりも低くなったとする。こ
のとき、ICはこの入力電圧Vinを低レベル電位として検
知する。従って、このときは誤ったデータが出力され、
ICは誤動作したことになる。

ところで、上記のように出力バッファ回路が動作するこ
とによって発生するノイズの抑制を図るには、次の２つ
の方法が考えられる。

（１）接地電流Issもしくは電源電流Iccが変化するとき
の時間的変化の割合dI/dtを小さくする。

（２）インダクタンス成分L1,L2を小さくする。

さらに、前者のdI/dtを小さくする方法には次の２つが
ある。

（Ｉ）出力バッファ回路に供給される信号波形の立ち上
がり立ち下がりをなだらかにする。

（II）出力バッファ回路を構成するトランジスタの素子
サイズを小さくして大きな電流が流れにくくする。

上記（I）の方法は、出力データDoutのレベル変化時に
出力バッファ回路内のトランジスタがオンする時期を遅
らせることに相当し、（II）の方法は、出力バッファ回
路の負荷駆動能力を低下させることになる。そして、こ
の（I）と（II）の方法は共に、アクセスタイムを遅ら
せることによってノイズの発生を抑制するものである。

ところで、上記（１）のdI/dtを小さくする方法はICの
製造者が行う対策であるのに対し、（２）のインダクタ
ンス成分を小さくすることはボードの設計者が行う対策
である。すなわち、ボード上の配線長を最少に設計する
ことによってインダクタンス成分を小さくすることがで
きる。高速動作させるICにとってアクセスタイムを遅ら
せることは好ましくなく、むしろ、負荷容量を極力速く
駆動できるように出力バッファ回路を設計し、ボードの
最適化によってノイズ対策を図ることが一般的である。

高速動作が可能なICを得るためには、ある程度のノイズ
が出力バッファ回路で発生することは覚悟し、それでも
誤動作しないようなボード設計が必要である。

一方、メモリセルに不揮発性トランジスタ等を使用する
ことによって、データのプログラム可能なメモリICとし
てEPROMやOTP（ワンタイムPROM）が知られている。この
ような不揮発性メモリICでは、プログラマを使用してデ
ータプログラムを行う時に電源ノイズが発生し易いこと
も知られており、このプログラム時に発生するノイズが
問題になっている。

EPROMにおけるデータのプログラムは、例えば第10図の
フローチャートに示すような手順で行なわれる。つま
り、始めに電源電圧V_CCを6.25V±0.25Vに、書き込み用
の高電源電圧V_PPを12.75V±0.25Vに設定した状態で、１
ビット毎に書き込み及び書き込み後のベリファイを行な
い、各ビット毎に十分なデータの書き込みを行った後に
電源電圧V_CCを5Vに、書き込み用の高電源電圧V_PPを5Vに
それぞれ設定し、全バイトを読み出してベリファイを行
う。ここでいうベリファイ（verify）とは、プログラム
されたデータを読み出して確認する動作をいう。

このプログラム時では、電源電圧V_CCを約6.25Vに設定し
た状態で１ビット毎にデータを読み出す動作と、高電源
電圧V_PPを約12.75Vに設定した状態で１ビット毎にデー
タを読み出す動作とが行なわれている。

ところで、EPROMプログラマは様々な形式ものが市場に
出ているが、それらのうちの全てが中、低速のメモリIC
（ノイズの少ないもの）を想定しており、発生するノイ
ズが極めて大きな高速品をプログラムするのに十分なノ
イズ対策が行なわれているとは考えられない。また、ノ
イズの量は電源電圧V_CCが高い程大きい。

上記のプログラム時に特に問題となるのは、電源電圧V
_CCを約6.25Vに設定した状態で書き込みを行った後に１
ビット毎にデータを読み出すべリファイ動作である。6.
25Vという高い電圧は出力バッファ回路で発生するノイ
ズを極めて大きくする。このため、電源電圧V_CC及び接
地電圧V_SSが激しく変動し、入力段のトランジスタの閾
値電圧が変化するだけではなく、出力バッファ回路で発
生する電源ノイズがメモリ内のセンスアンプ回路に悪影
響を与え、センスアンプ回路の誤動作を招く恐れもあ
る。

（発明が解決しようとする課題）このように従来の不揮発性半導体記憶装置では、プログ
ラム時に電源電圧を高くして使用するため、プログラム
の際のベリファイ動作時にノイズが発生し、誤動作する
恐れがある。

この発明は上記のように事情を考慮してなされたもので
あり、その目的は、通常のデータ読み出しの際には十分
なアクセスタイムが得られ、かつプログラムの際のベリ
ファイ動作時にはノイズの発生が抑制でき、通常のプロ
グラマを用いても十分な書き込みが行なえる不揮発性半
導体記憶装置を提供することにある。

［発明の構成］（課題を解決するための手段）この発明の不揮発性半導体記憶装置は、データのプログ
ラムが可能にされ、通常のデータ読み出しモードとベリ
ファイ動作を伴うベリファイモードを有する不揮発性メ
モリ回路と、上記不揮発性メモリ回路における動作モー
ドを検知するモード検知回路と、ドレインがデータ出力
ノードに共通接続され、それぞれコンダクタンスが比較
的大きくされたＰチャネル及びＮチャネルMOSトランジ
スタから構成され、データを外部に出力する出力バッフ
ァ回路と、上記不揮発性メモリ回路からの読み出しデー
タに基づいて上記出力バッファ回路内のＰチャネル及び
ＮチャネルMOSトランジスタの各ゲートを駆動し、上記
モード検知回路のモード検知結果に応じて上記出力バッ
ファ回路内のＰチャネル及びＮチャネルMOSトランジス
タの各ゲートに対する駆動能力が設定されるプリバッフ
ァ回路とを具備したことを特徴とする。

（作用）プログラムモードの時には、出力バッファ回路を構成す
るＰチャネル及びＮチャネルMOSトランジスタの各ゲー
トに対するプリバッファ回路の駆動能力が低下するよう
に制御され、出力バッファ回路の動作速度が遅らされ
る。これにより、電源ノイズの発生が抑制される。

（実施例）以下、図面を参照してこの発明を実施例により説明す
る。

第１図はこの発明の不揮発性半導体記憶装置全体の構成
を示すブロック図である。図において、10は不揮発性ト
ランジスタがメモリセルとして使用され、データのプロ
グラムが可能なメモリ回路である。このメモリ回路10で
は、通常のデータ読み出しが行なわれるデータ読み出し
モードと、データのプログラムが行なわれるプログラム
モードとの２つの動作モードが設定されており、プログ
ラムモードの際には前記したような高い電源電圧の下で
のベリファイ動作が行なわれるようになっている。この
メモリ回路10から読み出されたデータはプリバッファ回
路20に供給される。このプリバッファ回路20は上記メモ
リ回路10から読み出されたデータを増幅する。このプリ
バッファ回路20の出力は出力バッファ回路30に供給され
る。出力バッファ回路30は上記プリバッファ回路20の出
力に基づき外部に読み出しデータを出力する。

また、40はモード検知回路である。このモード検知回路
40は、外部入力信号に基づき上記メモリ回路10における
上記２つの動作モードを検知する。このモード検知回路
40の検知出力は上記プリバッファ回路20に供給される。
そして、この検知出力に応じて上記プリバッファ回路20
の出力バッファ回路30に対する駆動能力、又は外部負荷
に対する出力バッファ回路30の駆動能力が設定されるよ
うになっている。

第２図は上記実施例装置におけるプリバァ回路20及び出
力バッファ回路30の具体的な構成を示す回路図である。

プリバァ回路20はそれぞれ２個のCMOSインバータ21-1,2
1-2とCMOSゲート回路22-1,22-2とから構成されている。
上記CMOSインバータ21-1とCMOSゲート回路22-1とは、前
記メモリ回路10から出力される一方の内部データDout
1′と一方の出力ノード23-1との間に並列に挿入されて
いる。上記CMOSインバータ21-2とCMOSゲート回路22-2と
は、前記メモリ回路10から出力される他方の内部データ
Dout2′と他方の出力ノード23-2との間に並列に挿入さ
れている。

上記CMOSゲート回路22-1は、電源電圧V_CCと接地電圧V_SS
との間に直列に挿入されたそれぞれ２個のＰチャネルMO
Sトランジスタ24-1,25-1及びＮチャネルMOSトランジス
タ26-1,27-1で構成されており、トランジスタ25-1及び2
6-1のゲートには内部データDout1′が、トランジスタ24
-1のゲートには前記モード検知回路40の検知出力WTが、
トランジスタ27-1のゲートには検知出力▲▼がそれ
ぞれ供給される。同様に、上記CMOSゲート回路22-2は、
電源電圧V_CCと接地電圧V_SSとの間に直列に挿入されたそ
れぞれ２個のＰチャネルMOSトランジスタ24-2,25-2及び
ＮチャネルMOSトランジスタ26-2,27-2で構成されてお
り、トランジスタ25-2及び26-2のゲートには内部データ
Dout2′が、トランジスタ24-2のゲートには前記モード
検知回路40の検知出力WTが、トランジスタ27-2のゲート
には検知出力▲▼がそれぞれ供給される。なお、こ
のプリバッファ回路20では、インバータ21-1とゲート回
路22-1の駆動能力の比及びインバータ21-2とゲート回路
22-2の駆動能力の比がそれぞれ例えば１対９となるよう
に各トランジスタのコンダクタンスが設定されている。

出力バッファ回路30はそれぞれ１個のＰチャネルMOSト
ランジスタ32とＮチャネルMOSトランジスタ33とから構
成されている。上記一方のトランジスタ32のソースは電
源電圧V_CCに、ドレインはデータDoutの出力ノード31に
それぞれ接続され、ゲートは上記ブリバッファ回路20の
一方の出力ノード23-1に接続されている。また、他方の
トランジスタ33のソースは接地電圧V_SSに、ドレインは
データDoutの出力ノード31にそれぞれ接続され、ゲート
は上記ブリバッファ回路20の他方の出力ノード23-2に接
続されている。なお、この出力バッファ回路30における
両トランジスタ32,33は、出力ノード31に接続される図
示しない外部負荷容量を高速に駆動するため、それぞれ
のコンダクタンスは十分に大きく設定されている。

上記構成でなる記憶装置において、通常のデータ読み出
しモードの時、モード検知回路40の検知信号WTが“0"レ
ベル、▲▼が“1"レベルになる。このとき、プリバ
ッファ回路20ではCMOSゲート回路22-1内のトランジスタ
24-1,27-1及びCMOSゲート回路22-2内のトランジスタ24-
2,27-2がそれぞれオンし、CMOSゲート回路22-1、22-2に
よって内部データDout1′、Dout2′が反転される。従っ
て、内部データDout1′はインバータ21-1とCMOSゲート
回路22-1とによって反転され、両出力に基づいて出力ノ
ード23-1が駆動される。同様に、内部データDout2′は
インバータ21-2とCMOSゲート回路22-2とによって反転さ
れ、両出力に基づいて出力ノード23-2が駆動される。

ここで、一方の内部データDout1′が“1"レベルに設定
された場合、プリバッファ回路20ではインバータ21-1と
CMOSゲート回路22-1の出力によって出力ノード23-1が急
速に“0"レベルに駆動されるので、出力バッファ回路30
内のＰチャネルMOSトランジスタ32が急速にオンし、ノ
ード31からの出力データDoutは急速に“1"レベルに立ち
上がる。

他方、内部データDout2′が“0"レベルに設定された場
合は、プリバッファ回路20ではインバータ21-2とCMOSゲ
ート回路22-2の出力によって出力ノード23-2が急速に
“0"レベルに駆動されるので、出力バッファ回路30内の
ＮチャネルMOSトランジスタ33が急速にオンし、ノード3
1からの出力データDoutは急速に“0"レベルに立ち下が
る。すなわち、メモリ回路10における通常のデータ読み
出しの際には、プリバッファ回路20により出力バッファ
回路30が十分に駆動されるため、十分なアクセスタイム
を得ることができる。

次にプログラムモード時の動作を説明する。このモード
が設定されているとき、前記モード検知回路40の検知信
号WTは“1"レベル、▲▼は“0"レベルになる。この
とき、プリバッファ回路20ではCMOSゲート回路22-1内の
トランジスタ24-1,27-1及びCMOSゲート回路22-2内のト
ランジスタ24-2,27-2がそれぞれオフ状態となり、CMOS
ゲート回路22-1,22-2は動作しない。すなわち、内部デ
ータDout1′、Dout2′はそれぞれCMOSインバータ21-1,2
1-2のみによって反転され、出力ノード23-1,23-2は通常
のデータ読み出しモードのときの1/10の駆動能力でもっ
て駆動される。従って、プリバッファ回路20の出力ノー
ド23-1,23-2の信号の“1"レベルへの立ち上がりもしく
は、“0"レベルへの立ち下がり時間は、通常のデータ読
み出しモードのときの10倍に増加する。このとき、出力
バッファ回路30内のＰチャネルMOSトランジスタ32もし
くはＮチャネルMOSトランジスタ33がオンする際に流れ
る電流の時間的変化の割合dI/dtは十分小さくなる。こ
の結果、IC内部の電源電圧V_CCもしくは接地電圧V_SSが変
動することが原因によるノイズの発生が抑制され、低速
もしくは中速用のEPROMプログラマを用いてプログラム
を行う場合でも、ノイズによる誤動作の心配がなくな
り、ベリファイ動作を満足に行うことができる。なお、
このプログラム時のベリファイ動作は、通常、動作速度
を低下させて行っているため、アクセスタイムの測定は
行なえない。しかし、EPROMプログラマで行なわれるベ
リファイ動作は、選択されたメモリセルに十分な量のデ
ータが書き込まれたかどうかを調べることが目的である
ため、IC自体の動作速度を低下させた状態で測定を行っ
ても全く問題はない。

第３図は上記第１図の実施例装置におけるプリバァ回路
20及び出力バッファ回路30の他の具体的な構成を示す回
路図である。

プリバァ回路20は、２個のCMOSインバータ51-1,51-2とC
MOSナンドゲート回路52及びCMOSノアゲート回路53とか
ら構成されている。上記CMOSインバータ51-1には前記メ
モリ回路10から出力される一方の内部データDout1′が
供給され、その出力は出力ノード54-1から出力される。
上記CMOSナンドゲート回路52には内部データDout1′と
前記モード検知回路40の検知出力▲▼が供給され、
その出力は出力ノード54-2から出力される。上記CMOSイ
ンバータ51-2には前記メモリ回路10から出力される他方
の内部データDout2′が供給され、その出力は出力ノー
ド54-3から出力される。上記CMOSノアゲート回路53には
内部データDout2′と前記モード検知回路40の検知出力W
Tが供給され、その出力は出力ノード54-4から出力され
る。

出力バッファ回路30はそれぞれ２個のＰチャネルMOSト
ランジスタ34,35とＮチャネルMOSトランジスタ36,37と
から構成されている。上記トランジスタ34のソースは電
源電圧V_CCに、ドレインはデータDoutの出力ノード31に
それぞれ接続され、ゲートは上記ブリバッファ回路20の
出力ノード54-1に接続されている。上記、トランジスタ
35のソースは接地電圧V_SSに、ドレインはデータDoutの
出力ノード31にそれぞれ接続され、ゲートは上記ブリバ
ッファ回路20の出力ノード54-2に接続されている。上記
トランジスタ36のソースは電源電圧V_CCに、ドレインは
データDoutの出力ノード31にそれぞれ接続され、ゲート
は上記ブリバッファ回路20の出力ノード54-3に接続され
ている。上記、トランジスタ37のソースは接地電圧V_SS
に、ドレインはデータDoutの出力ノード31にそれぞれ接
続され、ゲートは上記ブリバッファ回路20の出力ノード
54-4に接続されている。この出力バッファ30では、２個
のＰチャネルMOSトランジスタ34,35それぞれのコンダク
タンスが互いに等しく、かつその和が前記第２図に示す
出力バッファ回路内のＰチャネルMOSトランジスタ32の
コンダクタンスとほぼ等しくなるように設定されてお
り、同様に、２個のＮチャネルMOSトランジスタ36,37そ
れぞれのコンダクタンスが互いに等しく、かつその和が
前記第２図に示す出力バッファ回路内のＮチャネルMOS
トランジスタ33のコンダクタンスとほぼ等しくなるよう
に設定されている。

上記構成でなるプリバッファ回路及び出力バッファ回路
を用いた記憶装置において、通常のデータ読み出しモー
ドの際に、モード検知回路40の検知信号WTが“0"レベ
ル、▲▼が“1"レベルになると、プリバッファ回路
20ではCMOSナンドゲート回路52が内部データDout1′を
反転するインバータとして動作し、CMOSノアゲート回路
53が内部データDout2′を反転するインバータとして動
作する。この結果、内部データDout1′はインバータ51-
1及びナンドゲート回路52それぞれによって反転され、
出力バッファ回路30内の２個のＰチャネルMOSトランジ
スタ34,35の各ゲートに供給される。また、内部データD
out2′はインバータ51-2及びノアゲート回路53それぞれ
によって反転され、出力バッファ回路30内の２個のＮチ
ャネルMOSトランジスタ36,37の各ゲートに供給される。

従って、例えば一方の内部データDout1′が“1"レベル
にされた場合、プリバッファ回路20内のインバータ51-1
及びナンドゲート回路52の出力が共に“0"レベルとな
り、出力バッファ回路30内の２個のＰチャネル34,35が
共にオンする。このため、出力ノード31の出力データDo
utは急速に“1"レベルに立ち上がる。

また、他方の内部データDout2′が“0"レベルにされた
場合には、プリバッファ回路20内のインバータ51-2とノ
アゲート回路53の出力が共に“1"レベルとなり、出力バ
ッファ回路30内の２個のＮチャネル36,37が共にオンす
る。このため、出力ノード31の出力データDoutは急速に
“0"レベルに立ち下がる。すなわち、通常のデータ読み
出しモードのときは出力バッファ回路30の出力ノード31
に対する電流駆動能力が比較的大きくされるため、十分
なアクセスタイムを得ることができる。

プログラムモードの時は、モード検知回路40の検知信号
WTが“1"レベル、▲▼が“0"レベルになる。このと
き、プリバッファ回路20内のナンドゲート回路52の出力
は内部データDout1′にかかわらず“1"レベルとなり、
ノアゲート回路53の出力は内部データDout2′にかかわ
らず“0"レベルとなる。従って、出力バッファ回路30内
のトランジスタ35と37はオフ状態になる。すなわち、こ
のプログラムモードの時、出力バッファ回路30の出力ノ
ード31はそれぞれ１個のＰチャネルMOSトランジスタタ3
4もしくはＮチャネルMOSトランジスタ36によって駆動さ
れるので、出力ノード31に対する電流駆動能力は上記通
常のデータ読み出しモードの時に比べて低下する。この
ため、上記トランジスタタ34もしくは36がオンする際
に、電源電圧V_CCもしくは接地電圧V_SSに流れる電流の時
間的変化の割合dI/dtが十分に小さくなり、IC内部でこ
れらの電圧が変動することが原因によるノイズの発生を
抑制することができる。

第４図は上記第１図の実施例装置におけるプリバァ回路
20及び出力バッファ回路30のさらに他の具体的な構成を
示す回路図である。この例では、上記第３図のプリバッ
ファ回路20内のインバータ51-1に対し、前記第２図のプ
リバッファ回路20で使用されているCMOSゲート回路22-1
と同様に構成されたCMOSゲート回路55-1を並列に接続
し、同様に、プリバッファ回路20内のインバータ51-2に
対し、前記第２図のプリバッファ回路20で使用されてい
るCMOSゲート回路22-2と同様に構成されたCMOSゲート回
路55-2を並列に接続することにより、プリバッファ回路
20の出力ノード54-1及び54-3における電流駆動能力を通
常のデータ読み出しモードとプログラムモードとで異な
るようにしたものである。

第５図は上記実施例の記憶装置におけるプリバッファ回
路20の上記とは異なる具体的な構成を示す回路図であ
る。前記第２図のプリバッファ回路20では、出力バッフ
ァ回路30に対する電流駆動能力を変えるため、CMOSイン
バータ21-1,21-2に対してCMOSゲート回路22-1,22-2をそ
れぞれ並列接続することによって実現している。

これに対し、このプリバッファ回路20では、電源電圧V
_CCと出力ノード23-1との間にデプレッション型のＮチャ
ネルMOSトランジスタ61とエンハンスメント型のＰチャ
ネルMOSトランジスタ62とを直列に接続すると共に出力
ノード23-1と接地電圧V_SSの間にエンハンスメント型の
ＮチャネルMOSトランジスタ63とデプレッション型のＮ
チャネルMOSトランジスタ64とを直列に接続し、トラン
ジスタ61と64のゲートには前記モード検知回路40の検知
出力▲▼を供給し、トランジスタ62と63のゲートに
は前記メモリ回路10の一方の内部データDout1′を供給
することにより実現するようにしたものである。なお、
図示しないが、他方の内部データDout2′に基づいて前
記他方の出力ノード23-2を駆動する回路もこれと同様に
構成されている。

このような構成のプリバッファ回路において、通常のデ
ータ読み出しモードの際には、前記モード検知回路40か
らの検知出力▲▼が“1"レベルにされ、トランジス
タ61,64のオン抵抗が十分に低くされる。この結果、Ｐ
チャネルMOSトランジスタ62又はＮチャネルMOSトランジ
スタ63を介して、出力ノード23-1が十分に大きな電流に
よって駆動される。他方、プログラムモードの時は、前
記モード検知回路40からの検知出力▲▼が“0"レベ
ルにされ、トランジスタ61,64のオン抵抗が通常のデー
タ読み出しモードの時よりも大きくなる。従って、この
場合は出力ノード23-1がデータ読み出しモードの時より
も小さな電流によって駆動され、ノイズの発生が抑制さ
れる。

第６図は上記実施例の記憶装置のモード検知回路40の具
体的構成を示す回路図である。前記メモリ回路10の動作
モードを検知するための要因として電源電圧V_CCあるい
は高電源電圧V_PPがある。すなわち、前記第10図のフロ
ーチャートで説明したように、プログラムモード時のベ
リファイ動作の際は、電源電圧V_CCの値が通常のデータ
読み出しモードの時の5Vから約6.25Vに上昇し、高電源
電圧V_PPの値は通常のデータ読み出しモードの時の5Vか
ら約12.75Vに上昇する。従って、電源電圧V_CCもしくは
高電源電圧V_PPの値を検出すればモード検知を行うこと
ができる。

そこで、第６図のモード検知回路40は、上記高電源電圧
V_PPの値を検出することによってモード検知を行う場合
の回路構成の一例を示したものである。すなわち、高電
源電圧V_PPの端子71と接地電圧V_SSとの間には２個のＰチ
ャネルMOSトランジスタ72,73と１個のＮチャネルMOSト
ランジスタ74が直列接続され、トランジスタ73と74の接
続点75に２個のCMOSインバータ76,77が縦列接続されて
いる。そして、トランジスタ72のゲートはそのドレイン
側に接続され、トランジスタ73と74のゲートには電源電
圧V_CCが印加される。そして、前記検知信号▲▼は
インバータ76の出力として得られ、前記検知信号WTはイ
ンバータ77の出力として得られる。なお、上記Ｐチャネ
ルMOSトランジスタ72,73のコンダクタンスβｐはそれぞ
れ、ＮチャネルMOSトランジスタ74のコンダクタンスβ
ｎよりも十分に大きくされているとする。

このモード検知回路において、通常のデータ読み出しモ
ードの時、端子71には5Vの電圧が印加される。このと
き、V_PP−2Vthp≦V_CC（ただし、VthpはＰチャネルMOSト
ランジスタの閾値電圧）となるため、トランジスタ73は
オフする。しかし、トランジスタ74はオンするので、接
続点75の電圧はV_SSの0Vになり、インバータ76の出力で
ある検知出力▲▼は“1"レベル、インバータ77の出
力である検知出力WTは“0"レベルになる。

他方、プログラムモードの時、端子71には約12.75Vの電
圧が印加される。このときは、V_PP−2Vthp＞V_CCとな
り、トランジスタ73はオンする。また、トランジスタ74
もオンするが、βｐ≫βｎなる関係があるために接続点
75の電圧はV_PPに近い高電圧になる。このため、インバ
ータ76の出力である検知出力▲▼は“0"レベル、イ
ンバータ77の出力である検知出力WTは“1"レベルにな
る。

なお、この発明は上記実施例に限定されるものではな
く、種々の変形が可能であることはいうまでもない。例
えば上記実施例ではメモリ回路10の動作モードを検知す
る回路が第６図に示すように構成される場合について説
明したが、これはV_PP＞V_CCであることが検出できるよう
なものであれば、どのような回路構成であってもよい。

また、上記実施例では、メモリ回路との動作モードに応
じて、プリバッファ回路の出力バッファ回路に対する駆
動能力、出力バッファ回路の外部負荷に対する駆動能
力、もしくはこの両方をそれぞれ変える場合について説
明したが、これは前記のウエハテスト時と通常の動作時
にこれらの各駆動能力を切換えるような手段を付加する
ようにしてもよい。

［発明の効果］以上説明したようにこの発明によれば、通常のデータ読
出しモード時では高速なアクセスタイムを実現すること
ができ、プログラムモード時にはノイズの発生を抑制す
ることができ、ノイズによって誤動作することのない不
揮発性半導体記憶装置が提供できる。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体記憶装置全体の構成
を示すブロック図、第２図は上記実施例装置における一
部回路の具体的構成を示す回路図、第３図は上記第１図
の実施例装置における一部回路の他の具体的構成を示す
回路図、第４図は上記第１図の実施例装置における一部
回路のさらに他の具体的構成を示す回路図、第５図は上
記第１図の実施例装置における一部回路の上記とは異な
る他の具体的構成を示す回路図、第６図は上記実施例装
置における一部回路の具体的構成を示す回路図、第７図
は配線ボード上に実装されたICの概略的な構成を示す回
路図、第８図は上記第７図回路のタイミングチャート、
第９図は上記第７図回路の一部の波形図、第10図はEPRO
Mでデータのプログラムを行う際のフローチャートであ
る。 10……メモリ回路、20……プリバッファ回路、21-1,21-
2,51-1,51-2……CMOSインバータ、22-1,22-1……CMOSゲ
ート回路、23-1,23-2,54-1,54-2,54-3,54-4……プリバ
ッファ回路の出力ノード、30……出力バッファ回路、31
……出力バッファ回路の出力ノード、32,34,35,72,73…
…ＰチャネルMOSトランジスタ、33,36,37,74……Ｎチャ
ネルMOSトランジスタ、40……モード検知回路、52……C
MOSナンドゲート回路、53……CMOSノアゲート回路、71
……V_PP端子。

Claims

【特許請求の範囲】

【請求項１】データのプログラムが可能にされ、通常の
データ読み出しモードとベリファイ動作を伴うベリファ
イモードを有する不揮発性メモリ回路と、上記不揮発性メモリ回路における動作モードを検知する
モード検知回路と、ドレインがデータ出力ノードに共通接続され、それぞれ
コンダクタンスが比較的大きくされたＰチャネル及びＮ
チャネルMOSトランジスタから構成され、データを外部
に出力する出力バッファ回路と、上記不揮発性メモリ回路からの読み出しデータに基づい
て上記出力バッファ回路内のＰチャネル及びＮチャネル
MOSトランジスタの各ゲートを駆動し、上記モード検知
回路のモード検知結果に応じて上記出力バッファ回路内
のＰチャネル及びＮチャネルMOSトランジスタの各ゲー
トに対する駆動能力が設定されるプリバッファ回路とを具備したことを特徴とする不揮発性半導体記憶装置。