KR920001084B1

KR920001084B1 - 반도체 집적회로

Info

Publication number: KR920001084B1
Application number: KR1019890010149A
Authority: KR
Inventors: 시게루 아츠미; 스미오 다나카; 준이치 미야모토; 노부아키 오츠카; 게니티 이마미야
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1988-07-15
Filing date: 1989-07-15
Publication date: 1992-02-01
Also published as: EP0350943B1; EP0350943A3; DE68919557D1; KR900002333A; EP0350943A2; DE68919557T2; US5046048A

Abstract

내용 없음.

Description

반도체 집적회로

제1도는 배선보드상에 실장된 반도체집적회로의 개략적인 구성을 나타낸 회로도.

제2도는 제1도에 도시된 회로를 설명하기 위한 타이밍챠트.

제3도는 제1도에 도시된 회로에서의 신호파형도.

제4도는 IC를 테스트할 때 사용되는 테스트시스템의 회로도.

제5도는 EPROM에 데이터를 프로그램할 경우의 동작수순을 나타낸 플로우챠트.

제6도는 본 발명에 따른 반도체집적회로의 제1실시예를 개략적인 구성을 나타낸 블럭도.

제7도는 상기 제1실시예에 따른 반도체집적회로중 일부회로의 구체적인 구성을 나타낸 회로도.

제8도는 상기 제1실시예의 변형예의 구성을 나타낸 회로도.

제9도는 본 발명의 제2실시예에 따른 반도체집적회로중 일부회로의 구체적인 구성을 나타낸 회로도.

제10도는 본 발명의 제3실시예에 따른 반도체집적회로중 일부회로의 구체적인 구성을 나타낸 회로도.

제11도는 본 발명의 제4실시예에 따른 반도체집적회로중 일부회로의 구체적인 구성을 나타낸 회로도.

제12도는 상기 제4실시예의 변형예의 구성을 나타낸 회로도.

제13도 및 제14도는 상기 각 실시예회로중 일부회로의 구체적인 구성을 나타낸 회로도.

제15도는 본 발명에 따른 반도체집적회로의 다른 실시예에 따른 개략적인 구성을 나타낸 블럭도.

제16도는 제15도에 도시된 반도체집적회로중 일부회로의 구체적인 구성을 나타낸 회로도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 내부논리회로 12 : 프리버퍼회로

12A : 제1프리버퍼회로 12B : 제2프리버퍼회로

13 : 출력버퍼회로 14 : 모드검출회로

15 : 메모리회로

21,22,31,32,64,65,76,77,86,87 : 인버터회로

23,24,28,35,36,43,46~49,74,84,93 : N채널 MOSFET

25,26,29,33,34,42,44,45,72,73,82,83,92 : P채널 MOSFET

27,37,41 : 출력단자 81 : 입력단자

30,51,52,63 : CMOS-NAND 회로 40,53,54,75 : CMOS-NOR 회로

61,71, : 입력패트 62 : 고저항

72,94 : 출력버퍼 90 : IC

91 : 내부회로 95 : IC의 신호출력단자

[발명의 적용분야]

본 발명은 출력버퍼를 갖춘 반도체집적회로에 관한 것으로, 특히 출력버퍼에서 발생되는 노이즈를 줄일수 있도록 된 반도체집적회로에 관한 것이다.

[배경기술 및 그 문제점]

반도체집적회로(IC), 특히 메모리IC라던지 논리IC등과 같은 디지탈IC에서는 외부에서 신호나 데이터를 받아서, 내부에서 연산, 논리등의 처리를 해서 그 처리결과를 다시 외부로 출력하도록 되어 있다. 예컨대 메모리IC에서는 입력신호가 어드레스신호라던지 제어신호등인바, 이 메모리IC에서는 어드레스신호를 기초로 지정된 번지에 미리 기억되어 있던 데이터가 독출되어 데이터출력핀으로 부터 출력신호로서 독출데이터가 출력되게 되고, 그 출력단에 설치된 출력버퍼로 예컨대 100pF 정도의 큰 부하용량을 구동시킬 필요가 있기 때문에, 출력버퍼로는 교류구동능력이 비교적 큰 것을 사용할 필요가 있다. 이 출력버퍼의 부하구동능력은 동작의 고속성이 요구되는 분야에서 사용되는 IC만큼 크게 할 필요가 있는데, 이는 외부부하용량을 구동시키기 위해 필요한 시간이 억세스시간의 일부로서 취급되기 때문이다.

그런데, IC의 실사용시 혹은 웨이퍼테스트시에 더욱 문제로 되는 것중의 하나가 노이즈발생의 문제인바, IC내의 출력버퍼로 흐르는 전류가 순간적으로 변화함으로써 IC내의 전원용 배선에 역기전력이 발생하게 되고, 이것이 원인이 되어 소위 전원노이즈가 발생하게 된다.

제1도는 배선보드상에 실장된 IC의 개략적인 구성을 나타낸 회로도로서, 도면에서 파선으로 둘러 쌓인 영역이 IC(90)인바, 이 IC(90)는 입력전압(Vin)이 공급되는 내부회로(91)와, 도시된 바와 같이 출력단이 P채널 MOSFET(92)와 N채널 MOSFET(93)로 구성되고, 상기 내부회로(91)의 출력에 의해 구동되는 출력버퍼(94)로 구성되어 있다.

또, Vcc는배선보드에 공급되는 정극성, 예컨대 5V의 전원전위이고, Vss는 배선보드에 공급되는 0V의 접지전위인 바, 보드에 공급되는 상기 2개의 전위(Vcc, Vss)는이 보드상의 배선, IC내부의 배선, IC내부에서의 본딩와이어등에 각각 기생적으로 존재하는 인덕턴스의 합인 인덕턴스성분(L1,L2)을 매개로 IC의 내부에 공급되는 한편, IC의 출력신호단자(95)와 접지전위(Vss)간에는 외부부하에 따른 용량(C1)이 접속되고, 전원전위(Vcc)와 접지전위(Vss)간에는 IC자체의 내부용량(C2)이 접속되어 있다.

여기에서, IC내의 출력버퍼(94)에 의해 구동되는 외부부하인 상기 용량(C1)의 값은 상기한 바와 같이 예컨대 100pF 정도의 큰 값인 바, 상기 전원노이즈는 이 용량(C1)을 출력버퍼(94)로 구동시킬 때 발생하게 된다. 예컨대 상기 제1도에 도시된 IC가 메모리IC이고, 상기 입력전압(Vin)은 복수의 비트로 이루어진 어드레스신호의 1비트분이라고 한다. 그리고 제2도의 타이밍챠트에 나타낸 바와 같이 어드레스가 절체되고, 출력버퍼(94)로 부터의 출력데이터(Dout)가 “1”레벨로 부터 “0”레벨로 절체되는경우(이 경우 예컨대 “0”독출이라 칭한다)를 생각해보자. 미리 용량(C1)에 축적되어 있던 전하는 출력버퍼(94)내의 출력단의 N채널 MOSFET(93)가 온됨으로써 접지전위(Vss)로 방전되게 되고, 그에 따라 출력데이터(Dout)가 “1”레벨로 부터 “0”레벨로 변화하게 되는 바, 이때 접지전위(Vss)의 배선에 흐르는 전류(Iss)는 도시된 바와같이 변화하게 된다. 이때, 이 접지전류(Iss)의 시간적변화율(dIss/dt)과 상기 인덕턴스성분(L2)에 의해 접지전위(Vss)의 배선에는 L2·dIss/dt의 역기전력이 발생하게 된다. 즉 IC내부에서는, 출력버퍼(94)내의 N채널 MOSFET(93)가 온된 직후에는 접지전위(Vss)가 상승하게 되고, 그후 온전류가 감소함에 따라 부극성으로 되어 온전류가 흐르지 않게 되면, 본래의 OV로 되돌아가 안정하게 된다.

이와는 반대로, 출력버퍼(94)로 부터의 출력데이터(Dout)가 “0”레벨로 부터 “1”레벨로 절체되는 “1”독출시에는, 출력버퍼(94)내의 P채널 MOSFET(92)가 온됨으로써 용량(C1)이 방전되게 되어 출력데이터(Dout)가 “0”레벨로 부터 “1”레벨로 변화하게 되고, 그에 따라 전원전위(Vcc)의 배선에 흐르는 전류(Icc)가 도시된 바와 같이 변화하게 된다. 이때에는 전원전위(Vcc)의 배선에 흐르는 전류(Icc)의 시간적 변화율(dIcc/dt)과 인덕턴스성분(L2)에 의해 전원전위(Vcc)의 배선에는 L2·dIcc/dt의 역기전력이 발생해서 도시된 바와 같이 전원전위(Vcc)가 변동하게 된다.

이와 같이 출력버퍼가 동작함으로써 IC내부의 전원전위(Vcc) 또는 접지전위(Vss)가 변동하게 된다. 이에 반해 입력전위(Vin)는 보드상의 전원전위(Vcc) 또는 접지전위(Vss)의 변동에 관계없이 항상 일정한 값을 유지하게 된다. 이는 제1도에 도시된 바와 같이 입력전압(Vin)을 발생시키는 도시되지 않은 다른 IC의 전원전위(Vcc)와 접지전위(Vss)가 보드상의 IC와는 분리되어 다른 계통으로 되어 있어서 양쪽 IC의 전원전위간 또는 접지전위간에는 상호작용이 존재하지 않기 때문이다. 이때문에 보드상의 IC내부에서 전원전위(Vcc) 또는 접지전위(Vss)가 변동하게 되면, 보드상의 IC가 오동작을 일으키게 된다.

예컨대, 제3도의 파형도에서 도시된 바와 같이 입력전위(Vin)가 고레벨전위일때는 IC내에서 접지전위(Vss)가 변동함으로써 입력전위(Vin)와 접지전위(Vss)의 전위차(Vin-Vss)가 IC의 입력단트랜지스터의 저레벨측 역치전압(V_IL)보다도 작아지게 되면, IC는 이때의 입력전압(Vin)을 저레벨전위로서 검지하게 된다. 따라서, 이때에는 잘못된 데이터가 출력되므로 IC가 오동작을 일으키는 것이 된다.

그런데, 상기한 바와 같이 출력버퍼가 동작함에 따라 발생되는 노이즈를 억제시키기 위해서는 다음과 같은 2가지 방법을 생각해 볼 수 있다. 즉, (a) 접지전류(Iss) 또는 전원전류(Iss)의 시간적 변화율(dI/dt)을 작게 한다. (b) 인덕턴스성분(L1,L2)을 작게 한다.

더욱이, 전자의 dI/dt를 작게 하기 위해서는 다음과 같은 2가지 방법을 생각해 볼 수 있다.

(1) 출력버퍼에 공급되는 입력신호파형의 상승 또는 하강을 완만하게 한다.

(2) 출력버퍼의 출력단의 MOSFET의 소자크기를 작게 해서 큰 전류가 흐르지 않게 한다.

상기 (1)의 방법은 출력데이터(Dout)가 절체될 때 출력버퍼내의 MOSFET가 온되는 시기를 지연시키는 방법이고, (2)의 방법은 출력버퍼의 부하구동능력을 저하시키는 방법이다. 이 (1),(2)의 방법은 공히 억제스시간을 지연시켜 노이즈를 억제시키도록 된 방법이다.

상기 (a)의 dI/dt를 작게 하는 방법은 IC를 제조하는 사람이 할 수 있는 대책인데 반해 (b)의 인덕턴스성분을 줄이는 방법은 보드를 설계하는 사람이 취할 수 있는 대책이다. 즉, 보드상의 배선길이가 최소가 되도록 설계함으로써 인덕턴스성분을 줄일 수 있게 되고, 고속으로 동작하는 IC에 있어서는 억세스시간을 지연시키는 방법은 바람직하지 못하고 오히려 부하용량을 대단히 빠르게 구동시키도록 출력버퍼를 설계해서 보드를 최적화시킴으로써 노이즈를 줄이는 대책을 강구하는 것이 일반적이다.

그러므로, 고속동작이 가능한 IC를 얻기 위해서는 어느 정도의 노이즈가 출력버퍼에서 발생되는가를 고려해서, 그래도 오동작이 일어나지 않도록 하는 보드설계가 필요하게 된다.

이 경우 가장 큰 문제로 되는 것이 다이소트테스트(약 sort test)를 비롯한 웨이퍼테스트시에 발생되는 노이즈이다. 통상 이 웨이퍼테스트는 제4도의 구성과 같은 테스트시스템에 의해 수행되고 있는 바, 테스터(100)로 부터의 입력데이터(Din), 전원전위(Vcc) 및 접지전위(Vss)가 프로버(10; prober)에 셋트된 웨이퍼상태의 IC(90)에 공급되고, 이 IC(90)로 부터의 출력데이터(Dout)는 테스터(100)로 보내진다. 그런데, 테스터(100)로 부터 프로버(101)까지의 거리는 대단히 길어, 예컨대 1m 이상이 되는 것도 있다. 이때문에 양자간의 각 배선에 존재하는 인덕턴스성분은 보드상의 인덕턴스성분에 비해서 대단히 커지게 된다. 한편, 저속 및 중속동작이 가능한 IC에서는 상기 (a)의 방법을 실시함으로써 노이즈의 발생을 억제시키고 있기 때문에 웨이퍼테스트시에도 이 노이즈에 따른 오동작에 대한 걱정은 거의 없어지게 되나, 보드상에 노이즈를 줄이는 대책이 강구되고 있다고 하는 가정하에 설계된 고속 IC에서는 웨이퍼테스트시의 노이즈의 발생이 문제로 된다. 즉, 고속 IC에서는 dI/dt가 커지도록 설계되어 있으므로 IC에 공급되는 전원전위(Vcc) 및 접지전위(Vss)의 변동도 대단히 커지게 된다. 이 때문에 현재의 테스터나 프로버를 사용하는 통상의 테스트시스템으로는 만족하게 측정할 수 없게 되는 문제가 있다.

한편, 메모리셀로 불휘발성 트랜지스터를 사용하는 데이터의 프로그램이 가능한 메모리IC로서 EPROM이 라던지 OTP(on time PROM)가 잘 알려져 있는 바, 이와 같은 불휘발성메모리IC에서는 프로그램을 사용해서 데이터를 프로그램할 때 전원노이즈가 발생하기 쉽다고 알려져 있기 때문에, 이 프로그램시에 발생하는 노이즈가 문제로 되고 있다.

여기에서, EPROM에서의 데이터의 프로그램은 예컨대 제5도의 플로우챠트에 나타낸 바와 같은 순수에 의해 진행된다. 즉, 먼저 전원전위(Vcc)가 6.25±0.25V로 설정되고, 기록용 고전원전압전위(Vpp)가 12.75V±0.25V로 설정된 상태에서 메모리셀 1비트마다 데이터의 프로그램이 이루어진다. 그리고, 데이터가 프로그램된 후에는 증명(verigy)을 하게 되는 바, 각 메모리셀마다 충분한 데이터를 기록한 후에 전원전위(Vcc)를 5V로 설정하고 기록용 고 고전원전압전위(Vpp)를 5V로 설정하여 모드 메모리셀로부터 데이터가 독출되도록 해서 증명을 하게 된다. 즉, 증명은 프로그램된 데이터를 독출해서 확인하는 동작을 말한다.

상기한 바와 같이 프로그램시에는, 전원전위(Vcc)가 약 6.25V로 설정된 상태에서 1비트마다 데이터를 독출하는 동작과 고전원전압전위(Vpp)가 약 12.75V로 설정된 상태에서 1비트마다 데이터를 독출하는 동작이 수행되고 있다.

그런데, EPROM 프로그래머는 다양한 형식의 프로그램이 시장에 나와 있으나, 이들 모두가 노이즈에 작은 중·저속의 메모리IC를 상정(想定)해 놓고, 발생되는 노이즈가 대단히 큰 고속의 메모리IC를 프로그램하기에 충분한 노이즈대책이 강구되고 있다고는 볼 수 없다. 또 발생되는 노이즈의 양은 전원전위(Vcc)가 높으면 높을수록 커지게 된다.

상기의 프로그램시에 특히 문제로 되는 것이 전원전위(Vcc)가 약 6.25V로 설정된 상태에서 기록을 행한후에 1비트마다 데이터가 독출되도록 하는 증명동작인 바, 이 6.25V라고 하는 높은 전위는 출력버퍼에서 발생되는 노이즈를 대단히 커지게 한다. 이때문에 전원전위(Vcc) 및 접지전위(Vss)가 급격히 변동하게 되고, 입력단의 트랜지스터의 역치전압이 변화하게 될 뿐만아니라 출력버퍼에서 발생되는 전원노이즈가 메모리내의 감지증폭기에 악영향을 끼쳐 감지증폭기의 오동작을 초래할 염려가 있다.

[발명의 목적]

이에 본 발명은 상기한 바와 같은 사정을 감안해서 발명된 것으로, 실 사용시에는 충분한 동작속도가 얻어지고 테스트시에는 노이즈의 발생을 억제시킬 수 있게 되어 통상의 테스트시스템을 이용하더라도 측정을 만족스럽게 할 수 있도록 된 출력버퍼를 갖춘 반도체집적회로를 제공함에 더불어, 통상의 데이터독출시에는 충분한 억세스시간이 얻어지고, 또 프로그램의 증명시에는 노이즈의 발생이 억제되어 통상의 프로그램을 이용하더라도 충분한 데이터가 기록될 수 있도록 된 출력버퍼를 갖춘 반도체집적회로를 제공하고자 함에 그 목적이 있다.

[발명의 구성]

본 발명의 한 실시형태는, 통상모드외에 테스트모드를 갖춘 반도체직접회로에 있어서, 상기 모드의 상태를 검출해서 모드신호를 발생시키는 모드건출수단과, 이 모드신호에 따른 출력구동능력으로 입력신호를 증폭해서 출력시키는 프리버퍼수단 및, 이 프리버퍼수단의 출력을 공급받아 집적회로의 외부로 데이터를 출력시키는 출력버퍼수단으로 구성되어 있다.

또 본 발명의 다른 실시형태는, 통상모드외에 테스트모드를 갖춘 반도체집적회로에 있어서, 상기 모드의 상태를 검출해서 모드신호를 발생시키는 모드검출수단과, 외부부하에 대한 구동능력이 선택가능하게 되어 선택된 구동능력으로 외부부하를 구동시켜 집적회로의 외부로 데이터를 출력시키는 출력버퍼수단, 상기 모드검출수단에서 발생된 모드신호를 공급받아 이 모드신호에 따라 상기 출력버퍼수단에 공급하에 프리버퍼수단으로 구성되어 있다.

[실시예]

이하, 도면을 참조해서 본 발명에 따른 각 실시예를 상세히 설명한다.

제6도는 본 발명에 따른 반도체집적회로(IC)의 개략적인 구성을 나타낸 블록도로서, 도면에서 참조부호11은 입력데이터에 따른 출력데이터를 발생시키는 내부논리회로인 바, 이 내부논리회로(11)에서는 통상의 동작모드와 웨이퍼테스트모드등 2개의 동작모드가 설정되어 있다. 이 내부논리회로(11)로 부터의 출력은 프리버퍼회로(12; pre-buffer 回路)에 공급되는 바, 이 프리버퍼회로(12)는 상기 내부논리회로(11)로 부터의 출력을 증폭한다. 이 프리버퍼회로(12)의 출력은 출력버퍼회로(13)에 공급되는 바, 이 출력버퍼회로(13)는 상기 프리버퍼회로(12)의 출력에 기초해서 집적회로의 외부로 데이터를 출력한다.

또, 참조부호 14는 모드검출회로인 바, 이 모드검출회로(14)는 외부입력신호를 기초로 상기 내부논리회로(11)에서의 2개의 동작모드의 상태를 검출한다. 이 모드검출회로(14)의 검출출력은 상기 프리버퍼회로(12)에 공급되는 바, 이 모드검출회로(14)의 검출출력에 따라 상기 프리버퍼회로(12)의출력버퍼회로(13)에 대한 구동능력, 또는 외부부하에 대한 출력버퍼회로(13)의 구동능력이 설정되도록 되어 있다.

제7도는 상기 제6도의 도시된 회로중 프리버퍼회로(12) 및 출력버퍼회로(13) 각각의 구체적인 구성을 나타낸 회로도인 바, 이 예에서는1비트의 데이터에 관계되는 회로부분의 구성만이 도시되어 있지만, 필요한 비트수만큼 동일한 회로를 설치할 수 있도록 되어 있다.

상기 프리버퍼회로(12)는 제1프리버퍼회로(12A)와 제2프리버퍼회로(12B)로 구성되는 바, 상기 제1프리버퍼회로(12A)는 상기 내부논리회로(11)로부터 출력되는 한쪽의 내부데이터(Dout 1′)가 공급되는 CMOS인버터회로(21)와, 상기 내부데이터(Dout 1′)가 공급되고 후술될 회로에 의해 발생되는 웨이퍼테스트신호(

) 및 그 반전신호(WT)에 의해 그 동작이 제어되며 출력단자 상기 CMOS인버터회로(21)와 공통으로 접속된 CMOS인버터회로(22)로 구성되어 있다. 즉, 상기 CMOS인버터회로(22)는 각각 2개의 엔헨스먼트형 P채널 MOSFET(23,24)와 엔헨스먼트형 N채널 MOSFET(25,26)를 갖추고 있는 바, 상기 MOSFET(23)의 소오스는 정극성, 예컨대 5V의 전원전위(Vcc)에 접속되고, 이 MOSFET(23)의 게이트에는 웨이퍼테스트신호(WT)가 공급된다. 상기 MOSFET(24)의소오스는 상기 MOSFET(23)의 드레인에 접속되고, 드레인은 CMOS인버터회로(22)의 출력단자(27)에 접속되며, 상기 MOSFET(25)의 소오스는 0V의 접지전위(Vss)에 접속되고, 이 MOSFET(25)의 게이트에는 웨이퍼테스트신호(

)가 공급된다. 상기 MOSFET(26)의 소오스는 상기 MOSFET(25)의 드레인에 접속되고, 드레인은 상기 출력단자(27)에 접속되며, 이 MOSFET(26)의 게이트에는 내부데이터(Dout 1′)가 공급된다.

상기 제2프리버퍼회로(12B)는 상기 내부논리회로(11)로 부터 출력되는 다른쪽 내부데이터(Dout 2′)가 공급되는 CMOS인버터회로(31)와, 상기 내부데이터(Dout 2′)가 공급되고 상기 웨이퍼테스트신호(WT) 및 그 반전신호(

)에 의해 그 동작이 제어되며 출력단자가 상기 CMOS인버터회로(31)와 공통으로 접속된 CMOS인버터회로(32)로 구성되어 있다. 즉, 상기 CMOS인버터회로(32)는 각각 2개의 엔헨스먼트형 P채널 MOSFET(33,34)와 엔헨스먼트형 N채널 MOSFET(35,36)를 갖추고 있는 바, 상기 MOSFET(33)의 소오스는 전원전위(Vcc)에 접속되고, 이 MOSFET(33)의 게이트에는 웨이퍼테스트신호(

)가 공급된다. 상기 MOSFET(34)의 소오스는 상기 MOSFET(33)의 드레인에 접속되고, 드레인은 CMOS인버터회로(32)의 출력단자(37)에 접속되며, 이 MOSFET(34)의 게이트에는 내부데이터(Dout 2′)가 공급된다. 상기 MOSFET(35)의 소오스는 접지전위(Vss)에 접속되고, 이 MOSFET(35)의 게이트에는 웨이퍼테스트신호(WT)가 공급된다. 상기 MOSFET(36)의 소오스는 상기 MOSFET(35)의 드레인에 접속되고, 드레인은 상기 출력단자(37)에 접속되며, 이 MOSFET(36)의 게이트에는 내부데이터(Dout 2′)가 공급된다.

상기 출력버퍼회로(13)은 소오스가 전원전위(Vcc)에 접속되고 드레인이 데이터(Dout)의 출력단자(41)에 접속되는 P채널 MOSFET(42)와, 소오스가 접지전위(Vss)에 접속되고 드레인이 상기 출력단자(41)에는 접속되는 N채널 MOSFET(43)로 구성되어 있는데, 상기 MOSFET(42)의 게이트에는 상기 제1프리버퍼회로(12A)의 출력이 공급되고, 상기 MOSFET(43)의 게이트에는 상기 제2프리버퍼회로(12B)의 출력이 공급된다.

한편, 본 실시예의 회로에 있어서, 출력버퍼회로(13)내의 2개의 MOSFET(42,43)는 출력단자(41)에는 접속되는 도시되지 않은 외부부하용량을 고속으로 충·방전시키기 위해 각각의 컨덕턴스가 대단히 크게 설정되어 있고, 또 상기 2개의 CMOS인버터회로(21,22)를 갖춘 제1프리버퍼회로(12A)에서는 P채널 MOSFET(41)의 게이트에 대한 구동능력이 예컨대 1대 9로 되도록 각 MOSFET의 컨덕턴스가 설정되어 있다. 마찬가지로 CMOS인버터회로(31,32)를 갖춘 제2프리버퍼회로(12B)에서도 N채널 MOSFET(43)의 게이트에 대한 구동능력이 예컨대 1대 9로 되도록 각 MOSFET의 컨덕턴스가 설정되어 있다.

상기와 같이 구성된 회로에 있어서, 통상동작시에는 웨이퍼테스트신호(WT)가 “0”레벨, 그 반전신호(

)가 “1”레벨로 되기 때문에 제1프리버퍼회로(12A)에서는 CMOS인버터회로(21,22)가 함께 동작하게 되므로, 내부데이터(Dout 1′)가 2개의 CMOS인버터회로(21,22)에 의해 반전되어 출력버퍼회로(13)내의 P채널 MOSFET(41)의 게이트에 공급되게 된다. 마찬가지로 제2프리버퍼회로(12B)에서도 CMOS인버터회로(31,32)가 함께 동작하게 되므로, 내부데이터(Dout 2′)가 2개의 CMOS인버터회로(31,32)에 의해 반전되어 출력버퍼회로(13)내의 N채널 MOSFET(43)의 게이트에 공급되게 된다. 여기서, 한쪽의 내부데이터(Dout 1′)가 “1”레벨로 되어 있는 경우, 제1프리버퍼회로(12a)에서는 2개의 CMOS인버터회로(21,22)에 의해 그 출력이 급속히 “0”레벨로 변화하게 되고, 그에 따라 출력버퍼(13)내에 P채널 MOSFET(42)가 급속히 온되므로 출력단자(41)로 부터 출력되는 데이터(Dout)가 급속히 “1”레벨로 상승하게 된다. 이와 반대로 다른쪽의 내부데이터(Dout 2′)가 “0”레벨로 되어 있는 경우, 제2프리버퍼회로(12B)에서는 CMOS인버터회로(31,32)에 의해 그 출력이 급속히 “1”레벨로 변화하게 되고, 그에 따라 출력버퍼회로(13)내의 N채널 MOSFET(43)가 급속히 온되므로 출력단자(41)로 부터 출력되는 데이터(Dout)가 급속히 “0”레벨로 하강하게 된다. 즉, 통상동작시에는 충분한 동작속도를 얻을 수 있게 된다.

다음에는 웨이퍼테스트를 수행하는 경우의 동작을 대하여 설명한다.

웨이퍼테스트시에는 웨이퍼테스트신호(WT)가 “1”레벨, 그 반전신호(

)가 “0”레벨로 된다. 이때 제1프리버퍼회로(12a)에서는 CMOS인버터회로(21)만이 동작하게 되므로 내부데이터(Dout 1′)가 이 CMOS인버터회로(21)에 의해 반전되어 출력버퍼회로(13)내의 MOSFET(42)의 게이트에 공급되게 되고, 마찬가지로 제2프리버퍼회로(12B)에서도 CMOS인버터회로(31)만이 동작하게 되므로 내부데이터(Dout 2′)가 이 CMOS인버터회로(31)에 의해 반전되어 출력버퍼회로(13)내의 MOSFET(43)의 게이트에 공급되게 된다.

여기서, 제1프리버퍼회로(12A)에서는 2개의 CMOS인버터회로(21,22)의 부하구동능력이 1대 9로 설정되어 있고 제2프리버퍼회로(12B)에서도 2개의 CMOS인버터회로(31,32)의 부하구동능력이 1대 9로 설정되어있기 때문에, 웨이퍼테스트시에는 출력버퍼회로(13)내의 MOSFET(42)와 MOSFET(43)의 각 게이트는 통상동작시의 1/10의 구동능력에 의해 각각 구동되게 된다. 따라서, 제1 및 제2프리버퍼회로(12,A12B)의 출력신호의 상승 또는 하강시간이 통상동작시의 10배로 증가되고, 출력버퍼회로(13)내의 MOSFET(42) 또는 MOSFET(43)가 온될 때 흐르는 전류의 시간적 변화율(dI/dt)은 극히 작아지게 된다. 그 결과, IC내부의 전원전위(Vcc) 또는 접지전위(Vss)가 변동함으로써 발생하게 되는 노이즈를 억제시킬 수 있게 되고, 상기 제4도에 도시된 바와 같은 통상의 테스트시스템을 이용하더라도 웨이퍼테스트에 의한 측정을 만족스럽게 수행할 수 있게 된다. 즉, 이 웨이퍼테스트시에는 동작속도를 저하시켜 동작시키기 때문에 메모리용 IC등에서의 억세스시간을 측정할 수는 없게 되나, 웨이퍼테스트에 의해 수행되는 테스트항목은 DC특성의 측정이라던지 불량 메모리셀의 유무 등의 검지가 주이기 때문에 IC자체의 동작속도를 저하시켜 측정하더라도 문제는 없다.

제8도는 상기 실시예회로의 변형예의 구성을 나타낸 회로도로서, 제7도의 회로에서는 출력버퍼회로(13)내의 P채널 MOSFET(42), N채널 MOSFET(43)의각 게이트에 대한 구동능력이 변화되기 때문에 제1프리버퍼회로(12A) 및 제2프리버퍼회로(12B)를 CMOS인버터회로(21,31) 각각과, 웨이퍼테스트신호(WT)및 그 반전신호(

)에 의해 동작이 제어되는 CMOS인버터회로(22,32) 각각에 의해 구성되도록 했지만, 이 변형예의 회로에서는 제1프리버퍼회로(12A)를 도시된 바와 같이 구성한 것이다. 즉, 상기 P채널 MOSFET(23) 대신 디플레이션형 N채널 MOSFET(28)을 전원전위(Vcc)와 출력단자(27)간에 접속시키고, 이 MOSFET(28)의 게이트에는 상기 웨이퍼테스트신호(

)가 공급되도록 구성함과 더불어, 상기 N채널 MOSFET(25)대신 디플레이션형 N채널 MOSFET(29)를 접지전위(Vss)와 출력단자(27)간에 접속시키고, 이 MOSFET(29)의 게이트에는 상기 웨이퍼테스트신호(

)가 공급되도록 구성한 것이다.

이와 같은 구성의 제1프리버퍼회로(12A)에 있어서, 통상 동작시에는 웨이퍼테스트신호(

)가 “1”레벨로 됨으로써 상기 양쪽 MOSFET(28,29) 각각의 온저항이 극히 작아지게 되므로, 상기 출력버퍼회로(13내의 P채널 MOSFET(42)의 게이트는 대단히 큰 구동능력에 의해 구동되게 된다. 한편, 웨이퍼테스트(

)가 “0”레벨로 됨으로써 상기 양족 MOSFET(28,9) 각각의 온저항이 통상동작시 보다 커지게 되므로, 상기 출력버퍼회로(13)내의 P채널 MOSFET(42)의 게이트는 통상동작시보다는 작은 구동능력에 의해 구동되게 된다. 한편 도시되지는 않았지만 제2프리버퍼회로(12B)도 입력데이터가 Dout 1′에서 Dout 2′로 바뀔 뿐 제1프리버퍼회로(12A)와 동일하게 구성된다.

제9도는 본 발명의 제1실시예에 따른 구성을 나타낸 것으로, 상기 제6도의 회로중 프리버퍼회로(12)및 출력버퍼회로(13) 각각의 구체적인 구성을 나타낸 회로도이다. 한편, 이 예에서도 1비트의 데이터에 관계되는 회로부분의 구성만이 도시되어 있지만, 필요한 비트수만큼 동일한 회로를 설치할 수 있도록 되어 있다.

이 실시예회로에서는 출력버퍼회로(23)내에 각각 2개의 P채널 MOSFET(44,45) 및 N채널 MOSFET(4,647)를 설치함과 더불어, 제1프리버퍼회로(12A)를 상기 CMOS인버터회로(21)와 CMOS-NAND 회로(30)로 구성하고, 제2프리버퍼회로(12B)를 상기 CMOS인버터회로(31)와 CMOS-NOR 회로(40)로 구성되도록 한 것이다.

출력버퍼회로(13)에서는 2개의 P채널 MOSFET(44,45)의 소오스가 전원전위(Vcc)에 각각 접속되고, 드레인이 데이터(Dout)의 출력단자(41)에 각각 접속되어 있다. 또, 2개의 N채널 MOSFET(46,47)의 소오스는 접지전위(Vss)에 각각 접속되고, 드레인이 출력단자(41)에 각각 접속되어 있다. 상기 출력버퍼회로(13)내의 MOSFET(44)의 게이트에는 제1프리버퍼회로(12A)내의 CMOS인버터회로(21)의 출력이 공급되고, MOSFET(45)의 게이트는 제1프리버퍼회로(12A)내의 CMOS-NAND 회로(30)의 출력이 공급되며, 이 CMOS-NAND 회로(30)에는 내부데이터(Dout 1′)와 웨이퍼테스트신호(WT)가 공급된다.

또, 상기 출력버퍼회로(13)내의 MOSFET(46)의 게이트에는 제2프리버퍼회로(12B)내의 CMOS인버터회로(31)의 출력이 공급되고, MOSFET(47)의 게이트에는 제2프리버퍼회로(12B)내의 CMOS-NOR 회로(40)의 출력이 공급되며, 이 CMOS-NOR 회로(40)에는 내부데이터(Dout 2′)와 웨이퍼테스트신호(WT)가 공급된다.

한편, 본 실시예에 있어서는 출력버퍼회로(13)내의 2개의 P채널 MOSFET(44,45) 각각의 컨덕턴스가 서로 같고, 또 그 합이 상기 제7도에 도시된 회로에서의 1개의 MOSFET(42)의 컨덕턴스와 같아지도록 설정되어 있다. 마찬가지로, 출력버퍼회로(13)내의 2개의 N채널 MOSFET(46,47)의 컨덕턴스도 서로 같고, 또 그 합이 상기 제7도에 도시된 회로에서의 1개의 MOSFET(43)의 컨덕턴스와 같아지도록 설정되어 있다.

)가 “1”레벨로 되기 때문에, 제1프리버퍼회로(12A)에서는 CMOS-NAND 회로(30)가 내부데이터(Dout 1′)를 반전시키는 인버터회로로서 동작하게 되므로, 내부데이터(Dout 1′)가 CMOS인버터회로(21)및 CMOS-NAND 회로(30)에 의해 반전되어 출력버퍼회로(13)내의 2개의 P채널 MOSFET(44,45)의 각 게이트에 병렬로 공급되게 된다. 마찬가지로 제2프리버퍼회로(12B)에서도 NOR 게이트회로(40)가 내부데이터(Dout 2′)를 반전시키는 인버터회로로서 동작하게 되므로, 내부데이터(Dout 2′)가 CMOS인버터회로(31) 및 NOR 게이트회로(40)에 의해 반전되어 출력버퍼회로(13)내의 2개의 N채널 MOSFET(46,47)의 각 게이트에 병렬로 공급되게 된다. 따라서, 예컨대 한쪽의 내부데이터(Dout 1′)가 “1”레벨로 되어 있는 경우에는 제1프리버퍼회로(12A)내의 CMOS인버터회로(21) 및 CMOS-NAND 회로(30)의출력이 함께 “0”레벨로 되므로 출력버퍼회로(13)내의 2개의 P채널 MOSFET(44,45)가 함께 온되기 때문에 출력단자(41)에서의 데이터(Dout)가 급속히 “1”레벨로 상승하게 된다. 또, 다른쪽의 내부데이터(Dout 2′)가 “0”레벨로 되어있는 경우에는 제2프리버퍼회로(12B)내의 CMOS인버터회로(31) 및 CMOS-NOR 회로(40)의 출력이 함께 “1”레벨로 되므로 출력버퍼회로(13)의 2개의 N채널 MOSFET(46,47)이 함께 온되기 때문에 출력단자(41)에서의 데이터(Dout)는 급속히 “0”레벨로 하강하게 된다. 즉, 통상동작시에서의 충분한 동작속도를 얻을 수 있게 된다.

한편, 웨이퍼테스트시에는 웨이퍼테스트신호(WT)가 “1”레벨, 그 반전신호(

)가 “0”레벨로 된다. 이때, CMOS-NAND 회로(30)의출력은 항시 “1”레벨, CMOS-NOR 회로(40)의 출력은 항시 “0”레벨로 되기 때문에, 출력버퍼회로(13)내의 P채널 MOSFET(45) 및 N채널 MOSFET(47)는 동시에 오프상태로 된다. 이때문에 웨이퍼테스트시에는 출력버퍼회로(13)내의 MOSFET(44) 또는 MOSFET(46)가 온될 때 흐르는 충·방전전류의 시간적변화율(dI/dt)이 극히 작아져 IC내부의 전원전위(Vcc) 또는 접지전위(Vss)가 변동함으로써 발생하게 되는 노이즈를 억제할 수 있게 된다.

제10도는 본 발명의 제3실시예에 따른 구성을 나타낸 것으로, 상기 제6도에 도시된 회로중 프리버퍼회로(12) 및 출력버퍼회로(13) 각각의 구체적인구성을 나타낸 회로도이다. 한편, 이 예에서도 1비트의 데이터에 관계되는 회로부분의 구성만이 도시되어 있지만, 필요한 비트수만큼 동일한 회로를 설치할 수 있도록 되어 있다.

이 실시예의 IC는 상기 제7도와 제9도의 실시예회로를 조합시켜 구성한 것으로, 제7도와 제9도에 대응되는 부분에는 같은 참조부호를 붙이되 그 설명은 생략한다.

제11도는 본 발명의 제4실시예에 따른 구성을 나타낸 것으로, 상기 제6도에 도시된 회로중 프리버퍼회로(12) 및 출력버퍼회로(13) 각각의 구체적인 구성을 나타낸 회로도이다. 한편, 이예에서도 1비트의 데이터에 관계되는 회로부분의 구성만이 도시되어 있지만, 필요한 비트수만큼 동일한 회로를 설치할 수 있도록 되어 있다.

이 실시예에서 출력버퍼회로(13)는 상기 제9도에 도시된 실시예회로와 마찬가지로 각각 2개의 P채널 MOSFET(44,45) 및 N채널 MOSFET(46,47)로 구성되어 있으나, MOSFET(44)의 컨덕턴스가 MOSFET(45)의 컨덕턴스보다 크게 설정되어 있고, MOSFET(46)의 컨덕턴스가 MOSFET(47)의컨덕턴스보다 크게 설정되어 있다.

더욱이 상기 제1프리버퍼회로(12A)는 2개의 CMOS-NAND 회로(51,52)로 구성되고, 제2프리버퍼회로(12B)는 2개의 CMOS-NOR 회로(53,54)로 구성되어 있는 점도 제9도에 도시된 실시예회로와 다른 점이다. 그리고, 상기 CMOS-NAND 회로(51)에는 한쪽의 내부데이터(Dout 1′)와 웨이퍼테스트신호(

)가 공급되고, 그 출력은 출력버퍼회로(13)내의 MOSFET(44)의 게이트에 공급되는 한편, 상기 CMOS-NAND 회로(52)에는 한쪽의 내부데이터(Dout 1′)와 웨이퍼테스트신호(WT)가 공급되고, 그 출력은 출력버퍼회로(13)내의 MOSFET(45)의 게이트에 공급되도록 되어 있다. 상기 CMOS-NOR 회로(53)에는 다른쪽의 내부데이터(Dout 2′)와 웨이퍼테스트신호(WT)가 공급되고, 그 출력은 출력버퍼회로(13)내의 MOSFET(46)의 게이트에 공급되는 한편, 상기 CMOS-NOR 회로(54)에는 다른쪽의 내부데이터(Dout 2′)와 웨이퍼테스트신호(

)가 공급되고, 그 출력은 출력버퍼회로(13)내의 MOSFET(47)의 게이트에 공급되도록 되어 있다.

)가 “1”레벨로 되기 때문에, 제1프립퍼회로(12a)에서는 CMOS-NAND 회로(51)가 인버터로서 동작하게 되므로 내부데이터(Dout 1′)가 이 CMOS-NAND 회로(51)에 의해 반전되어 출력버퍼회로(13)내의 P채널 MOSFET(44)의 게이트에 공급되고, 마찬가지로 제2프리버퍼회로(12B)에서도 CMOS-NOR 회로(53)가 인버터로서 동작하게 되므로 내부데이터(Dout 2′)가 이 CMOS-NOR 회로(53)에 의해 반전되어 출력버퍼회로(13)내의 N채널 MOSFET(46)의 게이트에 공급된다. 여기에서, 한쪽의 내부데이터(Dout 1′)가 “1”레벨로 되어 있는 경우에는 제1프리버퍼회로(12A)의 출력이 “0”레벨로 되므로 출력버퍼회로(13)내의 컨덕턴스가 큰쪽의 P채널 MOSFET(44)가 온되기 때문에, 출력단자(41)로 부터 출력되는 데이터(Dout)는 급속히 “1”레벨로 상승하게 된다. 이와 반대로, 다른쪽의 내부데이터(Dout 2′)가 “0”레벨로 되어있는 경우에는 제2프리버퍼회로(12B)의 출력이 “1”레벨로 되므로 출력버퍼회로(13)내의 컨덕턴스가 큰쪽의 N채널 MOSFET(46)가 온되기 때문에, 출력단자(41)로 부터 출력되는 데이터(Dout)는 급속히 “0”레벨로 하강하게 된다. 즉, 통상동작시에는 충분한 동작속도를 얻을 수 있게 된다.

)가 “0”레벨로 된다. 이때, 제1프리버퍼회로(12A)에서는 CMOS-NAND 회로(52)가 인버터로서 동작하게 되므로 내부데이터(Dotu 1′)가 이 CMOS-NAND 회로(52)에 의해 반전되어 출력버퍼회로(13)내의 컨덕턴스가 작은쪽의 MOSFET(45)의 게이트에 공급되고, 마찬가지로 제2프리버퍼회로(12b)에서도 CMOS-NOR 회로(54)가 인버터로서 동작하게 되므로 내부데이터(Dout 2′)가 이 CMOS-NOR 회로(54)에 의해 반전되어 출력버퍼회로(13)내의 컨덕턴스가 작은쪽의 MOSFET(47)의 게이트에 공급되기 때문에, 웨이퍼테스트시에는 출력버퍼회로(13)내의 컨덕턴스가 작은쪽의 각 MOSFET(45,47)를 매개로 출력단자(41)가 충·방전되게 된다. 따라서, 출력버퍼회로(13)를 통해 흐르는 전류의 시간적 변화율(dI/dt)은 극히 작아지게 된다.

제12도는 상기 제11도에 도시된 실시예회로의 변형예의 구성을 나타낸 회로도로서, 이 변형예회로는 상기 출력버퍼회로(13)에서 P채널 MOSFET(44,45)대신 N채널 MOSFET(48,49)를 설치한 회로인 바, 이 변형예회로에서 출력버퍼회로(13)는 N채널 MOSFET만으로 구성되게 된다. 이 경우에도 MOSFET(48)의 컨덕턴스가 MOSFET(49)의 컨덕턴스보다 크게 설정되게 된다.

또, 상기와 같이 변경됨으로써 제1프리버퍼회로(12A)에는 2개의 CMOS-NAND 회로(51,52)대신 2개의 CMOS-NOR 회로(53,54)가 설치되는 바, CMOS-NOR 회로(53)에는 내부데이터(Dout 1′)와 웨이퍼테스트신호(WT)가 공급되고, CMOS-NOR 회로(54)에는 내부데이터(DOUT 1′)와 웨이퍼테스트신호(

)가 공급된다.

제13도는 상기 각 실시예의 회로에 사용되는 웨이퍼테스트신호 및 그 반전신호(WT,

)를 발생시키는 회로의 일례를 나타낸 회로도로서, 도면에서 참조부호 61은 웨이퍼테스트모드시에 “1”레벨로 설정되는 입력패드를 나타내는 바, 이 입력패드(61)는 통상 고저항(62)에 의해 접지전위(Vss)의 “0”레벨로 설정되게 되며, 내부칩이네이블신호(

)가 “0”레벨로 되어 있을 때에는 NOR 회로(63)의 출력이 “1”레벨로 되고, 그 출력을 반전시키는 인버터회로(64)의 출력, 즉 웨이퍼테스트신호(WT)가 “1”레벨로 되며, 상기 인버터회로(64)의 출력을 반전시키는 인버터회로(65)의 출력, 즉 신호(

)가 “0”레벨로 된다. 한편, 웨이퍼테스트모드시에는 입력패드(61)가 “1”레벨로 설정되므로 웨이퍼테스트신호(WT)가 “0”레벨로, 그 반전신호(

)가 “1”레벨로 된다.

제14도는 상기 각 실시예회로에 사용되는 웨이퍼테스트신호 및 그 반전신호(WT,

)를 발생시키는 회로의 다른 예를 나타낸 도면으로서, 도면에서 참조부호 71은 IC내에 통상의 제어신호를 공급하기 위한 입력패드를 나타내는 바, 웨이퍼테스트시 이 입력패드(71)에는 통상의 제어신호레벨, 즉 Vss 및 Vcc보다 대단히 높은 레벨의 신호가 공급된다. 상기 입력패드(71)와 접지전위(Vss)간에는 2개의 P채널 MOSFET(72,73)와 1개의 N채널 MOSFET(74)의 각 소오스, 드레인간이 직렬로 접속되어 있으며, MOSFET(73,74)의 접속점에는 NAND 회로(75)의 한족 입력단이 접속되어 있다.

상기 MOSFET(73)의 게이트에는 소정의 바이어스전압(Vb)이 공급되고 있다. 그리고, 웨이퍼테스트시에 내부칩이네이블신호(

가 “0”레벨로 되므로, 상기 입력패드(71)에 상기 바이어스전압(Vb)보다 P채널 MOSFET 2개분의 역치전압만큼 높은 전압이 공급되고 있을 때에는 NAND 회로(75)의 출력이 “0”레벨로 되고, 그 출력을 반전시키는 인버터회로(76)의 출력, 즉 웨이퍼테스트신호(WT)가 “1”레벨로 되며, 상기 인버터회로(76)의 출력을 반전시키는 인버터회로(77)의 출력, 즉 신호(WT)가 “0”레벨로 된다.

다음에는 데이터의 프로그램이 가능하게 되고 통상의 데이터독출모드와, 증명동작을 수반하는 프로그램모드를 갖춘 불휘발성 메모리IC에 본 발명을 실시한 경우에 대하여 설명한다.

제15도는 본 발명을 불휘발성 메모리IC에 실시한 경우의 개략적인 구성을 나타낸 블럭도로서, 도면에서 참조부호 15는 불휘발성 랜덤억세스메모리로서 사용되며 데이터의 프로그램이 가능한 메모리회로인 바, 이 메모리회로(15)에는 통상의 데이터가 독출되는 데이터독출모드와 데이터가 프로그램되는 프로그램모드등 2개의 동작모드가 설정되어 있는데, 프로그램모드인 경우에는 상기한 바와 같은 높은 전원전압하에서 증명동작이 수행되도록 되어 있다. 상기 메모리회로(15)로 부터의 독출데이터는 상기 제6도의 경우와 마찬가지로 프리버퍼회로(12)에 공급되도록 되어 있는 바, 이 프리버퍼회로(12)는 상기 메모리회로(15)로 부터 독출된 데이터를 증폭한다.

이 프리버퍼회로(12)의 출력은 출력버퍼회로(13)에 공급되는데, 이 출력버퍼회로(13)는 상기 프리버퍼회로(12)의 출력에 기초해서 외부로 독출데이터를 출력하게 된다. 그리고 참조부호 14는 모드검출회로로서, 이 모드검출회로(14)는 외부입력신호에 기초해서 상기 메모리회로(15)에서의 상기 2개의 동작모드의 상태를 검출하도록 되어 있는 바, 이 모드검출회로(14)의 검출출력은 상기 프리버퍼회로(12)에 공급되고, 이 검출출력에 의해 상기 프리버퍼회로(12)의 출력버퍼회로(13)에 대한 구동능력, 또는 외부부하에 대한 출력버퍼회로(13)의 구동능력이 설정되도록 되어 있다.

상기한 바와 같이 구성된 불휘발성 메모리IC의 프리버퍼회로(12) 및 출력버퍼회로(12) 및 출력버퍼회로(13)는 상기 제7도, 제9도, 제10도, 제11도, 제12도 또는 상기 제8도에 도시된 바와 같이 구성의 제1,제2프리버퍼회로를 이용한 상기 제7도의 회로와 동일하게 구성되어 있으나, 불휘발성 메모리IC의 경우에는 상기 내부데이터(Dout 1′, Dout 2′)로서 메모리회로(15)로 부터의 독출데이터가 공급되게 된다. 또, 상기 웨이퍼테스트신호 및 그 반전신호(WT,WT)는 통상의 독출모드 및 프로그램모드를 나타내는 신호로 된다.

다음에는 프리버퍼회로(12) 및 출력버퍼회로(13)로서 상기 제7도에 도시된 바와 같은 구성의 회로를 이용한 경우의 실시예회로의 동작에 대하여 설명한다.

통상의 데이터독출모드시에는 모드검출회로(14)의 검출신호(WT)는 “0”레벨로 되고, 그 반전신호(

)는 “H”레벨로 된다. 이때, 제1프리버퍼회로(12A)에서는 2개의 CMOS인버터회로(21,22)에 의해 내부데이터(Dout 1′)가 반전되게 되고, 제2프리버퍼회로(12B)에서는 2개의 CMOS인버터회로(31,32)에 의해 내부데이터(Dout 2′)가 반전되게 된다. 따라서, 이경우에는 프리버퍼회로(12)의 출력버퍼회로(13)에 대한 부하구동능력이 커지게 되어 출력데이터(Dout)는 급속히 “1”레벨로 상승하게 되든지 또는 급속히 “0”레벨로 하강하게 된다. 즉, 메모리회로(15)에서의 통상의 데이터독출시에는 프리버퍼회로(12)에 의해 출력버퍼회로(13)가 충분하게 구동될 수 있기 때문에 충분한 억세스시간을 얻을 수 있게 된다.

다음에는 프로그램모드시의 동작에 대하여 설명하기로 한다.

프로그램모드시에는 모드검출회로(14)의 검출신호(WT)가 “1”레벨로 되고, 그 반전신호(

)는 “0”레벨로 된다. 이때, 제1,제2프리버퍼회로(12A,12B)에서 CMOS인버터회로(22,32)는 동작하지 않게 된다. 즉, 내부데이터(Dout 1′, Dout2′)는 각각 CMOS인버터회로(21,31)에 의해 반전되므로 출력버퍼회로(13)의 MOSFET(42,43)는 통상의 데이터독출모드시의 1/10의 구동능력에 의해 구동되게 된다. 따라서, 출력버퍼회로(13)내의 p채널 MOSFET(42) 또는 N채널 MOSFET(43)가 온될 때 흐르는 전류의 시간적 변화율(dI/dt)의 값이 극히 작아지게 된다. 그결과, IC내부의 전원전위(Vcc)가 변동하는 것이 원인이 되는 노이즈의 발생이 억제되고, 저속 또는 중속용 EPROM의 프로그램을 이용해서 프로그램하는 경우에도 노이즈에 따른 오동작이 일어나지 않게 되므로 증명동작을 만족스럽게 수행할 수 있게 된다. 즉, 이 프로그램시의 증명동작은 통상 동작속도를 저하시킨 상태에서 수행되고 있기 때문에 억세스시간을 측정할 수는 없으나, EPROM의 프로그램에 의해 수행되는 증명동작은 선택된 메모리셀에 충분한 양의 데이터가 기록될 수 있는지 없는지를 조정하는 것이 목적이기 때문에, IC자체의 동작속도를 저하시킨 상태에서 측정하는 것도 가능하게 된다.

다음에 제16도를 참조하여 상기 불휘발성 메모리IC에 사용되는 웨이퍼테스트신호 및 그 반전신호(WT,

)를 발생시키는 회로의 구체적인 예에 대하여 설명한다.

상기 메모리회로(15)의 동작모드를 검출하기 위한 요인으로서 전원전위(Vcc) 혹은 고전원전압전위(Vpp)가 있다. 즉, 상기 제5도의 플로우챠트에서 설명된 바와 같이 프로그램모드시의 증명동작시에는 전원전위(Vcc)의 값이 통상의 데이터독출모드시의 5V에서 6.25V로 상승하게 되고 고전원전압전위(Vpp)의 값은 통상의 데이터독출모드시의 5V에서 약 12.75V로 상승하게 된다. 따라서, 전원전위(Vcc) 또는 고전원전압전위(Vpp)의 값을 검출하게 되면 모드를 검출할 수 있게 된다.

이 제16도의 모드검출회로(14)는 상기 고전원전압전위(Vpp)의 값을 검출함으로써 모드검출을 검지하는 경우의 일례를 나타낸 것인 바, 고전원전압전위(Vpp)가 공급되는 입력단자(81)와 접지전위(Vss)간에는 2개의 P채널 MOSFET(82,83)와 1개의 N채널 MOSFET(84)가 직렬로 접속되고, MOSFET83과 84의 접속점(85)에 2개의 CMOS인버터회로(86,87)가 직렬로 접속되어 있다. 그리고, MOSFET(82)의 게이트는 그 드레인에 접속되고, MOSFET(83,84)의 게이트에는 전원전위(Vcc)가 공급된다. 그리고, 상기 검출신호(

)는 인버터(86)의 출력으로서 얻어지고, 상기 검출신호(WT)는 인버터(87)의 출력으로서 얻어진다. 한편, 상기 P채널 MOSFET(82,83) 각각의 컨덕턴스(βp)는 N채널 MOSFET(84)의 컨덕턴스(βn)보다 대단히 크게 설정되어 있다.

이 모드검출회로에 있어서, 통상의 데이터독출모드시 입력단(81)에는 5V의 전압이 인가된다. 이때, Vpp-2Vthp≤Vcc(단, Vthp는 P채널 MOSFET의 역치전압)로 되기 때문에 MOSFET(83)는 오프되나 MOSFET(84)나 온되므로 접속점(85)의 전위는 Vss의 0V로 되고, 인버터(86)의 출력인 검출신호(WT)는 “1”레벨로 되며, 인버터(87)의 출력인 상기 검출신호(WT)의 반전신호(WT)는 “0”레벨로 된다.

한편, 프로그램모드시 입력단자(81)에는 약 12.75V의 전압이 인가되게 되는데, 이때는 Vpp-2Vthp〉Vpp로 되어 MOSFET(83)가 온되고 MOSFET(84)도 온되지만, βp〉βn인 관계가 있기 때문에 접속점(85)의 전압은 Vpp에 가까운 고전압이 된다. 이 때문에 인버터(86)의 출력인 검출출력(WT)은 “0”레벨로 되고, 인버터(87)의 출력인 검출출력(

)은 “1”레벨로 된다.

Claims

통상모드외에 테스트모드를 갖춘 반도체집적회로에 있어서, 상기 모드상태를 검출해서 모드신호를 발생시키는 모드검출수단(14)과, 상기 모드검출수단(14)에서 발생되는 모드신호를 공급받아 이 모드신호에 따른 출력구동능력으로 입력신호를 증폭해서 출력시키는 프리버퍼수단(12) 및, 이 프리버퍼수단(12)의 출력을 공급받아 집적회로의 외부로 데이터를 출력시키는 출력버퍼수단(13)으로 구성된 것을 특징으로 하는 반도체 집적회로.
제1항에 있어서, 상기 프로버퍼수단(12)이 제1입력신호(Dout 1′)가 공급되는 제1CMOS인버터회로(21)와, 상기 제1입력신호(Dout 1′)가 공급되고 출력단자가 상기 제1CMOS인버터회로(21)의 출력단자와 공통으로 접속되며 제1 및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제2CMOS인버터회로(22)로 이루어진 제1프리버퍼회로(12A)와; 제2입력신호(Dout 2′)가 공급되는 제3CMOS인버터회로(31)와, 상기 제2입력신호(Dout 2′)가 공급되고 출력단자가 상기 제3CMOS인버터회로(31)의 출력단자와 공통으로 접속되며 제1 및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제4CMOS인버터회로(32)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1 및 제2CMOS인버터회로(21,22)의 공통의 출력단자에 접속되는 제1도전형 제1MOS트랜지스터(42)와; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제3 및 제4CMOS인버터회로(31,32)의 공통의 출력단자에 접속되는 제2도전형 제2MOSFET(43)로 구성된 것을 특징으로 하는 반도체집적회로.
제2항에 있어서, 상기 제2 및 제4CMOS인버터회로(22,32) 각각이 소오스가 제1전위(Vcc)에 접속되고, 게이트에 상기 제1모드신호(WT)가 공급되는 엔헨스먼트형의 제1도 전형 제1MOSFET(23 ; 33)와 ; 소오스가 상기 제1MOSFET(23 ; 33)의 드레인에 접속되고, 드레인이 출력단자에 접속되며, 게이트에 상기 제1 또는 제2입력신호(Dout 1′, Dout 2′)가 공급되는 엔헨스먼트형의 제1도전형 제2MOSFET(24 ; 34); 소오스가 제2전위(vss)에 접속되고, 게이트에 상기 제2모드신호(
)가 공급되는 엔헨스먼트형의 제2도전형 제3MOSFET(25 ; 35) 및; 소오스가 상기 제3MOSFET(25;35)의 드레인에 접속되고, 드레인이 출력단자에 접속되며, 게이트에 상기 제1 또는 제2입력신호(Dout 1′, Dout 2′)가 공급되는 엔헨스먼트형의 제2도전형 제4MOSFET(26 ; 36)로 구성된 것을 특징으로 하는 반도체집적회로.
제2항에 있어서, 상기 제1 및 제2CMOS인버터회로(22,32) 각각이 소오스가 제1전위(Vcc)에 접속되고, 게이트에 상기 제2모드신호(
)가 공급되는 디플레이션형 제1MOSFET(28)와; 소오스가 제1MOSFET(28)의 드레인에 접속되고, 드레인이 출력단자(27)에 접속되며, 게이트에 상기 제1 또는 제2입력신호(Dout 1′, Dout 2′)가 공급되는 엔헨스먼트형의 제1도전형 제2MOSFET(24) ; 소오스가 제2전위(Vss)에 접속되고, 게이트에 상기 제2모드신호(
)가 공급되는 디플레이션형 제3MOSFET(29) 및 ; 소오스가 상기 제3MOSFET(29)의 드레인에 접속되고, 드레인이 출력단자(27)에 접속되며, 게이트에 제1 또는 제2입력신호(Dout 1′, Dout 2′)가 공급되는 엔헨스먼트형의 제2도전형 제4MOSFET(26)로 구성된 것을 특징으로 하는 반도체집적회로.
통상모드외에 테스트모드를 갖춘 반도체집적회로에 있어서, 상기 모드상태를 검출해서 모드신호를 발생시키는 모드검출수단(14)과 ; 외부부하에 대한 구동능력이 선택가능하게 되어 선택된 구동능력으로 외부부하를 구동시켜 집적회로의 외부로 데이터를 출력시키는 출력버퍼수단(13) 및; 상기 모드검출수단(14)에 의해 발생되는 모드신호가 공급되고, 이 모드신호에 따라 상기 출력버퍼수단(13)의 구동능력을 선택함과 더불어, 상기 모드신호에 따른 출력구동능력으로 입력신호를 증폭해서 그 출력을 상기 출력버퍼수단(13)에 공급하는 프리버퍼수단(12)으로 구성된 것을 특징으로 하는 반도체집적회로.
제5항에 있어서, 상기 프리버퍼수단(12)이 제1입력신호(Dout 1′)가 공급되는 CMOS인버터회로(21)와, 상기 제1입력신호(Dout 1′) 및 제2모드신호(
)가 공급되는 CMOSCMOS인버터회로-NAND회로(30)로 이루어진 제1프리버퍼회로(12A)와; 제2입력신호(Dout 2′)가 공급되는 제2CMOS인버터회로(31)와, 상기 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 CMOS-NOR 회로(40)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS인버터회로(21)의 출력단자에 접속되는 제1도전형 제1MOSFET(44)와 ; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NAND 회로(30)의 출력단자에 접속되는 제1도전형 제2MOSFET(45) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제2CMOS인버터회로(31)의 출력단자에 접속되는 제2도전형 제3MOSFET(46) 및; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NOR 회로(40)의 출력단자에 접속되는 제2도전형 제4MOSFET(47)로 구성된 것을 특징으로 하는 반도체집적회로.
제5항에 있어서, 상기 프리버퍼수단(12)이 제1입력신호(Dout 1′)가 공급되는 제1CMOS인버터회로(21)와, 상기 제1입력신호(Dout 1′)가 공급되고 출력단자가 상기 제1CMOS인버터회로(21)의 출력단자와 공통으로 접속되며 제1 및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제2CMOS인버터회로 22 및, 상기 제1입력신호(Dout 1′) 및 제2모드신호(
)가 공급되는 CMOS-NAND 회로(30)로 이루어진 제1프리버퍼회로(12A)와 ; 제2입력신호(Dout 2′)가 공급되는 제3CMOS인버터회로(31)와, 상기 제2입력신호(Dout 2′)가 공급되고 출력단자가 상기 제3CMOS인버터회로(31)의 출력단자와 공통으로 접속되며 제1및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제4CMOS인버터회로(32) 및, 상기 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 CMOS-NOR 회로(40)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 싱기 제1 및 제2CMOS인버터회로(21,22)의 공통의 출력단자에 접속되는 제1도전형 제1MOSFET(44)와 ; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NAND 회로(30)의 출력단자에 접속되는 제1도전형 제2MOSFET(45) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제3 및 제4CMOS인버터회로(31,32)의 공통의 출력단자에 접속되는 제2도전형 제3MOSFET(46) 및 ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NOR 회로(40)의 출력단자에 접속되는 제2도전형 제4MOSFET(47)로 구성된 것을 특징으로 하는 반도체집적회로.
통상모드외에 테스트모드를 갖춘 반도체집적회로에 있어서, 상기 모드상태를 검출해서 모드신호를 발생시키는 모드검출수단(14)과 ; 외부부하에 대한 구동능력이 선택가능하게 되어 선택된 구동능력으로 외부부하를 구동시켜 집적회로의 외부로 데이터를 출력시키는 출력버퍼수단(13) 및 ; 상기 모드검출수단(14)에 의해 검출되는 모드신호가 공급되고, 이 모드신호에 따라 상기 출력버퍼수단(13)의 구동능력을 선택함과 더불어, 입력신호를 증폭해서 그 출력을 상기 출력버퍼수단(13)에 공급하는 프리버퍼수단(12)으로 구성된 것을 특징으로 하는 반도체집적회로.
제8항에 있어서, 상기 프리버퍼수단(12)이 제1입력신호(Dout 1′) 및 제2모드신호(
)가 공급되는 제1CMOS-NAND 회로(51)와, 상기 제1입력신호(Dout 1′) 및 제1모드신호(WT)가 공급도는 제2CMOS-NAND 회로(52)로 이루어진 제1프리버퍼회로(12A)와 ; 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 제1CMOS-NOR 회로(53)와, 제2입력신호(Dout 2′) 및 제2모드신호(
)가 공급되는 제2CMOS-NOR회로(54)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼회로(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS-NAND 회로(51)의 출력단자에 접속되는 제1도전형 제1MOSFET(44)와; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 제2CMOS-NAND 회로(52)의 출력단자에 접속되는 제1도전형 제2MOSFET(45) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS-NOR 회로(53)의 출력단자에 접속되는 제2도전형 제3MOSFET(46) 및 ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 제CMOS-NOR 회로(54)의 출력단자에 접속되는 제2도전형 제4MOSFET(47)로 구성된 것을 특징으로 하는 반도체집적회로.
제8항에 있어서, 상기 프리버퍼수단(12)이 제1입력신호(Dout 1′) 및 제1모드신호(WT)가 공급되는 제1CMOS-NOR 회로(53)와, 제1입력신호(Dout 1′) 및 제2모드신호(WT)가 공급되는 제2CMOS-NOR 회로(54)로 이루어진 제1프립퍼회로(12A)와; 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 제3CMOS-NOR회로(52)와, 제2입력신호(Dout 2′) 및 제2모드신호(
)가 공급되는 제4CMOS-NOR 회로(40)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS-NOR회로 53의 출력단자에 접속되는 제1도전형 제MOSFET(48)와 ; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제2CMOS-NOR 회로(54)의 출력단자에 접속되는 제1도전형 제2MOSFET(49) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제3CMOS-NOR 회로(52)의 출력단자에 접속되는 제1도전형 제3MOSFET(46)및 ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제4CMOS-NOR 회로(40)의 출력단자에 접속되는 제1도전형 제4MOSFET(47)로 구성된 것을 특징으로 하는 반도체집적회로.
데이터의 프로그램이 가능하게 되고 통상의 데이터독출모드와, 증명동작을 수반하는 프로그램모드를 갖춘 불휘발성 메모리회로(15)와 ; 이 불휘발성 메모리회로(15)에서의 동작모드상태를 검출해서 모드신호를 발생시키는 모드신호가 공급되고, 이 모드신호에 따른 출력구동능력으로 상기 불휘발성 메모리회로(15)의 독출데이터를 증폭해서 출력시키는 프리버퍼수단(12) 및 ; 이 프리버퍼수단(12)의 출력을 공급받아 상기 불휘발성 메모리회로(15)의 돌출데이터를 외부로 출력시키는 출력버퍼수단(13)으로 구성된 것을 특징으로 하는 반도체집적회로.
제11항에 있어서, 상기 프로버퍼수단(12)이 제1입력신호(Dout 1′)가 공급되는 제1CMOS인버터회로(21)와, 상기 입력신호(Dout 1′)가 공급되고 출력단자가 상기 제1MOSFET(21)의 출력단자와 공통으로 접속되며 제1 및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제2CMOS인버터회로(22)로 이루어진 제1프리버퍼회로(12A)와; 제2입력신호(Dout 2′)가 공급되는 제3CMOS인버터회로(31)와, 상기 제2입력신호(Dout 2′)가 공급되고 출력단자가 상기 제3CMOS인버터회로(31)의 출력단자와 공통으로 접속되며 제1및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제4CMOS인버터회로(32)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(3)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1 및 제2CMOS인버터회로(21,22)의 공통의 출력단자에 접속되는 제1도전형 제1CMOS트랜지스터(42)와 ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단(41)에 접속되며, 게이트가 상기 제3 및 제4CMOS인버터회로(31,32)의 공통의 출력단자에 접속되는 제2도전형 제2MOSFET(43)로 구성된 것을 특징으로 하는 반도체집적회로.
제12항에 있어서, 상기 제2 및 제4CMOS인버터회로(22,32) 각각이 소오스가 제1전위(Vcc)에 접속되고, 게이트에 상기 제1모드신호(WT)가 공급되는 엔헨스먼트형의 제1도전형 제1MOSFET(23;33)와 ; 소오스가 상기 제1MOSFET(23;33)의 드레인에 접속되고, 드레인이 출력단자에 접속되며, 게이트에 상기 제1 또는 제2입력신호(Dout 1′, Dout 2′)가 공급되는 엔헨스먼트형의 제1도전형 제2MOSFET(24;34); 소오스가 제2전위(Vss)에 접속되고, 게이트에 상기 제2모드신호(
)가 공급되는 엔헨스먼트형의 제2도전형 제3MOSFET(25;35) 및 : 소오스가 상기 제3MOSFET(25;35)의 드레인에 접속되고, 드레인이 출력단자에 접속되며, 게이트에 상기 제1 또는 제2입력신호(Dout 1′, Dut 2′)가 공급되는 엔헨스먼트형의 제2도전형 제4MOSFET(26,36)로 구성된 것을 특징으로 하는 반도체집적회로.
제12항에 있어서, 상기 제1 및 제2MOSFET(22,32) 각각이 소오스가 제1전위(Vcc)에 접속되고, 게이트에 상기 제2모드신호(
)가 공급되는 디플레이션형 제1MOSFET(28)와 ; 소오스가 제1MOSFET(28)의 드레인에 접속되고, 드레인이 출력단자(27)에 접속되며, 게이트에 상기 제1 또는 제2입력신호(Dout 1′, Dout 2′)가 공급되는엔헨스먼트형의 제1도전형 제2MOSFET(24); 소오스가 제2전위(Vss)에 접속되고, 게이트에 상기 제2모드신호(
)가 공급되는 디플레이션형 제3MOSFET(29) 및 ; 소오스가 상기 제3MOSFET(29)의 드레인에 접속되고, 드레인이 출력단자(27)에 접속되며, 게이트에 제1 또는 제2입력신호(Dout 1′, Dout 2′)가 공급되는 엔헨스먼트형의 제2도전형 제4MOSFET(26)로 구성된 것을 특징으로 하는 반도체집적회로.
데이터의 프로그램이 가능하게 되고 통상의 데이터독출모드와, 증명동작을 수반하는 프로그램모드를 갖춘 불휘발성 메모리회로(15)와 ; 이 불휘발성메모리회로(15)J에서의 동작모드상태를 검출해서 모드신호를 발생시키는 모드검출수단(14), 외부부하에 대한 여러 종류의 구동능력이 선택가능하게 되어 선택된 구동능력으로 외부부하를 구동시켜 집적회로의 외부로 상기 불휘발성 메모리회로(15)로 부터의 독출데이터를 출력시키는 출력버퍼수단(13) 및 ; 상기 모드검출수단(14)에 의해 발생되는 모드신호가 공급되고, 이 모드신호에 따라 상기 출력버퍼수단(13)의 구동능력을 선택함과 더불어, 상기 모드신호에 따른 출력구동능력으로 불휘발성 메모리회로(15)의 부터의 독출데이터를 증폭해서 그 출력을 상기 출력버퍼수단(13)에 공급하는 프리버퍼수단(12)으로 구성된 것을 특징으로 하는 반도체집적회로.
제15항에 있어서, 상기 프리버퍼수단(12)이 제1입력신호(Dout 1′)가 공급되는 CMOS인버터회로(21)와, 상기 제1입력신호(Dout 1′) 및 제2모드신호(
)가 공급되는 CMOS-NAND 회로(30)로 이루어진 제1프리버퍼회로(12A)와; 제2입력신호(dout 2′)가 공급되는 제2CMOS인버터회로(31)와, 상기 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 CMOS-NOR 회로(40)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS인버터회로(21)의 출력단자에 접속되는 제1도전형 제1MOSFET(44)와 ; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NAND 회로(30)의 출력단자에 접속되는 제1도전형 제2MOSFET(45) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제2CMOS인버터회로(31)의 출력단자에 접속되는 제2도전형 제3MOSFET(46) 및; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NOR 회로(40)의 출력단자에 접속되는 제2도전형 제4MOSFET(47)로 구성된 것을 특징으로 하는 반도체집적회로.
제15항에 있어서, 상기 프리버퍼수단(12)이 제1입력신호(Dout 1′)가 공급되는 제1MOSFET(21)와, 상기 제1입력신호(Dout 1′)가 공급되고 출력단작 상기 제1CMOS인버터회로(21)의 출력단자와 공통으로 접속되며 제1 및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제2CMOS인버터회로(22) 및, 상기 제1입력신호(Dout 1′) 및 제2모드신호(
)가 공급되는 CMOS-NAND 회로(30)로 이루어진 제1프리버퍼회로(12A)와 ; 제2입력신호(Dout 2′)가 공급되는 제3CMOS인버터회로(31)와, 상기 제2입력신호(Dout 2′)가 공급되고 출력단자가 상기 제3CMOS인버터회로(31)의 출력단자와 공통으로 접속되며 제1 및 제2모드신호(WT,
)에 의해 그 동작이 제어되는 제4CMOS인버터회로(32) 및, 상기 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 CMOS-NOR 회로(40)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1 및 제2CMOS인버터회로(21,22)의 공통의 출력단자에 접속되는 제1도전형 제1MOSFET(44)와; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NAND 회로(30)의 출력단자에 접속되는 제1도전형 제2MOSFET(45) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제3 및 제4CMOS인버터회로(31,32)의 공통의 출력단자에 접속되는 제2도전형 제3MOSFET(46) 및 ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 CMOS-NOR 회로(40)의 출력단자에 접속되는 제2도전형 제4MOSFET(47)로 구성된 것을 특징으로 하는 반도체집적회로.
데이터의 프로그램이 가능하게 되고 통상의 데이터독출모드와, 증명동작을 수반하는 프로그램모드를 갖춘 불휘발성 메모리회로(15)와 ; 이 불휘발성 메모리회로(15)에서의 동작모드상태를 검출해서 모드신호를 발생시키는 모드검출수단(14) ; 외부부하에 대한 여러종류의 구동능력으로 외부부하를 구동시켜 집적회로의 외부로 상기 불휘발성 메모리회로(15)로 부터의 독출데이터를 출력시키는 출력버퍼수단(13) 및 ; 상기 모드검출수단(14)에 의해 발생되는 모드신호가 공급되고, 이 모드신호에 따라 상기 출력버퍼수단(13)의 구동능력을 선택함과 더불어, 상기 불휘발성 메모리회로(15)로 부터의 독출데이터를 증폭해서 그 출력을 상기 출력버퍼수단(13)에 공급하는 프리버퍼수단(12)으로 구성된 것을 특징으로 하는 반도체집적회로.
제18항에 있어서, 상기 프리버퍼수단(12)이 제1입력시호(Dout 1′) 및 제2모드신호(
)가 공급되는 제1CMOS-NAND 회로(51)와 ; 상기 제1입력신호(Dout 1′) 및 제1모드신호(WT)가 공급되는 제2CMOS-NAND 회로(52)로 이루어진 제1프리버퍼회로(12A)와 ; 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 제1CMOS-NOR 회로(53)와, 제2입력신호(Dout 2′) 및 제2모드신호(
)가 공급되는 제2CMOS-NOR 회로(54)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS-NAND 회로(51)의 출력단자에 접속되는 제1도전형 제1MOSFET(44)와; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 제2CMOS-NAND 회로(52)의 출력단자에 접속되는 제1도전형 제2MOSFET(45) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS-NOR 회로(53)의 출력단자에 접속되는 제2도전형 제3MOSFET(46) 및 ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 제2CMOS-NOR 회로(54)의 출력단자에 접속되는 제2도전형 제4MOSFET(47)로 구성된 것을 특징으로 하는 반도체집적회로.
제18항에 있어서, 상기 프리버퍼수단(12)이 제1입력신호(Dout 1′) 및 제1모드신호(WT)가 공급되는 제1CMOS-NOR 회로(53)와, 제1입력신호(Dout 1′) 및 제2모드신호(
)가 공급되는 제2CMOS-NOR 회로(54)로 이루어진 제1프리버퍼회로(12A)와 ; 제2입력신호(Dout 2′) 및 제1모드신호(WT)가 공급되는 제3CMOS-NOR 회로(52)와, 제2입력신호(Dout 2′) 및 제2모드신호(
)가 고급되는 제4CMOS-NOR 회로(40)로 이루어진 제2프리버퍼회로(12B)로 구성되며, 상기 출력버퍼수단(13)은 소오스가 제1전위(Vcc)에 접속되고, 드레인이데이터출력단자(41)에 접속되며, 게이트가 상기 제1CMOS-NOR 회로(53)의 출력단자에 접속되는 제1도전형 제1MOSFET(48)와 ; 소오스가 제1전위(Vcc)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제2CMOS-NOR 회로(54)의 출력단자에 접속되는 제1도전형 제2MOSFET(49) ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제3CMOS-NOR회로(52)의 출력단자에 접속되는 제1도전형 제3MOSFET(46)및 ; 소오스가 제2전위(Vss)에 접속되고, 드레인이 데이터출력단자(41)에 접속되며, 게이트가 상기 제4CMO-NOR 회로(40) 출력단자에 접속되는 제1도전형 제4MOSFET(47)로 구성되는 것을 특징으로 하는 반도체집적회로.