JPS6020387A - メモリ回路 - Google Patents
メモリ回路Info
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- JPS6020387A JPS6020387A JP58129007A JP12900783A JPS6020387A JP S6020387 A JPS6020387 A JP S6020387A JP 58129007 A JP58129007 A JP 58129007A JP 12900783 A JP12900783 A JP 12900783A JP S6020387 A JPS6020387 A JP S6020387A
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- Japan
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- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
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- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
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- Engineering & Computer Science (AREA)
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭＯＳトランジスタを用いた半導体記１意回路
、特にラングｌ、・アクセス・メモリ（以下ＲＡＭと呼
称する）のデータ出力回路のスイッチング時のピーク電
流の改善に関する。
、特にラングｌ、・アクセス・メモリ（以下ＲＡＭと呼
称する）のデータ出力回路のスイッチング時のピーク電
流の改善に関する。
近年、市場の要望から、多ビットのデータ出力端子を持
つＲＡＭが数多く誕生している（例えばＩ ＫＷｘ ４
．．２ Ｋ！、Ｖｘ ８等）。更に、市’Ｍ ノＪＤ：
望に応じて、データ出力端子のビットの増加が予想され
る。ここで問題となるのは、データ出力端子のビットの
増加、即ちデータ出力トランジスタの増加に併い、デー
タ出力トランジスタのスイッチング時のピーク電流が増
大し、有゛ｇをノイズが発生することである。本発明は
、この有害なノイズのもとになるピーク電流の削減に関
するものである。
つＲＡＭが数多く誕生している（例えばＩ ＫＷｘ ４
．．２ Ｋ！、Ｖｘ ８等）。更に、市’Ｍ ノＪＤ：
望に応じて、データ出力端子のビットの増加が予想され
る。ここで問題となるのは、データ出力端子のビットの
増加、即ちデータ出力トランジスタの増加に併い、デー
タ出力トランジスタのスイッチング時のピーク電流が増
大し、有゛ｇをノイズが発生することである。本発明は
、この有害なノイズのもとになるピーク電流の削減に関
するものである。
まず、従来例の説明をする。以下データ出力端子が２ピ
ット構成のＣＭＯ８のスタティック型ＲＡＭの場合を例
にとる。第１図は従来１：０の回路図であり、第２図は
その動作を説明する波形図である。第１図において、ロ
ウデコーダ１に接続されているワード線はその構成材オ
・１によって決まるある抵抗値Ｒを肩して寂シ、その負
荷容ｔｈｔＣとの積でめる時定数ＲＣにより特ｉ牛ずけ
られる信号の遅れを生じる。即ち、ワード煉の近端Ｗ・
、中端ＷＯ１遠端Ｗｆでは信号の伝搬に後述するような
時間差がある。又、通常ワード線は比較的抵抗値の大き
いポリシリコンで構成することが多く、との場合信号の
遅れは大きく、ＲＡＭの重装な特性であるアクセスタイ
ムの２０〜３０チにもなる仁とがある。Ｗ・にはメモリ
セルＣ□ｓ 、ＷｅにはメモリセルＣ１１１及びＣ２１
、ＷｆにはメモリセルＣ７゜がそれぞれ接続されている
。ここで、ワード線の近端Ｗ−から中輪ＷＯまでには、
メモリセルＣｏ〜Ｃ１７のｎ個有り、これは第１のデー
タ出力端子ＤＯυＴｌから甑み出される１行分のメモリ
セルでるる。同様にワード線の中輪ＷＯから遠端Ｗｆま
でには、メそリセルはＣ２、〜Ｃ’ ２ ｎのｎ個有り
、これは第２のデータ出力端子］） ｏｕｔ ２から読
み出される１行分のメモリセルである。メモリセルＣ１
１にはデジット線１）Ｇ、、及びＤ（）、、が接続され
る。同様にメモリセルＣ１□ＨＣ２＋ 、Ｃ２１１には
デジット線ＤＧ、、及びＬ）Ｇ、、 、 ＤＧ２．及び
ＤＧ、 、 ｉ）Ｃ斤及びＤＧ２．がそれぞれ接続され
る。また、デジット線にはセンスアンプ６が各々接続さ
れる。センスアンプ６はセンスアンプ制御信号ψ８ｇで
活性、非活性の制御を受ける。カラムツブコーグ７はｎ
組のデジット線から１組のデジット線の選択を行ない、
選択されたデジット線の情報をデータバス線ｉ）Ｂ、及
び１１、またはデータバス！ＤＢ、及びＤＢ、に伝える
。第１のデータ出力端子ＤＯＵＴＩに接続されるＰチャ
ンネルＭＯＳトランジスタ１２のゲートには、ＤＢ、及
びデータ出力市」両信号ψＤＯＩｌが供給されるナント
ゲート９の出力が接続される。第１のデータ出力端子Ｄ
ＯＬＩＴＩに接続されるＮチャンネルＭＯＳトランジス
タ１３のゲートには、データバス線ＤＢ１ｉニインバー
ク８を介した信号及びデータ出力＋１ｉＩＩ御信号ψｎ
ｏｇがインバータ１０を介した信号がそれぞれ供給され
るノアケート１１の出力が接続される。第２のデータ出
力端子Ｄ ＯＵＴ ２に接続されるＰチャンネルＭＯＳ
トランジスタ１８及びＮナヤンネルＭＯ８）ランジスタ
１９のゲートに接続される信号については、Ｄｏｕｔｌ
と全く同様である。
ット構成のＣＭＯ８のスタティック型ＲＡＭの場合を例
にとる。第１図は従来１：０の回路図であり、第２図は
その動作を説明する波形図である。第１図において、ロ
ウデコーダ１に接続されているワード線はその構成材オ
・１によって決まるある抵抗値Ｒを肩して寂シ、その負
荷容ｔｈｔＣとの積でめる時定数ＲＣにより特ｉ牛ずけ
られる信号の遅れを生じる。即ち、ワード煉の近端Ｗ・
、中端ＷＯ１遠端Ｗｆでは信号の伝搬に後述するような
時間差がある。又、通常ワード線は比較的抵抗値の大き
いポリシリコンで構成することが多く、との場合信号の
遅れは大きく、ＲＡＭの重装な特性であるアクセスタイ
ムの２０〜３０チにもなる仁とがある。Ｗ・にはメモリ
セルＣ□ｓ 、ＷｅにはメモリセルＣ１１１及びＣ２１
、ＷｆにはメモリセルＣ７゜がそれぞれ接続されている
。ここで、ワード線の近端Ｗ−から中輪ＷＯまでには、
メモリセルＣｏ〜Ｃ１７のｎ個有り、これは第１のデー
タ出力端子ＤＯυＴｌから甑み出される１行分のメモリ
セルでるる。同様にワード線の中輪ＷＯから遠端Ｗｆま
でには、メそリセルはＣ２、〜Ｃ’ ２ ｎのｎ個有り
、これは第２のデータ出力端子］） ｏｕｔ ２から読
み出される１行分のメモリセルである。メモリセルＣ１
１にはデジット線１）Ｇ、、及びＤ（）、、が接続され
る。同様にメモリセルＣ１□ＨＣ２＋ 、Ｃ２１１には
デジット線ＤＧ、、及びＬ）Ｇ、、 、 ＤＧ２．及び
ＤＧ、 、 ｉ）Ｃ斤及びＤＧ２．がそれぞれ接続され
る。また、デジット線にはセンスアンプ６が各々接続さ
れる。センスアンプ６はセンスアンプ制御信号ψ８ｇで
活性、非活性の制御を受ける。カラムツブコーグ７はｎ
組のデジット線から１組のデジット線の選択を行ない、
選択されたデジット線の情報をデータバス線ｉ）Ｂ、及
び１１、またはデータバス！ＤＢ、及びＤＢ、に伝える
。第１のデータ出力端子ＤＯＵＴＩに接続されるＰチャ
ンネルＭＯＳトランジスタ１２のゲートには、ＤＢ、及
びデータ出力市」両信号ψＤＯＩｌが供給されるナント
ゲート９の出力が接続される。第１のデータ出力端子Ｄ
ＯＬＩＴＩに接続されるＮチャンネルＭＯＳトランジス
タ１３のゲートには、データバス線ＤＢ１ｉニインバー
ク８を介した信号及びデータ出力＋１ｉＩＩ御信号ψｎ
ｏｇがインバータ１０を介した信号がそれぞれ供給され
るノアケート１１の出力が接続される。第２のデータ出
力端子Ｄ ＯＵＴ ２に接続されるＰチャンネルＭＯＳ
トランジスタ１８及びＮナヤンネルＭＯ８）ランジスタ
１９のゲートに接続される信号については、Ｄｏｕｔｌ
と全く同様である。
次に第２図の波形図を用いて、第１図の従来例の回路の
動作説明を行なう。まず、ロウデエーダ１によシ選択さ
れたワード線は電位上昇を始めるが、ワード線近端Ｗ口
、中輪Ｗｃ、遠端Ｗｆにおいて、前述したように、ワー
ド線の抵抗値によシ、第２図の時刻ｔ。＋ｔｌ＋ｔ２
に示す如く時間差が生じる。従ってＷｆに接続されたメ
モリセルＣ２，の情報は、少なくとも時刻Ｌ２を過ぎな
ければ読み出すことができない。時刻ｔ。
動作説明を行なう。まず、ロウデエーダ１によシ選択さ
れたワード線は電位上昇を始めるが、ワード線近端Ｗ口
、中輪Ｗｃ、遠端Ｗｆにおいて、前述したように、ワー
ド線の抵抗値によシ、第２図の時刻ｔ。＋ｔｌ＋ｔ２
に示す如く時間差が生じる。従ってＷｆに接続されたメ
モリセルＣ２，の情報は、少なくとも時刻Ｌ２を過ぎな
ければ読み出すことができない。時刻ｔ。
を過ぎたのち、ワード＃遠端ＷｆのメモリセルＣ２，に
接続されたデジット線ＤＧ２．．１）Ｇ２．相互間の電
位差が一定電位差以上に拡がった時刻ｔ、で、センスア
ンプ制御信号ψ８Ｂがレベル６１＃となり、センスアン
プ６が活性化され、デジット線の相互間の電位差がよシ
渇速に拡けられ、データバス線ＤＢ、、ＤＢ、及びＤＢ
２、ＤＢ、に高速に伝えられる。仄に時刻ｔ４で、デー
タ出力制御毎号ψＤｏｌｔがレベルゝ′１″″となり、
データ出力端子１）ｏｕｔｌ及びＤ ＯＵＴ ２の出力
トランジスタが活性化され、２つのデータが同時に出力
される。ここで、２つのデータの出力の時間が同時であ
るため、各々のデータ出力トランジスタに流れるスイッ
チング電流の和ｌは第２図に示すように大きなピーク値
を持つ。スイッチング電流が有害なノイズとなシ、例え
ばこのＲＡＭを実装したシステムの誤動作を招いたりす
るなど、動作上問題となる。
接続されたデジット線ＤＧ２．．１）Ｇ２．相互間の電
位差が一定電位差以上に拡がった時刻ｔ、で、センスア
ンプ制御信号ψ８Ｂがレベル６１＃となり、センスアン
プ６が活性化され、デジット線の相互間の電位差がよシ
渇速に拡けられ、データバス線ＤＢ、、ＤＢ、及びＤＢ
２、ＤＢ、に高速に伝えられる。仄に時刻ｔ４で、デー
タ出力制御毎号ψＤｏｌｔがレベルゝ′１″″となり、
データ出力端子１）ｏｕｔｌ及びＤ ＯＵＴ ２の出力
トランジスタが活性化され、２つのデータが同時に出力
される。ここで、２つのデータの出力の時間が同時であ
るため、各々のデータ出力トランジスタに流れるスイッ
チング電流の和ｌは第２図に示すように大きなピーク値
を持つ。スイッチング電流が有害なノイズとなシ、例え
ばこのＲＡＭを実装したシステムの誤動作を招いたりす
るなど、動作上問題となる。
上記の問題を改良した従来例として、出力トランジスタ
の能力を落として、スイッチング動作を鈍らせてピーク
電流を減らすことや、あるいはデータ出力端子１） Ｃ
Ｍ ２のデータ出力時刻をデータ出力端子ＤＯＵＴＩの
それより遅らせて各々のスイッチング′亀流の電なりを
避はビーク′屯流を減らす、等があるが、いずれもアク
セスタイムが遅れるという欠点があった〇 以上説明したように、従来技術においては、アクセスタ
イムを最／Ｊ”ｌにするには、多ビットのデータ出力を
同時に行なう必要がめるため、データ出力トランジスタ
のスイッチング時のピーク電流が大きくなる欠点があっ
た。また、ビーり電流を軽減するには、アクセスタイム
を遅らさなければならないという欠点がめった。即ち、
アクセスタイムを遅らせずにピーク電流を軽減すること
が不可能であった。
の能力を落として、スイッチング動作を鈍らせてピーク
電流を減らすことや、あるいはデータ出力端子１） Ｃ
Ｍ ２のデータ出力時刻をデータ出力端子ＤＯＵＴＩの
それより遅らせて各々のスイッチング′亀流の電なりを
避はビーク′屯流を減らす、等があるが、いずれもアク
セスタイムが遅れるという欠点があった〇 以上説明したように、従来技術においては、アクセスタ
イムを最／Ｊ”ｌにするには、多ビットのデータ出力を
同時に行なう必要がめるため、データ出力トランジスタ
のスイッチング時のピーク電流が大きくなる欠点があっ
た。また、ビーり電流を軽減するには、アクセスタイム
を遅らさなければならないという欠点がめった。即ち、
アクセスタイムを遅らせずにピーク電流を軽減すること
が不可能であった。
従って、本発明の目的は、多ビットのデータ出力端子を
持つＲＡＭにおいて、アクセスタイムを遅らせることな
く、データ出力トランジスタのスイッチング時のピーク
電流を軽減することが可能なメモリ回路を提供すること
にある。
持つＲＡＭにおいて、アクセスタイムを遅らせることな
く、データ出力トランジスタのスイッチング時のピーク
電流を軽減することが可能なメモリ回路を提供すること
にある。
本発明は、ワード線の信号遅延に応じてメモリセル情報
がデジット線に読み出される多ビツト系メモリ回路にお
いて、各ビットのセンスアンプ及び出力回路制御信号の
活性化時間が、各ビットに縞するデジットｉへの読み出
し時刻のなかで一賛遅い時刻に対して、かつ互いに時間
差を持って定まっていることを特徴とする。
がデジット線に読み出される多ビツト系メモリ回路にお
いて、各ビットのセンスアンプ及び出力回路制御信号の
活性化時間が、各ビットに縞するデジットｉへの読み出
し時刻のなかで一賛遅い時刻に対して、かつ互いに時間
差を持って定まっていることを特徴とする。
次に本発明による実施例について説明する。
第３図は本実施例の回路図で必シ、第４図は七の動作を
説明する波形図である。第３図において前記第１図と対
応する箇所には同じ符号を用いてその説明は省略する。
説明する波形図である。第３図において前記第１図と対
応する箇所には同じ符号を用いてその説明は省略する。
第３図における第１図との構成上の違いはセンスアンプ
制御信号がψｓｉｉ＋ 、ψ８１２の２つ有シ、データ
出力制御信号力ψＤｏｌ＋ 、ψＤＯ１ｉ２の２つ有る
ことでめる。
制御信号がψｓｉｉ＋ 、ψ８１２の２つ有シ、データ
出力制御信号力ψＤｏｌ＋ 、ψＤＯ１ｉ２の２つ有る
ことでめる。
ロウデコーダ１によシ選択されたワード線は電位上昇を
始めるが、ワード線近端Ｗｎ 、中輪Ｗｃ、遠端Ｗｆに
おいて、第４図の時刻’０ｗｔ１ｔ３ の如く時間差が
生じる。ワード線中端Ｗｃがレベル″１＃となる時刻ｔ
１を過ぎたのち、ＷｃのメモリセルＣ１，接続されたデ
ジット線ＤＧｌ、 。
始めるが、ワード線近端Ｗｎ 、中輪Ｗｃ、遠端Ｗｆに
おいて、第４図の時刻’０ｗｔ１ｔ３ の如く時間差が
生じる。ワード線中端Ｗｃがレベル″１＃となる時刻ｔ
１を過ぎたのち、ＷｃのメモリセルＣ１，接続されたデ
ジット線ＤＧｌ、 。
ＣＧ１゜相互間の電位差が一定電位差以上に拡がった時
刻ｔ２で、第１のセンスアンプ制御信号ψ１１Ｂ１がレ
ベル“１”となり、センスアンプ６が活性化され、ＤＧ
ｌｌ−ＤＧ、７．ＤＧｌ、〜ＤＧ、。
刻ｔ２で、第１のセンスアンプ制御信号ψ１１Ｂ１がレ
ベル“１”となり、センスアンプ６が活性化され、ＤＧ
ｌｌ−ＤＧ、７．ＤＧｌ、〜ＤＧ、。
のデジット線の相互間の電位差がよシ高速に拡げられ、
データバス線ＤＢ１．ＤＢ、に高速に伝えられる。次に
時刻ｔ４で、第１のデータ出力制御信号ψＤｏ１１．が
レベル″′１”となり、第１のデータ出力トランジスタ
１２．１３が活性化され、第１のデータ出力端子にデー
タが出力される。次にワード線遠端Ｗｆがレベルａｔ
１ ｎとなる時刻ｔ。
データバス線ＤＢ１．ＤＢ、に高速に伝えられる。次に
時刻ｔ４で、第１のデータ出力制御信号ψＤｏ１１．が
レベル″′１”となり、第１のデータ出力トランジスタ
１２．１３が活性化され、第１のデータ出力端子にデー
タが出力される。次にワード線遠端Ｗｆがレベルａｔ
１ ｎとなる時刻ｔ。
を過ぎたのち、ＷｆのメモリセルＣ２，に接続されたデ
ジット１％１ＤＧ２．、 ＤＧ２．相互間の電位差が一
定電位差以上に拡がった時刻ｔ、で、第２のセンスアン
プｆｉｊｌＪ 御ツ＝号ψ８幻がレベル１″１″となシ
、センスアンプ６が活性化され、Ｄ Ｇ、、〜Ｄ〜 Ｄ
Ｇ、、〜「礪７のデジット線の相互間の電位差がよシ高
速に拡げられ、データバスａＤＢ、、ＤＢ、に、高速に
伝えられる。枕いて、時刻ｔ６で第２のデータ出力制御
信号ψＤＯＩＩ２がレベル゛１”となシ、第２のデータ
出力トランジスタ１８．１９が活性化され、第２のデー
タ出力端子にデータが出力される。
ジット１％１ＤＧ２．、 ＤＧ２．相互間の電位差が一
定電位差以上に拡がった時刻ｔ、で、第２のセンスアン
プｆｉｊｌＪ 御ツ＝号ψ８幻がレベル１″１″となシ
、センスアンプ６が活性化され、Ｄ Ｇ、、〜Ｄ〜 Ｄ
Ｇ、、〜「礪７のデジット線の相互間の電位差がよシ高
速に拡げられ、データバスａＤＢ、、ＤＢ、に、高速に
伝えられる。枕いて、時刻ｔ６で第２のデータ出力制御
信号ψＤＯＩＩ２がレベル゛１”となシ、第２のデータ
出力トランジスタ１８．１９が活性化され、第２のデー
タ出力端子にデータが出力される。
以上のように、本発明においては、ワード緋中輪Ｗｃ及
び遠端Ｗｆの時間差に応じた、センスアンプの活性及び
データ出力の活性が行なわれるため、第４図に示す如く
、出力トランジスタのスイッチングによるピーク電流が
軽減される。また、２つのデータ出力の活性化の時間的
な差は、ワード線の上昇が遠端Ｗｆより早い中輪Ｗｃに
同期して行なわれるためにアクセスタイムの遅れは生じ
ない。
び遠端Ｗｆの時間差に応じた、センスアンプの活性及び
データ出力の活性が行なわれるため、第４図に示す如く
、出力トランジスタのスイッチングによるピーク電流が
軽減される。また、２つのデータ出力の活性化の時間的
な差は、ワード線の上昇が遠端Ｗｆより早い中輪Ｗｃに
同期して行なわれるためにアクセスタイムの遅れは生じ
ない。
即ち、ワード線の上昇の早い中輪Ｗｃに同期して、デー
タ出力１）ｏｕＴｌを活性し、遠端Ｗｆに同期してデー
タ出力１）ｏｕτ２を活性するため、従来技術のＤＯＵ
ＴＩ及びＤＯＵ？２の出力が同時に開始される時刻にＤ
Ｏυ？２が出力され、１）ｏｕＴｌの出力はその時刻以
前でめるため、アクセスタイムケ遅らせることなく、デ
ータ出力トランジスタのスイッチング′祇流を軽減する
ことができる。
タ出力１）ｏｕＴｌを活性し、遠端Ｗｆに同期してデー
タ出力１）ｏｕτ２を活性するため、従来技術のＤＯＵ
ＴＩ及びＤＯＵ？２の出力が同時に開始される時刻にＤ
Ｏυ？２が出力され、１）ｏｕＴｌの出力はその時刻以
前でめるため、アクセスタイムケ遅らせることなく、デ
ータ出力トランジスタのスイッチング′祇流を軽減する
ことができる。
以上、ＣＭＯＳスタティック型ＲＡＭのデータ出力端子
が２ビツト構成の場合を説明したが、本発明はこれに限
定されるものでなく、一般に２以上の多ビツト出力端子
を持つＲＡＭに対して適用できることは明らかである、
又本発明の主旨を満たす範囲の様々な応用例が可能でお
ることしよいう壕でもない。
が２ビツト構成の場合を説明したが、本発明はこれに限
定されるものでなく、一般に２以上の多ビツト出力端子
を持つＲＡＭに対して適用できることは明らかである、
又本発明の主旨を満たす範囲の様々な応用例が可能でお
ることしよいう壕でもない。
第１図は従来のメモリ回路の構成図、第２図はその各部
分の信号波形図、第３図は本発明の一実施例のメモリ回
路の構成図、第４図はその各部分の信号波形図である。 Ｗｎ 、Ｗｃ 、Ｗｆ ・−−−−・’７−ド線、ＤＧ
ｌ、〜ＤＧ２．。 ＤＧ、１〜ＤＧ、・・・・・・デジット線、ｃｏ〜Ｃ２
，、、、、、。 メモリセル、ＳＡ・・・・・・センスアンプ、ψ８１１
．ψ１１１１ 。 ψ８１２°””’セフスフ７プ制御信号、ψＤＯＮ 、
ψＤＯＪ 。 ψＤＯＥ２・・・・・・データ出力制御信号。 勇１図 第２図
分の信号波形図、第３図は本発明の一実施例のメモリ回
路の構成図、第４図はその各部分の信号波形図である。 Ｗｎ 、Ｗｃ 、Ｗｆ ・−−−−・’７−ド線、ＤＧ
ｌ、〜ＤＧ２．。 ＤＧ、１〜ＤＧ、・・・・・・デジット線、ｃｏ〜Ｃ２
，、、、、、。 メモリセル、ＳＡ・・・・・・センスアンプ、ψ８１１
．ψ１１１１ 。 ψ８１２°””’セフスフ７プ制御信号、ψＤＯＮ 、
ψＤＯＪ 。 ψＤＯＥ２・・・・・・データ出力制御信号。 勇１図 第２図
Claims (1)
- ワード想の信号遅延に応じてメモリセル情報がディジッ
ト線にＷｅみ出される多ビツト系メモリ回路において、
各ピットのセンスアンプ及び出力回路制御信号の活性化
時間が、前記各ピットに属する前記デジッｉ１１への読
み出し時刻のなかで一誉遅い時刻に対して、かつ互いに
時間差を持って定まっていることを特徴とするメモリ回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129007A JPS6020387A (ja) | 1983-07-15 | 1983-07-15 | メモリ回路 |
| US06/630,799 US4635234A (en) | 1983-07-15 | 1984-07-13 | Memory circuit with an improved output control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58129007A JPS6020387A (ja) | 1983-07-15 | 1983-07-15 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6020387A true JPS6020387A (ja) | 1985-02-01 |
Family
ID=14998849
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58129007A Pending JPS6020387A (ja) | 1983-07-15 | 1983-07-15 | メモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4635234A (ja) |
| JP (1) | JPS6020387A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0194939A2 (en) * | 1985-03-14 | 1986-09-17 | Fujitsu Limited | Semiconductor memory device |
| JPH0250396A (ja) * | 1988-08-12 | 1990-02-20 | Hitachi Ltd | 半導体記憶装置 |
| US6426560B1 (en) | 1999-08-06 | 2002-07-30 | Hitachi, Ltd. | Semiconductor device and memory module |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4763303A (en) * | 1986-02-24 | 1988-08-09 | Motorola, Inc. | Write-drive data controller |
| US5046048A (en) * | 1988-07-15 | 1991-09-03 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit including output buffer |
| US5276649A (en) * | 1989-03-16 | 1994-01-04 | Mitsubishi Denki Kabushiki Kaisha | Dynamic-type semiconductor memory device having staggered activation of column groups |
| DE69309196T2 (de) | 1992-08-31 | 1997-08-07 | Sgs Thomson Microelectronics | Ausgangstreiber einer integrierten Schaltung |
| KR101212760B1 (ko) * | 2010-10-29 | 2012-12-14 | 에스케이하이닉스 주식회사 | 반도체 장치의 입출력 회로 및 방법 및 이를 포함하는 시스템 |
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