JPH0248997B2

JPH0248997B2 -

Info

Publication number: JPH0248997B2
Application number: JP58011178A
Authority: JP
Inventors: Kazuyasu Fujishima; Kazuhiro Shimotori; Hideyuki Ozaki; Hideji Myatake
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1983-01-24
Filing date: 1983-01-24
Publication date: 1990-10-26
Also published as: JPS59135696A

Description

【発明の詳細な説明】この発明は、同一の半導体記憶装置において、
ページ・モードとニブル・モードの両モードを可
能にする回路構成に関するものである。

従来、ダイナミツク型半導体記憶装置のデータ
読出し方法の１つのモードとしてページ・モード
があつた。このモードの場合の半導体記憶装置に
与えられる外部制御信号の読出し時のタイミング
を第１図に示す。この場合、まず、外部ロウ・ア
ドレス・ストローブ信号（Ext.）が“Ｌ”
の活性状態になり、これをトリガとして、RAS
バツフア回路の出力である内部RAS信号（Int.
RAS）が“Ｌ”から“Ｈ”になり、この信号を
トリガとして、内部ロウ・アドレスが発生され、
このアドレスに対応した１本のワード線が選択さ
れる。

次に、外部コラム・アドレス・ストローブ信号
（Ext.）が“Ｌ”の活性状態になり、これを
トリガとして内部CASバツフア回路の出力であ
る内部CAS信号（Int.CAS）が“Ｌ”から“Ｈ”
になり、この信号をトリガとして内部コラム・ア
ドレスが発生され、このアドレスに対応した１本
のデイジツト線が選択され、１つのメモリセルの
情報が読出される。ついでExt.が“Ｈ”の
不活性状態になり、内部CASバツフア回路の出
力である内部信号（Int.）が“Ｌ”から
“Ｈ”になり、この信号により、コラム・デコー
ダ、及びデータ出力回路がリセツトされる。次い
で、再び、Ext.が“Ｌ”になり、異つたコ
ラム・アドレスが取り込まれ、そのアドレスに対
応したデイジツト線が選択され、データが読出さ
れる。この場合、ロウ・アドレスは同一状態を保
つているのでページ・モードはロウ・アドレスで
選択される１本のワード線に接続されるメモリセ
ルを、コラム・アドレスを変化させることによ
り、デイジツト線を切り換え、順次読出すモード
ということができる。

一方、近来、ニブル・モードなる新しいデータ
読出し方法が提案され、実用化されようとしてい
る。この文献の一例としては、1981年IEEE
International Solid−State Circuits
ConferenceのDigest of Technical Papersの
P.84に、S.S.Sheffieldらによつて紹介されてい
る。このモードの場合の外部入力信号のタイミン
グ図を第２図に示す。また、64Kビツト・ダイナ
ミツク・RAMのこの構成法の一例を第３図に示
す。この場合、まずExt.が“Ｌ”になり、
これをトリガとして内部RASバツフア回路が動
作し、その出力Int.RASが“Ｌ”から“Ｈ”にな
り、これがアドレス・バツフア回路A₀〜A₇のト
リガとなり、A₀〜A₇が動作し、ロウ・アドレス
信号が半導体記憶装置内に取り込まれ、256本の
ワード線の内の１本（WL0〜WL255）が、ロ
ウ・デコーダRDにより選択される。次に、Ext.
CASが“Ｌ”になり、これをトリガとして内部
CASバツフア回路が動作し、その出力のInt.CAS
が“Ｌ”から“Ｈ”になり、この信号をトリガと
してアドレス・バツフア回路A₀〜A₇が動作する。
この内、A₀〜A₅がコラム・デコーダCDに入力さ
れ256本のデイジツト線の内、４本のデイジツト
線が選択される。したがつて、この４本のデイジ
ツト線に現われていたメモリセルMCの情報は４
対のＩ／Ｏ線Ｉ／Ｏ１〜Ｉ／Ｏ４）を通つて、デ
ータ・レジスタDR１〜DR４に格納される。次
に、残りのコラム・アドレスA₆，A₇がデータ・
セレクト・シフト・レジスタDS₁〜DS₄に入力さ
れ、４個のスイツチSW₁〜SW₄の内の１個が選択
され、導通することにより、データ・レジスタの
内容が出力バツフア回路OBを通つて出力され
る。

この時、第２図に示したように、Ext.を
“Ｌ”にしたまま、Ext.を一度“Ｈ”にし、
再び、“Ｌ”にすると、シフト・レジスタが動作
し、選択されたスイツチが非導通となり、次のス
イツチが導通する。一例としてコラム・アドレス
A₆，A₇によりSW₁が選択され導通していたとす
ると、シフト・レジスタDS₁が１つ動き、SW₁が
非導通となるとともに、SW₂が導通する。

このようにニブル・モードはExt.を“Ｌ”
にしたまま、Ext.を“Ｈ”→“Ｌ”→“Ｈ”
→“Ｌ”としていくと、外部アドレスには無関係
にシフト・レジスタDS₁〜DS₄が動作することに
より、データ・レジスタDR₁〜DR₄に格納された
データが順次読出される。このように、ニブルモ
ードは、ページモードと異なり、コラム・アドレ
スによらずデータが読出されるので、内部CAS
バツフア回路及び、アドレス・バツフア回路A₀
〜A₇を動作させる必要がなく、高速にデータが
読出されることができる。しかしながら、あらか
じめ、コラム・アドレスA₀〜A₅で選択した４ビ
ツトのデータしか読出せない欠点もある。

以上のようにページ・モードとニブル・モード
は、全く半導体記憶装置内の動作が異なるのもか
かわらず、第１図、第２図に示したようにExt.
RASとExt.のタイミング関係が全く同一で
あるので、従来の半導体記憶装置では、両モード
の区別がつかず、どちらか一方のモードのみ可能
であつた。

この発明は、上記のような従来のものの欠点を
除去するためになされたものでExt.が“Ｌ”
の期間中、Ext.の“Ｈ”の期間が、任意の
設定値より短かければ次のExt.が“Ｌ”の
半導体記憶装置が活性状態の期間でニブルモード
となり、Ext.の“Ｈ”の期間が、任意の設
定値より長ければ、次のExt.が“Ｌ”の期
間でページモードとなるようにし、Ext.の
“Ｈ”の時間の長短により、次のサイクルのモー
ドを選択できるようにした半導体記憶装置の回路
構成を提供するものである。

以下、この発明の一実施例を図を用いて説明す
る。

第４図は、この半導体記憶装置の構成図であ
る。従来のものと異なる点は、CASバツフア回
路を２個CB₁，CB₂と、遅延回路DCおよび論理
和回路ORとを含むＤ発生回路DCを有
していることである。

第１のCASバツフア回路CB₁は、従来のページ
モード可能なCASバツフア回路と全く同一の回
路構成である。第５図にその一例の回路図を示
す。図中、１〜５はＮチヤンネルMOSトランジ
スタ（以下MOSTという）である。６はブート
ストラツプ容量、７は電源配線、８は接地端であ
る。９は増巾器、１０はインバータである。ま
た、この回路図では、本発明の説明に関係のない
回路は省略している。一方、その出力CAS₁，
CAS₁信号はシフト・レジスタDS₁〜DS₄及び出
力バツフア回路の制御に用いられる。第２の
CASバツフア回路CB₂の回路例を第６図に示す。
図中、１１〜１５，２１，２２はＮチヤンネル
MOSトランジスタ（以下MOSTという）、１６
はブートストラツプ容量、１７は電源配線、１８
は接地端、１９は増巾器、２０はインバータであ
る。このCASバツフア回路の初段は、Ext、
と後述するＤ発生回路DCの出力Ｄ
とのNANDゲートによつて構成され、これが本
発明の特徴である。CB₂の出力信号CAS₂，₂
はアドレス・バツフアA₀〜A₇、コラム・デコー
ダCD、データ・レジスタDR₁〜DR₄の制御に用
いられる。

第７，８図は本発明の特徴とするＤ発生
回路DCを示すものである。Ｄ発生回路
は₁を遅延させる遅延回路DCと、この遅延回
路の出力ととの論理和をとる論理和回路OR
とで構成される。

また第９図は第８図に示す回路をMOSトラン
ジスタで構成した場合の具体的な回路構成例を示
したものである。

次にこれらの回路の動作を、その出力波形を用
いて説明する。第１０図は、Ext.、Ext.
CASとCB₁，DC，CB₂，RBの出力波形との関係
を示している。図中、矢印はトリガとなる信号の
流れを示している。即ち、RASバツフア回路RB
の出力RASは、Ext.に同期して発生される
反転信号である。したがつてRASが“Ｈ”にな
ることによつて第５図におけるノードＢは“Ｈ”
に充電される。ゆえにMOST１と４のゲートは
“Ｈ”レベルになり、両者のMOSTはオンする。
しかし一方、この時Ext.が“Ｈ”であれば
MOST２と５もオンしており、MOST１と２、
及びMOST４と５のレシオを充分にとつていれ
ばノードＡ及びＣは“Ｌ”レベルになる。しかし
Ext.が“Ｌ”になればMOST２と５はオフ
し、ノードＡ及び、Ｃは“Ｈ”レベルになり
CAS₁も“Ｈ”になる。即ち、CAS₁は、Ext.
CASに同期した反転信号となる。したがつて、
CAS₁信号をトリガとして発生される₁信号
も、Ext.に同期して発生される。CAS₁
_１信号は、シフト・レジスタDS₁〜DS₄及び出力バ
ツフア回路を制御しているので、これらの回路
は、Ext.信号に同期して動作、リセツトを
繰り返す。

次に、遅延回路DCの出力信号Ｄの立下り
は、Ext.が“Ｌ”になるのをトリガとして
余り遅延することなく“Ｌ”となるように構成さ
れている。一方、立上りは、₁が“Ｌ”から
“Ｈ”になつてある遅延時間（ｔ）をもつて、
“Ｈ”になるように構成されている。

一方、第２のCASバツフア回路CB₂の初段は、
第６図に示したようにExt.とＤとの
NANDゲートにより構成されており、その出力
CAS₂が“Ｌ”から“Ｈ”になる立上り時は、
MOST１２と２１の、どちらか一方のトランジ
スタがオフすることによつて決定される。即ち、
CASＤとExt.のどちらか早い方が、“Ｌ”に
なる時点で、CAS₁は“Ｈ”になる。ところで、
CASＤの“Ｌ”になるのは、CAS₁が“Ｈ”にな
るのを、トリガとしており、また、CAS₁が“Ｈ”
になるのは、Ext.が“Ｌ”になるのをトリ
ガとしているので、常にExt.が早く“Ｌ”
になる。したがつて、CAS₂の立上り時は、常に
Ext.をトリガとして決定される。一方、
CAS₂が“Ｌ”になるのは、MOST１２と２１の
両方がオンする時即ち、Ext.とＤが
“Ｈ”になる時である。従つて、Ext.の時間
がt₁の時（t₁＜ｔ）、Ｄは“Ｌ”のままを保
つので、CAS₂は“Ｈ”のままである。また、
Ext.の時間がt₂の時（t₂＞ｔ）は、Ｄは
CAS₁が“Ｈ”になつてから時間ｔを経たのち
“Ｈ”になる。したがつて、この時点でCAS₂は
“Ｌ”になる。また、このCAS₂信号をトリガとし
て₂は発生される。

したがつて、CAS₂，₂はExt.が“Ｈ”
の時間がｔより短い場合は変化しないし、ｔより
長い場合は、変化する。CAS₂信号はコラム・ア
ドレスの発生、及びデータレジスタDR₁〜DR₄の
起動を制御し、₂は、コラム・デコーダCD、
データ・レジスタDR₁〜DR₄のリセツトに用いら
れる。従つて、Ext.の“Ｈ”の間がｔより
短い場合はデータ・レジスタDR₁〜DR₄、及びコ
ラム・デコーダCDは前の状能を持続しており、
CAS₁のみ発生し、シフト・レジスタDS₁〜DS₄
及び出力バツフア回路OBが動作するので、次の
Ext.が“Ｌ”の活性状態の期間はニブル・
モードとなる。

一方、Ext.の“Ｈ”の時間がｔより長い
場合は、シフト・レジスタDS₁〜DS₄、出力バツ
フア回路OBに加え、データ・レジスタDR₁〜
DR₄、コラム・デコーダCD、アドレス・バツフ
ア回路等すべてリセツトされ、次のサイクルでの
ページ・モードが可能になる。

本発明の特徴とするところのＤの発生回
路を用いれば、Ext.が“Ｈ”になり、これ
に同期して動作するInt.が“Ｈ”になつて全
回路をリセツトする時Ｄも遅延することな
く“Ｈ”になる。その結果、₂も遅延するこ
となく“Ｈ”になりリセツトが高速に行なわれる
ことになる。

なお、上記実施例では一例としての回路を示し
ただけであり、他の回路構成においても、初段に
遅延回路の出力と、外部信号とのNAND回
路を構成するものについては、同じ効果を持つこ
とは言うまでもない。また、上記実施例において
は、ＮネヤンネルMOSトランジスタを用いて説
明したが、Ｐチヤンネル型、或はCMOS構造、
さらには、バイポーラ、トランジスタで構成して
も同様の効果がある。

以上のように、この発明によれば、遅延回路と
CASバツフア回路を２個構成し、第２のCASバ
ツフア回路をExt.とExt.の“Ｌ”から
“Ｈ”の遷移時に、或る遅延時間をもつて“Ｈ”
になる信号とのNAND回路により構成したので、
同一の半導体記憶装置で、ページ・モードとニブ
ル・モードの２つの機能を持たせることができる
効果がある。

【図面の簡単な説明】

第１図は、ページ・モードの場合の外部、
CAS信号のタイミング・チヤート、第２図はニ
ブル・モードの場合の外部、信号のタ
イミング・チヤート、第３図はニブル・モード可
能な半導体記憶装置のブロツク構成図、第４図は
本発明によるページ、及び、ニブル・モード可能
な半導体記憶装置のブロツク構成図、第５図は従
来のCASバツフア回路図、第６図は本発明の特
徴とするCASバツフア回路図、第７，８，９図
は本発明の特徴とする発生回路を示す図、
第１０図は、本発明における内部RAS、及び、
CAS信号を示すタイミング・チヤート図である。
CB１，CB２……CASバツフア回路、DC…
…Ｄ発生回路、DC……遅延回路、OR……
論理和回路、１〜５，１１〜１５，２１，２２…
…MOST、６，１６……ブートストラツプ容量、
７，１７……電源配線、８，１８……接地端、
９，１９……増巾器、１０，２０……インバー
タ、なお図中同一符号は同一または相当部分を示
す。

Claims

【特許請求の範囲】１外部コラム・アドレス・ストローブ信号に同
期し、第１の内部コラム・アドレス・ストローブ
信号を出力する第１のコラム・アドレス・ストロ
ーブ・バツフア回路と、上記外部コラム・アドレス・ストローブ信号が
“Ｌ”から“Ｈ”に遷移する際、ある設定値だけ
遅延して“Ｌ”から“Ｈ”に変化する遅延回路、
および該遅延回路出力と上記外部コラム・アドレ
ス・ストローブ信号に同期して動作する信号との
論理和を出力する論理回路とを含む遅延信号発生
回路と、初段に上記外部コラム・アドレス・ストローブ
信号と上記遅延信号発生回路の出力信号を入力す
るNANDゲートを有し、上記外部コラム・アド
レス・ストローブ信号の“Ｈ”期間が上記設定値
より短いときには変化せず、設定値より長いとき
に変化する第２の内部コラム・アドレス・ストロ
ーブ信号を発生する第２のコラム・アドレス・ス
トローブ・バツフア回路とを備えたことを特徴と
する半導体記憶装置。