JPH0249509B2 - - Google Patents
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- JPH0249509B2 JPH0249509B2 JP58012501A JP1250183A JPH0249509B2 JP H0249509 B2 JPH0249509 B2 JP H0249509B2 JP 58012501 A JP58012501 A JP 58012501A JP 1250183 A JP1250183 A JP 1250183A JP H0249509 B2 JPH0249509 B2 JP H0249509B2
- Authority
- JP
- Japan
- Prior art keywords
- cas
- ext
- signal
- buffer circuit
- becomes
- Prior art date
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- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 8
- 239000008186 active pharmaceutical agent Substances 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
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- 101001034749 Homo sapiens Putative uncharacterized protein GSN-AS1 Proteins 0.000 description 2
- 102100039721 Putative uncharacterized protein GSN-AS1 Human genes 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 101000743596 Homo sapiens Vacuolar protein sorting-associated protein 26C Proteins 0.000 description 1
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
Description
【発明の詳細な説明】
この発明は、同一の半導体記憶装置上におい
て、ページ・モードとニブル・モードの両モード
を可能にする回路構成に関するものである。
て、ページ・モードとニブル・モードの両モード
を可能にする回路構成に関するものである。
従来、ダイナミツク型半導体記憶装置のデータ
読出し方法の１つのモードとしてページ・モード
があつた。このモードの場合の半導体記憶装置に
与えられる外部制御信号の読出し時のタイミング
を第１図に示す。この場合、まず、外部ロウ・ア
ドレス・ストローブ信号（Ext.）が“Ｌ”
の活性状態になり、これをトリガとして、RAS
バツフア回路の出力である内部RAS信号（Int.
RAS）が“Ｌ”から“Ｈ”になり、この信号を
トリガとして、内部ロウ・アドレスが発生され、
このアドレスに対応した１本のワード線が選択さ
れる。
読出し方法の１つのモードとしてページ・モード
があつた。このモードの場合の半導体記憶装置に
与えられる外部制御信号の読出し時のタイミング
を第１図に示す。この場合、まず、外部ロウ・ア
ドレス・ストローブ信号（Ext.）が“Ｌ”
の活性状態になり、これをトリガとして、RAS
バツフア回路の出力である内部RAS信号（Int.
RAS）が“Ｌ”から“Ｈ”になり、この信号を
トリガとして、内部ロウ・アドレスが発生され、
このアドレスに対応した１本のワード線が選択さ
れる。
次に、外部コラム・アドレス・ストローブ信号
（Ext.）が“Ｌ”の活性状態になり、これを
トリガ信号として内部CASバツフア回路の出力
である内部CAS信号（Int.CAS）が“Ｌ”から
“Ｈ”になり、この信号をトリガとして、内部コ
ラム・アドレスが発生され、このアドレスに対応
した１本のデイジツト線が選択され、１つのメモ
リセルの情報が読出される。ついてExt.が
“Ｈ”の不活性状態になり、内部CASバツフア回
路の出力である内部CAS信号（Int.）が
“Ｌ”から“Ｈ”になり、この信号により、コラ
ム・デコーダ及びデータ出力回路がリセツトされ
る。次いで、再びExt.が“Ｌ”になり、異
つたコラム・アドレスが取り込まれ、そのアドレ
スに対応したデイジツト線が選択され、データが
読出される。この場合、ロウ・アドレスは同一状
態を保つているのでページモードはロウ・アドレ
スで選択される１本のワード線に接続されるメモ
リセルを、コラム・アドレスを変化させることに
より、デイジツト線を切り換え、順次読出すモー
ドということができる。
（Ext.）が“Ｌ”の活性状態になり、これを
トリガ信号として内部CASバツフア回路の出力
である内部CAS信号（Int.CAS）が“Ｌ”から
“Ｈ”になり、この信号をトリガとして、内部コ
ラム・アドレスが発生され、このアドレスに対応
した１本のデイジツト線が選択され、１つのメモ
リセルの情報が読出される。ついてExt.が
“Ｈ”の不活性状態になり、内部CASバツフア回
路の出力である内部CAS信号（Int.）が
“Ｌ”から“Ｈ”になり、この信号により、コラ
ム・デコーダ及びデータ出力回路がリセツトされ
る。次いで、再びExt.が“Ｌ”になり、異
つたコラム・アドレスが取り込まれ、そのアドレ
スに対応したデイジツト線が選択され、データが
読出される。この場合、ロウ・アドレスは同一状
態を保つているのでページモードはロウ・アドレ
スで選択される１本のワード線に接続されるメモ
リセルを、コラム・アドレスを変化させることに
より、デイジツト線を切り換え、順次読出すモー
ドということができる。
一方、近来、ニブル・モードなる新しいデータ
読出し方法が提案され、実用化されようとしてい
る。この文献の一例としては、1981年IEEE.
International Solid−State Circuits
ConferenceのDigest of Technical PapersのＰ
−84にS.S.Sheffieldらによつて紹介されている。
読出し方法が提案され、実用化されようとしてい
る。この文献の一例としては、1981年IEEE.
International Solid−State Circuits
ConferenceのDigest of Technical PapersのＰ
−84にS.S.Sheffieldらによつて紹介されている。
このモードの場合の外部入力信号のタイミング
図を第２図に示す。また、64Kビツト・ダイナミ
ツク・RAMの、この構成法の一例を第３図に示
す。この場合、まずExt.が“Ｌ”になり、
これをトリガとして内部RASバツフア回路が動
作し、その出力Int.RASが“Ｌ”から“Ｈ”にな
り、これがアドレス・バツフア回路（A0〜A7）
のトリガとなり、A0〜A7（RA0〜RA7）が動作
し、ロウ・アドレス信号が半導体記憶装置内に取
り込まれ、128本のワード線の内の１本（WLO〜
WL127）がロウ・デコーダ（RD）でRA0〜RA6
によりデコードされ選択される。次に、Ext.
CASが“Ｌ”になり、これをトリガとして内部
CASバツフア回路が動作し、その出力のInt.CAS
が“Ｌ”から“Ｈ”になり、この信号をトリガと
してアドレス・バツフア回路（A0〜A7）が動作
する。この内、A0〜A6（CA0〜CA6）がコラム・
デコーダ（CD）に入力され512本のデイジツト線
の内、４本のデイジツト線が選択される。したが
つて、この４本のデイジツト線に現われていたメ
モリセル（MC）の情報は４対のＩ／Ｏ線（Ｉ／
O1〜Ｉ／O4）を通つて、データ・レジスタ
（DR1〜DR4）に格納される。次に、ロウアドレ
スのA7（RA7）とコラムアドレスのA7（CA7）が
データ・セレクト・シフト・レジスタ（DS1〜
DS4）に入力され、４個のスイツチ（SW1〜
SW4）の内の１個が選択され、導通することによ
り、データ・レジスタの内容が出力バツフア回路
（OB）を通つて出力される。
図を第２図に示す。また、64Kビツト・ダイナミ
ツク・RAMの、この構成法の一例を第３図に示
す。この場合、まずExt.が“Ｌ”になり、
これをトリガとして内部RASバツフア回路が動
作し、その出力Int.RASが“Ｌ”から“Ｈ”にな
り、これがアドレス・バツフア回路（A0〜A7）
のトリガとなり、A0〜A7（RA0〜RA7）が動作
し、ロウ・アドレス信号が半導体記憶装置内に取
り込まれ、128本のワード線の内の１本（WLO〜
WL127）がロウ・デコーダ（RD）でRA0〜RA6
によりデコードされ選択される。次に、Ext.
CASが“Ｌ”になり、これをトリガとして内部
CASバツフア回路が動作し、その出力のInt.CAS
が“Ｌ”から“Ｈ”になり、この信号をトリガと
してアドレス・バツフア回路（A0〜A7）が動作
する。この内、A0〜A6（CA0〜CA6）がコラム・
デコーダ（CD）に入力され512本のデイジツト線
の内、４本のデイジツト線が選択される。したが
つて、この４本のデイジツト線に現われていたメ
モリセル（MC）の情報は４対のＩ／Ｏ線（Ｉ／
O1〜Ｉ／O4）を通つて、データ・レジスタ
（DR1〜DR4）に格納される。次に、ロウアドレ
スのA7（RA7）とコラムアドレスのA7（CA7）が
データ・セレクト・シフト・レジスタ（DS1〜
DS4）に入力され、４個のスイツチ（SW1〜
SW4）の内の１個が選択され、導通することによ
り、データ・レジスタの内容が出力バツフア回路
（OB）を通つて出力される。
この時、第２図に示したように、Ext.を
“Ｌ”にしたまま、Ext.を一度“Ｈ”にし、
再び、“Ｌ”にすると、シフト・レジスタが動作
し、選択されたスイツチが非導通となり、次のス
イツチが導通する。一例として、最初に外部アド
レス信号によりSW1が選択され導通していたとす
ると、シフト・レジスタ（DS1）が１つ動き、
SW1が非導通となるとともに、SW2が導通する。
“Ｌ”にしたまま、Ext.を一度“Ｈ”にし、
再び、“Ｌ”にすると、シフト・レジスタが動作
し、選択されたスイツチが非導通となり、次のス
イツチが導通する。一例として、最初に外部アド
レス信号によりSW1が選択され導通していたとす
ると、シフト・レジスタ（DS1）が１つ動き、
SW1が非導通となるとともに、SW2が導通する。
このように、ニブル・モードはExt.を
“Ｌ”にしたまま、Ext.を“Ｈ”→“Ｌ”→
“Ｈ”→“Ｌ”としていくと、外部アドレスには
無関係にシフトレジスタ（DS1〜DS4）が動作す
ることにより、データ・レジスタ（DR1〜DR4）
に格納されたデータが順次読出される。このよう
に、ニブルモードは、ページモードと異なり、コ
ラム・アドレスによらず連続的にデータが読出さ
れるので、内部CASバツフア回路及び、アドレ
ス・バツフア回路（A0〜A7）を動作させる必要
がなく、高速にデータを読出すことができる。し
かしながら、あらかじめ、外部アドレスで選択し
たビツトに連続した４ビツトのデータしか読出せ
ない欠点もある。
“Ｌ”にしたまま、Ext.を“Ｈ”→“Ｌ”→
“Ｈ”→“Ｌ”としていくと、外部アドレスには
無関係にシフトレジスタ（DS1〜DS4）が動作す
ることにより、データ・レジスタ（DR1〜DR4）
に格納されたデータが順次読出される。このよう
に、ニブルモードは、ページモードと異なり、コ
ラム・アドレスによらず連続的にデータが読出さ
れるので、内部CASバツフア回路及び、アドレ
ス・バツフア回路（A0〜A7）を動作させる必要
がなく、高速にデータを読出すことができる。し
かしながら、あらかじめ、外部アドレスで選択し
たビツトに連続した４ビツトのデータしか読出せ
ない欠点もある。
以上のように、ページ・モードとニブル・モー
ドは、全く半導体記憶装置内の動作が異なるのに
もかかわらず、第１図、第２図に示したように
Ext.とExt.のタイミング関係が全く同
一であるので、従来の半導体記憶装置では、両モ
ードの区別がつかず、どちらか一方のモードのみ
可能であつた。
ドは、全く半導体記憶装置内の動作が異なるのに
もかかわらず、第１図、第２図に示したように
Ext.とExt.のタイミング関係が全く同
一であるので、従来の半導体記憶装置では、両モ
ードの区別がつかず、どちらか一方のモードのみ
可能であつた。
この発明は、上記のような従来のものの欠点を
除去するためになされたもので、Ext.が
“Ｌ”の期間中、Ext.の“Ｈ”の期間が、任
意の設定値より短かければ次のExt.が“Ｌ”
の半導体記憶装置が活性状態の期間でニブルモー
ドとなり、Ext.の“Ｈ”の期間が、任意の
設定値より長ければ、次のExt.が“Ｌ”の
期間でページモードとなるようにし、Ext.
が“Ｈ”の時間の長短により、次のサイクルのモ
ードを選択できるようにした半導体記憶装置の回
路構成に関するものである。
除去するためになされたもので、Ext.が
“Ｌ”の期間中、Ext.の“Ｈ”の期間が、任
意の設定値より短かければ次のExt.が“Ｌ”
の半導体記憶装置が活性状態の期間でニブルモー
ドとなり、Ext.の“Ｈ”の期間が、任意の
設定値より長ければ、次のExt.が“Ｌ”の
期間でページモードとなるようにし、Ext.
が“Ｈ”の時間の長短により、次のサイクルのモ
ードを選択できるようにした半導体記憶装置の回
路構成に関するものである。
以下、この発明の一実施例を図を用いて説明す
る。
る。
第４図は、この半導体記憶装置の構成図であ
る。従来のものと異なる点は、CASバツフア回
路を２個CB1，CB2と、遅延回路DCRA7に対応
した２次のロウアドレスRA7′の発生回路を有し
ていることである。第１のCASバツフア回路
（CB1）は、従来のページモード可能なCASバツ
フア回路と全く同一の回路構成である。第５図に
その一例の回路図を示す。図中、１〜５はＮチヤ
ンネルMOSトランジスタ（以下MOSTという）
である。６はブートストラツプ容量、７は電源配
線、８は接地端である。９は増巾器、１０はイン
バータである。また、この回路図では、本発明の
説明に関係のない回路は省略している。一方、そ
の出力CAS1 1信号はシフト・レジスタ（DS1
〜DS4）及び、出力バツフア回路の制御に用いら
れる。第２のCASバツフア回路（CB2）の回路例
を第６図に示す。図中、１１〜１５，２１，２２
はＮチヤンネルMOSトランジスタ（以下MOST
という）、１６はブートストラツプ容量、１７は
電源配線、１８は接地端、１９は増巾器、２０は
インバータである。このCASバツフア回路の初
段は、Ext.と遅延回路（DC）の出力（
Ｄ）とのNANDゲートによつて構成され、これ
が本発明の特徴である。CB2の出力信号（CAS2、
CAS2）はアドレスバツフア（A0〜A7）、コラム
デコーダ（CD）、データレジスタ（DR1〜DR4）、
並びにRA7′発生回路の制御に用いられる。２次
のアドレス信号RA7′はRA7が“Ｈ”でCAS2が
“Ｈ”になつた時に“Ｈ”になり、CAS2が“Ｈ”
を保つ場合でも1が“Ｈ”になれば“Ｌ”に
なり再び1が“Ｌ”になつても“Ｌ”を保つ
ものである。この様にRA7′を制御することでペ
ージモードにおいてはCAS2と同期してRA7、
RA7′（とCA7、7）が発生され、外部から入力
された任意のコラムアドレスが選択できる。ま
た、ニブルモードにおいて、CAS2と同期して
RA7、CA7が発生された後、CAS2が“Ｈ”を保
つ場合でも1が“Ｈ”になればRA7、7が
共に“Ｌ”になり続いてのニブルサイクルでは
RA7によらずシフトレジスタの出力での選択が可
能になる。
る。従来のものと異なる点は、CASバツフア回
路を２個CB1，CB2と、遅延回路DCRA7に対応
した２次のロウアドレスRA7′の発生回路を有し
ていることである。第１のCASバツフア回路
（CB1）は、従来のページモード可能なCASバツ
フア回路と全く同一の回路構成である。第５図に
その一例の回路図を示す。図中、１〜５はＮチヤ
ンネルMOSトランジスタ（以下MOSTという）
である。６はブートストラツプ容量、７は電源配
線、８は接地端である。９は増巾器、１０はイン
バータである。また、この回路図では、本発明の
説明に関係のない回路は省略している。一方、そ
の出力CAS1 1信号はシフト・レジスタ（DS1
〜DS4）及び、出力バツフア回路の制御に用いら
れる。第２のCASバツフア回路（CB2）の回路例
を第６図に示す。図中、１１〜１５，２１，２２
はＮチヤンネルMOSトランジスタ（以下MOST
という）、１６はブートストラツプ容量、１７は
電源配線、１８は接地端、１９は増巾器、２０は
インバータである。このCASバツフア回路の初
段は、Ext.と遅延回路（DC）の出力（
Ｄ）とのNANDゲートによつて構成され、これ
が本発明の特徴である。CB2の出力信号（CAS2、
CAS2）はアドレスバツフア（A0〜A7）、コラム
デコーダ（CD）、データレジスタ（DR1〜DR4）、
並びにRA7′発生回路の制御に用いられる。２次
のアドレス信号RA7′はRA7が“Ｈ”でCAS2が
“Ｈ”になつた時に“Ｈ”になり、CAS2が“Ｈ”
を保つ場合でも1が“Ｈ”になれば“Ｌ”に
なり再び1が“Ｌ”になつても“Ｌ”を保つ
ものである。この様にRA7′を制御することでペ
ージモードにおいてはCAS2と同期してRA7、
RA7′（とCA7、7）が発生され、外部から入力
された任意のコラムアドレスが選択できる。ま
た、ニブルモードにおいて、CAS2と同期して
RA7、CA7が発生された後、CAS2が“Ｈ”を保
つ場合でも1が“Ｈ”になればRA7、7が
共に“Ｌ”になり続いてのニブルサイクルでは
RA7によらずシフトレジスタの出力での選択が可
能になる。
第７図は、上に述べたRA7′発生回路をＭＳ
トランジスタで構成した回路の例を示すものであ
る。
トランジスタで構成した回路の例を示すものであ
る。
次にこれらの回路の動作を、その出力波形を用
いて説明する。第８図は、Ext.、Ext.
とCB1，DC，CB2、RB、RA7′、7′の出力波
形との関係を示している。図中、矢印は、トリガ
となる信号の流れを示している。即ち、RASバ
ツフア回路（RB）の出力RASは、Ext.に同
期して発生される反転信号である。したがつて
RASが“Ｈ”になることによつて第５図におけ
るノードＢは“Ｈ”に充電される。ゆえに
MOST１と４のゲートは“Ｈ”レベルになり、
両者のMOSTはオンする。しかし一方、この時、
Ext.が“Ｈ”であればMOST２と５もオン
しており、MOST１と２、及びMOST４と５の
レシオを充分にとつていればノードＡ及びＣは
“Ｌ”レベルになる。しかしExt.が“Ｌ”に
なればMOST２と５はオフし、ノードＡ及びＣ
は“Ｈ”レベルになりCAS1も“Ｈ”になる。即
ち、CAS1はExt.に同期した反転信号とな
る。したがつて、CAS1信号をトリガとして発生
される。1信号も、Ext.に同期して発生
される。CAS1、1信号は、シフト・レジスタ
（DS1〜DS4）及び出力バツフア回路を制御して
いるので、これらの回路は、Ext.信号に同
期して動作、リセツトを繰り返す。
いて説明する。第８図は、Ext.、Ext.
とCB1，DC，CB2、RB、RA7′、7′の出力波
形との関係を示している。図中、矢印は、トリガ
となる信号の流れを示している。即ち、RASバ
ツフア回路（RB）の出力RASは、Ext.に同
期して発生される反転信号である。したがつて
RASが“Ｈ”になることによつて第５図におけ
るノードＢは“Ｈ”に充電される。ゆえに
MOST１と４のゲートは“Ｈ”レベルになり、
両者のMOSTはオンする。しかし一方、この時、
Ext.が“Ｈ”であればMOST２と５もオン
しており、MOST１と２、及びMOST４と５の
レシオを充分にとつていればノードＡ及びＣは
“Ｌ”レベルになる。しかしExt.が“Ｌ”に
なればMOST２と５はオフし、ノードＡ及びＣ
は“Ｈ”レベルになりCAS1も“Ｈ”になる。即
ち、CAS1はExt.に同期した反転信号とな
る。したがつて、CAS1信号をトリガとして発生
される。1信号も、Ext.に同期して発生
される。CAS1、1信号は、シフト・レジスタ
（DS1〜DS4）及び出力バツフア回路を制御して
いるので、これらの回路は、Ext.信号に同
期して動作、リセツトを繰り返す。
次に、遅延回路（DC）の出力信号Ｄの立
下りは、Ext.が“Ｌ”になるのをトリガと
して余り遅延することなく“Ｌ”となるように構
成されている。一方、立上りは、1が“Ｌ”
から“Ｈ”になつてある遅延時間（ｔ）をもつて
“Ｈ”になるように構成されている。一方、第２
のCASバツフア回路（CB2）の初段は、第６図に
示すようにExt.とＤとのNANDゲート
により構成されており、その出力CAS2が“Ｌ”
から“Ｈ”になる立上り時は、MOST１２と２
１の、どちらか一方のトランジスタがオフするこ
とによつて決定される。即ち、ＤとExt.
CASのどちらか早い方が“Ｌ”になる時点で、
CAS1は“Ｈ”になる。ところで、Ｄの
“Ｌ”になるのは、CAS1が“Ｈ”になるのをトリ
ガとしており、またCAS1が“Ｈ”になるのは
Ext.が“Ｌ”になるのをトリガとしている
ので、常にExt.が早く“Ｌ”になる。した
がつて、CAS2の立上り時は、常にExt.をト
リガとして決定される。一方、CAS2が“Ｌ”に
なるのは、MOST１２と２１の両方がオン時、
即ち、Ext.とＤが“Ｈ”になる時であ
る。従つて、Ext.の時間がt1の時（t1＜ｔ）、
CASＤは“Ｌ”のままを保つので、CAS2は
“Ｈ”のままである。また、Ext.の時間がt2
の時（t2＞ｔ）は、Ｄは1が“Ｈ”にな
つてから時間ｔを経たのち“Ｈ”になる。したが
つて、この時点でCAS2は“Ｌ”になる。また、
このCAS2信号をトリガとして2は発生され
る。したがつて、CAS2と2はExt.が
“Ｈ”の時間がｔより短い場合は変化しないし、
ｔより長い場合は変化する。CAS2信号はコラ
ム・アドレスの発生RA7′の発生及びデータレジ
スタ（DR1〜DR4）の起動を制御し、2はコ
ラム・デコーダ（CD）、データ・レジスタ（DR1
〜DR4）のリセツトに用いられる。従つて、Ext.
CASの“Ｈ”の時間がｔより短い場合はデー
タ・レジスタ（DR1〜DR4）及びコラム・デコー
ダ（CD）は前の状態を持続しており、CAS1のみ
発生しシフト・レジスタ（DS1〜DS4）及び出力
バツフア回路（OB）が動作するがこの時RA7′、
RA7′信号は共に“Ｌ”を保つているので次の
Ext.が“Ｌ”の活性状態の期間はニブルモ
ードとなる。
下りは、Ext.が“Ｌ”になるのをトリガと
して余り遅延することなく“Ｌ”となるように構
成されている。一方、立上りは、1が“Ｌ”
から“Ｈ”になつてある遅延時間（ｔ）をもつて
“Ｈ”になるように構成されている。一方、第２
のCASバツフア回路（CB2）の初段は、第６図に
示すようにExt.とＤとのNANDゲート
により構成されており、その出力CAS2が“Ｌ”
から“Ｈ”になる立上り時は、MOST１２と２
１の、どちらか一方のトランジスタがオフするこ
とによつて決定される。即ち、ＤとExt.
CASのどちらか早い方が“Ｌ”になる時点で、
CAS1は“Ｈ”になる。ところで、Ｄの
“Ｌ”になるのは、CAS1が“Ｈ”になるのをトリ
ガとしており、またCAS1が“Ｈ”になるのは
Ext.が“Ｌ”になるのをトリガとしている
ので、常にExt.が早く“Ｌ”になる。した
がつて、CAS2の立上り時は、常にExt.をト
リガとして決定される。一方、CAS2が“Ｌ”に
なるのは、MOST１２と２１の両方がオン時、
即ち、Ext.とＤが“Ｈ”になる時であ
る。従つて、Ext.の時間がt1の時（t1＜ｔ）、
CASＤは“Ｌ”のままを保つので、CAS2は
“Ｈ”のままである。また、Ext.の時間がt2
の時（t2＞ｔ）は、Ｄは1が“Ｈ”にな
つてから時間ｔを経たのち“Ｈ”になる。したが
つて、この時点でCAS2は“Ｌ”になる。また、
このCAS2信号をトリガとして2は発生され
る。したがつて、CAS2と2はExt.が
“Ｈ”の時間がｔより短い場合は変化しないし、
ｔより長い場合は変化する。CAS2信号はコラ
ム・アドレスの発生RA7′の発生及びデータレジ
スタ（DR1〜DR4）の起動を制御し、2はコ
ラム・デコーダ（CD）、データ・レジスタ（DR1
〜DR4）のリセツトに用いられる。従つて、Ext.
CASの“Ｈ”の時間がｔより短い場合はデー
タ・レジスタ（DR1〜DR4）及びコラム・デコー
ダ（CD）は前の状態を持続しており、CAS1のみ
発生しシフト・レジスタ（DS1〜DS4）及び出力
バツフア回路（OB）が動作するがこの時RA7′、
RA7′信号は共に“Ｌ”を保つているので次の
Ext.が“Ｌ”の活性状態の期間はニブルモ
ードとなる。
一方、Ext.の“Ｈ”の時間がｔより長い
場合は、シフト・レジスタ（DS1〜DS4）、出力
バツフア回路（OB）に加え、データ・レジスタ
（DR1〜DR4）、コラム・デコーダ（CD）、アドレ
ス・バツフア回路等すべてリセツトされ、また
RA7′、7′はCAS2に同期して発生されるので次
のサイクルでのページ・モードが可能になる。
場合は、シフト・レジスタ（DS1〜DS4）、出力
バツフア回路（OB）に加え、データ・レジスタ
（DR1〜DR4）、コラム・デコーダ（CD）、アドレ
ス・バツフア回路等すべてリセツトされ、また
RA7′、7′はCAS2に同期して発生されるので次
のサイクルでのページ・モードが可能になる。
本発明になるところのRA7′発生回路を用いれ
ばロウアドレスとコラムアドレスの２ビツトでニ
ブルビツトの４ビツトの先頭のビツトを決定する
方式においてページモードとニブルモードを同一
チツプ上での両立を行なうことが可能になる。
ばロウアドレスとコラムアドレスの２ビツトでニ
ブルビツトの４ビツトの先頭のビツトを決定する
方式においてページモードとニブルモードを同一
チツプ上での両立を行なうことが可能になる。
なお、上記実施例では、一例としての回路を示
しただけであり、他の回路構成においても初段に
遅延回路の出力と外部CAS信号とのNAND回路
を構成するものについては、同じ効果を持つこと
は言うまでもない。また、上記実施例において
は、ＮチヤンネルMOSトランジスタを用いて説
明したがＰチヤンネル型、或はCMOS構造、さ
らにはバイポーラトランジスタで構成しても同様
の効果がある。
しただけであり、他の回路構成においても初段に
遅延回路の出力と外部CAS信号とのNAND回路
を構成するものについては、同じ効果を持つこと
は言うまでもない。また、上記実施例において
は、ＮチヤンネルMOSトランジスタを用いて説
明したがＰチヤンネル型、或はCMOS構造、さ
らにはバイポーラトランジスタで構成しても同様
の効果がある。
以上のように、この発明によれば、遅延回路と
CASバツフア回路を２個構成し、第２のCASバ
ツフア回路をExt.とExt.の“Ｌ”から
“Ｈ”の遷移時に或る遅延時間をもつて“Ｈ”に
なる信号とのNAND回路により構成したので、
同一の半導体記憶装置でページ・モードとニブ
ル・モードの２つの機能を持たせることができる
効果がある。
CASバツフア回路を２個構成し、第２のCASバ
ツフア回路をExt.とExt.の“Ｌ”から
“Ｈ”の遷移時に或る遅延時間をもつて“Ｈ”に
なる信号とのNAND回路により構成したので、
同一の半導体記憶装置でページ・モードとニブ
ル・モードの２つの機能を持たせることができる
効果がある。
第１図はページ・モードの場合の外部、
CAS信号のタイミングチヤート、第２図はニブ
ル・モードの場合の外部、信号のタイ
ミングチヤート、第３図はニブル・モード可能な
半導体記憶装置のブロツク図、第４図は本発明に
おけるページ及びニブル・モード可能な半導体記
憶装置のブロツク図、第５図は従来のCASバツ
フア回路図、第６図は本発明のCASバツフア回
路図、第７図本発明の特徴とする２次のロウアド
レス信号RA7′発生回路を示す図、第８図は本発
明における内部RAS及びCAS信号を示すタイミ
ング・チヤート図である。 CB1，CB2……CASバツフア回路、DC……遅
延回路、１〜５，１１〜１５，２１，２２……
MOST、６，１６……ブートストラツプ容量、
７，１７……電源配線、８，１８……接地端、
９，１９……増巾器、１０，２０……インバー
タ、なお、図中同一符号は同一または相当部分を
示す。
CAS信号のタイミングチヤート、第２図はニブ
ル・モードの場合の外部、信号のタイ
ミングチヤート、第３図はニブル・モード可能な
半導体記憶装置のブロツク図、第４図は本発明に
おけるページ及びニブル・モード可能な半導体記
憶装置のブロツク図、第５図は従来のCASバツ
フア回路図、第６図は本発明のCASバツフア回
路図、第７図本発明の特徴とする２次のロウアド
レス信号RA7′発生回路を示す図、第８図は本発
明における内部RAS及びCAS信号を示すタイミ
ング・チヤート図である。 CB1，CB2……CASバツフア回路、DC……遅
延回路、１〜５，１１〜１５，２１，２２……
MOST、６，１６……ブートストラツプ容量、
７，１７……電源配線、８，１８……接地端、
９，１９……増巾器、１０，２０……インバー
タ、なお、図中同一符号は同一または相当部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ 第１及び第２のCASバツフア回路を有する
半導体記憶装置において、少なくとも１つのロウ
アドレス信号を外部ロウアドレスストローブ信号
（Ext.）が“Ｌ”である期間、保持する手段
と前記第２のCASバツフア回路の出力信号
（CAS2）に同期して前記保持手段に保持された
ロウアドレスに対応した２次のロウアドレスを発
生し、前記第１のCASバツフア回路の出力信号
（１）でこの２次のロウアドレスをすべて
“Ｌ”にする手段を有することを特徴とする半導
体記憶装置。 ２ 第１のCASバツフア回路は外部コラムアド
レスストローブ信号（Ext、）信号に同期し
て動作し、かつ第２のCASバツフア回路の初段
は、前記Ext.信号と、このExt.CAS信号が
“Ｌ”から“Ｈ”に遷移する際、ある設定値だけ
遅延して“Ｌ”から“Ｈ”に変化する信号を入力
とするNANDゲートにより構成されることを特
徴とする特許請求の範囲第１項記載の半導体記憶
装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012501A JPS59139195A (ja) | 1983-01-26 | 1983-01-26 | 半導体記憶装置 |
| US06/568,138 US4586167A (en) | 1983-01-24 | 1984-01-04 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58012501A JPS59139195A (ja) | 1983-01-26 | 1983-01-26 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139195A JPS59139195A (ja) | 1984-08-09 |
| JPH0249509B2 true JPH0249509B2 (ja) | 1990-10-30 |
Family
ID=11807109
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58012501A Granted JPS59139195A (ja) | 1983-01-24 | 1983-01-26 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139195A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4750839A (en) * | 1985-08-07 | 1988-06-14 | Texas Instruments Incorporated | Semiconductor memory with static column decode and page mode addressing capability |
| JPS62134894A (ja) * | 1985-12-06 | 1987-06-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581891A (ja) * | 1982-04-23 | 1983-01-07 | Hitachi Ltd | モノリシツク記憶装置 |
-
1983
- 1983-01-26 JP JP58012501A patent/JPS59139195A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS581891A (ja) * | 1982-04-23 | 1983-01-07 | Hitachi Ltd | モノリシツク記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139195A (ja) | 1984-08-09 |
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