JPH01229490A - デコーダ及びドライバ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、半導体メモリ用デコーダ及びドライバ回路に
係り、より詳しくは、ＣＭＯＳランダム・アクセス・メ
モリ用のワード線デコーダ及びドライバ回路として使用
できるＮＯＲ及びＮＡＮＤの２段回路に関する。

Ｂ、従来技術 １９７７年１２月１３日付けでニジムラに授与された、
「短いアクセス時間で非浮動出力を与えるＭＩＳデコー
ダ（ＭＩＳ　Ｄｅｃｏｄｅｒ　Ｐｒｏｖｉｄｉｎｇ　Ｎ
ｏｎ−Ｆｌｏａｔｉｎｇ　０ｕｔｐｕｔｓ　ｗｉｔｈ　
５ｈｏｒｔ　Ａｃｃｅｓｓ　Ｔｉｍｅ）　Ｊと題する米
国特許第４０８３１１８号明細書は、多数のＮＡＮＤデ
コーダにおいて、それぞれが、プリチャージ・パルスに
応答して充電されるコンデンサを含む動的レシオレス回
路、非選択モードでアドレス・パルスによってコンデン
サを放電させるＭＯ８論理回路、クロック・パルス端子
と大地の間に直列に接続した第１及び第２のＭＯＳＦＥ
Ｔを含む構造を記載している。ＭＯＳＦＥＴはコンデン
サの端子電圧に応答して、そのドレインからクロック・
パルスを送り出力をワード線に供給する。１つのデコー
ダ中のコンデンサの端子電圧がもう１つのデコーダの第
２Ｍ０ＳＦＥＴのゲートに印加され、この第２のデコー
ダのワード線出力は、第２のデコーダの非選択モードで
コンデンサが充電される期間中でも接地されていて、ア
ドレス・パルスとクロック・パルスの同期的供給を可能
にする。

１９８２年８月１０日付けでスチュアート（Ｓｔｅｖａ
ｒｔ　）に授与された、「電力ゲート式復号法（Ｐｏｗ
ｅｒ　Ｇａｔｅｄ　Ｄｅｃｏｄｉｎｇ）　Ｊと題する米
国特許第４３４４００５号明細書は、Ｎ個の入力変数を
復号して２Ｎ通りの独自出力を発生させる動作が数段階
で行なわれ、かつ復号しようとする信号の一部が、復号
回路の一部に電力を供給する働きをするというデコーダ
を記載している。まず、Ｎ個の変数のうちＸ個が、１グ
ループとして、別個に復号されて２ｘ通りの独自出力を
発生させ、残りのＮ−Ｘ個の変数も１グループとして、
別個に復号されて２＋？ｌ−Ｘ１通りの独自出力を発生
させる。

ただし、Ｎ及びＸは正の整数であり、ＸはＮよりも小さ
い。次いで、２Ｎ個の復号バッファ・ゲートにより、こ
の２グループの出力が論理的に組み合わされ　２Ｎ通り
の独自出力が発生する。２Ｎ個のバッファ・ゲートのう
ち２ｔＮ−Ｘ）個の異なるゲートの信号入力端子に、２
Ｎ個の独自出力をそれぞれ印加し　２　（Ｎ−Ｘ）個の
独自出力をそれぞれ使って２Ｎ個のバッファ・ゲートの
うち２Ｎ個の異なるゲートに電力を供給すると、バッフ
ァ・ゲートの出力にＮ個の入力変数の２Ｎ通りの独自出
力が生じる。

１９８５年４月３０日付けでチャオ（ｃｈａｏ　）に授
与された「高密度半導体メモリ用のワード線デコーダ及
びドライバ回路（Ｗｏｒｄ　Ｌｉｎｅ　Ｄｅｃｏｄｅｒ
ａｎｄ　Ｄｒｉｖｅｒ　Ｃ１ｒｃｕｉｔｓ　Ｆｏｒ　Ｈ
ｉｇｈ　ＤｅｎｓｉｔｙＳｅｍｉｃｏｎｄｕｃｔｏｒ　
Ｍｅｍｏｒｙ）　Ｊと題する米国特許第４５１４８．２
９号明細書は、デコーダのピッチがワード線のピッチの
２倍であり、必要なデコーダ数が半減し、ワード線選択
に先立ってワード線選択パルスを印加できるという、半
導体メモリ用のワード線ＣＭＯＳデコーダ及びドライバ
回路を記載している。このデコーダ及びドライバ回路は
、デコーダのクロック・パルスまたはアドレス・パルス
によってゲート電極がドライブされるトランジスタ・ク
ロック負荷デバイス、及び複数のアドレス信号によって
ゲート電極がそれぞれドライブされる複数のデコーダ・
アドレス・スイッチ・デバイスヲ含んでいる。インバー
タ段に入力があると、クロック負荷デバイス及びアドレ
ス・スイッチ・デバイスが共通ノードに接続される。

１９８６年１０月２１日付けでチャッペル（ｃｈａｐｐ
ｅ　ｌ　ｌ　）等に授与されたｒ高性能、高密度のＣＭ
ＯＳデコーダ／ドライバ回路（Ｈｉｇｈ−Ｐｅｒｆｏｒ
ｍａｎｃｅ、　）ｌｉｇｈ−Ｄｅｎｓｉｔｙ　ＣＭＯＳ
　Ｄｅｃｏｄｅｒ／Ｄｒｉｖｅｒ　Ｃ１ｒｃｕｉｔ）　
Ｊと題する米国特許第４６１８７８４号明細書は、内部
アドレス・バッファからアドレス・ビット信号ＡＩない
しＡＮを受は取るためのアドレス線Ａ、ないしＡＮ（真
）とＸ、ないしＷＮ（補）を備えた、半導体メモリ用デ
コーダ／ドライバ回路を記載している。このデコーダ／
ドライバ回路は、アドレス・ビットの状態に応じてデコ
ーダ出力ノードに高レベルまたは低レベルの信号を発生
するようにＡ１ないしＡ　Ｎ　−１アドレス・ビット用
の真アドレス線Ａ１ないしＡ　、　−、または、補アド
レス線Ｗ１ないしＮＮ−１に接続された複数のトランジ
スタ・スイッチング・デバイスを備えたＮＯＲデコーダ
手段を含んでいる。このデコーダ／ドライバ回路は、さ
らにデコーダ出力ノード及びＡ　Ｎ線が高レベルの場合
には第１の選択信号を発生し、デコーダ出力ノード及び
Ｌ線が高レベルの場合には第２の選択信号を発生するよ
うにデコーダの出力ノードに接続された複数のトランジ
スタ・デバイスを備えた選択手段も内蔵している。

ドライバ回路が、選択回路に接続されていて、ＮＯＲデ
コーダ回路の出力信号ならびに第１選択信号に応答して
、第１のメモリ・ワード線上に出力信号を発生し、さら
に、ＮＯＲデコーダ回路の出力信号ならびに第２選択信
号に応答して、第２のメモリ・ワード線上に出力信号を
発生する。

従来より様々な半導体メモリ用デコーダ回路が利用され
ている。

１９８２年１月５日付けでカム口に授与されたｒＭＯｓ
）ランジスタ・デコーダ回路（ＭＯＳＴｒａｎｓｉｓｔ
ｏｒ　Ｄｅｃｏｄｅｒ　Ｃ１ｒｃｕｉｔ）　Ｊと題する
米国特許第４３０９６２９号明細書には、複数のＭＯＳ
トランジスタと少なくとも１個の負荷素子を含むＭＯＳ
）ランジスタ・デコーダ回路が開示されている。複数の
ＭＯＳ）ランジスタに対する２個の出力端子のとちらか
を選択するとその中に復号化された出力信号が発生する
ように、複゛数のＭＯＳトランジスタ及び負荷素子に少
なくとも１個の追加ＭＯ３Ｉ−ランジスタが接続されて
いる。２個の出力端子に接続された２個の追加ＭＯＳ）
ランジスタは、それぞれ真及び補ビット信号を有する。

１９８１年４月２８日付けでベルレゴス（Ｐｅｒ　ｌｅ
ｇｏｓ　）等に授与されたｒＭＯｓスタテイ−／り復号
化回路（ＭＯＳ　５ｔａｔｉｃ　Ｄｅｃｏｄｉｎｇ　Ｃ
１ｒｃｕｉｔ）　Ｊと題する米国特許第４２６４８２８
号明細書には、高密度メモリ・アレイにおけるアドレス
線を選択するための金属酸化膜半導体スタティック復号
化回路などが開示されている。アドレス線が所定のピッ
チを宵するように、アレイ線に沿って回路が配置されて
いる。３段の復号化が用いられる。最高段は、第２段デ
コーダ中の共通ノードの引上げが可能である。復号化の
第３段は、このノードに結合された複数の７レイ線の１
つを選択する。しきい電圧がゼロのＭＯＳデバイスを用
いて、第１及び第３のデコーダが第２のデコーダに結合
されている。

１９８１年３月３１日付けでメンヒ（Ｍｏｅｎｃｈ　）
に授与された「静止行選択回路（Ｑｕｉｅｔ　ＲｏｗＳ
ｅｌｅｃｔｉｏｎ　Ｃ１ｒｃｕｉｔｒｙ）　Ｊと題する
米国特許第４２５９７３１号明細書には、メモリ・アレ
イ中の選択されないワード線または行選択線を所定の電
位に保持するための静止行選択回路が提起されている。

トランジスタを使って、各行選択線が所定の電位に結合
されている。隣接する選択線の少なくとも１つの隣接行
選択線は、選択されない状態にあるとき、常に、所定の
電圧に結合される。また、トランジスタを使って、隣接
する行選択線のそれぞれを一緒に結合し、隣接する行選
択線が選択されないとき、このトランジスタが動作して
両方の行選択線を一緒に所定の電圧レベルに結合させる
ことができる。

メンヒのもう１つの参考文献である、１９８０年４月２
９日付けで授与された「静止列デコーダ（Ｑｕｉｅｔ　
Ｃｏｌｕｍｎ　Ｄｅｃｏｄｅｒ）　Ｊと題する米国特許
第４２００９１７号には、ビット検出線上のデータを検
出増幅器が検出している期間中にグリッチが結合されて
基板内へ入り込むのを防止するための半導体メモリ・シ
ステム用のデコーダが、提示されている。この静止列デ
コーダは、アドレス線を連続非多重化線にさせる２クロ
ック式ＮＯＲゲートを備えている。この２クロツク弐Ｎ
ＯＲゲートは、ＮＯＲゲート内部の第１及び第２のノー
ドをプリチャージする２個のトランジスタを備えている
。第２ノードと基準電圧端子の間にもう１つのトランジ
スタが結合されていて、ＮＯＲゲートの動作可能化デバ
イスとして働く。ＮＯＲゲートの第１のノードは、列デ
コーダの出力端子として働（。

１９８４年１月３１日付けでタニムラに授与された、「
メモリ・アレイ・アドレッシング（Ｍｅｍｏｒｙ　Ａｒ
ｒａｙ　Ａｄｄｒｅｓｓｉｎｇ）　Ｊと圧する米国特許
第４４２９３７４号明細書には、第１のメモリ軸周のア
ドレス・デコーダがＮＡＮＤ回路を含み、第２のＭ用の
アドレス・デコーダにＮＯＲ回路を含むものが、開示さ
れている。半導体メモリ回路デバイスは、少なくとも第
１及び第２のデコーダ回路を含む。第１のデコーダ回路
は、複数ビットのアドレス信号のうち少なくとも部分的
なアドレス信号を受は取って、部分アドレス信号の復号
化された信号を中間信号として送り出すように構成され
ている。第２デコーダ回路は中間信号を受は取り、それ
により、複数のメモリ回路のうちから複数ビットのアド
レス信号によって決定されるメモリ回路を選択する信号
を送り出すように構成されている。

１８Ｍテクニカル・ディスクロージャ・プリテン　　（
ＩＢＭ　　Ｔｅｃｈｎｉｃａｌ　　Ｄｉｓｃｌｏｓｕｒ
ｅ　　Ｂｕｌｌｅｔｉｎ）　　　、　第２５巻、第４号
、ｐ、２１３５に記載されたし。

Ｍ、ターマン（Ｔｅｒｍａｎ　）の論文ｒｃＭＯｓデコ
ーダ回路（ｃ）ＩＯ３Ｄｅｃｏｄｅｒ　Ｃ１ｒｃｕｉｔ
）　Ｊは、ＣＭＯＳデコーダ回路の改良に関し、詳しく
は直流電力を散逸させないデコーダ回路に関する。デコ
ーダには、ワード線用ＣＭＯＳドライバを有する２本の
分岐が付加されている。

１８Ｍテクニカル・ディスクロージャ・プリテン、第１
８巻、第１２号、１９７６年５月、ｐ。

３９５５に記載されたＧ、Ｈ，パリフ（Ｐａｒｉｋｈ）
の論文「高速ＦＥＴデコーダ（Ｈｉｇｈ　５ｐｅｅｄ　
ＦＥＴＤｅｃｏｄｅｒ）　Ｊでは、選択されないデコー
ダ中で放電させる必要のある静電容量を減少させること
により、ＦＥＴランダム・アクセス・メモリの復号化速
度の改良を可能とする、ＦＥＴトランジスタ・デコーダ
が記載されている。

ワード線電圧ノード上の静電容量を絶縁してノードが放
電されていない場合にブートストラップを発生させるた
めに絶縁分離トランジスタ・デバイスを設けて、放電さ
せるべきノードの静電容量を減少させることにより、速
度がさらに増加する。

その他の従来技術として、以下の参考文献がある。

１９８０年３月１８日付けでメンヒに授与された、「デ
ィジタル予復号システム（ＤｉｇｉｔａｌＰｒｅｄｅｃ
ｏｄｉｎｇ　Ｓｙｓｔｅｍ）　Ｊと題する、米国特許第
４１９４１３０号明細書。

１９８４年２月２１日付けでキノシタに授与された、「
隣接メモリ・セルの少数キャリア崩壊を減少させるよう
に、複数の切換えトランジスタを動作させるための電源
（Ｖｏｌｔａｇｅ　５ｕｐｐｌｙ　ｆｏｒＯｐｅｒａｔ
ｉｎｇ　ａ　Ｐｌｕｒａｌｉｔｙ　ｏｆ　Ｃｈａｎｇｉ
ｎｇＴｒａｎｓｉｓｔｏｒｓ　ｉｎ　ａ　Ｍａｎｎｅｒ
　ｗｈｉｃｈ　Ｒｅｄｕｃｅｓ）ｔｉｎｏｒｉｔｙ　Ｃ
ａｒｒｉｅｒ　Ｄｉｓｒｕｐｔｉｏｎ　ｏｆ　Ａｄｊａ
ｃｅｎｔＭｅｍｏｒｙ　Ｃｅ１ｌｓ）　Ｊと題する米国
特許第４４３３２５７号明細書。

１９７９年５月２９日付けでプレブスティング（Ｐｒｏ
ｅｂｓｔ　ｉｎｇ　）等に授与された「単一デコーダ及
び２段相互接続線を備えたＭＯ３ＦＥＴメモリ・チップ
（ＭＯＳＦＥＴ　Ｍｅｍｏｒｙ　Ｃｈｉｐ　ｗｉｔｈ　
ＳｉｎｇｌｅＤｅｃｏｃｌｅｒ　ａｎｄ　Ｂｉ−Ｌｅｖ
ｅｌ　Ｉｎｔｅｒｃｏｎｎｅｃｔ　Ｌｉｎｅｓ）　Ｊと
題する、米国特許第４１５６９３８号明細書。

Ｃ０開示の概要 本発明の目的は、高性能ＣＭＯ３ＲＡＭでワード線デコ
ーダ及びドライバとして使用できる高性能デコーダ及び
ドライバ回路を提供することにある。

本発明のもう１つの目的は、静電容量を減少させるため
にアドレス・ビット信号及びその補信号かＡＮＤ段のｐ
型デバイス上の拡散接点にＶＯＯを供給するという、Ｏ
Ｒ及びＡＮＤの２段のＣＭＯＳデコーダ及びドライバ回
路を含むメモリ・デコーダ及びドライバ回路を提供する
ことにある。

本発明のさらにもう１つの目的は、増幅器出力を反転さ
せることによって遅延された増幅器からのビット信号を
含み、上記信号がデバイス拡散接点に印加されるような
、デコーダ／ドライバ回路を提供することにある。

Ｄ、実施例 第１図に、２！Ｊ個のデコーダ／ドライバ回路の概略図
が示されている。ｐ型チャネル・デバイス１２のゲート
・リード１３上に印加される信号φＰＣはプリチャージ
・クロック信号であり、ｎ型チャネル・デバイス１のゲ
ート・リード１４に印加すれる信号φＲはリセット・ク
ロック信号である。第１図で、デバイス１２のようにゲ
ート・リードに丸印のついたＭＯ３ＦＥＴデバイスはｐ
型チャネル・デバイスであり、デバイス１のように、ゲ
ート・リードに丸印のないＭＯＳＦＥＴはｎ型チャネル
・デバイスである。デバイス１．２．３．４、・・・５
．６．７が、当業者には周知の通常のＯＲデコーダ回路
で接続されている。線Ａ１ないしＡＪＪは、第２図に示
すアドレス・バッファからの内部アドレス線であり、初
めのＡ、ないしＡ　Ｎ　−１のアドレス線は、通常のや
り方でＯＲデコーダ回路の入力に接続されている。すな
わち、ＯＲデコーダ回路中の各デバイスのゲートは、ア
ドレス・レコーダからの対応するアドレス・ビットに対
する真アドレス線または補アドレス線に接続されている
。第１図の回路は、それぞれが異なる固有アドレスによ
って選択され（低出力）、残りのＯＲデコーダは選択さ
れない（高出力）という、２Ｎ個のＯＲデコーダのうち
の１つの詳細を示している。アドレス・ビットＡ、Ｈに
対する真アドレス線及び補アドレス線は、第１図に明示
するように、共に２つのうちの１つを選択する段のデコ
ーダ及びドライバ回路に接続されている。２つのうちの
１つを選択する段の出力は、出力ドライバ段への入力で
ある。

次に、本明細書で提案する回路の機能的動作について説
明する。サイクルの始めにはアドレス線ＡＩ、ＴＩ、Ａ
２、Ｔ２、・・・Ａ　１１、Ｔ９は、第４図及び第５図
に示すように低レベルである。線１３を介してｐ型チャ
ネル・デバイス１２のゲートに印加されるプリチャージ
信号φＰＣは、第３図に示すように低レベルであり、線
１４に印加されるリセット・クロック信号φＲも、第７
図に示すように低レベルである。前のサイクルの終りに
７−ド１６ＩＬ　低レベルであり、線１４上のリセット
・クロック信号φＲが高レベルになったとき、７−ド１
７及び１８は放電されて低レベルとなった。サイクルの
始めに、プリチャージ・クロック信号φＰＣが高レベル
となり（第３図）、トランジスタ１２（Ｔ１）をオフに
する。説明の都合上、ドライバ出力ＷＬ、４．が選択さ
れるものと仮定する。この場合には、アドレス線Ａ１、
Ａ２、・・・ＡＮは低レベルのままであり、Ｗｌ、Ｆ、
２・・・７Ｎは高レベルとなる。ＯＲの全入力は低レベ
ルのままなので、ノード１６は低レベルのままとなる。

ここで、信号Ｗ２．が高レベルになるとすぐ、ノード１
８はトランジスタ１１及び２０によってＶ。０まで（第
２図）充電される。その結果、ドライバ出力 ＷＬ、。、が選択され、高レベルになる。ＷＬ、を含め
て、その他の全ドライバ出力は、低レベルのままであり
、したがって選択されない。一方、信号ＡＮが低レベル
のままであり、信号ＡＮが高レベルになる場合には、ノ
ード１７がトランジスタ９及び１９によってＶ。０まで
（第２図）充電されて、ドライバ出力ＷＬ、を選択し、
その他の全ドライバ出力は選択されないままである。ア
ドレス人力Ａ１ないしＡ　Ｎ　−１のどれか１つが高レ
ベルになった場合、ＯＲ回路のノード１６がＶＯＯまで
充電されて、トランジスタ９及び１１をオフにし、ノー
ド１７及び１８の充電を防止し、ＡＮとＡＮのどちらが
高レベルになるかにかかわらず、ワード線ＷＬ＋及びＷ
Ｌｌ。１の両方を低レベルに、すなわち選択されない状
態に保つ。すなわち　２ｈ＋、−１個のＯＲ回路のノー
ド１６が高レベルになり　２Ｎ個のＯＲ回路のうちの１
個だけの７−ドか低レベルであり、ＡＰＩまたはτ７．
が高レベルになったとき、選択されたワード線が立ち上
がることができるようになる。

第１表に、回路の復号機能を要約して示す。つまり、Ｏ
Ｒデコーダ・ノード１６の状態は、プリチャージ時に低
レベルであり、ＯＲデコーダが選択された場合には低レ
ベルのままであり、ＯＲデコーダが選択されなかった場
合には高レベルになる。ＯＲデコーダが選択されない（
ノード１６が高レベル）場合には、ワード線ＷＬ、もＷ
Ｌ、＋１も選択できず、一方このデコーダが選択される
場合には、ＡＬＪと、Ａ　Ｎのどちらが高レベルになる
かに応じて、ＷＬｌかＷＬｌ、ｌのいずれかが選択され
る。

こうして、ある所定のアドレス・ビット・パターンに対
して、ただ１本のワード線ＷＬが選択される。

第　　　１　　　表 サイクルの終りに向かうと、リセット・クロック信号φ
Ｒが立ち上がり全アドレス線信号Ａ１ないしＡｒ＋なら
びにス、ないし７ｒｌＪが低レベルとなる。

ノード１７及び１８が放電して低レベルになり、選択さ
れたドライバ出力を低レベルにプルダウンする。第３図
ないし第７図に示すように、サイクルの終りには、リセ
ット・クロック信号φＲ及びプリチャージ・クロック信
号φＰＣが立ち下がる。

その結果、ノード１６が低レベルにプルダウンされて、
デバイス８及び１０をオフにし、ノード１７及び１８を
低レベルに放電されるままに、ただし浮動的にしておく
。長いサイクル時間にわたって、ノード１７及び１８が
充電されるのを避けるため、ｎチャネル・プルダウン・
デバイスを、ゲートをＶ。Ｄに接続して、ノードと大地
の間に接続することができる。このｎチャネル・デバイ
スはトランジスタ９及び１１に比べて小さくシ、ワード
線選択があまり遅くならないようにすべきである。

内部アドレス・ビット信号Ａ　Ｎ　／　Ａ　Ｎが他のア
ドレス・ビット信号Ａ１ないしＡ９−１に比べてあまり
早く到着しすぎないようにすることが必要である。

アドレス・ビット信号Ａ　Ｎ　／　Ｘ’Ｎがあまり早く
到着しすぎると、ノード１７及び１８が誤ってＶＯＯま
で充電される恐れがある。たとえば、アドレスＡ１ない
しＡ　Ｎ　−１が到着したときノード１６がＶＤＤにま
で充電される場合、及びノード１６がＶＯＯにまで充電
し切る前に線ＸＮが高レベルになる場合、ノード１８が
デバイス１１及び２０によってＶｏ。

に向かって少なくとも部分的に充電され（第２図）、そ
の結果、関連するワード線ＷＬ、、、を誤ってプルアッ
プする恐れがある。この誤信号は過渡的であり、回路は
最後には正しい出力状態に落ち着く。一方、回路全体を
通じての遅延を最小にするには、アドレス信号Ａ　Ｎま
たはλ、をできるだけ早く到着させることが望ましい。

したがって、アドレス・ビットＡ　Ｎ　／　Ｘ　Ｎを早
く到着させるかどうか、回路全体を通じての遅延を最小
にすることと、誤った過渡的充電を引き起こさないこと
との間で取捨選択が存在する。本発明の回路は、誤った
過渡的な充電をあまり起こさず、かつ性能全般にあまり
大きな影響を与えずに、遅延が最小となるように容易に
最適化することができる。

著しい誤った過渡的充電を防止する手段としては２つあ
るが、まず、ＯＲデコーダが選択解除されるのが遅いと
き、アドレス・ビット信号ＡＮ／τ６．に自動的に追加
遅延を加えて、アドレス・ピッ）　Ａ　Ｎ　／　Ｔ−Ｎ
の到着を他のアドレス・ビット信号Ａ１ないしＡ　Ｎ　
−１に比べて遅延させることがある。

第２図に示すように、アドレス・ビット信号Ａ１ないし
Ａ　Ｎ　−１に使用されているのと同じタイプのアドレ
ス・ビン）信号Ａ　ＩＪ　／　Ｔ−Ｈの遅延は、２対の
ＣＭＯＳインバータをアドレス・バッファの出力に追加
することによって実現される。このようにして、アドレ
ス・ビット信号Ａ　Ｎ　／　Ｘ　Ｎの遅延を導入するに
は、誤った過渡的充電が発生するかどうかを制伽する２
つの回路パス、すなわち、第２図のクロックからＯＲデ
コーダの出力（ノード１６）へのパス、及び、第２図の
クロックからアドレス・ビット信号Ａ　Ｎ　／　ＡＮへ
のパスに、同数のｎチャネル及びｎチャネル・トランジ
スタを配置する。すなわち、第１図及び第２図の回路を
組み合わせると、２Ｎ−１個のＯＲデコーダが選択解除
される（ノード１６が立ち上がる）時間をアドレス・ビ
ット信号Ａ　Ｎ　／　Ｔ−＋ｉが立ち上がる時間と等し
くする平易な手段が得られる。このため、誤った過渡的
充電を引き起こさずに、デコーダ／ドライバ回路を経る
遅延が最小になる。

著しい誤った過渡的充電を防止するもう１つの手段は、
第１図のデコーダ及びドライバ回路をアドレス・ビット
信号Ａ　Ｎ　／　Ｔ−Ｎ用の第２図に示したアドレス・
バッファと相互作用させるものである。

アドレス・ビット信号Ａ　Ｎ　／　Ｔ−Ｎが他のアドレ
ス・ビット信号Ａ１ないしＡ　Ｎ　−１に比べてあまり
にも早く到着しすぎる場合、２Ｎ−１個のＯＲデコーダ
の全部が選択解除されるわけでなく、まだ選択解除され
ていない各ＯＲデコーダにおいてアドレス・ビット信号
Ａ　Ｎ　／　Ｔ−Ｎがノード１７または１８を高レベル
に充電しようと試みる。こうすると、アドレス線Ａ９ま
たはＬ上の負荷静電容１が増大して、トランジスタ１９
または２０によるその充電を遅くさせる（第２図）。し
たがって、ＯＲデコーダが選択解除されるのが遅いとき
、アドレス・ビット信号Ａ　Ｎ　／　Ａ　Ｎの自動的追
加遅延が起こる。この追加遅延のために、２Ｎ−１個の
ＯＲデコーダすべてが選択解除されるのに十分な時間が
とれて、アドレス・ビット信号ＡＮ／ＷＮが他のアドレ
ス・ビット信号Ａ１ないしＡＮＩと同時に早く到着する
場合でさえ、著しい誤った過渡的充電が防止できるよう
に、第１図及び第２図の回路を容易に最適化することか
できる。

この回路は、多数の宵利な特徴を有する。ワード線１対
当たり１個のＯＲ回路しかなく、アドレス線上でのロー
ディングを最小化するのに役立つ。

アドレス線がスイッチした後選択されたワード線が立ち
上がる前に刻時が必要でなく、高性能がもたらされる。

２つから１つを選択する段のｐ型チャネル・トランジス
タのソース側ノードに立ち上がり信号を印加することに
より、出力ドライバ中で２段の増幅を使用して、高静電
容量のワード線を最小の遅延でＶＤＤまで充電すること
ができる。通常のｎチャネルＮＯＲ／ＮＡＮＤデコーダ
回路を使用した場合には、出力ドライバは、パワー不足
のより遅い段が１段だけ、または３段で全体遅延が増す
ことになる。アドレス線Ａ、いＡ　）４上でソース・ド
ツティングを使用するとアドレス線Ａ　Ｈ％Ｎ＋＋上に
所定の静電容量がある場合、通常のｎチャネルＮＯＲ／
ＮＡＮＤデコーダ回路に比べて２つから１つを選択する
段での遅延が少なくなる。直流電流は消費されず、サイ
クルの短い明確な部分でだけ、動的充電記憶が必要とな
る。

当業者なら理解できるように、本発明はここに示した特
定の実施例だけに限定されるものではない。たとえば、
ｐ型及びｎ型デバイスをそれぞれｎ型及びｐ型にして、
信号と補信号の極性をそれに対応して変えることが可能
である。

【図面の簡単な説明】

第１図は、本発明の原理による２Ｎ個のデコーダ／ドラ
イバ回路の概略図である。 第２図は、本発明の原理によるＮ個のアドレス・バッフ
ァの概略図である。 第３図、第４図、第５図、第６図及び第７図は各々、第
１図に示した回路の互いに異なる様々な点での信号の波
形図である。

Claims (1)

1. 【特許請求の範囲】 プリチャージ・クロック線、リセット・クロック線、及
   び、Ａ＿Ｎ本のアドレス線を含む半導体メモリ用のデコ
   ーダ及びドライバ回路であって、（イ）Ａ＿Ｎ＿−＿１
   本のアドレス線に各々接続されたゲート電極を有し、ア
   ドレス・ビット信号Ａ＿１ないしＡ＿Ｎ＿−＿１に応答
   し、共通接続されたドレインを有するＡ＿Ｎ＿−＿１個
   の一導電型チャネル・デバイスを含むＯＲ回路と、（ロ
   ）ゲート電極がリセット・クロック線に接続され、リセ
   ット・クロック信号φＲに応答する一導電型チャネル・
   デバイスと、（ハ）ゲート電極がプリチャージ・クロッ
   ク線に接続され、プリチャージ・クロック信号φＰＣに
   応答する逆導電型チャネル・デバイスと、（ニ）出力ノ
   ードとを有するデコーダ及びドライバ回路であり、前記
   ＯＲ回路、Ａ＿Ｎアドレス線及び＠Ａ＠＿Ｎアドレス線
   に接続され、Ａ＿Ｎアドレス・ビット信号及び＠Ａ＠＿
   Ｎアドレス・ビット信号の各々に応答する２つのうち１
   つを選択する選択回路と、 前記選択回路に接続された出力ドライバ回路であって、
   （ａ）前記選択回路に接続された第１及び第２のノード
   と、（ｂ）前記第１及び第２のノードの各々に対応して
   接続された第１及び第２のトランジスタ・ドライバ回路
   と、（ｃ）前記第１及び第２のトランジスタ・ドライバ
   回路の各々に対応して接続された第１及び第２のドライ
   バ出力線とを有する出力ドライバ回路と、 を有し、 前記Ａ＿１ないしＡ＿Ｎのアドレス線上の前記アドレス
   ・ビット信号に応答して前記第１及び第２のドライバ出
   力線上に出力信号を生じさせるデコーダ及びドライバ回
   路。