JPS6325882A - ダイナミツク型ｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ダイナミック型ＲＡＭ　（ランダム・アク
セス・メモリ）に関するものであり、例えば情報蓄積用
キャパシタとアドレス選択用Ｍ　Ｏ５ＦＥＴからなるい
わゆる１素子型のメモリセルを用いたダイナミック型Ｒ
ＡＭなどに利用して有効な技術に関するものである。

〔従来の技術〕

そのメモリセルが情ＱｔＨＦａ用キャパシタとアドレス
選択用ＭＯＳＦＥＴからなるダイナミック型ＲＡＭにつ
いては、例えば１９８５年９月、■日立製作所発行の「
日立ＩＣメモリデータブック」に各種の製品が記載され
ている。

これらのダイナミック型ＲＡ　Ｍにおいて、そのメモリ
セルを構成する情報蓄積用キャパシタの一方の電極が結
合されるセルプレート電圧端子は、例えば電ｆＡ電圧Ｖ
ＣＣ，回路の接地電位又は電源電圧Ｖｃｃの約１／２の
電圧等に固定される。

〔発明が解決しようとする問題点〕

近年、集積回路の？ｌｌ細化技術の向上にともないこの
ようなダイナミック型ＲＡ　Ｍの大記憶′ｇＮ化が進む
にしたがって、動作の高速化と回路素子の耐圧の低下等
から、回路の動作′！！源電圧電圧来の＋５ｖからさら
に低い電圧にすることがヰ★討されている。このような
動作電源電圧の低下は、一方でメモリセルの情報蓄積量
を減少させ、ダイナミック型ＲＡＭとしての読み出しマ
ージンを悪化させることが！ｉ！！念される。このため
、ｔｆ報ＭＭ用キャバンクの一方のｆｆｆｉが結合され
るセルプレート電圧端子の電圧をメモリセルの書き込み
時に回路の接１位のようなロウレベルとし、書き込み終
了後に電源電圧のようなハイレベルとして、情やＵ薄情
用キャパシタの他方の電極の電位を昇圧することで、実
質的なメモリセルの情ｈＷｆＪｔＭの拡大を図る方法が
提案されている。しかしながら、メモリセルにおける論
理″１″のハイレベルの暑き込みレベルがアドレス選択
用ＭＯＳ　Ｆ　ＥＴのしきい値電圧によって低下される
ことを防ぐため、アドレス選択用ＭＯＳＦＥＴのゲート
が結合されるワード線の選択レベルを例えば電源電圧Ｖ
ｃｃ＋２・ｖｔｈ（ここでｖｔｈはアドレス選択用Ｍ　
ＯＳ　Ｆ　ＥＴのしきい値電圧）のような比較的高いハ
イレベルとする場合、情報蓄積用キャパシタのイ６方の
電極の電位が昇圧されても、データ線の電位がアドレス
選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのゲート電位より低いほぼ
電源電圧Ｖｃｃであるため、アドレス選択用ＭＯＳＦＥ
Ｔは依然オン状態を続け、情報蓄積用キャパシタの昇圧
されたハイレベルはデータ線の論理“１″のハイレベル
に向かって放電し低下してしまう。またこれを防ぐため
、ワード線の選択状態が８１された後セルプレート電圧
をハイレベルとすると、論理“０″のロウレベルの書き
込み時においても昇圧が行われるため、メモリセルの実
質的な清報蓄留量は拡大されない。

この発明の目的は、読み出しマージンの向上を図った高
集積、大記憶容量のダイナミック型ＲＡＭを提供するこ
とにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、メモリセルの情報蓄積用キャパシタの一方の
電極が結合されるセルプレート電圧端子の電圧を通常電
源電圧のようなハイレベルとし、書き込み動作において
一旦回路の接地電位のようなロウレベルとした後、書き
込み動作が終了して乃・らワード線の選択状態が解除さ
れるまでの間にハイレベルに戻すようにするとともに、
ワード線の選択レベルを、当初データ線のハイレベルが
アドレス選択用ＭＯＳＦＥＴのしきい値電圧によって低
下することなく情報蓄積用キャパシタに蓄積されるよう
な比較的高いハイレベルとし、書き込み動１乍が終了し
て上記セルプレート電圧がハイレベルに戻される前に上
記データ線のハイレヘル近傍の電位にクランプするもの
である。

〔作　　用〕

上記した手段によれば、メモリセルの論理“１”データ
の書き込みにおいて、選択されたワード線の比較的高い
ハイレベルによってデータ線のハイレベルがアドレス選
択用ＭＯＳＦＥＴのしきい値電圧によって低下されるこ
となく情報蓄積用キャパシタにＭｌａされるとともに、
書き込み終了後ニセルフレート電圧がロウレベルかラハ
イレヘルに変化することで情報蓄積用キャパシタの他方
の電極の電位が昇圧される時ワード線の選択レベルがデ
ータ線のハイレベル近傍の電圧にクランプされるため、
アドレス選択用ＭＯＳ　Ｆ　ＥＴはオフ状態となり、情
報Ｍ積用キャパシタの昇圧されたバーｒレベルはそのま
ま保持されることから、情報蓄積量の拡大を図ることが
できるとともに、ダイナミック型ＲＡＭとしての読み出
しマージンを向上させることができるものである。

〔実施例〕

ｆｆ１ｌｌｆｆｌには、この発明を１素子型のメモリセ
ルを用いたダイナミック型ＲＡＭに適用した場合の一実
施例の回路図が示されている。同図の各回路素子は、公
知のＣＭＯ３集積回路の製造技術によって、特に制限さ
れないが、羊結晶Ｐ型シリコンからなる１個の半導体基
板上において形成される。

同図において、チャンネル（バックゲ−１−）部に矢印
が付加されたＭＯＳＦＥＴはＰチャンネル型であって、
矢印の付加されないＮチャンネルＭＯ５ＦＥＴと区別さ
れる。

ＮチャンネルＭＯＳ　Ｆ　ＥＴは、かかる半導体基板表
面に形成されたソース領域、ドレイン領域及びソース領
域とドレイン領域との間の半導体基板表面に冴い厚さの
ゲート絶縁膜を介して形成されたポリシリコンからなる
ようなゲート電極から構成される。ＰチャンネルＭＯＳ
ＦＥＴは、上記半導体基板に形成されたＮ型ウェル領域
に形成される。これによって、半導体基板はその上に形
成された複数のＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔの共
通の基板ゲートを構成し、またＮ型つェル領Ｊｉはその
上に形成されたＰチャンネルＭＯＳＦＥＴの基板ゲート
を構成する。

この実施例のダイナミック型ＲＡＭは、集積回路の微細
化技術によって大規模の記憶容量を持つようにされる。

したがって、書き込みあるいは読み出し動作の高速化を
図り回路素子の耐圧保護のため、その電源電圧Ｖｃｃば
比鮫的低い電圧とされる。

第１図において、メモリアレイＭ−ＡＲＹは、特に制限
されないが、２交点（折り返しビット線）方式とされ、
同図の垂直方向に配置されるｍ本のワード線Ｗ　Ｏ−Ｗ
　ｍと同図の水平方向に配置されるｎ＋１組の相補デー
タ線ＤＯ・Ｄ　Ｏ−Ｄ　ｎ・石１及びこれらのワード線
と相補データ線の交点に配置される（ｍ＋１）Ｘ　（ｎ
＋１）個のメモリセルによって構成される。各メモリセ
ルは、直列に接続されたｔｉ？７４記憶用キャパシタＣ
ｓとＮチャンネル型のアドレス選択用Ｍ　ＯＳ　Ｆ　Ｅ
　Ｔ　Ｑ　ｒｎによって構成され、各相補データ線のそ
れぞれの信号線には、対応する列に配置されるｍ＋１個
のメモリセルの入出力ノードが同図に示すように所定の
規則性をもって結合される。また、各ワード線には、対
応する行に配置されるｎ＋１個のメモリセルのアドレス
選択用ＭＯＳＦＥＴのゲートが結合される。各メモリセ
ルの情報蓄櫃用キャパシタの他方の電極は、セルプレー
ト電圧端子に結合される。

このセルプレート電圧端子に供給されるセルプレー１・
電圧ＶＣｐは、後述するように、通常電源電圧ＶＣｃの
よ−）なハイレベルとされ、ダイナミック型ＲＡＭＪ）
書き込み動作モードに、おける書き込み時又は読み出し
動作及び９７１７９１１７作モードにおける再書き込み
時において回路の接地電位のようなロウレベルとされた
後、書き込み又は再書き込み終了時にもとのハイレベル
に戻される。このため、後述するタイミング制卸回路Ｔ
Ｃがら供給されるタイミング信号ψｐａ２及びφｗＪを
受けて、上記のようなセルプレート電圧Ｖｃｐを形成し
、全てのメモリセルに供給するためのセルプレート電圧
発生回路’／ｃｐＧが設けられる。

メモリアレイＭ　　ＡＲＹ−ｔ−構成する各相補デ−タ
線は、その一方においてプリチャージ回路ＰＣの対応す
るプリチャージＭＯＳＦＥＴを経て、センスアンプ回路
ＳＡの対応する単位回路ＵＳＡＯ〜ＵＳＡｎに結合され
る。プリチャージ回路ＰＣは、代表として示されたＮチ
ャンネルＭＯＳＦＥＴＱ１？、Ｑｌ８のように、相補デ
ータ線ＤＯ・ＤＯ又はＤｎ−Ｄｎの間に設けられるｎ＋
１個のスイッチＭＯＳＦＥＴにより構成される。これら
のスイ−，チＭＯＳＦＥＴＱＩ　７〜Ｑｌ　８（７）ゲ
ートには、チップ非選択状態においてハイレベルとされ
るプリチャージ用タイミング信号φｐｃが供給される。

これにより、各スイッチＭＯＳＦＥＴはダイナミック型
ＲＡＭの非選択状態においてオン状態となり、前回のメ
モリアクセスにおいて後述するセンスアンプＳＡの増幅
動作によってハイレベル又はロウレベルとされた各相補
データ線の非反転信号線及び反転信号線を短絡し、両信
号線を電源電圧Ｖｃｃの約１／２となるようなハーフプ
リチャージレベルとする。

このようなハーフプリチャージ方式においては、各相補
データ線を構成する両信号線のハイレベルとロウレベル
を単に短絡することによってハーフプリチャージレベル
が形成されるため、低消費電力化が図られる。また、後
述するセンスアンプ回路ＳＡの増幅動作において、各相
補データ線の電位が上記ハーフプリチャージレベルから
ハイレベル又はロウレベルに向かってコモンモードで変
化するので、読み出し動作を高速化できるとともに容量
カンプリングにより発生するノイズレベルを低減できる
ものとなる。

センスアンプ回５Ｊ、　Ｓ　Ａは、例示的に示される単
位回路Ｌ！　Ｓ　Ａ　ＯＣＵ　Ｓ　Ａ　ｒｌ）のように
、ＰチャンネルＭＯＳＦＥＴＱ３．Ｑ４　（Ｑ５．Ｑ６
）及びＮチャンネルＭＯＳＦＥＴ’Ｑ１１．Ｑｌ　２　
　（Ｑｌ３、Ｑｌ４）からなるＣＭＯＳラソヂ回路で構
成され、それぞれの入出力ノードが相補データ線ＤＯ・
Ｄｏ　（ＤｎパＤｎ）に結合される。また、上記ランチ
回路には、特に−１＠されないが、並列形態のＰチャノ
・ネルＭＯＳＦＥＴＱＩ、Ｑ２からなるセンスアンプ駆
動回路を通して電源電圧Ｖｃｃが供給され、並列形態の
ＮチャンネルＭＯ５ＦＥＴＱ１５．Ｑｌ６からなるもう
一つのセンスアンプ駆動回路を通して回路の接地電圧が
供給される。

これらのセンスアンプ駆動回路は、同じメモリマント内
の他の列に対応して同様に設けられるセンスアンプ回路
ＳＡの単位回路に対して共通に用いられる。すなわち、
同じメモリマント内の各単位回路を構成するＰチャンネ
ルＭＯＳＦＥＴ及びＮチャンネルＭＯ５ＦＥＴのソース
は共通ソース線ＰＳ又はＮＳにそれぞれ共通接続される
。センスアンプ駆動回路を構成するＭＯＳＦＥＴＱＩ及
びＱｌ５は、一方のＭＯＳＦＥＴＱ２及びＱｌ６に比較
して、小さなコンダクタンスを持つようにされる。

センスアンプ駆動回路のＭＯＳＦＥＴＱＩ及びＱｌ５の
ゲーＩ・には、ダイナミック型ＲＡＭの動作状態におい
てセンスアンプＳＡを活性化させるための相補タイミン
グ信号φｐａｌ及びφｐａｌがそれぞれ供給され、Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２及びＱ１６ｆ７）ゲートには
、上記タイミング信号φｐａｌ及びＴイ１にやや遅れて
形成される相補タイミング信号φｐａ２及びφｐａ２が
それぞれ供給される。これにより、センスアンプＳＡの
増幅動作は２段階に分けて行われる。すなわち、タイミ
ング信号φｐａｌ及びＩ■が形成される第１段階におい
て、対応する一対の相補データ線を介して与えられる選
択されたメモリセルの微小読み出し信号は、比較的小さ
いコンダクタンスのＭＯＳＦＥＴＱ１及びＱｌ５による
電流制限作用によって、不所望なレベル変動を受けるこ
となくセンスアンプ回路ＳＡの対応する単位回路によっ
てそれぞれ増幅される。このようなセンスアンプ回路の
増幅動作によって相補データ線の両信号線間の電位差が
ある程度大きくされた後、タイミングパルスφｐａ２及
びφｐａ２が形成され第２段階に入ると、比較的大きな
コンダクタンスを持つＭＯＳ　Ｆ　ＥＴＱ　２及びＱｌ
６がオン状態となる。センスアンプ回路ＳＡの増幅動作
は、ＭＯＳＦＥＴＱ２及びＱｌ６の比較的大きな電流供
給能力によって速くされ、各相補データ線の両信号線の
レベルは急速にハイレベル又は口ウレベルに拡大される
。このようにセンスアンプ回路ＳＡの増幅動作を２段階
に分けて行わせることによって、相補データ線の不所望
なレベル変化を防止しつつ、データの高速読み出しを行
うことができる。

各相補データ線は、その（ｍ方において、カラムスイッ
チＣ８Ｗの対応するスイッチＭ　ＯＳ　Ｉｉ　Ｅ　Ｔを
介して、選択的に相補共通データ線ＣＤ　−ＣＤに接続
される。

カラムスイッチＣ８Ｗは、対応する相補データ線に結合
されるｒＩ＋　ｌ対のスイッチＭＯＳ　Ｆ　ＥＴＱ１９
・Ｑ２０”−Ｑ２１・Ｑ２２によって構成される。これ
らのス１°フチＭＯ５ＦＥＴの他方の端子は、相補共通
データ線を構成する非反転共通データ線ＣＤ又は反転共
通データ線ＣＤに共通に結合される。これにより、カラ
ムスイッチＣ８Ｗは相補データ線ＤＯ・ＤＯ〜Ｄｎ−Ｄ
ｎと共通相補データ線ＣＤ　−ＣＤとを選択的に接続さ
せる。カラムスイッチＣ３Ｗを構成する各対の二つのス
イッチλ（ＯＳ　Ｆ　ＥＴのゲートはそれぞれ共通接続
され、カラムアドレスデコーダＣＤＣＲから対応するデ
ータ線選択信号ＹＯ〜Ｙｎがそれぞれ供給される。

カラムアドレスデコーダＣＤＣＲは、カラムアドレスバ
ッファＣＡＤＢから供給される相補内部アドレス信号ａ
ｙＯ−ａｙｉ　　（ここで例えば外部アドレス１′？？
号ＡＹＯと同相の内部アドレス？Ｍ号ａｙｏと逆相の内
部アドレス信号７７ｊをあわせて相補内部アドレス（７
５号ａｙＯのように表す。以下同じ、）をデコードし、
タイミング制御回路ＴＣから供給されるデータ線選択タ
イミング信号φｙに従って、上記データ線選択信号ＹＯ
〜）Ｉ　ｎを形成し、カラムスイッチＣ３Ｗに供給する
。

カラムアドレスバッファＣＡ　Ｄ　Ｂは、外部端子ＡＯ
〜Ａｉを介して供給されるＹアドレス信号ＡＹＯ〜ＡＹ
ｉを受け、相補内部アドレス信号ユｙＯ〜ａｙｉを形成
してカラムアドレスデコーダＣＤＣＨに供給・する、こ
の実施例のグイナミソク型ＲＡへイでは、カラムアドレ
スを指定するためのＹアドレス信号Ａ　Ｙ　Ｏ〜ＡＹｉ
とロウアドレスを指定するためのＸアドレス信号ＡＸＯ
〜ＡＸｉは、同一の外部端子ＡＯ−Ａｔによって時分割
されて供給されるいわゆるアドレスマルチプレンクス方
式を用いており、外部から制御信号として供給されるロ
ウアドレスストローブ信号ＲＡＳの立ち下がりに同期し
てＸアドレス信号Ａ　Ｘ　Ｏ＝　Ａ　Ｘ　ｉが、またカ
ラムアドレスストローブ信号ＣＡＳの立ち下がりに同期
してＹアドレス信号Ａ　Ｙ　Ｏ”　Ａ　Ｙ　ｉがそれぞ
れ供給されろ。このため、カラムアドレスバッファＣＡ
ＤＢは、タイミング制御回路ＴＣによってカラＪ、アド
レスストローブ信号ＣＡ　Ｓの立ち下がりを検出して形
成されるタイミング信号φａｃにより動作状態にされ、
外部端子ＡＯ〜Ａｉに供給されるＹアドレス信号ＡＹＯ
〜ＡＹｉを取り込み、それを保持するとともに、相補内
部アドレス信号ａ　ｙ　Ｏ二ａ　ｙ　ｌ形成してカラム
アドレスデコーダＣＤＣＲに供給する。

一方、メモリアレイＭ−ＡＲｙｔ−構成するワード線Ｗ
Ｏ−Ｗｍは、その４本ずつが一つのワード線群として分
割される。各ワード線群を構成する４本のワード線は、
各ワード線群に対応して設けられる２次ロウアドレスデ
コーダＲＤＣＲ２の単位回路ＵＤＣＲ２０−ＵＤＣＲｋ
の対応するワード線駆動ＭＯ５ＦＥＴＱ３０〜Ｑ３３な
いしＱ４４〜Ｑ４７にそれぞれ結合される。

この実施例のダイナミック型ＲＡＭでは、ロウ系の選択
回路は２段構成とされ、１次ロウアドレスデコーダＲＤ
ＣＲ１及び２次ロウアドレスデコーダＲＤＣＲ２が設け
られる。１次ロウアドレスデコーダＲＤＣＲ１は、ロウ
アドレスバッファＲＡＤＢから供給される下位２ビツト
の相補内部アドレス信号ａｘＱ及びａｘｌを受け、ワー
ド線選択タイミング信号φｘＯＯ〜φＸｌｌを形成し、
２次ロウアドレスデコーダＲＤＣＲ２に供給する。特に
制限されないが、ワード線選択タイミング信号φＸＯＯ
は反転内部アドレス信号ａｘＯ及びａｘｌがともにハイ
レベルである時に形成され、同様にワード線選択タイミ
ング信号φＸＯＩは反転内部アドレス信号ａＸＯ及び非
反転内部アドレス信号ａｘ１が、φｘｌＯは非反転内部
アドレス信号ａｘＱ及び反転内部アドレス信号「７１が
、またφＸｌｌは非反転内部アドレス信号ａＸＯ及びａ
ｘｌが、−それぞれともにハイレベルである時に形成さ
れる。

また、これらのワード線選択タイミング信号φＸＯＯ〜
φＸｌｌの電圧レベルは、ワード線が選択状態とされる
当初において、論理″１′のハイレベル書き込み時にお
けるデータ線のハイレベルがアドレス選択用ＭＯＳＦＥ
Ｔのしきい値電圧によって低下することを防止し、情報
！［用キャパシタによって保持される情報Ｍ積置を大き
くするため、例えば電源電圧Ｖｃｃ＋２・Ｖｔｈ（Ｖｔ
ｈはアドレス選択用ＭＯＳ　Ｆ　ＥＴのしきい値電圧）
のような比較的高いハイレベルとされる。また、ダイナ
ミック型ＲＡＭの書き込み動作モードにおける書き込み
や読み出し動作又はリフレッシュ動作モードにおける再
書き込みが終了してセルプレート電圧が通常のハイレベ
ルに戻る前に、論理“１”書き込みにおけるデータ線の
ハイレベルと同じような例えば電源電圧Ｖｃｃの電位に
クランプされる。このため、１次ロウアドレスデコーダ
ＲＤＣＲ１には、タイミング制御回路ＴＣから、ワード
線の選択すべきタイミングでハイレベルとされるタイミ
ング信号φｘｂと、書き込み又は再書き込み動作が終了
した時にハイレベルとされるタイミング信号φｗｄ及び
ダイナミック型ＲＡＭが起動されるとロウレベルとされ
上記書き込み又は再書き込みが終了した時にハイレベル
とされるタイミング信号φｐｓが供給される。

一方、２次ロウアドレスデコーダＲＤＣＲ２は、ロウア
ドレスバッファＲＡＤＢから供給される上位の相補内部
アドレス信号ａｘ２〜ａｘｉをデコードし、上記ワード
線群を選択するためのワード線群選択信号を形成すると
ともに、これらのワード線群選択信号と１次ロウアドレ
スデコーダＲＤＣＲＩから供給されるワード線選択タイ
ミング信号φＸＯＯ〜φＸｌｌによって、Ｘアドレス信
号ＡＸ　−０〜ＡＸｉに指定される一本のワード線を対
応するワード線駆動ＭＯ５ＦＥＴによって選択状態とす
る。第１図には、２次ロウアドレスデコーダＲＤＣＲ２
のワード線ＷＯ−Ｗ３からなる第１のワード線群及びワ
ード線Ｗ　ｔａ　−３〜Ｗｍからなる第に＋１番目のワ
ード線群に対応する単位回路ＵＤＣＲ２０及びＵＤＣＲ
２にの具体的な回路が代表的に示されている。図に示す
ように、単位回路ＵＤＣＲ２０（ＵＤＣＲ２ｋ）には、
それぞれのゲートに非反転内部アドレス信号ａｘ２〜ａ
ｘｉ及び反転内部アドレス信号ａｘ２〜ａｘｉがその与
えられたアドレスに従って組み合わされて供給される直
列形態のＮチャンネルＭＯＳＦＥＴＱ２４〜Ｑ２５（Ｑ
３８〜Ｑ３９）と並列形態のＰチャンネルＭＯＳＦＥＴ
Ｑ７〜Ｑ８　（Ｑ９〜ＱＩ　Ｏ）とからなるＣＭＯＳナ
ントゲート回路が設けられる。

これらの直列形態のＮチャンネルＭＯＳ　Ｆ　ＥＴと並
列形態のＰチャンネルＭＯＳ　Ｆ　ＥＴとの接続ノード
は、このナントゲート回路の出力ノードとされ、インバ
ータ回路Ｎｌ　　（Ｎ２）の入力端子に結合されるとと
もに、各ワード線と回路の接地電位との間に設けられる
ＮチャンネルＭＯＳ　Ｆ　ＥＴＱ３４〜Ｑ３７（Ｑ４８
〜Ｑ５１）の共通接続されたゲートに供給される。この
ナントゲート回路の出力ノードの電位は、ナントゲート
回路を構成する各ＭＯＳ　Ｆ　ＥＴのゲートに所定の組
み合わせでもって供給される全ての内部アドレス信号が
ハイレベルである時、すなわち相補内部アドレス信号ａ
ｘ２〜ａｘｉが対応するワード線群を指定するアドレス
となった時に、直列形態のＮチャンネルＭＯ５ＦＥＴＱ
２４〜Ｑ２５（Ｑ３８〜Ｑ３９）が全てオン状態となり
並列形態のＰチャンネルＭＯＳＦＥＴＱ７〜ＱＢ　（Ｑ
９〜ＱＩＯ）が全てオフ状態となることで、ロウレベル
となる。出力ノードのロウレベルの出力信号はインバー
タ回路Ｎ１によって反転され、Ｎチャンネル型のカット
ＭＯＳＦＥＴＱ２６〜Ｑ２９（Ｑ４０〜Ｑ４３）を介し
て、スイッチ回路として働くＮチャンネル型の駆動ＭＯ
ＳＦＥＴＱ３０−Ｑ３３　　（Ｑ４４〜Ｑ４７）のゲー
トに伝えられる。

コレラノ駆動ＭＯＳＦＥＴＱ３０〜Ｑ３３　　（Ｑ４４
〜Ｑ４７）のソースは、ワード線群内の対応するワード
線Ｗ　Ｏ”　Ｗ　３　　（Ｗｍ−３〜Ｗ　ｍ　）にそれ
ぞれ結合され、そのドレインにはワード線選択りイミン
グ信号φＸＯＯ〜φＸｌｌに順次供給される。

これにより、２次ロウアドレスデコーダＲＤＣＲ２の各
単位回路では、相補内部アドレス信号ａｘ２〜土ｘｉが
その単位回路を指定するアドレスとなり、相補内部アド
レス信号ａｘＱ及びａｘｌがワード線群内の対応するワ
ード線を措定するアドレスとなった時に、対応するワー
ド線駆動ＭＯＳＦＥＴを介してワード線選択タイミング
信号φＸＯＯ〜φＸｌｌの選択レベルが一本のワード線
に伝達される。

カットＭＯＳＦＥＴＱ２６〜Ｑ２９（Ｑ４０〜Ｑ４３）
は、ワード線駆動ＭＯ５ＦＥＴＱ３０〜Ｑ３３（Ｑ４４
〜Ｑ４７）が比較的高いハイレベルとされるワード線選
択信号を伝達する時に、そのゲートに容量結合によって
誘起される比較的高いハイレベルによってオフ状態とな
り、駆動ＭＯＳＦＥＴＱ３０−Ｑ３３　　（Ｑ４４〜Ｑ
４７）がオフ状態となることを防止する。また、各ワー
ド線と回路の接地電位との間に設けられるＮチャンネル
ＭＯＳＦＥＴＱ３４〜Ｑ３７（Ｑ４８〜Ｑ５１）は、各
ワード線群の非選択状態において、そのゲートに結合さ
れるナントゲート回路の出力ノードのハイレベルによて
オン状態となり、非選択状態におけるワード線のレベル
を確実に回路の接地電位のようなロウレベルとする。対
応するワード線群が選択状態となり、ナントゲート回路
の出方ノードがロウレベルとなると、これらのＭＯＳＦ
ＥＴＱ３４〜Ｑ３７（Ｑ４８〜Ｑ５１）はすべてオフ状
態となる。

ロウ系の選択回路を以上のような２段階構成とすること
で、ロウアドレスデコーダＲＤＣＲ２の単位回路のピッ
チ（間隔）とワード線のピッチとを合わせることができ
、半導体基板上のレイアウトを効率的なものとすること
ができる。

ロウアドレスバッファＲＡＤＢは、アドレスマルチプレ
ックサＡＭＸから供給されるロウアドレス信号を受け、
それを保持するとともに、相補内部アドレス信号ａｘＱ
　〜ａｘｉを形成して、１次ロウアドレスデコーダＲＤ
ＣＲ１及び２次ロウアドレスデコーダＲＤＣＲ２に供給
する。

ところで、この実施例のダイナミック型ＲＡＭでは、メ
モリセルの記憶データを所定の周期内に読み出し、再書
き込みするための自動リフレッシュモードが設けられ、
この自動リフレッシュモードにおいてリフレッシュすべ
きワード線を措定するためのりフレンシュアドレスカウ
ンタＲＥＦＣが設けられる。アドレスマルチプレンフサ
Ａ　Ｍ　Ｘは、タイミング制御回路ＴＣから供給される
タイミング信号φｒｅｆに従って、外部端子ＡＯ＝Ａｉ
を介して供給されるＸアドレス信号ＡＸＯ〜ＡＸｉ及び
リフレッシュアドレスカウンタＲＥＦＣから供給される
リフレッシュアドレス信号ｃｘＱ〜ｃｘｉを選択し、ロ
ウアドレス信号としてロウアドレスバッファＲＡＤＢに
伝達する。すなわち、タイミング信号φｒｅｆがロウレ
ベルとされる通宝のメモリアクセスモードにおいて、外
部端子ＡＯ〜Ａｔを介して外部の装置から供給されるＸ
アドレス信号ＡＸＯ〜ＡＸｉを選択し、タイミング信号
φｒｅｆがハイレベルとされる自動リフレッシュモード
において、リフレッシュアドレスカウンタＲＥＦ、Ｃか
ら出力されるリフレッシュアドレス信号ｃｘＱ〜ｃｘｉ
を選択する。

Ｘアドレス信号ＡＸＯ〜ＡＸｉは、外部から制御信号と
して供給されるロウアドレスストローブ信号ＲＡＳの立
ち下がりに同期して供給されるため、ロウアドレスバッ
ファＲＡＤＢによるロウアドレス信号の取り込みは、タ
イミング制御回路ＴＣにおいてロウアドレスストローブ
信号ＲＡＳの立ち下がりによって形成されるタイミング
信号φａｒに従って行われる。

第１図において、共通相補データ線ＣＤ−５石には、メ
インアンプＭＡの入力端子が結合されるとともに、デー
タ人カバソファＤＩＢの出力端子が結合される。また、
相補共通データ線ＣＤ−ＣＤの両信号線の間には、プリ
チャージ回路を構成するＮチャンネル型のプリチャージ
ＭＯＳＦＥＴＱ２３が設けられる。プリチャージＭＯＳ
ＦＥＴＱ２３は、ダイナミック型ＲＡＭの非選択状態に
おいて、タイミング制御回路ＴＣから供給されるタイミ
ング信号φｐｃのハイレベルによってオン状態となり、
相補共通データ線ＣＤ−σ百の非反転信号線ＣＤと反転
信号線Ｃ百を短絡し、電源電圧Ｖｃｃの約１／２となる
ようなハーフプリチャージレベルとする。

メインアンプＭＡは、選択された相補データ線から相補
共通データ線ＣＤ　−ＣＤを介して伝達される２値読み
出し信号をさらに増幅し、データ出カバソファＤＯ８に
伝える。データ出力バンファＤＯＢは、ダイナミック型
ＲＡＭの読み出し動作モードにおいて、タイミング制御
回路ＴＣから供給されるタイミング信号φｒによって動
作状態とされ、メインアンプＭＡの出力信号を出力端子
Ｄｏｕｔから外部の装置に出力する。

データ入カバフファＤＩＢは、ダイナミック型ＲＡＭの
書き込み動作モードにおいて、タイミング制御回路ＴＣ
から供給されるタイミング信号φＷによって動作状態と
され、入力端子Ｄｉｎを介して外部の装置から供給され
る書き込みデータを相補書き込み信号とし、相補共通デ
ータ線ＣＤ−Ｃ■【伝達する。ダイナミック型ＲＡＭの
非選択状態及び読み出し動作モードにおいて、データ入
カバソファＤＩＢの出力はハイインピーダンス状態とさ
れる。

リフレッシュアドレスカウンタＲＥＦＣは、ダイナミッ
ク型ＲＡＭの自動リフレッシュモードにおいて、タイミ
ング制御回路ＴＣから供給されるタイミング信号φＣを
計数し、リフレッシュすべきワード線のアドレスを指定
する。

タイミング制御回路ＴＣは、外部から制御信号として供
給されるロウアドレスストローブ信号ππ百、カラムア
ドレスストローブ信号ＣＡＳ及びライトイネーブル信号
７百により、上記各種のタイミング信号を形成し、各回
路に供給する。

第２図には、第１図のダイナミック型ＲＡＭのセルプレ
ート電圧発生回路ＶｃｐＧの一実施例の回路図が示され
ている。同図において、上述のようにタイミングｇ制御
＠Ｆｌ＆ＴＣによって形成され、ダイナミック型ＲＡＭ
の書き込み動作モードにおける書き込み又は読み出し動
作及びリフレッシュ動作モードにおける再書き込みが終
了した時にハイレベルとされるタイミング信号φ−は、
遅延回路ＤＬに供給される。遅延回路ＤＬは、このタイ
ミング信号φ−ｄを所定の遅延時間Ｔｄだけ遅延させ、
タイミング信号φ−ｄｄを形成する。このタイミング信
号φ−ｄｄは、インバータ回路Ｎ３によって反転され、
ナントゲート回路ＮＡＧ１の一方の入力端子に入力され
る。

ナントゲート回路Ｎ　Ａ　Ｇ　１の他方の入力端子には
、タイミング制御回路ＴＣからタイミング信号φｐａ２
が供給される。上述したように、このタイミング信号φ
ｐａ２は、２段階の増幅動作を行うセンスアンプ回路Ｓ
Ａを駆動させるためのセンスアンプ′ｒＪＡ動回路に対
して、１＆段の動作を行わせるために供給されるタイミ
ング信号である。ナントゲート回路ＮＡＧ１の出力信号
は、比較的大きな駆動能力を持つようにされるインバー
タ回路Ｎ４及びＮ５を介して、セルプレート電圧Ｖｃｐ
として各メモリセルに供給される。

以上のことから、セルプレート電圧Ｖｃｐは、タイミン
グ信号φｐａ２が形成されないダイナミック型ＲＡＭの
非選択状態においてハイレベルとされる。また、ダイナ
ミック型ＲＡＭが選択状態となり、タイミング信号φｐ
ａ２がハイレベルとされてからタイミング信号φｗｄｄ
がハイレベルとされる　　　　゛までの間、すなわちダ
イナミック型ＲＡＭの読み出し動作が開始されてから書
き込み又は再書き込みが終了するまでの間、ロウレベル
とされる。

第３図には、茅１図のダイナミック型ＲＡＭの１次ロウ
アドレスデコーダＲＤＣＲ１の一実施例の回路図が示さ
れている。１次ロウアドレスデコーダＲＤＣＲ１は４つ
の単位回路ＵＤＣＲ１０〜ＵＤＣＲ１３によって構成さ
れ、同図にはこのうちワード線選択タイミング信号φＸ
ＯＯを形成するための単位回路ＵＤＣＲ１０の具体的な
回路が例示的に示されている。

第３図において、下位２ビツトの非反転内部アドレス信
号ａｘＱ、ａｘｌ及び反転内部アドレス信号ａｘＱ、ａ
ｘｌは、所定の組み合わせをもって、各単位回路の入力
ナンドゲート回路Ｎ　Ａ　Ｇ　２〜ＮＡＧ３の二つの入
力端子に供給される。また、タイミング制御回路ＴＣか
らワード線の選択を開始するタイミングでハイレベルと
されるタイミング信号φｘｂが供給され、各単位回路の
ナントゲート回路ＮＡＧ２〜ＮＡＧ３の第３番目の入力
端子に入力される。すなわち、例えば単位回路ＵＤＣＲ
ＩＯに着目した場合、ナントゲート回路ＮＡＧ２の三つ
の入力端子には、上記タイミング信号φｘｂと反転内部
アドレス信号ａｘＱ及びａｘｌが入力される。これによ
り、ナントゲート回路ＮＡＧ２の出力信号は、相補内部
アドレス信号ａｘＱ及び土ｘ１が各ワード線群を構成す
る４本のワード線のうち第１番目のワード線を指定する
組み合わせとなり、１次ロウアドレスデコーダＲＤＣＲ
Ｉ及び２次ロウアドレスデコーダＲＤＣＲ２におけるＸ
アドレス信号ＡＸＯ−ＡＸｉのデコードが終了して、ワ
ード線を選択できる状態となりタイミング信号φｘｂが
ハイレベルになった時ロウレベルとなる。

ナントゲート回路ＮＡＧ２のロウレベルの出力信号は、
ＰチャンネルＭＯＳＦＥＴＱＤＩ及びＮチャンネルＭ　
ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　Ｄ　４のゲートに供給されると
ともに、インバータ回路Ｎ６によって反転され、ブース
ト容量ｃｂの第１の電極に供給される。ブースト容量ｃ
ｂの第２の電極と電源電圧■ｃｃの間には、プリチャー
ジ用のＮチャンネルＭＯ５ＦＥＴＱＤ２が設けられ、さ
らにブーストｇＭｋＣｂの第２の電極と単位回路の出力
端子すなわちワード線選択タイミング信号φχＯＯ出力
端子との間には、上記ＰチャンネルＭＯ５ＦＥＴＱＤ１
が設けられる。プリチャージ用ＭＯＳＦＥＴＱＤ２のゲ
ートには、タイミング制御回路ＴＣから）γＩ述のタイ
ミング信号φｐｓが供給され、ＰチャンネルＭＯＳＦＥ
ＴＱＤＩのバンクゲートは、ブースト容量ｃｂの第２の
電極に結合される。

単位回路ＵＤＣＲＩＯの出力端子と回路の接地電位との
間には、直列形態のＮチャンネルＭＯＳＦＥＴＱＤ３及
びＱＤ４が設けられる。ＭＯＳＦＥＴＱＤ３のゲートは
固定的に電源電圧Ｖｃｃに結合され、ＭＯＳＦＥＴＱＤ
４のゲートは前述のようにナンドゲ−ト回路Ｎ　Ａ　Ｇ
　２の出力端子に結合される。さらに、単位回路ＵＤＣ
Ｒ１０の出力端子と電源電圧ＶＣＣの間にはＮチャンネ
ルＭＯＳＦＥＴＱＤ５が設けられ１．１ｍ（７）ＭＯ５
ＦＥＴＱＤ５のゲートには上述のタイミング信号φｗｄ
が供給される。

以上のことから、ブースト容量ｃｂの第１の電極の電位
は、ナントゲート回路ＮＡＧ２の出力信号がハイレベル
とされるダイナミック型ＲＡＭの非選択状態において、
回路の接地電位のようなロウレベルとされる。このとき
、ブースト容量ｃｂの第２の電極の電位は、タイミング
信号φｐｓのハイレベルによってプリチャージＭＯＳＦ
ＥＴＱＤ２がオン状態となるため、電源電圧Ｖｃｃのよ
うなハイレベルにチャージされる。また、Ｐチャンネル
ＭＯＳＦＥＴＱＤＩはナントゲート回路ＮＡＧ２のハイ
レベルの出力信号によってオフ状態となり、Ｎチャンネ
ルＭＯＳＦＥＴＱＤ４はオン状態となる。同様に、Ｎチ
ャンネルＭＯＳＦＥＴＱＤ５は、タイミング信号φｗｄ
がロウレベルであるため、オフ状態となる。したがって
、単位回路ＵＤＣＲＩＯの出力端子の電位、すなわちワ
ード線選択タイミング信号φＸＯＯは、ＭＯ５ＦＥＴＱ
Ｄ３及びＱＤ４を介して供給される回路の接地電位によ
ってロウレベルとなる。

次に１．ダイナミック型ＲＡＭが選択状態となり、反転
内部アドレス（’ｆｆ号ａｘＱ及びａｘｌがともにハイ
レベＪしとなってタイミングｆ言号φｘｂがハイレベル
となると、ナントゲート回路ＮＡＣ２の出力信号がロウ
レベルとなり、ＮチャンネルＭＯ５ＦＥＴＱＪ）４がオ
フ状態となり、ＰチャンネルＭＯ５ＦＥＴＱＤＩがオン
状態となる。また、インバータ回路Ｎ６の出力信号がハ
イレベルとなるため、ブースト容量ｃｂの第１の電極の
電位は電？Ｍ電圧Ｖｃｃのようなハイレベルとなり、そ
の５２の電極の電位は静電結合によって２ＸＶｃｃに近
い高い電圧に押し上げられる。ブースト容ｔＣｂのｆｆ
１２の電極のブーストされた高い電圧はワード線選択タ
イミング信号φＸＯＯとして出力される。ワード線選択
タイミング信号φＸＯＯのブースト時の電圧は、実際に
は負荷容量（主に信号φｘＯＯのための配線に付加され
る容量）とのチャージシェア分低下し、前述のように、
Ｖｃｃ＋　２　・Ｖｔｈ　（Ｖｔｈはアドレス選択用Ｍ
ＯＳ　Ｆ　ＥＴのしきい値電圧）よりやや高い電圧とな
るように設定される。ＮチャンネルＭＯＳＦＥＴＱＤ３
は、単位回路ＵＤＣＲ１０の出力端子のブーストされた
高い電圧をＭＯＳ　Ｆ　ＥＴＱＤ４と分圧し、その耐圧
破壊を防止する。

ワード線選択タイミング信号φＸＯＯの比較的高いハイ
レベルによって、−本のワード線が選択され、ざらにＹ
アドレス信号ＡＹＯ＝ＡＹｉによって指定される一組の
相補データ線が選択されて一つのメモリセルが選択され
る。この選択されたメモリセルに対して外部から供給さ
れる書き込みデータの書き込みが行われ、また選択され
たワード線に結合される他の複数のメモリセルではリフ
レッシュ動作のための再書き込みが行われる。これらの
書き込み動作が終了すると、タイミング制御回路Ｔ　Ｃ
からハイレベルのタイミング信号φ−ｄが供給される。

このタイミング信号φｗｄのハイレベルにより、１次ロ
ウアドレスデコーダＲＤＣＲ１の単位回路ＵＤＣＲＩＯ
のＮチャンネルＭＯＳＦＥＴＱＤ５がオン状態となるた
め、単位回路ＵＤＣＲＩＯの出力信号すなわちワード線
選択タイミング信号φχ００はほぼ電源電圧Ｖｃｃのレ
ベルにクランプされる。

以上の１次ロウアドレスデコーダＲＤＣＲ１の単位回路
ＵＤＣＲ１０の動作は、他の単位回路ＵＤＣＲＩＩ〜Ｕ
ＤＣＲ１３においても同様に行われる。すなわち、単位
回路ＵＤＣＲＩＩの入力ナンドゲート回路には、タイミ
ング信号φｘｂとともに、非反転内部アドレス信号ａＸ
Ｏ及び反転内部アドレス信号ｉ７１が、同様に単位回路
ＵＤＣＲ１２の入力ナンドゲート回路には反転内部アド
レス信号ａｘＱ及び非反転内部アドレス信号ａｘ１が、
また単位回路ＵＤＣＲ１３の入力ナンドゲート回路には
非反転内部アドレス信号ａｘＱ及びａｘｌがそれぞれ入
力され、各ワード線群の第２番目〜第４番目のワード線
を指定するためのワード線選択タイミング信号φｘＯ１
〜φＸｌｌがそれぞれ形成される。さらに、各ワード線
選択タイミング信号の選択レベルは、当初においてほぼ
電源電圧Ｖｃｃ＋２・ｖｔｈとされ、書き込み又は再書
き込み動作が終了した後はそれぞれの単位回路のＭＯＳ
ＦＥＴＱＤ５によってほぼ電源電圧Ｖｃｃにクランプさ
れる。

第４図には、第１図のダイナミック型ＲＡＭにおける書
き込み動作モードの一実施例のタイミング図が示されて
いる。同図では、この発明による効果を理解しやすくす
るために、メモリアクセス前にメモリセルに記憶されて
いるデータは論理“θ″であり、次のメモリアクセスに
よって書き込まれるデータが論理“１”である場合を例
に、ダイナミック型ＲＡＭの各部の信号とタイミング信
号の波形を示している。同図により、この実施例のダイ
ナミック型ＲＡ　Ｍの書き込み動作の概要を説明する。

ダイナミック型ＲＡＭの書き込み動作モードの場合、制
御信号として外部から供給されるロウアドレスストロー
ブ信号ＲＡＳがまずハイレベルからロウレベルに変化さ
れ、これに続いてライトイネーブル信号ｖｔＥがロウレ
ベルに変化される。また、ロウアドレスストローブ信号
ＲＡＳの立ち下がりに同期して、外部端子ＡＯ−Ａｉに
はＸアドレス信号ＡＸＯ＝ＡＸｉが供給される。

ダイナミック型ＲＡＭでは、ロウアドレスストローブ信
号ＲＡＳの立ち下がりによって、図示されないタイミン
グ信号φａｒが形成され、外部端子ＡＯ−Ａｉに供給さ
れるＸアドレス信号ＡＸＯ〜ＡＸｉがロウアドレスバッ
ファＲＡＤＢに取す込まれ、１次ロウアドレスデコーダ
ＲＤＣＲ１及び２次ロウアドレスデコーダＲＤＣＲ２に
よるＸアドレス信号ＡＸＯ＝ＡＸｉのデコードが開始さ
れる。また、タイミング信号φｐｃ及びタイミング信号
φｐｓがハイレベルからロウレベルとなり、相補データ
線及び相補共通データ線ＣＤ　−ＣＤのプリチャージが
解除される。さらに、やや遅れてタイミング信号φｘｂ
がハイレベルとされ、ワード線選択タイミング信号φＸ
ＯＯ〜φＸｌｌがまず比較的高いハイレベルすなわちほ
ぼ電源電圧Ｖｃｃ＋２・Ｖｔｈのようなレベルにされ、
Ｘアドレス信号ＡＸＯ〜ＡＸｉに指定される一本のワー
ド線が選択状態とされる。

選択されたワード線に結合されるｎ＋　１　ｆ［Ｉのメ
モリセルから、それぞれの記憶データに従った微小読み
出し信号が対応する相補データ線に出力される時点で、
タイミング信号φｐａｌ及びφｐａ２が時間差をもって
形成され、それぞれの相補データ線に結合されるセンス
アンプ回路ＳＡの単位回路による２段階の増幅動作が開
始される。したがって、相補データ線の非反転信号線Ｄ
Ｏ〜Ｄｎの電位は、第４図に示すように、電源電圧Ｖｃ
ｃの約１／２のようなハーフプリチャージレベルから少
し低下し、さらにタイミング信号φｐａｌ及びφｐａ２
に従って行われるセンスアンプ回路ＳＡの増幅動作によ
って、回路の接地電位のようなロウレベルに惣速に低下
する。また、タイミング信号φｐａ２のハイレベルによ
って、各メモリセルに供給されるセルプレート電圧Ｖｃ
ｐが電源電圧Ｖｃｃから回路の接地電位に低下される。

次に、外部から制御信号として供給されるカラムアドレ
スストローブ信号ＣＡＳがハイレベルからロウレベルに
変化され、このカラムアドレスストローブ信号ζＡＳの
立ち下がりに同期して、Ｙアドレス信号ＡＹＯ＝ＡＹｉ
が外部端子ＡＯ−Ａｉに供給される。また、入力端子Ｄ
ｉｎには論理“１”の書き込みデータが入力される。

ダイナミック型ＲＡＭでは、カラムアドレスストローブ
信号ＣＡＳの立ち下がりによって図示されないタイミン
グ信号φａｃが形成され、外部端子ＡＯ−Ａｔに供給さ
れるＹアドレス信号ＡＹＯ〜ＡＹｉがカラムアドレスバ
ッファｃ　Ａ　Ｄ　Ｂに取す込まれ、カラムアドレスデ
コーダＣＤＣＲによる相補内部アドレス信号ａｙＱ〜ａ
ｙｉのデコードが開始される。タイミング信号φｙによ
ってデータ線選択が終了すると、タイミング信号φＷが
形成され、選択されたメモリセルに対する人力データＤ
ｉｎすなわち論理“１”の書き込みが行われる。

これにより、第４図に示されるように、相補データ線の
非反転信号線のレベルはハイレベルとｉｌ　？）、また
メモリセルの情報Ｎ積用キャパシタＣｓのアドレス選択
用ＭＯＳＦＥＴ側の電位Ｖｃｓも同様に電源電圧Ｖｃｃ
のようなハイレベルとなる。

上記のようなメモリセルに対する書き込み動作が終了す
る時点で、タイミング信号φｗｄがハイレベルとされ、
さらに遅延回路ＤＬの設定時間Ｔｄだけ遅れてタイミン
グ信号φｗｄｄがハ□イレベルとされる。これにより、
ワード線選択タイミング信号φＸＯＯ〜φＸｌｌの比較
的高いハイレベルは電源電圧Ｖｃｃのレベルにクランプ
され、時間Ｔｄだけ遅れてセルプレート電圧Ｖｃｐがロ
ウレベルがら電源電圧Ｖｃｃのハイレベルとされる。し
たがって、メモリセルの情報Ｎ積用キャパシタＣｓの電
位ＶＣＳは、セルプレート電圧Ｖｃｐのハイレベルによ
って押し上げられ、はぼ電源電圧Ｖｃｃの２倍の電位と
なる。なお、このセルプレート電圧’／ｃｐによる情ｔ
ｌｉｌＮ積用キャパシタＣｓの電位Ｖｃｓのブーストに
先立って、ワード線選択タイミング信号φＸＯＯ〜φＸ
ｌｌ　（７）レベルがほぼ電源電圧Ｖｃｃのレベルにク
ランプされており、またメモリセルが結合されるデータ
線のレベルがハイレベルであることがら、論理“１″の
書き込みが行われたメモリセルでは、それぞれのアドレ
ス選択用ＭＯＳＦＥＴが逆バイアスとなり、オフ状態と
なる。このため、各メモリセルのほぼ２ＸＶｃｃとされ
た高電位は、そのままメモリセルの情報Ｎ積用キャパシ
タＣｓの対応する量の電荷として蓄積される。

ところで、ダイナミック型ＲＡＭの書き込み動作モード
において、論理“Ｏ”のデータが各メモリセルに書き込
まれる場合、メモリセルの情報釘積用キャパシタＣｓの
電位Ｖｃｓは論理“０′の書き込みによって一旦回路の
接地電位のようなロウレベルとされ、さらにセルプレー
ト電圧Ｖｃｐのハイレベルによって、電源電圧Ｖｃｃの
ようなハイレベルになろうとする。しかし、論理“０”
の書き込みが行われるメモリセルにおいては、メモリセ
ルが結合されろデータ線がロウレベルにされることから
、そのアドレス選択用ＭＯ５ＦＥＴはワード線選択タイ
ミング信号φＸＯＯ〜φＸｌｌが電源電圧ＶＣＣのレベ
ルにクランプされても依然オフ状態を続ける。このため
、ブーストされようとした情報蓄積用キャパシタＣｓの
電位Ｖｃｓはロウレベルに引き抜かれてしまう。

以上のようなダイナミック型ＲＡＭの書き込み動作は、
上記の書き込み動作モードにおける書き込みだけでなく
、ダイナミック型ＲＡＭの読み出し動作モードあるいは
リフレッシュ動作モードにおける再書き込みの場合でも
同様に行われる。これらの場合、第４図に示されるタイ
ミング信号φＷは形成されないが、打書き込みが終了す
る時点でタイミング信号φｗｄが形成され、書き込み動
作中にセルプレート電圧Ｖｃｐが一旦ロウレベルにされ
るとともに、ワード線選択タイミング信号φｘ００〜φ
Ｘｌｌのレベルクランプが行われる。

以上のように、この実施例のダイナミック型ＲＡＭでは
、メモリセルの情報Ｍ１７ｎ用キャパシタに供給される
セルプレート電圧Ｖｃｐは、通常電源電圧Ｖｃｃのよう
なハイレベルとされ、メモリセルの害き込み又は再書き
込みが行われる時に一旦ロウレベルとされ、書き込み又
は再書き込みが終了した時点でもとのハイレベルに戻さ
れる。また、ワード線の選択レベルすなわちワード線選
択タイミ７　り（Ｈ号φＸＯＯ〜φＸｌｌのレベルが、
ワード線の選択当初において電源電圧Ｖｃｃ＋２・ｖｔ
ｈ（ｖｔｈはメモリセルのアドレス選択用Ｍ　ＯＳ　Ｆ
　Ｅ　Ｔのしきい値電圧）となるような比較的高いハイ
レベルとされ、メモリセルの書き込み又は再書き込み終
了時に、上記セルプレート電圧Ｖｃｐがハイレベルに戻
される前に電源電圧Ｖｃｃのレベルにクランプされる。

このため、論理“１″データの書き込み動作において、
メモリセルが結合されるデータ線のハイレベルがアドレ
ス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのしきい値電圧によって
低下することなくメモリセルに害き込まれるとともに、
書き込み後のセルプレート電圧のハイレベル上界によっ
て情報蓄積用キャパシタＣｓの電位Ｖｃｓは２ＸＶＣＣ
のような高いハイレベルにブーストされる。この情報ａ
ｍ用キャパシタＣｓの電位Ｖｃｓの昇圧は、論理“１°
データ誉き込みにおいてのみ選択的に行われるため、メ
モリセルの情報蓄積量は、電源電圧Ｖｃｃが比較的低く
されるにもかかわらず増大され、ダイナミンク型ＲＡＭ
としての読み出しマージンが向上される。

以上の本実施例に示されるように、この発明を１素子型
のメモリセルを用いるダイナミック型ＲＡＭ１．：通用
した場合、次のような効果が得られる。

すなわち、 （１）メモリセルの情報蓄積用キャパシタの一方の電極
が結合されるセルプレート電圧端子の電圧を通常電源電
圧のようなハイレベルとし、書き込み動作において一旦
回路の接地電位のようなロウレベルとした後、書き込み
動作が終了してからワード線の選択状態か解除されるま
での間にハイレベルに戻すとともに、ワード線の選択レ
ベル４当初データ線のハ・イレベルがアドレス選Ｆ用Ｍ
　ＯＳ　Ｆ　ＥＴのしきい値電圧によって低下すること
な（情報蓄積用キャパシタにに＆されるような比較的高
いハイレベルとし、Ｅ’　ｂ込み動作が終了して上記セ
ルプレー１電圧がハイレベルに戻される前に上記データ
線のハイレー・ル近傍の電位にクランプすることで、メ
モリセルの３−１理“１″データ書き込みにおいて、選
択されたワード線の比較的高いハイレベルによってデー
タ線のハイレベルがアドレス選択用ＭＯＳ　Ｆ　ＥＴの
しきい値電圧によって低下されることなく情報Ｎ積用キ
ャパシタに蓄積されるとともに、書き込み終了後にセル
プレート電圧がロウレベルからハイレベルに変化するこ
とで情報石積用キャパシタの他方の電極の電位が昇圧さ
れる時ワー　ド線の選択レベルがデータ線のハイレベル
近傍の電圧にクランプされるため、アドレス選択用：Ａ
　ＯＳ　Ｆ　Ｅ　Ｔはオフ状態となり、情報藩５偵用キ
ャパシタの昇圧されたハイレベルはそのママ保持される
ことから、ダイナミック型Ｒ、Ａ　Ｍの情報蓄積２．の
拡大を図ることができるという効果が得られる。

（２）上記（１）項により、α線等によるソフトエラー
が発生しに＜（、読み出しマージンの向上を図った高集
り、大記憶容量のダ・イナミック型ＲＡＭを実現できる
という効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、第３図に示
したワード線選択タイミング信号φχ００〜φＸｌｌを
形成するための２次ロウアドレスデコーダＲＤＣＲ２の
単位回路の構成は、これに限定されないし、そのレベル
クランプも他の方法を採ったものであってもよい。また
、メモリアレイＭ−ＡＲＹの構成は、特に２交点方式で
な（でもよいし、ロウアドレス系の選択回路も２段構成
に限定されるものではない、さらに、センスアンプ回路
ＳＡの単位回路の具体的な回路構成や、制御信号の組み
合わせ等、種々の実施形態を採りうるちのである。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である１素子型のメモリセ
ルを用いたダ・ｆナミノク型ＲＡ　Ｍに速用した場合に
ついて説明したが、それに限定されるものではなく、例
えばこの他のダイナミック型メモリセルを用いた各種の
ダイナミック型ＲＡ　Ｍにも通用できる。本発明は、少
な（とも情報釘債用キ中バシクの一方の電極にセルプレ
ート電圧が供給されるダイナミック型メモリセルを用い
るダイナミック型ＲＡＭ及びそのようなダイナミック型
ＲＡ　Ｍを内蔵する半導体集債口路装置に通用できるも
のである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を筋単に説明すれば。Ｆ記のとおりであ
る。ずなわち、メモリセルの情報蓄積用キャパシタの一
方の電極が結合されろセルプレート電圧端子の電圧を通
常＠？ｆ！ＡｉＭ圧のようなハイレベルとし、書き込み
動作時に一旦回路の接地電位のようなロウレベルとした
後、ＰＳ込み動作が終了してからワード線の選択状態が
解除されるまでの間にハイレベルに戻すとともに、ワー
ド線の選択レベルを当初データ線のハイレー、ルかアド
レス選択用Ｍ　ＯＳ　Ｆ　Ｅ　Ｔのしきい値電圧によっ
て低下することなく情報ＮＭ用主キヤパシタｍ櫃される
ような比較的高いハイレベルとし、書き込み動作が終了
して上記セルプレート電圧がハイレベルに戻される前に
上記データ線のハイレベル近傍の電位にクランプするこ
とで、メモリセルの情報蓄積量を拡大することができ、
読み出しマージンの向上を図った高集積、大記憶容量の
ダイナミック型ＲＡＭを実現できるものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の一実施例を示す回路図、 応２図は、第１図のグイナミ７り型ＲＡ　Ｍのセルプレ
ート電圧発生回路Ｖ（ｐＱの一実施例を示す回路図、 第３図は、第１図のダイナミック型ＲＡＭの１次ロウア
ドレスデコーダＲＤＣＲ１の一実施例を示す回路図 第４図は、第１図のダイナミック型ＲＡＭにおける誉き
込み動作モードの一実施例を示すタイミング図である。 Ｍ　−Ａ　ＲＹ・・・メモリアレイ、ＰＣ・・・プリチ
ャージ回路、ＳＡ・−・センスアンプ回路、Ｃ３Ｗ・・
・カラムスイッチ、ＲＤＣＲＩ・・・１次ロウアドレス
デコーダ、ＲＤＣＲ２・・・２次ロウアドレスデコーダ
、ＣＤＣＲ・・・カラムアドレスデコーダ、ＲＡＤＢ・
・・ロウアドレスバッファ、ＡＭＸ・・・アドレスマル
チプレックサ、ＣＡＤＢ・・・カラムアドレスバッファ
、ＭＡ・・・メインアンプ、ＤＯＢ・・・データ出力バ
ッファ、１）ＩＢ・・・データ人カバ、ファ、■ｃｐＧ
・・・セルプレー１・電圧発生回路、ＲＥＦＣ・・・リ
フレーノシュ゛アドレスカウンタ、’ｉ”−／・・・タ
イミング制御回路。 ＵＳＡＯ−（ＪＳ／〜ｎ・・・センスアンプ単位回路、
ＵＤＣＲ１０−ＵＤＣＲ１３・・　・１次ロウアドレス
デコーダ蛤位回路、Ｕ　Ｄ　Ｃ’ｒ＜　２０へ、　Ｕ　
ＤＣＲ２ｋ・・・２次ロウアドレスデコーダ車位回路、
Ｃｓ・・・情報蓄積用キャパシタ、Ｑｒｆビ・・アドレ
ス選択用ＭＯＳＦＥＴ、Ｑｌ−Ｑｌ　Ｏ。 ＱＤｌ・・・ＰチャンネルＭｏ　Ｓ　Ｆ　ＥＴＸＱ　１
１〜Ｑ　５１　、　ＱＤ　２〜ＱＤ　５　・・・Ｎチー
＝　７．−、ｊ、、’ＬｚＭＯＳＦＥＴ、、Ｃｂ・・・
ブースト容重、Ｎ１・〜Ｎ６・・・インバータ回路、Ｎ
ＡＧＩ−Ｎ　Ａ　Ｇ　３・・・ナントゲート回路、ＤＬ
Ｌ・・・遅延回路。

Claims (1)

1. 【特許請求の範囲】 １、並行して配置される複数のワード線と、上記ワード
   線と直交しかつそれぞれが並行して配置される複数のデ
   ータ線と、上記複数のデータ線のうち対応するアドレス
   が与えられるデータ線とセルプレート電圧端子との間に
   直列形態に設けられそのゲートが上記複数のワード線の
   うち対応するアドレスが与えられるワード線に結合され
   るアドレス選択用ＭＯＳＦＥＴと情報蓄積用キャパシタ
   からなる複数のダイナミック型メモリセルとによって構
   成されるメモリアレイを有し、上記セルプレート電圧が
   通常比較的高い第１の電圧レベルとされ、選択されたメ
   モリセルに対する書き込みが行われる期間中において比
   較的低い第２の電圧レベルとされた後、上記書き込み動
   作が終了してからワード線の選択状態が解除されるまで
   の間に上記第１の電圧レベルに戻されるものであり、ま
   た選択されたメモリセルが結合されるワード線がその選
   択状態において当初ハイレベル書き込みにおけるデータ
   線のハイレベルより高い第３の電圧レベルとされ、書き
   込み動作が終了してから上記セルプレート電圧が上記第
   １の電圧レベルに戻される前に上記データ線のハイレベ
   ル近傍の第４の電圧レベルにクランプされるものである
   ことを特徴とするダイナミック型ＲＡＭ。 ２、上記セルプレート電圧及びワード線の選択レベルは
   、ダイナミック型メモリセルのリフレッシュ時における
   再書き込み動作においても同様に変化されるものである
   ことを特徴とする特許請求の範囲第１項記載のダイナミ
   ック型ＲＡＭ。 ３、上記第１及び第４の電圧レベルは上記ダイナミック
   型ＲＡＭの実質的な動作電源電圧の電位であり、上記第
   ２の電圧レベルは回路の接地電位であり、また上記第３
   の電圧レベルは上記論理“１”書き込みにおけるデータ
   線のハイレベルがアドレス選択用ＭＯＳＦＥＴのしきい
   値電圧によって低下することなく情報蓄積用キャパシタ
   に蓄積されるような電位であることを特徴とする特許請
   求の範囲第１項又は第２項記載のダイナミック型ＲＡＭ
   。