JPH0628880A - アドレスデコ−ダ - Google Patents
アドレスデコ−ダInfo
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- JPH0628880A JPH0628880A JP18401392A JP18401392A JPH0628880A JP H0628880 A JPH0628880 A JP H0628880A JP 18401392 A JP18401392 A JP 18401392A JP 18401392 A JP18401392 A JP 18401392A JP H0628880 A JPH0628880 A JP H0628880A
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Abstract
(57)【要約】
【目的】 プリチャ−ジ信号と複数ビットのアドレス信
号とを入力して成るアドレスデコ−ダにおいて、アドレ
ス信号線のビット数が増加した場合でも、これに影響さ
れることなく、プリチャ−ジ期間が解除されてからワ−
ド線を高速に活性化することを可能にする。 【構成】 複数ビットのアドレス信号が入力された第１
のゲ−ト回路（３１）と、前記第１のゲ−ト回路（３
１）の出力と、プリチャ−ジ信号Φとが入力され、その
出力がワ−ド線Ｗajに接続された第２のゲ−ト回路（３
２）とを備え、プリチャ−ジ期間内に前記第１のゲ−ト
回路（３１）に入力される前記アドレス信号のデコ−ド
を完了し、且つその出力を確定させ、前記プリチャ−ジ
信号Φの変化に同期して、前記第２のゲ−ト回路（３
２）で前記ワ−ド線Ｗajを活性化する。
号とを入力して成るアドレスデコ−ダにおいて、アドレ
ス信号線のビット数が増加した場合でも、これに影響さ
れることなく、プリチャ−ジ期間が解除されてからワ−
ド線を高速に活性化することを可能にする。 【構成】 複数ビットのアドレス信号が入力された第１
のゲ−ト回路（３１）と、前記第１のゲ−ト回路（３
１）の出力と、プリチャ−ジ信号Φとが入力され、その
出力がワ−ド線Ｗajに接続された第２のゲ−ト回路（３
２）とを備え、プリチャ−ジ期間内に前記第１のゲ−ト
回路（３１）に入力される前記アドレス信号のデコ−ド
を完了し、且つその出力を確定させ、前記プリチャ−ジ
信号Φの変化に同期して、前記第２のゲ−ト回路（３
２）で前記ワ−ド線Ｗajを活性化する。
Description
【０００１】
【産業上の利用分野】本発明はプリチャ−ジ信号と複数
ビットのアドレス信号とを入力するアドレスデコ−ダに
関し、特にプリチャ−ジ期間が解除されてから記憶領域
のワ−ド線を活性化するまでのアドレス確定時間を高速
化するアドレスデコ−ダに関する。
ビットのアドレス信号とを入力するアドレスデコ−ダに
関し、特にプリチャ−ジ期間が解除されてから記憶領域
のワ−ド線を活性化するまでのアドレス確定時間を高速
化するアドレスデコ−ダに関する。
【０００２】
【従来の技術】図３乃至図５を参照して従来のアドレス
デコ−ダを説明する。図３は従来のアドレスデコ−ダの
プリチャ−ジ信号を必要とするダイナミック動作型のＲ
ＯＭへの一適応例を示す回路図である。同図におけるダ
イナミック動作型のＲＯＭはアドレス信号Ａ0〜Ａnと、
前記アドレス信号Ａ0〜Ａnをインバ−タＩ0〜Ｉnにより
反転する反転アドレス信号＊Ａ 0〜＊Ａn及び、プリチャ
−ジ信号Φを入力するアドレスデコ−ダ（１）と、前記
アドレス信号Ａ0〜Ａnの状態に対応して活性化されるワ
−ド線Ｗa0〜Ｗajに接続されるＮチャンネルトランジス
タから成る複数のメモリセル（２Ａ0）〜（２Ａn）の有
無による各状態を出力するための各ビット線（２Ｂ0）
〜（２Ｂn）と、前記各ビット線（２Ｂ0）〜（２Ｂn）
と接地電位Ｖｓｓ間に接続され、プリチャ−ジ信号Φが
ゲ−トに印加され、前記各ビット線プリチャ−ジ期間に
おける電流カット用Ｎチャンネルトランジスタ（２
Ｃ0）〜（２Ｃn）で構成されるＲＯＭマトリックス
（２）と、上位のアドレス信号Ａn+1〜Ａn+mのアドレス
信号を入力し、該アドレス信号により出力すべきビット
線を選択するセレクタ（３）と、デ−タ読みだしノ−ド
（Ｎ）と電源電位Ｖｄｄ間に接続され、プリチャ−ジ信
号Φがゲ−トに印加されたビット線プリチャ−ジ用Ｐチ
ャンネルトタンジスタ（４）と、デ−タ読みだしノ−ド
（Ｎ）が入力に接続された読みだし回路となるインバ−
タ（５）とから構成されるもので、従来から良く知られ
たダイナミック動作型のＲＯＭである。
デコ−ダを説明する。図３は従来のアドレスデコ−ダの
プリチャ−ジ信号を必要とするダイナミック動作型のＲ
ＯＭへの一適応例を示す回路図である。同図におけるダ
イナミック動作型のＲＯＭはアドレス信号Ａ0〜Ａnと、
前記アドレス信号Ａ0〜Ａnをインバ−タＩ0〜Ｉnにより
反転する反転アドレス信号＊Ａ 0〜＊Ａn及び、プリチャ
−ジ信号Φを入力するアドレスデコ−ダ（１）と、前記
アドレス信号Ａ0〜Ａnの状態に対応して活性化されるワ
−ド線Ｗa0〜Ｗajに接続されるＮチャンネルトランジス
タから成る複数のメモリセル（２Ａ0）〜（２Ａn）の有
無による各状態を出力するための各ビット線（２Ｂ0）
〜（２Ｂn）と、前記各ビット線（２Ｂ0）〜（２Ｂn）
と接地電位Ｖｓｓ間に接続され、プリチャ−ジ信号Φが
ゲ−トに印加され、前記各ビット線プリチャ−ジ期間に
おける電流カット用Ｎチャンネルトランジスタ（２
Ｃ0）〜（２Ｃn）で構成されるＲＯＭマトリックス
（２）と、上位のアドレス信号Ａn+1〜Ａn+mのアドレス
信号を入力し、該アドレス信号により出力すべきビット
線を選択するセレクタ（３）と、デ−タ読みだしノ−ド
（Ｎ）と電源電位Ｖｄｄ間に接続され、プリチャ−ジ信
号Φがゲ−トに印加されたビット線プリチャ−ジ用Ｐチ
ャンネルトタンジスタ（４）と、デ−タ読みだしノ−ド
（Ｎ）が入力に接続された読みだし回路となるインバ−
タ（５）とから構成されるもので、従来から良く知られ
たダイナミック動作型のＲＯＭである。
【０００３】上述した構成に基ずくアドレスデコ−ダ
（１）はプリチャ−ジ信号Φが「０」となるプリチャ−
ジ期間においては、その全てのワ−ド線を「０」とし、
前記Ｎチャンネルトランジスタから成る全てのメモリセ
ルをオフさせ、プリチャ−ジ信号Φが「１」になるのに
同期して、プリチャ−ジ期間中に確定しているアドレス
信号Ａ0〜Ａnの状態に応じた唯一のワ−ド線を「１」に
活性化する。
（１）はプリチャ−ジ信号Φが「０」となるプリチャ−
ジ期間においては、その全てのワ−ド線を「０」とし、
前記Ｎチャンネルトランジスタから成る全てのメモリセ
ルをオフさせ、プリチャ−ジ信号Φが「１」になるのに
同期して、プリチャ−ジ期間中に確定しているアドレス
信号Ａ0〜Ａnの状態に応じた唯一のワ−ド線を「１」に
活性化する。
【０００４】図４は図３に示した従来のアドレスデコ−
ダ（１）の構成において、その単一のワ−ド線に着目し
たものであり、ゲ−トがアドレス信号Ａ0〜Ａnに接続さ
れた単位回路図である。図５は図４に示した回路の動作
タイミング図である。図４に示したアドレスデコ−ダの
動作を図４及び、図５を参照しながら説明する。
ダ（１）の構成において、その単一のワ−ド線に着目し
たものであり、ゲ−トがアドレス信号Ａ0〜Ａnに接続さ
れた単位回路図である。図５は図４に示した回路の動作
タイミング図である。図４に示したアドレスデコ−ダの
動作を図４及び、図５を参照しながら説明する。
【０００５】まずプリチャ−ジ信号Φが「０」となるプ
リチャ−ジ期間では、並列Ｐチャンネルトランジスタ
（２１Φ）がオンし、直列Ｎチャンネルトランジスタ
（２２Φ）がオフすることにより、アドレス信号Ａ0〜
Ａnの状態によらず、アドレスデコ−ダの出力ノ−ド
（ａ）は、電源電位Ｖｄｄに充電され「１」となり、イ
ンバ−タ（２３）の出力であるワ−ド線Ｗajは「０」と
なる。
リチャ−ジ期間では、並列Ｐチャンネルトランジスタ
（２１Φ）がオンし、直列Ｎチャンネルトランジスタ
（２２Φ）がオフすることにより、アドレス信号Ａ0〜
Ａnの状態によらず、アドレスデコ−ダの出力ノ−ド
（ａ）は、電源電位Ｖｄｄに充電され「１」となり、イ
ンバ−タ（２３）の出力であるワ−ド線Ｗajは「０」と
なる。
【０００６】一方プリチャ−ジ信号Φが「０」の期間に
アドレス信号Ａ0〜Ａnは全て「１」に確定する。このた
め並列Ｐチャンネルトランジスタ（２１0）〜（２１n）
がオフし、直列Ｎチャンネルトタンジスタ（２２0）〜
（２２n）はオンするが、プリチャ−ジ信号Φが「０」
のため、並列Ｐチャンネルトランジスタ（２１Φ）がオ
ンし、直列Ｎチャンネルトランジスタ（２２Φ）がオフ
した状態のため、アドレスデコ−ダの出力ノ−ド（ａ）
は「１」を維持し、インバ−タ（２３）の出力であるワ
−ド線Ｗajは「０」を維持することになる。
アドレス信号Ａ0〜Ａnは全て「１」に確定する。このた
め並列Ｐチャンネルトランジスタ（２１0）〜（２１n）
がオフし、直列Ｎチャンネルトタンジスタ（２２0）〜
（２２n）はオンするが、プリチャ−ジ信号Φが「０」
のため、並列Ｐチャンネルトランジスタ（２１Φ）がオ
ンし、直列Ｎチャンネルトランジスタ（２２Φ）がオフ
した状態のため、アドレスデコ−ダの出力ノ−ド（ａ）
は「１」を維持し、インバ−タ（２３）の出力であるワ
−ド線Ｗajは「０」を維持することになる。
【０００７】その後プリチャ−ジ信号Φが「１」になり
プリチャ−ジ期間が解除されると、並列Ｐチャンネルト
ランジスタ（２１Φ）がオフし、直列Ｎチャンネルトラ
ンジスタ（２２Φ）がオンすることにより、アドレスデ
コ−ダの出力ノ−ド（ａ）は直列Ｎチャンネルトランジ
スタ（２２Φ）及び、（２２0）〜（２２n）を介して接
地電位Ｖｓｓに放電され「０」となり、インバ−タ（２
３）の出力は「１」となり、ワ−ド線Ｗajが活性化され
選択すべきアドレスが確定する。
プリチャ−ジ期間が解除されると、並列Ｐチャンネルト
ランジスタ（２１Φ）がオフし、直列Ｎチャンネルトラ
ンジスタ（２２Φ）がオンすることにより、アドレスデ
コ−ダの出力ノ−ド（ａ）は直列Ｎチャンネルトランジ
スタ（２２Φ）及び、（２２0）〜（２２n）を介して接
地電位Ｖｓｓに放電され「０」となり、インバ−タ（２
３）の出力は「１」となり、ワ−ド線Ｗajが活性化され
選択すべきアドレスが確定する。
【０００８】
【発明が解決しようとする課題】上述したアドレスデコ
−ダにおいて、プリチャ−ジ信号Φが「１」になってか
らワ−ド線Ｗajが活性化されるまでのアドレス確定時間
ｔ0 は、主として直列Ｎチャンネルトランジスタ（２２
Φ）及び、（２２0）〜（２２n）を介してアドレスデコ
−ダの出力ノ−ド（ａ）の接地電位Ｖｓｓへの放電時間
に支配される。
−ダにおいて、プリチャ−ジ信号Φが「１」になってか
らワ−ド線Ｗajが活性化されるまでのアドレス確定時間
ｔ0 は、主として直列Ｎチャンネルトランジスタ（２２
Φ）及び、（２２0）〜（２２n）を介してアドレスデコ
−ダの出力ノ−ド（ａ）の接地電位Ｖｓｓへの放電時間
に支配される。
【０００９】このためＲＯＭが大容量化するに伴い、ア
ドレス信号Ａ0〜Ａnのビット数が増加すると、それだけ
直列Ｎチャンネルトランジスタの縦積み段数が増加し、
アドレス確定時間ｔ0 が大きくなる。そのため結果とし
て、上述した構成の従来のアドレスデコ−ダではＲＯＭ
の大容量化に伴い、その読みだしスピ−ドが遅くなると
いう問題がある。
ドレス信号Ａ0〜Ａnのビット数が増加すると、それだけ
直列Ｎチャンネルトランジスタの縦積み段数が増加し、
アドレス確定時間ｔ0 が大きくなる。そのため結果とし
て、上述した構成の従来のアドレスデコ−ダではＲＯＭ
の大容量化に伴い、その読みだしスピ−ドが遅くなると
いう問題がある。
【００１０】
【課題を解決するための手段】本発明は上述した課題に
鑑みて為されたものであり、複数ビットのアドレス信号
が入力された第１のゲ−ト回路（３１）と、前記第１の
ゲ−ト回路（３１）の出力と、プリチャ−ジ信号Φとが
入力され、その出力がワ−ド線に接続された第２のゲ−
ト回路（３２）を備え、プリチャ−ジ期間内に前記第１
のゲ−ト回路（３１）で、前記アドレス信号Ａ0〜Ａnに
基ずくデコ−ドを完了し、且つその出力を確定させるこ
とにより、前記第１のゲ−ト回路（３１）に入力される
前記アドレス信号Ａ0〜Ａnのビット数に依存することな
く、前記プリチャ−ジ信号Φの変化に同期して、前記第
２のゲ−ト回路（３２）でワ−ド線を活性化することを
特徴とするものである。
鑑みて為されたものであり、複数ビットのアドレス信号
が入力された第１のゲ−ト回路（３１）と、前記第１の
ゲ−ト回路（３１）の出力と、プリチャ−ジ信号Φとが
入力され、その出力がワ−ド線に接続された第２のゲ−
ト回路（３２）を備え、プリチャ−ジ期間内に前記第１
のゲ−ト回路（３１）で、前記アドレス信号Ａ0〜Ａnに
基ずくデコ−ドを完了し、且つその出力を確定させるこ
とにより、前記第１のゲ−ト回路（３１）に入力される
前記アドレス信号Ａ0〜Ａnのビット数に依存することな
く、前記プリチャ−ジ信号Φの変化に同期して、前記第
２のゲ−ト回路（３２）でワ−ド線を活性化することを
特徴とするものである。
【００１１】
【作用】上述の手段によれば、プリチャ−ジ信号Φが
「０」のプリチャ−ジ期間内において、第１のゲ−ト回
路（３１）に入力されるアドレス信号が確定すると、直
ちに前記第１のゲ−ト回路（３１）によりそのデコ−ド
が開始され、その出力を確定させることが設計上可能と
なる。このため前記プリチャ−ジ信号Φが「１」になっ
てからワ−ド線を活性化するまでのアドレス確定時間ｔ
0 は、第１のゲ−ト回路（３１）に入力されるアドレス
信号Ａ0〜Ａnのビット数に依存することなく、常に第２
のゲート回路（３２）の縦積み２段の直列Ｎチャンネル
トランジスタを介しての放電時間に支配されるため小さ
くなる。即ち、メモリの大容量化に伴い、アドレス信号
Ａ0〜Ａnのビット数が増加してもアドレス確定時間ｔ0
の増加を防止することが可能となる。
「０」のプリチャ−ジ期間内において、第１のゲ−ト回
路（３１）に入力されるアドレス信号が確定すると、直
ちに前記第１のゲ−ト回路（３１）によりそのデコ−ド
が開始され、その出力を確定させることが設計上可能と
なる。このため前記プリチャ−ジ信号Φが「１」になっ
てからワ−ド線を活性化するまでのアドレス確定時間ｔ
0 は、第１のゲ−ト回路（３１）に入力されるアドレス
信号Ａ0〜Ａnのビット数に依存することなく、常に第２
のゲート回路（３２）の縦積み２段の直列Ｎチャンネル
トランジスタを介しての放電時間に支配されるため小さ
くなる。即ち、メモリの大容量化に伴い、アドレス信号
Ａ0〜Ａnのビット数が増加してもアドレス確定時間ｔ0
の増加を防止することが可能となる。
【００１２】
【実施例】次に本発明の一実施例を図面を参照して説明
する。図１は本発明の一実施例に係るアドレスデコ−ダ
の回路図であり、アドレス信号Ａ0〜Ａnが全て「１」に
おいてワ−ド線を活性化する単一のワ−ド線を構成する
単位回路図である。
する。図１は本発明の一実施例に係るアドレスデコ−ダ
の回路図であり、アドレス信号Ａ0〜Ａnが全て「１」に
おいてワ−ド線を活性化する単一のワ−ド線を構成する
単位回路図である。
【００１３】同図における本発明のアドレスデコ−ダ
は、ゲ−トがアドレス信号Ａ0〜Ａnに接続され、電源電
位Ｖｄｄと出力ノ−ド（ｃ）間に並列接続された、並列
Ｐチャンネルトランジスタ（２１0）〜（２１n）と、ゲ
−トがアドレス信号Ａ0〜Ａnに接続され、接地電位Ｖｓ
ｓと出力ノ−ド（ｃ）間に直列接続される直列Ｎチャン
ネルトランジスタ（２２0）〜（２２n）とから成るナン
ド回路（２９）と、前記ナンド回路（２９）の出力を反
転するためのインバ−タ（２３）とから構成される第１
のゲ−ト回路（３１）と、ゲ−トがそれぞれ第１のゲ−
ト回路（３１）の出力ノ−ド（ｂ）及び、プリチャ−ジ
信号Φに接続され、電源電位Ｖｄｄと出力ノ−ド（ａ）
間に並列接続された、並列Ｐチャンネルトランジスタ
（２４）、（２６Φ）と、ゲ−トがそれぞれ第１のゲ−
ト回路（３１）の出力ノ−ド（ｂ）及び、プリチャ−ジ
信号Φに接続され、接地電位Ｖｓｓと出力ノ−ド（ａ）
間に直列接続された、直列Ｎチャンネルトランジスタ
（２５）、（２７Φ）とから成るナンド回路（３０）
と、前記ナンド回路（３０）の出力ノ−ド（ａ）を入力
とし、出力がワ−ド線Ｗajと接続されるインバ−タ（２
８）とから成る第２のゲ−ト回路（３２）とから構成さ
れる。
は、ゲ−トがアドレス信号Ａ0〜Ａnに接続され、電源電
位Ｖｄｄと出力ノ−ド（ｃ）間に並列接続された、並列
Ｐチャンネルトランジスタ（２１0）〜（２１n）と、ゲ
−トがアドレス信号Ａ0〜Ａnに接続され、接地電位Ｖｓ
ｓと出力ノ−ド（ｃ）間に直列接続される直列Ｎチャン
ネルトランジスタ（２２0）〜（２２n）とから成るナン
ド回路（２９）と、前記ナンド回路（２９）の出力を反
転するためのインバ−タ（２３）とから構成される第１
のゲ−ト回路（３１）と、ゲ−トがそれぞれ第１のゲ−
ト回路（３１）の出力ノ−ド（ｂ）及び、プリチャ−ジ
信号Φに接続され、電源電位Ｖｄｄと出力ノ−ド（ａ）
間に並列接続された、並列Ｐチャンネルトランジスタ
（２４）、（２６Φ）と、ゲ−トがそれぞれ第１のゲ−
ト回路（３１）の出力ノ−ド（ｂ）及び、プリチャ−ジ
信号Φに接続され、接地電位Ｖｓｓと出力ノ−ド（ａ）
間に直列接続された、直列Ｎチャンネルトランジスタ
（２５）、（２７Φ）とから成るナンド回路（３０）
と、前記ナンド回路（３０）の出力ノ−ド（ａ）を入力
とし、出力がワ−ド線Ｗajと接続されるインバ−タ（２
８）とから成る第２のゲ−ト回路（３２）とから構成さ
れる。
【００１４】次に上述した本発明のアドレスデコ−ダの
動作を図１及び、図２を参照して説明する。図２は図１
に示した回路図の動作タイミング図である。まず、プリ
チャ−ジ信号Φが「０」となり、プリチャ−ジ期間に突
入した時点において、アドレス信号Ａ0〜Ａnは全て
「１」に確定しておらず、ナンド回路（２９）の並列Ｐ
チャンネルトランジスタ（２１0）〜（２１n）の少なく
とも一個のトランジスタはオンし、直列Ｎチャンネルト
ランジスタ（２２0）〜（２２n）の少なくとも一個のト
ランジスタはオフしているため、その出力ノ−ド（ｃ）
は電源電位Ｖｄｄに充電され「１」となると共に、イン
バ−タ（２３）を介して第１のゲ−ト回路（３１）の出
力ノ−ド（ｂ）は接地電位Ｖｓｓに放電され「０」とな
る。
動作を図１及び、図２を参照して説明する。図２は図１
に示した回路図の動作タイミング図である。まず、プリ
チャ−ジ信号Φが「０」となり、プリチャ−ジ期間に突
入した時点において、アドレス信号Ａ0〜Ａnは全て
「１」に確定しておらず、ナンド回路（２９）の並列Ｐ
チャンネルトランジスタ（２１0）〜（２１n）の少なく
とも一個のトランジスタはオンし、直列Ｎチャンネルト
ランジスタ（２２0）〜（２２n）の少なくとも一個のト
ランジスタはオフしているため、その出力ノ−ド（ｃ）
は電源電位Ｖｄｄに充電され「１」となると共に、イン
バ−タ（２３）を介して第１のゲ−ト回路（３１）の出
力ノ−ド（ｂ）は接地電位Ｖｓｓに放電され「０」とな
る。
【００１５】一方ナンド回路（３０）においては、プリ
チャ−ジ信号Φが「０」になるのに伴い、並列Ｐチャン
ネルトランジスタ（２６Φ）がオンし、直列Ｎチャンネ
ルトランジスタ（２７Φ）がオフすることにより、第１
のゲ−ト回路（３１）の出力に関係なく、ナンド回路
（３０）の出力ノ−ド（ａ）は電源電位Ｖｄｄに充電さ
れ、「１」になると共に、インバ−タ（２８）を介して
ワ−ド線Ｗajは接地電位Ｖｓｓに放電され「０」とな
る。
チャ−ジ信号Φが「０」になるのに伴い、並列Ｐチャン
ネルトランジスタ（２６Φ）がオンし、直列Ｎチャンネ
ルトランジスタ（２７Φ）がオフすることにより、第１
のゲ−ト回路（３１）の出力に関係なく、ナンド回路
（３０）の出力ノ−ド（ａ）は電源電位Ｖｄｄに充電さ
れ、「１」になると共に、インバ−タ（２８）を介して
ワ−ド線Ｗajは接地電位Ｖｓｓに放電され「０」とな
る。
【００１６】その後プリチャ−ジ信号Φが「０」の期間
にアドレス信号Ａ0〜Ａnは全て「１」に確定すると、ナ
ンド回路（２９）を構成する全てのＰチャンネルトラン
ジスタ（２１0）〜（２１n）がオフし、全てのＮチャン
ネルトランジスタ（２２0）〜（２２n）がオンすること
により、その出力ノ−ド（ｃ）は直列Ｎチャンネルトラ
ンジスタ（２２0）〜（２２n）を介して接地電位Ｖｓｓ
に放電され「０」になると共に、インバ−タ（２３）を
介して第１のゲ−ト回路（３１）の出力ノ−ド（ｂ）が
電源電位Ｖｄｄに充電され「１」となり、第２のゲ−ト
回路（３２）のナンド回路（３０）を構成する並列Ｐチ
ャンネルトランジスタ（２４）がオフし、直列Ｎチャン
ネルトランジスタ（２５）がオンする。
にアドレス信号Ａ0〜Ａnは全て「１」に確定すると、ナ
ンド回路（２９）を構成する全てのＰチャンネルトラン
ジスタ（２１0）〜（２１n）がオフし、全てのＮチャン
ネルトランジスタ（２２0）〜（２２n）がオンすること
により、その出力ノ−ド（ｃ）は直列Ｎチャンネルトラ
ンジスタ（２２0）〜（２２n）を介して接地電位Ｖｓｓ
に放電され「０」になると共に、インバ−タ（２３）を
介して第１のゲ−ト回路（３１）の出力ノ−ド（ｂ）が
電源電位Ｖｄｄに充電され「１」となり、第２のゲ−ト
回路（３２）のナンド回路（３０）を構成する並列Ｐチ
ャンネルトランジスタ（２４）がオフし、直列Ｎチャン
ネルトランジスタ（２５）がオンする。
【００１７】本発明の特徴とする点はこの部分にある。
即ち、プリチャ−ジ信号Φが「０」の期間にアドレス信
号Ａ0〜Ａnが全て「１」に先行して確定することに着目
し、アドレス信号Ａ0〜Ａnが全て「１」に確定すると、
直ちに第１のゲ−ト回路（３１）でアドレス信号Ａ0〜
Ａnのデコ−ドを開始し、プリチャ−ジ信号Φが「０」
のプリチャ−ジ期間中にそのデコ−ドを完了させ、第１
のゲ−ト回路（３１）の出力を確定させておくものであ
る。
即ち、プリチャ−ジ信号Φが「０」の期間にアドレス信
号Ａ0〜Ａnが全て「１」に先行して確定することに着目
し、アドレス信号Ａ0〜Ａnが全て「１」に確定すると、
直ちに第１のゲ−ト回路（３１）でアドレス信号Ａ0〜
Ａnのデコ−ドを開始し、プリチャ−ジ信号Φが「０」
のプリチャ−ジ期間中にそのデコ−ドを完了させ、第１
のゲ−ト回路（３１）の出力を確定させておくものであ
る。
【００１８】そして、プリチャ−ジ信号Φが「１」とな
り、プリチャ−ジ期間が解除されると、第２のゲ−ト回
路（３２）のナンド回路（３０）を構成する並列Ｐチャ
ンネルトランジスタ（２６Φ）がオフし、直列Ｎチャン
ネルトランジスタ（２７Φ）がオンすることにより、出
力ノ−ド（ａ）は、直列Ｎチャンネルトランジスタ（２
５）、（２７Φ）を介して接地電位Ｖｓｓに放電され
「０」になると共に、インバ−タ（２８）を介してワ−
ド線Ｗajが「１」に活性化される。
り、プリチャ−ジ期間が解除されると、第２のゲ−ト回
路（３２）のナンド回路（３０）を構成する並列Ｐチャ
ンネルトランジスタ（２６Φ）がオフし、直列Ｎチャン
ネルトランジスタ（２７Φ）がオンすることにより、出
力ノ−ド（ａ）は、直列Ｎチャンネルトランジスタ（２
５）、（２７Φ）を介して接地電位Ｖｓｓに放電され
「０」になると共に、インバ−タ（２８）を介してワ−
ド線Ｗajが「１」に活性化される。
【００１９】このためプリチャ−ジ信号Φが「１」に立
ち上がってからワ−ド線Ｗajが「１」に活性化されるま
でのアドレス確定時間ｔ0 は、アドレスデコ−ダに入力
されるアドレス信号Ａ0〜Ａnのビット数に依存すること
なく、常に直列Ｎチャンネルトランジスタ（２５）、
（２７Φ）の２段で出力ノ−ド（ａ）を放電する時間に
支配されるため、従来のアドレスデコ−ダと比較して高
速にワ−ド線Ｗajを活性化することができる。これによ
り、メモリの大容量化に伴いアドレス信号Ａ0〜Ａnのビ
ット数が増加しても、アドレス確定時間ｔ0 の増加を防
止することが可能となる。
ち上がってからワ−ド線Ｗajが「１」に活性化されるま
でのアドレス確定時間ｔ0 は、アドレスデコ−ダに入力
されるアドレス信号Ａ0〜Ａnのビット数に依存すること
なく、常に直列Ｎチャンネルトランジスタ（２５）、
（２７Φ）の２段で出力ノ−ド（ａ）を放電する時間に
支配されるため、従来のアドレスデコ−ダと比較して高
速にワ−ド線Ｗajを活性化することができる。これによ
り、メモリの大容量化に伴いアドレス信号Ａ0〜Ａnのビ
ット数が増加しても、アドレス確定時間ｔ0 の増加を防
止することが可能となる。
【００２０】尚本実施例においては、アドレス信号Ａ0
〜Ａnをナンド回路でデコ−ドするアドレスデコ−ダに
ついて言及したが、これに限定されずアドレス信号Ａ0
〜Ａnをノア回路でデコ−ドするアドレスデコ−ダにお
いても、同様の考え方が適用できる。
〜Ａnをナンド回路でデコ−ドするアドレスデコ−ダに
ついて言及したが、これに限定されずアドレス信号Ａ0
〜Ａnをノア回路でデコ−ドするアドレスデコ−ダにお
いても、同様の考え方が適用できる。
【００２１】
【発明の効果】上述した如く、本発明のアドレスデコ−
ダによれば、プリチャ−ジ期間が解除されてからワ−ド
線を活性化するまでのアドレス確定時間ｔ0 は、アドレ
スデコ−ダに入力されるアドレス信号Ａ0〜Ａnのビット
数に依存することなく、常に第２のゲ−ト回路（３２）
の縦積み２段のトランジスタに支配されるため、そのワ
−ド線の活性化に関し、高速動作することが可能とな
り、結果として読みだしスピ−ドの高速化が実現でき
る。特に大容量のメモリに対して大きな効果を発揮する
ものである。
ダによれば、プリチャ−ジ期間が解除されてからワ−ド
線を活性化するまでのアドレス確定時間ｔ0 は、アドレ
スデコ−ダに入力されるアドレス信号Ａ0〜Ａnのビット
数に依存することなく、常に第２のゲ−ト回路（３２）
の縦積み２段のトランジスタに支配されるため、そのワ
−ド線の活性化に関し、高速動作することが可能とな
り、結果として読みだしスピ−ドの高速化が実現でき
る。特に大容量のメモリに対して大きな効果を発揮する
ものである。
【図１】本発明の実施例に係るアドレスデコ−ダの回路
図である。
図である。
【図２】図１に示した回路の動作タイミング図である。
【図３】従来例に係るアドレスデコ−ダのダイナミック
動作型ＲＯＭへの適用例を示す回路図である。
動作型ＲＯＭへの適用例を示す回路図である。
【図４】図３に示した従来のアドレスデコ−ダの単一の
ワ−ド線を構成する単位回路図である。
ワ−ド線を構成する単位回路図である。
【図５】図４に示した回路の動作タイミング図である。
（２１0）〜（２１n） 並列Ｐチャンネルトランジスタ （２２0）〜（２２n） 直列Ｎチャンネルトランジスタ （２３） インバ−タ （２４）、（２６Φ） 並列Ｐチャンネルトランジスタ （２５）、（２７Φ） 直列Ｎチャンネルトランジスタ （２８） インバ−タ （２９）、（３０） ナンド回路 （３１） 第１のゲ−ト回路 （３２） 第２のゲ−ト回路 Ａ0〜Ａn アドレス信号 Φ プリチャ−ジ信号
Claims (1)
- 【請求項１】 複数ビットのアドレス信号が入力された
第１のゲ−ト回路と、前記第１のゲ−ト回路の出力とプ
リチャ−ジ信号とが入力され、その出力がワ−ド線に接
続された第２のゲ−ト回路とを備え、プリチャ−ジ期間
内に前記アドレス信号の変化に基ずいて前記第１のゲ−
ト回路の出力を確定させることにより、プリチャ−ジ期
間終了から前記ワ−ド線を活性化するまでの時間を短縮
したことを特徴とするアドレスデコ−ダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18401392A JPH0628880A (ja) | 1992-07-10 | 1992-07-10 | アドレスデコ−ダ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18401392A JPH0628880A (ja) | 1992-07-10 | 1992-07-10 | アドレスデコ−ダ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628880A true JPH0628880A (ja) | 1994-02-04 |
Family
ID=16145810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18401392A Pending JPH0628880A (ja) | 1992-07-10 | 1992-07-10 | アドレスデコ−ダ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0628880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172814A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその動作方法 |
-
1992
- 1992-07-10 JP JP18401392A patent/JPH0628880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007172814A (ja) * | 2005-11-25 | 2007-07-05 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその動作方法 |
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