JP2000048567A5

JP2000048567A5 -

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Publication number: JP2000048567A5
Application number: JP1998252893A
Authority: JP
Filing date: 1998-09-07
Publication date: 2005-11-04

Description

メモリセルアレイ１００は、図１に示すとおり、全部で１６個のメモリセルブロック１００ａ〜１００ｐに分割配置されている。たとえば、同期型半導体記憶装置１０００の記憶容量が１Ｇビットである場合、各メモリセルブロックは６４Ｍビットの容量を有する。各ブロックは、独立にバンクとして動作し得る構成となっている。

外部アドレス信号Ａ０〜Ａｉのうち、所定数のビット数は、アドレスバス５１ａを介して、バンクデコーダ２２に与えられる。バンクデコーダ２２からは、アドレスバス５１ｂおよび５１ｃを介して、デコードされたバンクアドレスＢ０〜Ｂ７が、各バンクに伝達される。

同期型半導体記憶装置１０００は、さらに、チップ中央部の長辺方向に沿う領域であって、外部制御信号入力端子群１０およびアドレス信号入力端子群１２が設けられる領域の外側に、それぞれ配置されるデータ入力端子ＤＱ０〜ＤＱ１５およびＤＱ１６〜ＤＱ３１と、データ入出力端子ＤＱ０〜ＤＱ３１にそれぞれ対応して設けられる入出力バッファ回路１４ａ〜１４ｆと、入出力バッファと対応するメモリセルブロックとの間でデータの伝達を行なうデータバス５４と、メモリセルブロック１００ａ〜１００ｐにそれぞれ対応して設けられ、データバス５４と選択されたメモリセル列との間でデータの授受を行なうリード／ライトアンプ３８とを含む。

図６は、１Ｇビットの半導体記憶装置の中央部の概略を示す図である。図６を参照して、パッド３４０に入力されたコマンドは、コマンドデコーダ３５０にてデコードされた後ラッチ３５２に情報として一時記憶される。パッド３５８に入力されたバンクアドレスもバンクデコーダ３６０でデコードされた後ラッチ３６４に情報として一時記憶される。これによりデコードの時間が短縮される。ラッチされたコマンドはドライバ回路３８２、３９８、３７０、３８６により各バンクに分配される。バンクアドレスはドライバ回路３８０、３９６、３７２、３８８により各バンクに分配される。

コマンドラッチ４２４の内部で活性化されたフラグをもとにアドレスを活性化する信号ＡＤＤ−ＬＡＴＣＨが発生される。また、このフラグはコラムのコントロール系回路Ｃ−Ｃｔｌ．を活性化し、アレイ部にコントロール信号を送り出す（図示せず）。コラム系のクロック信号ＭＤ−ＣＡＬＴ、リードクロック信号Ｃ−ＣＬＫ、ライトクロック信号Ｃ−ＷＣＬＫは、アレイ部に出力されるコントロール信号の基準となる。

時刻ｔ４において、信号ＷＲＩＴＥが活性化し、書込動作が指定されると、フラグ信号Ｃｏｌ．ＦＬＡＧおよびＷＲＩＴＥ．ＦＬＡＧが活性化する。一方、コラムアドレス信号が選択されたバンクに取りこまれ、時刻ｔ５およびｔ６において外部から書込データが取りこまれて、保持される。

簡単に動作を説明すると、プリチャージ信号ＰＣがＨレベルとなり相補プリチャージ信号／ＰＣがＬレベルとなるスタンドバイ状態のときはＮチャネルＭＯＳトランジスタ７０２、７０６は導通状態となり、応じてＮチャネルＭＯＳトランジスタ７０８、７１２は非導通状態となる。一方ＰチャネルＭＯＳトランジスタ７１０、７１４は導通状態となるため、ノードＮＲ７、ＮＲ８はいずれもＨレベルとなる。

バンクアドレスＢＡ０〜ＢＡ２は、ロウ系のアクセス時、コラムアクセス時それぞれにおいてアクセスするバンクを指示する。

このバンクアドレスは、バンクアドレスラッチ８１８で一旦保持された後バンクデコーダ８２０にてデコードされ、識別され各バンクＢＡＮＫ０〜ＢＡＮＫ１６に伝達される。

半導体記憶装置へのデータ入力は、外部から入力されるデータストローブＱＳとして入力されたクロックに同期して実施される。データ出力は、ディレイドロックループ（ＤＬＬ）、フェイズロックトループ（ＰＬＬ）、シンクロナスミラーディレイ（ＳＭＤ）などで発生された同期クロックに応じて出力される。

時刻ｔ５以降に示したリード時にはコラム選択用の選択信号ＹＳの活性化がクロックの立ち上がりエッジを基準にするのに対して、時刻ｔ２以降に示したライト時にはクロックの立ち下がりエッジを基準とする。この時には後に図２９で説明するライト制御回路２５０に入力する基準クロックを反転クロックに切り替えるだけで制御が可能である。

図２６を参照して、基本的にアドレスに関する処理自体は、ライト時もリード時も入力直後に実施する。アドレスの変換やバーストアドレス発生などの処理は、入力サイクルにて実施する。リード時とライト時ではこの後の処理が異なる。

入力サイクルで処理されたアドレス情報は、リード時にはそのままアレイに伝達され、選択信号ＹＳを活性化する情報源とされる。リード時のクロックＲＣＬＫからの遅延信号が選択信号ＹＳの活性化のトリガーとされ、そのタイミングにて１ショットパルスが発生されメモリアレイに伝達される。

図２７を参照して、各バンクに共通して設けられているアドレスバス８３２上にカラムアドレスが伝達されているときにそのカラムアドレスをラッチするアドレスラッチ８３４と、アドレスラッチ８３４からアドレスを受けてプリデコードするコラムプリデコーダ８３６と、信号ＭＤによりマスクされていない場合にコラムプリデコーダ８３６の出力するプリデコード結果を受けバンクからのデータ読出時とバンクへのデータ書込時とで遅延時間（クロック単位）を切換えて出力するシフト回路８３８と、シフト回路８３８の出力を受けるドライブ回路群８４０と、リードフラグおよびライトフラグに応じて内部クロック信号ｉｎｔ．ＣＬＫの遅延量を変化させてノードＮｏｕｔに出力するライト制御回路２５０と、ノードＮｏｕｔが一方の入力に接続され他方の入力にはドライブ回路群８４０の出力ノードが接続されるＮＡＮＤ回路群８４２と、ＮＡＮＤ回路群８４２の出力を受けてデコードし選択信号ＹＳを出力するコラムデコーダ８４４とが各バンクに対応して設けられる。

ドライブ回路群８４０には該当アドレスが冗長アレイに置換されるか否かを表わす信号Ｈ／Ｍ（Hit/Miss）が入力されており、冗長アレイへの置換が実施される場合はドライブ回路群８４０の出力は非活性化される。

図２８を参照して、シフト回路２００は、信号／ＲＳＴと信号ＭＤとを受けて信号／ＩＲＳＴを出力するＡＮＤ回路２０１と、入力ノードＩＮとノードＮ１との間に直列に接続され信号ＷＲＩＴＥ（ＦＬＡＧ）、／ＷＤＦに応じてそれぞれ導通するスイッチ２０２、２０４と、入力にノードＮ１の電位および信号／ＩＲＳＴが入力されたＮＡＮＤ回路２０６と、ＮＡＮＤ回路２０６の出力を受け反転しノードＮ１に出力するインバータ２０８と、ＮＡＮＤ回路２０６の出力を信号／ＳＨＩＦＴに応じてノードＮ２に与えるスイッチ２１０と、ノードＮ２の電位を受けて反転するインバータ２１２と、インバータ２１２の出力および信号／ＩＲＳＴを受けてノードＮ２に出力するＮＡＮＤ回路２１４と、インバータ２１２の出力を信号ＳＨＩＦＴに応じてノードＮ３に与えるスイッチ２１６と、入力にノードＮ３の電位および信号／ＩＲＳＴが入力されたＮＡＮＤ回路２１８と、ＮＡＮＤ回路２１８の出力を受け反転しノードＮ３に出力するインバータ２２０と、ＮＡＮＤ回路２１８の出力を信号／ＳＨＩＦＴに応じてノードＮ４に与えるスイッチ２２２と、ノードＮ４の電位を受けて反転するインバータ２２４と、インバータ２２４の出力および信号／ＩＲＳＴを受けてノードＮ４に出力するＮＡＮＤ回路２２６と、インバータ２２４の出力と出力ノードＯＵＴとの間に直列に接続され信号ＳＨＩＦＴ、ＩＷＲＩＴＥ（ＦＬＡＧ）に応じてそれぞれ導通するスイッチ２２８、２３０とを含む。

ライト制御回路２５０は、リード時とライト時とでそれぞれ別々に独立して選択信号ＹＳの活性化タイミングを決める出力信号のクロックからの遅延量を変化させることができ、また選択信号ＹＳの活性期間となる出力信号の出力パルス幅を変化させることができる。

遅延制御回路８７４は、複数の遅延制御段８８０を含む。遅延制御段８８０は、ソースが電源ノードに接続されゲートに制御信号ＥＮＡを受けるＰチャネルＭＯＳトランジスタ８８４と、ゲートが遅延制御段８８０の出力ノードに接続されＰチャネルＭＯＳトランジスタ８８４のドレインと遅延制御段８８０の出力ノードとの間に接続されるＰチャネルＭＯＳトランジスタ８８２と、制御信号／ＥＮＡをゲートに受けソースが接地ノードに接続されるＮチャネルＭＯＳトランジスタ８７８と、ゲートが遅延制御段８８０の入力ノードに接続されＮチャネルＭＯＳトランジスタ８７８のドレインと遅延制御段８８０の出力ノードとの間に接続されるＮチャネルＭＯＳトランジスタ８７９とを含む。遅延制御回路８７４に含まれる各遅延制御段８８０の入力ノードにはバッファ回路８７０の出力が与えられる。制御信号ＥＮＡ、／ＥＮＡはそれぞれの遅延制御段８８０に対応する制御信号を含んでおり、この制御信号に応じて活性化される遅延制御段の数が決定される。

遅延制御回路８７６は、複数の遅延制御段８８０を含み、この遅延制御段８８０の入力ノードにはインバータ８７２の出力が与えられる。制御信号ＥＮＢ、／ＥＮＢは各遅延制御段８８０に対応する制御信号線を含んでおり、この制御信号線の活性化される本数に応じて活性化される遅延制御段８８０の数が決定される。

図３２を参照して、ライトコマンド入力後１クロック後の時刻ｔ３と１．５クロック後の時刻ｔ３ＡとでデータＤＱ（ｅｘｔ）が連続して入力される場合、時刻ｔ３Ａにて入力部のデータラッチからアレイ部にあるアレイラッチにグローバル入出力線Ｇ−Ｉ／Ｏを介してデータを転送後、時刻ｔ４から始まるメモリセルへのライト動作に備えれば、データがグローバル入出力線Ｇ−Ｉ／Ｏを伝達されるに要する遅延時間が節約でき、さらにマージンが拡大する。他の波形については図２６と同様であるので説明は繰り返さない。

アレイ回路部９０４は、ドライバ９１０の出力を受けるレシーバ９１２と、レシーバ９１２の出力をラッチするローカルラッチ９１４と、ローカルラッチ９１４の出力を受けプリデコードするプリデコーダ９１６と、プリデコーダ９１６の結果を受けて冗長判定を行なう冗長判定回路９１８、９２０、９２２と、冗長判定回路９１８、９２０、９２２の出力のいずれかが活性化された場合に非活性化信号を出力するＯＲ回路９２４と、プリデコーダ９１６の出力を受けＯＲ回路９２４の出力する非活性化信号に従ってアレイにプリデコード結果を出力するドライバ９２５と、冗長判定回路９１８、９２０、９２２の出力をそれぞれ受け対応するスペアアレイに対して出力するドライバ９２６、９２８、９３０とを含む。

すなわち、複数の冗長判定回路の出力信号は置換が実施されない場合はすべてが非活性化されており、置換が実施される場合にはいずれか１つが活性化される。

図３７を参照して、ローカルラッチ１０３０は、互いに交差接続されたＮＡＮＤ回路１０９２および１０９４と、この交差接続されたＮＡＮＤ回路１０９２、１０９４に対する接地電位の供給状態を切換える切換回路１０９０と、ＮＡＮＤ回路１０９２および１０９４に対する電源電位Ｖｃｃの供給状態を切換える切換回路１０９６とを含む。
すなわち、切換回路１０９０、１０９６により階層電源が構成されている。３ステートドライバ１０３２は、信号ＳＣＲＣを一方の入力ノードに受け、他方にローカルラッチ１０３０の一方の出力信号を受けるＮＡＮＤ回路１０９８と、一方の入力ノードに信号ＳＣＲＣを受け、他方の入力ノードにローカルラッチ１０３０の他方の出力を受けるＮＡＮＤ回路１１０４と、ＮＡＮＤ回路１０９８の出力を受けるインバータ１１００と、インバータ１１００の出力によりゲート電位が制御され、ソースに階層電源電位Ｓ−ＧＮＤを受けるＮチャネルＭＯＳトランジスタ１１０２と、ゲートにＮＡＮＤ回路１１０４の出力を受け、ソースに階層電源電位Ｓ−Ｖｃｃを受けるＰチャネルＭＯＳトランジスタ１１０６とを含む。

このＮチャネルＭＯＳトランジスタ１１０２のドレインと、ＰチャネルＭＯＳトランジスタ１１０６のドレインとが接続され、この接続ノードの電位レベルが３ステートドライバ１０３２の出力電位となっている。図３６のローカルラッチ１０３０および３ステートドライバ１０３２は複数のデータを並列に伝達する構成を有しているが、図３７では代表して１データを伝達する構成を示した。

サブＹＳドライバ１１４７は、セグメントデコードＹＳ信号ＳＤＹＳがソースに接続されメインＹＳ信号ＭＹＳがゲートに与えられているＰチャネルＭＯＳトランジスタ１１９４と、メインＹＳ信号ＭＹＳをゲートに受けソースが接地ノードに接続されドレインがＰチャネルＭＯＳトランジスタ１１９４のドレインと接続されるＮチャネルＭＯＳトランジスタ１１９６とを含む。ＮチャネルＭＯＳトランジスタ１１９６のドレインからはサブＹＳ信号ＳＹＳが出力される。

レシーバ＆プリデコーダ１０２８Ａは、さらに、プリチャージ信号／ＰＣをゲートに受け活性化時にノードＮ４０、Ｎ４１、Ｎ４２、Ｎ４３の電位を電源電位にそれぞれプリチャージするＰチャネルＭＯＳトランジスタ１２１４、１２１６、１２１８、１２２０と、ノードＮ４０とノードＮ４４との間に直列に接続されたＮチャネルＭＯＳトランジスタ１２２２、１２３０と、ノードＮ４１とノードＮ４４との間に直列に接続されたＮチャネルＭＯＳトランジスタ１２２４、１２３４と、ノードＮ４２とノードＮ４４との間に直列に接続されたＮチャネルＭＯＳトランジスタ１２２６、１２３２と、ノードＮ４３とノードＮ４４との間に直列に接続されたＮチャネルＭＯＳトランジスタ１２２８、１２３６と、信号ＳＣＲＣをゲートに受けノードＮ４４と接地ノードとの間に接続されたＮチャネルＭＯＳトランジスタ１２３８とを含む。待機時のリーク電流低減のためには、このＮチャネルＭＯＳトランジスタ１２３８のしきい値は他のトランジスタより大きく設定されることが望ましい。

図４４を参照して、レシーバ＆プリデコーダ１０２８Ｂは、ラッチイネーブル信号ＲＥＮが活性化時に相補アドレス信号ＣＡＤ０、／ＣＡＤ０を内部にそれぞれ取込むゲート回路１２４２、１２４４と、ゲート回路１２４２、１２４４によって取込まれた相補アドレス信号をラッチするラッチ回路１２４６と、ラッチイネーブル信号ＲＥＮが活性化時に相補アドレス信号ＣＡＤ１、／ＣＡＤ１をそれぞれ内部に取込むゲート回路１２４８、１２５０と、ゲート回路１２４８、１２５０によって取込まれた相補アドレス信号をラッチするラッチ回路１２５２とを含む。

ただし、入力アドレスが相補信号で与えられる場合には相補信号が接続されるトランジスタをいずれも非導通状態とすることでプリデコーダをスタンバイ状態にすることができた。しかし、単アドレス入力の場合はアドレスの設定ではこのスタンバイ状態にできないため、判定線ＪＤＥがゲートに接続されるＰチャネルＭＯＳトランジスタ１２９２〜１２９８が判定時のスイッチとして設けられる。

中央回路部１３７２は、アドレス信号を受ける入力バッファ１３７６と、入力バッファ１３７６の出力を受けるラッチ１３７８と、ラッチ１３７８の出力のうちバーストアドレス生成にかかる下位のビットを受ける論理アドレス発生回路１３８０、１３８２、１３８４と、ラッチ１３７８の出力のうちバーストアドレス変換を受けないアドレスの上位部を受けるドライバ１３８６と、アドレス変換後のアドレスデータをアドレス発生回路１３８０、１３８２、１３８４から受けるドライバ１３８８とを含む。

３ステートドライバ１４１０はアレイ部のデコーダ１４３０およびＳＤＹＳデコーダ１４３４に受けたデータを出力する。デコーダ１４３０は応じてメイン選択信号ＭＹＳを活性化し、ＳＤＹＳデコーダ１４３４は、応じてサブ選択信号ＳＹＳを活性化する。３ステートドライバ１４２４、１４２６は、スペアデコーダ１４３２に対して活性化信号を出力する。応じてスペアデコーダ１４３２は活性化信号をデコードしスペア選択信号ＳＭＹＳを活性化させる。３ステートドライバ１４２８は、スペアアレイが使用されることを示す冗長使用信号をデコーダ１４３０に対して出力する。この冗長使用信号によってデコーダ１４３０は非活性化される。

アドレス比較部１４４４は、入力されるバーストアドレスの先頭アドレスＡＤＤ（アドレス変換を受けていない）とプログラムアドレス部１４４２に設定されているアドレスとを比較する。

一方、ヒューズ素子１４５２が切断されない時は、設定部１４５０の出力は、信号ＡＢ０がＨレベル、信号／ＡＢ０がＬレベルとなる。この時信号ＡＡ０がＬレベルである時には信号／ＡＡ０はＨレベルであるので比較部１５０２、１５０４いずれも非導通状態を保つ。したがって、コモンノードＮＣＯＭはプリチャージされた状態のままである。逆に信号ＡＡ０がＨレベルである時は比較部１５０２が導通状態となってしまうのでコモンノードはＬレベルとなる。

以上のように１ビットあたりの比較動作がなされる。コモンノードＮＣＯＭに各ビットに対応する比較部が並列に接続されるため、すべてのビットの入力アドレス信号がヒューズの設定に一致した時にのみコモンノードはＨレベルを保持する。このとき、置換指示する出力が冗長判定回路から出力される。

時刻ｔ４〜ｔ５の間は、選択信号ＳＤが活性化されておりアドレス比較部１４５０の出力である信号ＯＵＴＤが選択されノードＮＣＯＭ２に与えられ冗長活性化信号が出力される。

以上のようにバーストサイクルの進行とともに、アドレス比較部１４４４〜１４５０から信号がインターリーブされて伝達される。

Claims

外部クロック信号に同期して、外部からアドレス信号と制御信号とを受け、かつ外部との間で記憶データを授受する同期型半導体記憶装置であって、
行列状に配置される複数のメモリセルをそれぞれ有する複数のメモリセルブロックと、
前記複数のメモリセルブロックに対し共通に設けられ、各前記複数のメモリセルブロックに前記アドレス信号を伝達するアドレスバスとを備え、
前記アドレスバスは、行方向のメモリセル位置を指定する行アドレス信号と、列方向のメモリセル位置を指定する列アドレス信号とを伝達するアドレス信号線を含み、
前記メモリセルブロックに対応して設けられ、前記アドレスバスからの前記アドレス信号に応じて前記メモリセルを選択する複数の選択回路とをさらに備え、
前記選択回路は、
前記列アドレス信号に対応するデータを保持し前記列アドレス信号に応じて前記メモリセルの列選択を行う列選択回路を含む、同期型半導体記憶装置。
外部クロック信号に同期して、外部からアドレス信号と制御信号とを受け、かつ外部との間で記憶データを授受する同期型半導体記憶装置であって、
行列状に配置される複数のメモリセルをそれぞれ有する複数のメモリセルブロックと、
前記複数のメモリセルブロックに対し共通に設けられ、各前記複数のメモリセルブロックに前記アドレス信号を伝達するアドレスバスとを備え、
前記アドレスバスは、
行方向のメモリセル位置を指定する行アドレス信号と、列方向のメモリセル位置を指定する列アドレス信号とを伝達するアドレス信号線を含み、
各前記メモリセルブロックは、
前記記憶データの保持をする複数の正規メモリ部と、
不良メモリセル救済用の複数の冗長メモリ部とを含み、
前記アドレス信号に応じて前記正規メモリ部を前記複数の冗長メモリ部に置換するか否かをそれぞれ判定する複数の冗長判定回路と、
前記アドレス信号に対応する複数のアドレスを発生するアドレス変換回路をさらに備え、
各前記冗長判定回路は、
前記不良メモリセルのアドレスに対応する置換アドレスを設定するアドレス設定部と、
前記複数のアドレスにそれぞれ対応して設けられ、前記置換アドレスと前記複数のアドレスとを比較し一致を検出する複数の比較回路とを含む、同期型半導体記憶装置。