KR100438778B1 - 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법 - Google Patents

웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법 Download PDF

Info

Publication number
KR100438778B1
KR100438778B1 KR10-2001-0069227A KR20010069227A KR100438778B1 KR 100438778 B1 KR100438778 B1 KR 100438778B1 KR 20010069227 A KR20010069227 A KR 20010069227A KR 100438778 B1 KR100438778 B1 KR 100438778B1
Authority
KR
South Korea
Prior art keywords
frequency
clock cycle
clock
data
latch
Prior art date
Application number
KR10-2001-0069227A
Other languages
English (en)
Other versions
KR20030037673A (ko
Inventor
정대현
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR10-2001-0069227A priority Critical patent/KR100438778B1/ko
Priority to TW091132154A priority patent/TW577089B/zh
Priority to US10/288,830 priority patent/US6778464B2/en
Priority to JP2002324101A priority patent/JP2003281887A/ja
Publication of KR20030037673A publication Critical patent/KR20030037673A/ko
Application granted granted Critical
Publication of KR100438778B1 publication Critical patent/KR100438778B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1066—Output synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches

Landscapes

  • Dram (AREA)

Abstract

고주파 특성을 떨어뜨리지 않으면서 저주파 동작에 의한 실패를 방지할 수 있는 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치 및 웨이브 파이프라인 제어방법이 개시된다. 본 발명에 따른 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치는, 메모리셀 어레이, 레이턴시 수와 동일한 N개(N은 정수)의 스택들을 포함하는 스택부, 상기 동작클럭의 주파수가 소정의 주파수 이상인지 이하인지를 판단하는 주파수 검출기, 및 상기 주파수 검출기의 출력신호에 응답하여 상기 스택부를 제어하는 제어회로를 구비하는 것을 특징으로 한다. 특히 상기 제어회로는, 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 상기 메모리셀 어레이로부터 독출된 데이터를 래치하고 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 상기 래치된 데이터가 상기 스택부에 스택되도록 제어하고, 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 상기 래치된 데이터를 한 클럭 싸이클 만큼 지연시키고 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 상기 지연된 데이터가 상기 스택부에 스택되도록 제어한다.

Description

웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치 및 웨이브 파이프라인 제어방법{Synchronous semiconductor memory device having wave pipeline structure and wave pipeline control method thereof}
본 발명은 동기식 반도체 메모리장치에 관한 것으로, 특히 동작주파수 범위를 넓힐 수 있는 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치 및 웨이브 파이트라인 제어방법에 관한 것이다.
시스템 클럭에 동기되어 동작하는 동기식(Synchronous) 반도체 메모리장치를 포함하는 디지털 시스템에서는, 시스템 클럭의 주파수가 높아짐에 따라 레이턴시(Latency)가 지속적으로 증가되고 있다. 이에 따라 동기식 반도체 메모리장치에서는 레이턴시의 증가를 효율적으로 제어하기 위한 방법으로서 웨이브 파이프라인(Wave pipeline) 방식이 종종 사용된다. 레이턴시는 외부에서 동기식 반도체 메모리장치에 독출명령이 인가된 후 첫 번째 데이터가 출력되기 까지 필요한 시스템 클럭의 싸이클 수를 말한다.
도 1은 종래의 웨이브 파이프라인 구조를 갖는 DDR(Double data rate) 동기식 디램을 나타내는 도면이며 레이턴시가 N(N은 정수)인 경우를 나타낸다. 도 2는 도 1에 도시된 DDR 동기식 디램의 데이터 출력 타이밍도를 나타내는 도면이다.
레이턴시가 N이므로 스택부(14)는 N개의 스택들을 포함하고 스택 카운터(17)는 시스템 클럭(CLK)의 N 싸이클을 주기로 활성화되는 신호(SC)를 발생한다. 스택부(14)는 메모리셀 어레이(10)로부터 독출된 데이터(DATA)를 스택 카운터(17)의 출력신호(SC)에 응답하여 시스템 클럭(CLK)의 N 싸이클 동안 저장한다. 데이터(DATA)는 독출명령(READ)이 입력되면 감지증폭기(11), 칼럼선택 트랜지스터(12), 및 래치(13)를 통해 메모리셀 어레이(10)로부터 독출된다.
스택부(14)에 저장된 데이터는 병렬직렬 변환부(Parallel to serial converter)(15) 및 출력 버퍼(16)를 통해 순차적으로 외부로 출력된다. 병렬직렬 변환부(15)는 지연동기 루프(DLL)(18)에서 발생된 제어클럭(CLKDQ)이 레이턴시 제어회로(19)에 의해 소정시간 지연된 클럭에 의해 제어된다.
그런데 도 1에 도시된 종래의 웨이브 파이프라인 구조를 갖는 동기식 디램이 저주파수에서 동작할 때에는 즉 시스템 클럭(CLK)의 주파수가 저주파일 때에는, 도 3에 도시된 타이밍도에서와 같이 시스템 클럭(CLK)의 하강에지에서 데이터(DATA)가 안정적으로 래치되지 못하여 실패(Fail)가 발생될 수 있다. 즉 독출명령(READ)이 입력된 후 스택부(14)가 첫 번째 데이터(O0)를 안정적으로 저장하는 데 걸리는 시간이 Ta이고 데이터를 시스템 클럭(CLK)의 하강에지에 정렬(Align)하기 위해 DLL(18)에서 발생되는 제어클럭(CLKDQ)의 상승에지로부터 시스템 클럭(CLK)의 하강에지까지의 시간이 Tb일 때, Ta+Tb가 (TCC/2)보다 작을 경우에는 실패(Fail)가 발생된다. TCC는 시스템 클럭(CLK)의 주기이다.
이러한 저주파 동작에 의한 실패는 스택부(14)의 스택들의 개수를 하나 증가시킴으로써 방지될 수 있다. 즉 스택부(14)의 스택들의 개수가 N+1개 이면 스택부(14)는 시스템 클럭(CLK)의 N+1 싸이클 동안 데이터(DATA)를 저장하게 되며, 이에 따라 독출명령(READ)이 입력된 후 첫 번째 데이터(O0)를 안정적으로 래치하는 데 걸리는 시간이 Ta+TCC로 증가된다. 따라서 Ta+TCC+Tb는 (TCC/2)보다 커지게 되므로 상기와 같은 저주파 동작에 의한 실패가 방지된다.
이와 같이 도 1에 도시된 종래의 웨이브 파이프라인 구조를 갖는 동기식 디램에서는 스택부(14)의 스택들의 개수를 하나 증가시킴으로써 저주파 동작에 의한 실패가 방지될 수 있으나 이러한 경우에는 스택들의 개수가 증가됨으로 인하여 고주파 특성이 나빠지는 단점이 있다. 따라서 고주파 특성을 떨어뜨리지 않으면서 저주파 동작에 의한 실패를 방지할 수 있는 웨이브 파이프라인 구조가 요구된다.
본 발명이 이루고자하는 기술적 과제는, 고주파 특성을 떨어뜨리지 않으면서 저주파 동작에 의한 실패를 방지할 수 있는 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치를 제공하는 데 있다.
본 발명이 이루고자하는 다른 기술적 과제는, 고주파 특성을 떨어뜨리지 않으면서 저주파 동작에 의한 실패를 방지할 수 있는 웨이브 파이프라인 제어방법을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 웨이브 파이프라인 구조를 갖는 DDR(Double data rate) 동기식 디램을 나타내는 도면이다.
도 2는 도 1에 도시된 DDR 동기식 디램의 데이터 출력 타이밍도를 나타내는 도면이다.
도 3은 도 1에 도시된 동기식 디램이 저주파수에서 동작할 때 실패(Fail)되는 경우를 나타내는 타이밍도이다.
도 4는 본 발명에 따른 웨이브 파이프라인 구조를 갖는 DDR 동기식 디램을 나타내는 도면이다.
도 5는 도 4에 도시된 주파수 검출기의 상세 회로를 나타내는 도면이다.
도 6은 도 5에 도시된 주파수 검출기의 동작 타이밍도를 나타내는 도면이다.
도 7은 도 4의 본 발명에 따른 동기식 디램이 저주파수에서 동작할 때의 타이밍도이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치는, 외부에서 인가되는 동작클럭에 동기되어 동작하고 레이턴시가 N(N은 정수)인 동기식 반도체 메모리장치에 있어서, 메모리셀 어레이, N개의 스택들을 포함하는 스택부, 상기 동작클럭의 주파수가 소정의 주파수 이상인지 이하인지를 판단하는 주파수 검출기, 및 상기 주파수 검출기의 출력신호에 응답하여 상기 스택부를 제어하는 제어회로를 구비하는 것을 특징으로 한다.
특히 상기 제어회로는, 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 상기 메모리셀 어레이로부터 독출된 데이터를 래치하고 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 상기 래치된 데이터가 상기 스택부에 스택되도록 제어하고, 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 상기 래치된 데이터를 한 클럭 싸이클 만큼 지연시키고 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 상기 지연된 데이터가 상기 스택부에 스택되도록 제어한다.
바람직한 실시예에 따르면 상기 주파수 검출기는, 제1 내지 제3래치, 제1 및 제2지연기를 구비한다. 상기 제1래치는 상기 동작클럭의 상승에지에 응답하여 기준신호를 래치하고, 상기 제2래치는 상기 동작클럭의 하강에지에 응답하여 상기 기준신호를 래치한다. 상기 제1지연기는 상기 제1래치의 출력신호를 소정의 제1지연시간 만큼 지연시키고, 상기 제2지연기는 상기 제1지연기의 출력신호를 소정의 제2지연시간 만큼 지연시킨다. 상기 제3래치는 상기 제2지연기의 출력신호의 상승에지에 응답하여 상기 제2래치의 출력신호를 래치하고 래치된 값을 상기 주파수 검출기의 출력신호로서 출력한다.
상기 제1지연시간은 상기 독출명령이 인가된 후 상기 스택부가 상기 래치된 데이터의 첫 번째 데이터를 안정적으로 저장하는 데 걸리는 시간이다. 상기 제2지연시간은 상기 동기식 반도체 메모리장치 내의 지연동기루프에서 발생되는 제어클럭의 상승에지로부터 상기 동작클럭의 하강에지까지의 시간이다. 상기 소정의 주파수는 상기 제1지연시간과 상기 제2지연시간을 합한 시간이 상기 동작클럭의 반주기와 같을 때의 주파수이다.
바람직한 실시예에 따르면 상기 제어회로는, 제4 및 제5래치, 제1 및 제2선택기, 및 스택 카운터를 구비한다. 상기 제4래치는 상기 메모리셀 어레이로부터 독출된 내부 데이터를 제1제어신호에 응답하여 래치하고, 상기 제5래치는 상기 제4래치에 의해 래치된 데이터를 제2제어신호에 응답하여 래치하고 이 래치된 데이터를 상기 지연된 데이터로서 출력한다. 상기 제1선택기는 상기 주파수 검출기의 출력신호에 응답하여, 상기 제1래치에 의해 래치된 데이터 및 상기 지연된 데이터중 하나를 선택하여 상기 스택부로 출력한다. 상기 제2선택기는 상기 주파수 검출기의 출력신호에 응답하여, 상기 제1제어신호 및 상기 제2제어신호중 하나를 선택하여 출력한다. 상기 스택 카운터는 상기 제2선택기의 출력신호의 펄스들을 카운트하여 출력신호를 발생하고 상기 출력신호를 상기 스택부로 제공한다.
상기 제1제어신호는 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때 상기 독출명령이 인가된 클럭 싸이클로부터 상기 N번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스들을 갖는 신호이다. 상기 제2제어신호는 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 상기 (N+1)번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스를 갖는 신호이다.
상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 웨이브 파이프라인 제어방법은, 외부에서 인가되는 동작클럭에 동기되어 동작하고 레이턴시가 N(N은 정수)인 동기식 반도체 메모리장치의 웨이프 파이프라인 제어방법에 있어서, 상기동작클럭의 주파수가 소정의 주파수 이상인지 이하인지를 판단하는 단계, 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 메모리셀 어레이로부터 래치된 데이터를 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 스택하는 단계, 및 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 상기 래치된 데이터를 한 클럭 싸이클 만큼 지연시키고 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 상기 지연된 데이터를 스택하는 단계를 구비하는 것을 특징으로 한다.
상기 소정의 주파수는, 상기 독출명령이 인가된 후 상기 래치된 데이터의 첫 번째 데이터가 안정적으로 스택되는 데 걸리는 제1시간과 상기 동기식 반도체 메모리장치 내의 지연동기루프에서 발생되는 제어클럭의 상승에지로부터 상기 동작클럭의 하강에지까지의 제2시간을 합한 시간이 상기 동작클럭의 반주기와 같을 때의 주파수이다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 웨이브 파이프라인 구조를 갖는 DDR 동기식 디램을 나타내는 도면이다. 도 1은 레이턴시가 N(N은 정수)인 경우를 나타낸다.
도 4를 참조하면, 본 발명에 따른 웨이브 파이프라인 구조를 갖는 DDR 동기식 디램은 메모리셀 어레이(40), 감지증폭기(41), 칼럼선택 트랜지스터(42), 제어회로(43), 스택부(44), 병렬직렬 변환부(Parallel to serial converter)(45), 출력 버퍼(46), 주파수 검출기(47), 지연동기 루프(48), 및 레이턴시 제어기(49)를 구비한다.
레이턴시가 N이므로 스택부(44)는 N개의 스택들을 구비한다. 주파수 검출기(47)는 시스템 클럭(CLK), 즉 동작클럭의 주파수를 검출하고, 제어회로(43)는 주파수 검출기(47)의 출력신호(CNT)에 응답하여 스택부(44)를 제어한다.
좀더 상세하게는 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이상일 때는 즉 고주파수일 때는, 제어회로(43)는 메모리셀 어레이(40)로부터 래치된 데이터(DATA1)가 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 스택부(44)에 저장되도록 제어한다. 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이하일 때는 즉 저주파수일 때는, 제어회로(43)는 래치된 데이터(DATA1)를 한 클럭 싸이클 만큼 지연시키고 지연된 데이터(DATA2)가 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 스택부(44)에 저장되도록 제어한다.
제어회로(43)는 제1래치(431), 제2래치(432), 제1멀티플렉서(433), 제2멀티플렉서(434), 및 스택 카운터(435)를 구비한다. 제1래치(431)는 메모리셀 어레이(40)로부터 감지증폭기(41) 및 칼럼선택 트랜지스터(42)를 통해 독출된 데이터를 제어신호(FRP)의 활성화에 응답하여 래치하고 래치된 데이터를 데이터(DATA1)로서 출력한다. 제2래치(432)는 데이터(DATA1)를 제어신호(SRP)의 활성화에 응답하여 래치하고 래치된 데이터를 데이터(DATA2)로서 출력한다.
제어신호(FRP)는 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이상일 때 즉 고주파수일 때 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스들을 갖는 신호이다. 제어신호(SRP)는 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이하일 때 즉 저주파수일 때 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스를 갖는 신호이다. 따라서 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 저주파수 일 때는 래치(432)에 의해 데이터(DATA1)가 한 클럭 싸이클 만큼 지연되어 지연된 데이터가 데이터(DATA2)로서 출력된다.
제1멀티플렉서(433)는 주파수 검출기(47)의 출력신호(CNT)가 제1논리상태일 때는 데이터(DATA1)를 선택하여 스택부(44)로 출력하고 출력신호(CNT)가 제2논리상태일 때는 데이터(DATA2)를 선택하여 스택부(44)로 출력한다. 제2멀티플렉서(434)는 주파수 검출기(47)의 출력신호(CNT)가 제1논리상태일 때는 제어신호(FRP)를 선택하여 스택 카운터(435)로 출력하고 출력신호(CNT)가 제2논리상태일 때는 제어신호(SRP)를 선택하여 스택 카운터(435)로 출력한다.
출력신호(CNT)는 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이상일 때 즉 고주파수일 때는 제1논리상태, 예컨대 논리"하이"가 되고 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이하일 때 즉 저주파수일 때는 제2논리상태, 예컨대 논리"로우"가 된다.
따라서 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이상일 때 즉 고주파수 일 때는 제어회로(43)에서 실선으로 표시된 패쓰(Path)가 선택되고 주파수 검출기(47)에 의해 검출된 동작클럭(CLK)의 주파수가 소정의 주파수 이하일 때 즉 저주파수 일 때는 제어회로(43)에서 점선으로 표시된 패쓰가 선택된다.
스택 카운터(435)는 멀티플렉서(434)를 통해 입력되는 제어신호(FRP) 또는 제어신호(SRP)에 응답하여 출력신호(SC)를 발생하여 스택부(44)로 제공한다. 제어신호(FRP)가 입력될 때는 스택 카운터(435)는 제어신호(FRP)의 펄스들을 카운트하여 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 N 싸이클을 주기로 출력신호(SC)를 활성화시킨다. 제어신호(SRP)가 입력될 때는 스택 카운터(435)는 제어신호(SRP)의 펄스들을 카운트하여 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 N 싸이클을 주기로 출력신호(SC)를 활성화시킨다.
이에 따라 스택부(44)는 주파수 검출기(47)에 의해 검출된 동작클럭의 주파수가 고주파수일 때는 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 데이터(DATA1)를 스택한다. 또한 스택부(44)는 주파수 검출기(47)에 의해 검출된 동작클럭의 주파수가 저주파수일 때는 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 동작클럭 싸이클까지 데이터(DATA2)를 스택한다.
스택부(44)에 저장된 데이터는 병렬직렬 변환부(45) 및 출력 버퍼(46)를 통해 순차적으로 외부로 출력된다. 병렬직렬 변환부(45)는 지연동기 루프(DLL)(48)에서 발생된 제어클럭(CLKDQ)이 레이턴시 제어회로(49)에 의해 소정시간 지연된 클럭에 의해 제어된다.
주파수 검출기(47)가 동작클럭(CLK)의 주파수가 고주파수인지 저주파수인지를 판단하는 기준은 Ta+Tb=TCC/2인 순간이다. 즉 Ta+Tb가 TCC/2보다 크면 주파수 검출기(47)는 동작클럭(CLK)의 주파수가 고주파수인 것으로 판정하고 Ta+Tb가 TCC/2보다 작으면 주파수 검출기(47)는 동작클럭(CLK)의 주파수가 저주파수인 것으로 판정한다. Ta는 독출명령(READ)이 입력된 후 스택부(44)가 첫 번째 데이터(O0)를 안정적으로 저장하는 데 걸리는 시간을 나타내고 Tb는 데이터를 동작클럭(CLK)의 하강에지에 정렬(Align)하기 위해 DLL(48)에서 발생되는 제어클럭(CLKDQ)의 상승에지로부터 동작클럭(CLK)의 하강에지까지의 시간을 나타낸다.
도 5는 도 4에 도시된 주파수 검출기(47)의 상세 회로를 나타내는 도면이다.
도 5를 참조하면, 주파수 검출기(47)는 제1래치(50), 제2래치(51), 제1지연기(52), 제2지연기(53), 및 제3래치(54)를 구비한다.
제1래치(50)는 동작클럭(CLK)의 상승에지에 응답하여 기준신호(REF)를 래치하고, 제2래치(51)는 동작클럭(CLK)의 하강에지에 응답하여 기준신호(REF)를 래치한다. 제1지연기(52)는 제1래치(50)의 출력신호를 Ta 만큼 지연시키고, 제2지연기(53)는 제1지연기(52)의 출력신호(S1)를 Tb 만큼 지연시킨다. 제3래치(54)는 제2지연기(53)의 출력신호(S2)의 상승에지에 응답하여 제2래치(51)의 출력신호(S3)를 래치하여 그 래치된 값을 주파수 검출기(47)의 출력신호(CNT)로서 출력한다.
Ta와 Tb는 각각 고정된 값이고 설계시 예측 가능한 값들이므로 제1지연기(52) 및 제2지연기(53)는 이들 값들에 상응하는 지연시간들을 갖도록 구성된다. 한편 기준신호(REF)로서 DLL 리셋신호, 즉 DLL(48)을 리셋한 후 다음번에 DLL(48)이 리셋될 때까지 논리"하이"를 유지하는 신호가 사용될 수 있다.
도 6은 도 5에 도시된 주파수 검출기의 동작 타이밍도를 나타내는 도면이다. 이를 참조하면 Ta+Tb가 TCC/2보다 작으면 주파수 검출기(47)의 출력신호(CNT)가 논리"로우"가 된다. 즉 동작클럭(CLK)의 주파수가 저주파수인 것으로 판정되고 이에 따라 도 4의 제어회로(43)에서 점선으로 표시된 패쓰(Path)가 선택된다. Ta+Tb가 TCC/2보다 크면 주파수 검출기(47)의 출력신호(CNT)가 논리"하이"가 된다. 즉 동작클럭(CLK)의 주파수가 고주파수인 것으로 판정되고 이에 따라 도 4의 제어회로(43)에서 실선으로 표시된 패쓰가 선택된다.
도 7은 도 4의 본 발명에 따른 동기식 디램이 저주파수에서 동작할 때의 타이밍도이다. 도 7에 도시된 타이밍도에서 볼 수 있듯이, 주파수 검출기(47)에 의해 동작클럭(CLK)의 주파수가 저주파수인 것으로 판정되면 제어신호(SRP)가 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 매 싸이클 마다 활성화되고, 제2래치(432)가 데이터(DATA1)를 제어신호(SRP)의 활성화에 응답하여 래치하여 래치된 데이터를 데이터(DATA2)로서 출력한다. 따라서 데이터(DATA1)가 한 클럭 싸이클 만큼 지연되어 지연된 데이터가 데이터(DATA2)로서 출력된다.
다음에 스택 카운터(435)는 제어신호(SRP)의 펄스들을 카운트하여 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 N 싸이클을 주기로 출력신호(SC)를 활성화시킨다. 이에 따라 스택부(44)는 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 동작클럭 싸이클까지 데이터(DATA2)를 스택한다. 따라서 독출명령(READ)이 입력된 후 첫 번째 데이터(O0)를 안정적으로 래치하는 데 걸리는 시간(Ta')이 Ta+TCC로 증가된다. 그 결과 Ta'+Tb는 (TCC/2)보다 커지게 되므로 종래기술에서 발생되던 저주파 동작에 의한 실패가 방지된다.
스택부(44)에 저장된 데이터는 제어클럭(CLKDQ)에 의해 제어되어 병렬직렬 변환부(45) 및 출력 버퍼(46)를 통해 순차적으로 외부로 출력된다.
이상에서 설명한 바와 같이 본 발명에 따른 웨이브 파이프라인 구조를 갖는 동기식 디램에서는, 스택들의 개수는 N개로 유지되면서 동작클럭(CLK)의 주파수가 고주파수일 때는 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 데이터(DATA1)가 스택되며 동작클럭(CLK)의 주파수가 저주파수일 때는 (독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 데이터(DATA2)가 스택된다. 따라서 스택들의 개수가 N개로 유지되므로 고주파 특성이 떨어지지 않으면서 동작클럭(CLK)의 주파수가 저주파수일 때는 스택들의 개수가 (N+1)개인 것처럼 동작함으로써 저주파 동작에 의한 실패가 방지된다.
이상 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 웨이브 파이프라인 구조를 갖는 동기식 디램은 고주파 특성을 떨어뜨리지 않으면서 저주파 동작에 의한 실패를 방지할 수 있는 장점이 있다.

Claims (20)

  1. 외부에서 인가되는 동작클럭에 동기되어 동작하고 레이턴시가 N(N은 정수)인 동기식 반도체 메모리장치에 있어서,
    메모리셀 어레이;
    N개의 스택들을 포함하는 스택부;
    상기 동작클럭의 주파수가 소정의 주파수 이상인지 이하인지를 판단하는 주파수 검출기; 및
    상기 주파수 검출기의 출력신호에 응답하여 상기 스택부를 제어하는 제어회로를 구비하고,
    상기 제어회로는, 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 상기 메모리셀 어레이로부터 독출된 데이터를 래치하고 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 상기 래치된 데이터가 상기 스택부에 스택되도록 제어하고, 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 상기 래치된 데이터를 한 클럭 싸이클 만큼 지연시키고 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 상기 지연된 데이터가 상기 스택부에 스택되도록 제어하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  2. 제1항에 있어서, 상기 주파수 검출기는,
    상기 동작클럭의 상승에지에 응답하여 기준신호를 래치하는 제1래치;
    상기 동작클럭의 하강에지에 응답하여 상기 기준신호를 래치하는 제2래치;
    상기 제1래치의 출력신호를 소정의 제1지연시간 만큼 지연시키는 제1지연기;
    상기 제1지연기의 출력신호를 소정의 제2지연시간 만큼 지연시키는 제2지연기;
    상기 제2지연기의 출력신호의 상승에지에 응답하여 상기 제2래치의 출력신호를 래치하고 래치된 값을 상기 주파수 검출기의 출력신호로서 출력하는 제3래치를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  3. 제2항에 있어서, 상기 제1지연시간은 상기 독출명령이 인가된 후 상기 스택부가 상기 래치된 데이터의 첫 번째 데이터를 안정적으로 저장하는 데 걸리는 시간인 것을 특징으로 하는 동기식 반도체 메모리장치.
  4. 제3항에 있어서, 상기 제2지연시간은 상기 동기식 반도체 메모리장치 내의 지연동기루프에서 발생되는 제어클럭의 상승에지로부터 상기 동작클럭의 하강에지까지의 시간인 것을 특징으로 하는 동기식 반도체 메모리장치.
  5. 제4항에 있어서, 상기 소정의 주파수는 상기 제1지연시간과 상기 제2지연시간을 합한 시간이 상기 동작클럭의 반주기와 같을 때의 주파수인 것을 특징으로 하는 동기식 반도체 메모리장치.
  6. 제1항에 있어서, 상기 제어회로는,
    상기 메모리셀 어레이로부터 독출된 내부 데이터를 제1제어신호에 응답하여 래치하는 제1래치;
    상기 제1래치에 의해 래치된 데이터를 제2제어신호에 응답하여 래치하고 이 래치된 데이터를 상기 지연된 데이터로서 출력하는 제2래치;
    상기 주파수 검출기의 출력신호에 응답하여, 상기 제1래치에 의해 래치된 데이터 및 상기 지연된 데이터중 하나를 선택하여 상기 스택부로 출력하는 제1선택기;
    상기 주파수 검출기의 출력신호에 응답하여, 상기 제1제어신호 및 상기 제2제어신호중 하나를 선택하여 출력하는 제2선택기; 및
    상기 제2선택기의 출력신호의 펄스들을 카운트하여 출력신호를 발생하고 상기 출력신호를 상기 스택부로 제공하는 스택 카운터를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  7. 제6항에 있어서, 상기 제1제어신호는 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때 상기 독출명령이 인가된 클럭 싸이클로부터 상기 N번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스들을 갖는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  8. 제6항에 있어서, 상기 제2제어신호는 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 상기 (N+1)번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스를 갖는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  9. 제7항에 있어서, 상기 스택 카운터는 상기 제2선택기를 통해 상기 제1제어신호가 입력될 때는 상기 제1제어신호의 펄스들을 카운트하여 상기 독출명령이 인가된 클럭 싸이클로부터 상기 N번째 클럭 싸이클까지 N 싸이클을 주기로 상기 출력신호를 활성화시키는 것을 특징으로 하는 동기식 반도체 메모리장치.
  10. 제8항에 있어서, 상기 스택 카운터는 상기 제2선택기를 통해 상기 제2제어신호가 입력될 때는 상기 제2제어신호의 펄스들을 카운트하여 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 상기 (N+1)번째 클럭 싸이클까지 N 싸이클을 주기로 상기 출력신호를 활성화시키는 것을 특징으로 하는 동기식 반도체 메모리장치.
  11. 외부에서 인가되는 동작클럭에 동기되어 동작하고 레이턴시가 N(N은 정수)인 동기식 반도체 메모리장치에 있어서,
    메모리셀 어레이;
    상기 동작클럭의 주파수가 소정의 주파수 이상인지 이하인지를 판단하는 주파수 검출기;
    상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 상기 메모리셀 어레이로부터 독출된 데이터를 래치하고 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 상기 래치된 데이터를 출력하고, 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 상기 래치된 데이터를 한 클럭 싸이클 만큼 지연시키고 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 상기 지연된 데이터를 출력하는 래치회로;
    상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 상기 독출명령이 인가된 클럭 싸이클로부터 상기 N번째 클럭 싸이클까지 N 싸이클을 주기로 출력신호를 활성화시키고, 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 상기 (N+1)번째클럭 싸이클까지 N 싸이클을 주기로 상기 출력신호를 활성화시키는 스택 카운터; 및
    상기 스택 카운터의 출력신호에 응답하여, 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 상기 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 상기 래치된 데이터를 스택하고, 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 상기 지연된 데이터를 스택하는 스택부를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  12. 제11항에 있어서, 상기 주파수 검출기는,
    상기 동작클럭의 상승에지에 응답하여 기준신호를 래치하는 제1래치;
    상기 동작클럭의 하강에지에 응답하여 상기 기준신호를 래치하는 제2래치;
    상기 제1래치의 출력신호를 소정의 제1지연시간 만큼 지연시키는 제1지연기;
    상기 제1지연기의 출력신호를 소정의 제2지연시간 만큼 지연시키는 제2지연기;
    상기 제2지연기의 출력신호의 상승에지에 응답하여 상기 제2래치의 출력신호를 래치하고 래치된 값을 상기 주파수 검출기의 출력신호로서 출력하는 제3래치를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  13. 제12항에 있어서, 상기 제1지연시간은 상기 독출명령이 인가된 후 상기 스택부가 상기 래치된 데이터의 첫 번째 데이터를 안정적으로 저장하는 데 걸리는 시간인 것을 특징으로 하는 동기식 반도체 메모리장치.
  14. 제13항에 있어서, 상기 제2지연시간은 상기 동기식 반도체 메모리장치 내의 지연동기루프에서 발생되는 제어클럭의 상승에지로부터 상기 동작클럭의 하강에지까지의 시간인 것을 특징으로 하는 동기식 반도체 메모리장치.
  15. 제14항에 있어서, 상기 소정의 주파수는 상기 제1지연시간과 상기 제2지연시간을 합한 시간이 상기 동작클럭의 반주기와 같을 때의 주파수인 것을 특징으로 하는 동기식 반도체 메모리장치.
  16. 제11항에 있어서, 상기 래치회로는,
    상기 메모리셀 어레이로부터 독출된 내부 데이터를 제1제어신호에 응답하여 래치하여 상기 래치된 데이터로서 출력하는 제1래치;
    상기 래치된 데이터를 제2제어신호에 응답하여 다시 래치하고 이 래치된 데이터를 상기 지연된 데이터로서 출력하는 제2래치; 및
    상기 주파수 검출기의 출력신호에 응답하여, 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 상기 래치된 데이터를 선택하여 상기 스택부로 출력하고 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 상기 지연된 데이터를 선택하여 상기 스택부로 출력하는 선택기를 구비하는 것을 특징으로 하는 동기식 반도체 메모리장치.
  17. 제16항에 있어서, 상기 제1제어신호는 상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때 상기 독출명령이 인가된 클럭 싸이클로부터 상기 N번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스들을 갖는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  18. 제16항에 있어서, 상기 제2제어신호는 상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 상기 (N+1)번째 클럭 싸이클까지 매 싸이클 마다 활성화되는 펄스를 갖는 신호인 것을 특징으로 하는 동기식 반도체 메모리장치.
  19. 외부에서 인가되는 동작클럭에 동기되어 동작하고 레이턴시가 N(N은 정수)인 동기식 반도체 메모리장치의 웨이브 파이프라인 제어방법에 있어서,
    상기 동작클럭의 주파수가 소정의 주파수 이상인지 이하인지를 판단하는 단계;
    상기 동작클럭의 주파수가 상기 소정의 주파수 이상일 때는 메모리셀 어레이로부터 래치된 데이터를 독출명령이 인가된 클럭 싸이클로부터 N번째 클럭 싸이클까지 스택하는 단계; 및
    상기 동작클럭의 주파수가 상기 소정의 주파수 이하일 때는 상기 래치된 데이터를 한 클럭 싸이클 만큼 지연시키고 (상기 독출명령이 인가된 클럭 싸이클 + 1)번째 클럭 싸이클로부터 (N+1)번째 클럭 싸이클까지 상기 지연된 데이터를 스택하는 단계를 구비하는 것을 특징으로 하는 웨이브 파이프라인 제어방법.
  20. 제19항에 있어서, 상기 소정의 주파수는,
    상기 독출명령이 인가된 후 상기 래치된 데이터의 첫 번째 데이터가 안정적으로 스택되는 데 걸리는 제1시간과 상기 동기식 반도체 메모리장치 내의 지연동기루프에서 발생되는 제어클럭의 상승에지로부터 상기 동작클럭의 하강에지까지의 제2시간을 합한 시간이 상기 동작클럭의 반주기와 같을 때의 주파수인 것을 특징으로 하는 웨이브 파이프라인 제어방법.
KR10-2001-0069227A 2001-11-07 2001-11-07 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법 KR100438778B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2001-0069227A KR100438778B1 (ko) 2001-11-07 2001-11-07 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법
TW091132154A TW577089B (en) 2001-11-07 2002-10-30 Expanded operating frequency synchronous semiconductor memory device having wave pipeline structure and wave pipeline control method thereof
US10/288,830 US6778464B2 (en) 2001-11-07 2002-11-06 Expanded operating frequency synchronous semiconductor memory device having wave pipeline structure and wave pipeline control method thereof
JP2002324101A JP2003281887A (ja) 2001-11-07 2002-11-07 同期式半導体メモリ装置及びウェーブパイプラインの制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0069227A KR100438778B1 (ko) 2001-11-07 2001-11-07 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법

Publications (2)

Publication Number Publication Date
KR20030037673A KR20030037673A (ko) 2003-05-14
KR100438778B1 true KR100438778B1 (ko) 2004-07-05

Family

ID=19715788

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0069227A KR100438778B1 (ko) 2001-11-07 2001-11-07 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법

Country Status (4)

Country Link
US (1) US6778464B2 (ko)
JP (1) JP2003281887A (ko)
KR (1) KR100438778B1 (ko)
TW (1) TW577089B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200146027A (ko) * 2019-06-21 2020-12-31 마이크론 테크놀로지, 인크. 동기식 스테이지를 포함하는 웨이브 파이프라인

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100510521B1 (ko) * 2003-03-04 2005-08-26 삼성전자주식회사 더블 데이터 레이트 동기식 디램 반도체 장치
KR100594278B1 (ko) 2004-06-03 2006-06-30 삼성전자주식회사 클럭 신호의 주파수를 검출하는 회로와 방법 및 이를구비하는 반도체 메모리 장치의 레이턴시 신호 발생 회로
JP4600825B2 (ja) * 2005-09-16 2010-12-22 エルピーダメモリ株式会社 半導体記憶装置
DE102006030374A1 (de) 2005-09-29 2007-04-05 Hynix Semiconductor Inc., Ichon Interner Signalgenerator zur Verwendung in einer Halbleiterspeichereinrichtung
KR100871377B1 (ko) * 2007-02-14 2008-12-02 주식회사 하이닉스반도체 파이프 래치 장치 및 파이프 래치 방법
KR100863533B1 (ko) * 2007-03-29 2008-10-15 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
JP5466876B2 (ja) 2009-05-14 2014-04-09 オリンパス株式会社 画像取得装置、画像取得装置の制御方法、及び顕微鏡システム
KR20110001397A (ko) * 2009-06-30 2011-01-06 삼성전자주식회사 전력 소모를 줄일 수 있는 반도체 메모리 장치
KR20120004699A (ko) * 2010-07-07 2012-01-13 주식회사 하이닉스반도체 반도체 메모리 장치 및 그 동작 방법
KR101190683B1 (ko) 2010-10-29 2012-10-12 에스케이하이닉스 주식회사 반도체 장치, 그의 신호 지연 방법, 적층 반도체 메모리 장치 및 그의 신호 생성 방법
KR102200489B1 (ko) 2014-05-30 2021-01-11 삼성전자주식회사 비휘발성 메모리 장치 및 그것을 포함하는 저장 장치
TWI685203B (zh) * 2016-10-28 2020-02-11 美商芯成半導體有限公司 同步半導體積體電路中時脈命令時間調整
US10068626B2 (en) 2016-10-28 2018-09-04 Integrated Silicon Solution, Inc. Clocked commands timing adjustments in synchronous semiconductor integrated circuits
US10236042B2 (en) 2016-10-28 2019-03-19 Integrated Silicon Solution, Inc. Clocked commands timing adjustments method in synchronous semiconductor integrated circuits
US10360956B2 (en) 2017-12-07 2019-07-23 Micron Technology, Inc. Wave pipeline
KR102579174B1 (ko) * 2018-12-24 2023-09-18 에스케이하이닉스 주식회사 적층형 메모리 장치 및 이를 포함하는 메모리 시스템
CN111179987B (zh) * 2019-12-11 2022-03-29 深圳市国微电子有限公司 3d堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路
TWI749823B (zh) * 2020-10-23 2021-12-11 美商矽成積體電路股份有限公司 內部鎖存器電路及其鎖存信號產生方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000048567A (ja) * 1998-05-22 2000-02-18 Mitsubishi Electric Corp 同期型半導体記憶装置
KR100287542B1 (ko) * 1998-11-26 2001-04-16 윤종용 웨이브 파이프라인 스킴을 구비한 동기형 반도체 메모리 장치및 그것의 데이터 패스 제어 방법
KR100362193B1 (ko) * 1999-11-26 2002-11-23 주식회사 하이닉스반도체 디디알 동기식 메모리 장치의 데이터 출력 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200146027A (ko) * 2019-06-21 2020-12-31 마이크론 테크놀로지, 인크. 동기식 스테이지를 포함하는 웨이브 파이프라인
KR102344327B1 (ko) 2019-06-21 2021-12-29 마이크론 테크놀로지, 인크. 동기식 스테이지를 포함하는 웨이브 파이프라인

Also Published As

Publication number Publication date
TW200406787A (en) 2004-05-01
US6778464B2 (en) 2004-08-17
US20030086330A1 (en) 2003-05-08
TW577089B (en) 2004-02-21
KR20030037673A (ko) 2003-05-14
JP2003281887A (ja) 2003-10-03

Similar Documents

Publication Publication Date Title
KR100438778B1 (ko) 웨이브 파이프라인 구조를 갖는 동기식 반도체 메모리장치및 웨이브 파이프라인 제어방법
JP4192273B2 (ja) 半導体記憶素子における遅延同期ループ及びその同期方法
US8856410B2 (en) Semiconductor memory apparatus
US6768690B2 (en) Register controlled DLL for reducing current consumption
US7706210B2 (en) Semiconductor memory device including delay locked loop and method for driving the same
US7864623B2 (en) Semiconductor device having latency counter
US8400851B2 (en) Output enable signal generation circuit of semiconductor memory
US7715272B2 (en) Semiconductor device having latency counter
US7428284B2 (en) Phase detector and method providing rapid locking of delay-lock loops
US7782105B2 (en) Semiconductor memory device for generating a delay locked clock in early stage
US20100172196A1 (en) Circuit for Generating Data Strobe Signal in DDR Memory Device and Method Therefor
US7629822B2 (en) Delay locked loop in semiconductor memory device and method for generating divided clock therein
US8773189B2 (en) Domain crossing circuit of semiconductor apparatus
US7154311B2 (en) Delay locked loop in semiconductor memory device and locking method thereof
US20070201288A1 (en) Semiconductor memory device which compensates for delay time variations of multi-bit data
US8729940B2 (en) Delay locked loop circuit and semiconductor device having the same
US7706195B2 (en) Strobe signal controlling circuit
US6944089B2 (en) Synchronous semiconductor device having constant data output time regardless of bit organization, and method of adjusting data output time
US6519189B2 (en) Apparatus and a method for a data output circuit in a semiconductor memory
KR100985879B1 (ko) 지연고정루프회로
US20090251187A1 (en) Output enable signal generating circuit and method
US20080074159A1 (en) Delay Circuit
US8633748B2 (en) Filtering circuit and semiconductor integrated circuit having the same
KR100695002B1 (ko) 자동 리셋 기능을 가지는 ｄｌｌ
KR20050055488A (ko) 반도체 메모리 장치 및 이 장치의 데이터 리드 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120531

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee