CN111179987B - 3d堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路 - Google Patents

Abstract

一种3D堆叠存储器的时钟偏斜消除方法、3D堆叠存储器的时钟偏斜消除电路及3D堆叠存储器，时钟偏斜消除方法包括：根据写数据选通引脚的原始信号相位和所有数据引脚的原始信号相位生成预设数字时钟相位，以使得预设数字时钟相位滞后于数据选通引脚的原始信号相位和每个数据引脚的原始信号相位；将数据引脚的原始信号相位与预设数字时钟相位进行比较，并对每个数据引脚的原始信号相位进行延迟，以确保每个数据引脚的信号相位与预设数字时钟相位一致；本实施例按照预设数字时钟相位对每个数据引脚进行延迟控制，以消除引脚偏斜，提高了3D堆叠存储器的数据传输可靠性。

Description

3D堆叠存储器、时钟偏斜消除方法及时钟偏斜消除电路

技术领域

本申请属于电子电路技术领域，尤其涉及一种3D堆叠存储器的时钟偏斜消除方法、3D 堆叠存储器的时钟偏斜消除电路及3D堆叠存储器。

背景技术

随着电子技术的快速发展，大规模集成电路逐渐在日常工业生成过程中得到了普遍的应用，由于电子设备在工作过程中将产生大量的数据输入输出，为了保障电子设备的工作稳定性和安全性，那么需要对于电子设备传输的数据进行实时的存储和保留，以根据存储的数据对于电子设备进行实时的操控；因此数据的存储安全性和存储容量在电子设备的电路控制过程中将起到极其重要的实用价值；在此基础之上，技术人员逐渐设计出3D(Three Dimensions，三维)堆叠存储器以适应于大容量的数据存储需求，其中3D堆叠存储器通过在较小的空间内堆叠多个存储器，以最大程度地扩展数据存储容量；进而3D堆叠存储器具有更高的适用范围和实用价值。

3D堆叠存储器需要通过多个I/O(Input/Output，输入/输出)口来实现数据输入输出功能，那么不同的I/O口在进行数据输入输出的过程中，每路数据通道在进行传输的过程中将会出现一定的延时误差，信号传输的迟延较大；传统技术采用DLL(Delay lockedLoop，延迟锁相环)方式来实现信号的延时控制，然而考虑到3D堆叠存储器具有较为集成的电路结构，在3D堆叠存储器中采用DLL会导致极大的待机功耗。

发明内容

有鉴于此，本申请实施例提供了一种3D堆叠存储器的时钟偏斜消除方法、3D堆叠存储器的时钟偏斜消除电路及3D堆叠存储器，旨在解决传统的技术方案在进行数据传输延时消除的过程，将产生较大的存储待机功耗的问题。

本申请实施例的第一方面提供了一种3D堆叠存储器的时钟偏斜消除方法，所述3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；所述时钟偏斜消除方法包括：

当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位；

当所述存储器芯片通过所述逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位；

根据所述原始时钟信号相位和多个所述原始数据信号相位，生成预设数字时钟相位，所述预设数字时钟相位滞后于所述原始时钟信号相位和多个所述原始数据信号相位；

将所述数据引脚的原始数据信号相位与所述预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述预设数字时钟相位一致。

本申请实施例的第二方面提供了一种3D堆叠存储器的时钟偏斜消除电路，所述3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；所述时钟偏斜消除电路包括：

第一相位采集模块，用于当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位；

第二相位采集模块，用于当所述存储器芯片通过所述逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位；

相位比较模块，与所述第一相位采集模块及所述第二相位采集模块连接，用于根据所述原始时钟信号相位和多个所述原始数据信号相位，生成预设数字时钟相位，所述预设数字时钟相位滞后于所述原始时钟信号相位和多个所述原始数据信号相位；以及

相位延迟模块，与所述相位比较模块连接，用于将所述数据引脚的原始数据信号相位与所述预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述预设数字时钟相位一致。

本申请实施例的第三方面提供了一种3D堆叠存储器，包括：一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；其中，所述逻辑芯片设有如上所述的时钟偏斜消除电路。

上述的3D堆叠存储器的时钟偏斜消除方法通过对于逻辑芯片中每个数据引脚的原始数据信号相位进行采样，以获取逻辑芯片中每个数据引脚之间的信号传输延时状态，然后设定标准的预设数字时钟相位，以预设数字时钟相位作为标准，依次对于数据引脚启动延迟控制操作，进而使得每个数据引脚的数据收发相位等于标准的预设数字时钟相位，逻辑芯片中的每个数据引脚都能够保持路径延迟传输的一致性和协调性；因此本实施例通过控制每个数据引脚的方式来消除引脚偏斜误差，精确性和可靠性较高，存储器芯片能够同步地输入输出数据，降低了存储器芯片的待机损耗，可普适性地适用于各个不同的工业技术领域。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本申请一实施例提供的3D堆叠存储器的结构示意图；

图2为本申请一实施例提供的3D堆叠存储器的时钟偏斜消除方法的具体实现流程图；

图3为本申请一实施例提供的3D堆叠存储器的时钟偏斜消除方法的另一种具体实现流程图；

图4为本申请一实施例提供的3D堆叠存储器的时钟偏斜消除方法的另一种具体实现流程图；

图5为图4所示的3D堆叠存储器的时钟偏斜消除方法步骤S506的具体流程图；

图6为图4所示的3D堆叠存储器的时钟偏斜消除方法步骤S509的具体流程图；

图7为图4所示的3D堆叠存储器的时钟偏斜消除方法步骤S5011的具体流程图；

图8为本申请一实施例提供的3D堆叠存储器的时钟偏斜消除电路的结构示意图；

图9为本申请一实施例提供的相位延迟模块的结构示意图；

图10为本申请一实施例提供的发射延迟单元的电路结构示意图；

图11为本申请一实施例提供的接收延迟单元的电路结构示意图；

图12为本申请一实施例提供的逻辑芯片的数据引脚的序号为偶数时，时钟偏斜消除电路的工作原理示意图；

图13为本申请一实施例提供的逻辑芯片的数据引脚的序号为奇数时，时钟偏斜消除电路的工作原理示意图；

图14为本申请一实施例提供的3D堆叠存储器的结构示意图。

具体实施方式

为了使本申请的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本申请进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本申请，并不用于限定本申请。

近年，大数据的积聚、理论算法的革新、计算能力的提升及网络设施的演进，使得持续积累了半个多世纪的人工智能产业又一次迎来革命性的进步，人工智能的研究和应用进入全新的发展阶段；随着政府和产业界的积极推动，人工智能技术在大规模产业化应用方面突飞猛进；比如在AI(Artificial Intelligence，人工智能)计算中，处理的过程参数量很大，需要巨大的存储容量，高带宽、低延时的访存能力，以及计算单元和存储器件间丰富且灵活的连接；基于此，3D堆叠存储器应运而成，3D堆叠存储器不但具有集成的空间体积，适用普遍，而且3D堆叠存储器能够保障数据的高效输入输出，其可应用于复杂的计算系统中，因此3D 堆叠存储器逐渐得到了普及。

本申请实施例中的时钟偏斜消除方法可适用于各种类型的3D堆叠存储器中，使得3D 堆叠存储器中不同的数据延迟路径保持一致，并且完成偏斜消除功能。

为了更好地说明本实施例中时钟偏斜消除方法的具体操作步骤，下面在论述时钟偏斜消除方法之前，将简要介绍数据存储、输入输出的原理，以便于技术人员理解；需要说明的是，此处所陈述的内容仅仅是示例性的，其主要目的时便于本领域技术人员理解，而不必然构成本申请的现有技术。

在存储器中，以SDRAM(Synchronous Dynamic Random-Access Memory，同步动态随机存取内存)为例，会采用差分选通脉冲，主要功能是用来在一个时钟周期内准确区分出每个传输周期，并便于接收准确接收数据。差分选通脉冲对应的是外部时钟总线，而数据对应的是内部时钟总线；理论上这两个时钟是要同步的，但由于温度、电压波动等产生的延迟使两者很难同步，通道和差分选通脉冲之间的任何偏差都会缩小有效数据窗口并限制可达到的最大带宽。

如图1所示，图1示出了本实施例提供的3D堆叠存储器的示例性结构，3D堆叠存储器的基本结构包括四层核心存储器芯片和底部的基础逻辑芯片；其中核心存储器芯片增加了硅通孔(Through Silicon Via，TSV)，比如，以存储器芯片为宽带存储器为例，若宽带存储器(High Bandwidth Memory，HBM)有8个独立的通道，如果采用8个DLL来对齐内部时钟和外部时钟，就会产生极大的待机功耗，并且芯片的面积也会更大，制造成本也会增加。

基于此，本申请实施例在对于3D堆叠存储器进行时钟偏斜消除的过程中，会直接去掉延迟锁相环，仅通过设计偏斜消除电路在测试阶段消除引脚偏斜；具体的，请参阅图2，图 2示出了本实施例提供的3D堆叠存储器的时钟偏斜消除方法的具体实现流程，其中3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，其中至少两个存储器芯片依次堆叠并与逻辑芯片连接，逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚，通过数据引脚能够实现数据的发送和接收功能；多个存储器芯片依次堆叠至逻辑芯片，存储器芯片通过数据引脚与外界的电子元器件进行通信交互，以完成电路集中控制功能；为了便于说明，仅示出了与本实施例相关的部分，时钟偏斜消除方法包括：

S301：当存储器芯片通过逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位。

只有当逻辑芯片的数据引脚进行数据传输的过程中，对于每个数据引脚的数据传输状态进行采样，以实时获取不同的数据引脚之间的路径延迟误差，以实现对于存储器芯片中每个数据引脚的精确、实时延迟控制；根据每个数据引脚的原始数据信号相位能够得到每个数据引脚的路径偏移状态，提高了对于每个数据引脚的延迟控制相位和灵活性。

S302：当存储器芯片通过逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位。

其中逻辑芯片的写数据选通引脚可实现时钟数据的接收功能，以保持每个存储器芯片的内部时钟信息的一致性，进而存储器芯片能够实现更加稳定、安全的电路功能；因此本实施例对于逻辑芯片的写数据选通引脚的时钟接收状态进行采样，得到写数据选通引脚的原始时钟信号相位，以便于更加精确地对于写数据选通引脚进行偏斜消除操作，控制的精度较高。

S303：根据原始时钟信号相位和多个原始数据信号相位，生成预设数字时钟相位，预设数字时钟相位滞后于原始时钟信号相位和多个原始数据信号相位。

写数据选通引脚的原始时钟信号相位代表写数据选通引脚的时钟延迟路径大小，数据引脚的原始数据信号相位代表数据引脚的数据延时路径大小；因此本实施例通过预先设定一个预设数字时钟相位作为所有引脚的参照量，并使得预设数字时钟相位滞后写数据选通引脚的原始时钟信号相位和每个数据引脚的原始数据信号相位，该预设数字时钟相位为每个数据引脚的数据收发状态设定统一的标准，实现对于每个数据引脚的缓冲延迟的最佳控制效果；因此本实施例通过设定预设数字时钟相位可保障数据引脚在同一参照标准下进行相位延时设定，控制的精度较高。

S304：将数据引脚的原始数据信号相位与预设数字时钟信号相位进行比较，并对每个数据引脚的原始数据信号相位进行延迟，以确保每个数据引脚的信号相位与预设数字时钟相位一致。

可选的，通过对于每个数据引脚的原始数据信号相位进行延迟，以确保每个数据引脚的信号相位等于预设数字时钟相位；根据数据引脚的原始数据信号相位和预设数字时钟相位之间的比较结果可确认对应的数据引脚需要执行缓冲延迟控制操作；参照预设数字时钟相位，对于每个数据引脚的数据收发状态进行延迟，那么每个数据引脚的数据收发延时路径都能够保持一致，每个数据引脚接收到数据的相位都等于预设数字时钟相位，并且由于预设数字时钟相位为滞后于所有引脚的相位，那么所有的数据引脚都能够以同样的相位进行数据收发，以消除了引脚之间的偏斜误差。

在图2示出时钟偏斜消除方法的实现流程中，根据写数据选通引脚的原始时钟信号相位和数据引脚的原始数据信号相位预先设定预设数字时钟相位，以统一对于多个数据引脚的延迟状态进行调节，那么延迟后的数据引脚具有相同的数据收发相位，以消除数据和时钟之间的偏斜误差；因此本实施例根据写数据选通引脚的路径、数据引脚的路径这两者的差异情况进行延迟控制，既降低了引脚延迟控制过程中的功耗，又能够有效地消除数据和时钟这两者的偏斜误差，逻辑芯片上的多个引脚可实现相位的同步输入输出，提高了3D堆叠存储器的数据存储可靠性和数据传输精确性；有效地解决了传统技术对于3D堆叠存储器中的选通脉冲和数据之间的偏斜误差较大，导致3D堆叠存储器存在可靠性和成品率均较低的问题。

作为一种可选的实施方式，图3示出了本实施例提供的时钟偏斜消除方法的另一种实现流程，由于逻辑芯片的数据读路径和数据写路径会具有不同的偏移量，图3中的时钟偏斜消除方法单独对逻辑芯片的数据读路径和数据写路径分别进行偏斜消除操作，以保障数据和时钟的传输稳定性和一致性；其中逻辑芯片还包括：读数据选通引脚；图3中的时钟偏斜消除方法具体如下：

S401：当存储器芯片通过逻辑芯片的数据引脚进行数据读取时，采集多个原始数据读取相位。

当通过逻辑芯片的数据引脚对于存储器芯片进行数据读取，那么读取存储器芯片存储的数据以实现相应的数据控制功能，存储器芯片通过数据引脚按照数据读路径进行数据传输；因此当存储器芯片读取数据的过程中，通过对于每个数据引脚的数据读取状态进行采样，得到每个数据引脚的原始数据读取相位，以获取存储器芯片在读取数据过程中路径偏移量。

S402：当存储器芯片通过逻辑芯片的读数据选通引脚进行时钟发送时，采集原始时钟发送相位。

当存储器芯片通过读数据选通引脚发送时钟信息时，则说明逻辑芯片的读数据选通引脚根据发送的时钟信息实现信号处理同步功能，此时逻辑芯片的读数据选通引脚可保留时钟信息发送的完整性和兼容性；因此通过采集读数据选通引脚在时钟发送中的数据延迟状态，有利于消除时钟和数据之间的偏斜偏差。

S403：根据原始时钟发送相位和多个原始数据读取相位生成第一预设数字时钟相位，第一预设数字时钟相位滞后于原始时钟发送相位和多个原始数据读取相位。

在逻辑芯片处于数据读取和时钟发送的状态下，预先生成第一预设数字时钟相位，并使得第一预设数字时钟相位滞后于原始时钟发送相位和多个原始数据读取相位，通过第一预设数字时钟相位能够判断出读数据选通引脚写数据选通引脚的时钟延迟量和每个数据引脚的数据偏移量，进而基于第一预设数字时钟相位能够有利于加快对于所有数据引脚的延迟控制，读数据选通引脚和数据引脚能够实现协调、一致的信号接收状态。

S404：将数据引脚的原始数据读取相位与第一预设数字时钟相位进行比较，并对每个数据引脚的原始数据读取相位进行延迟，以确保每个数据引脚的数据读取相位与第一预设数字时钟相位一致。

根据数据引脚的原始数据读取相位和第一预设数字时钟相位之间的比较结果，可确认每个数据引脚的缓冲延迟状态，进而对于数据引脚的数据读取状态进行实时的延迟控制，那么每个数据引脚的数据读取相位等于第一预设数字时钟相位，便于消除各个数据引脚在数据读路径上的偏差，各个数据引脚之间的延迟偏斜得到了有效的控制。

S405：当存储器芯片通过逻辑芯片的数据引脚进行数据写入时，采集多个原始数据写入相位。

其中，逻辑芯片的数据引脚通过数据写路径将数据输出至存储器芯片，以更新存储器芯片内部存储的数据，通过数据引脚能够保持数据写入的可靠性和兼容性；因此本实施例通过采集每个数据引脚的数据写入状态，以便于精确、实时地获取数据引脚在数据写路径上的偏移量，进而对于数据引脚的路径偏移误差进行实时的延迟控制。

S406：当存储器芯片通过逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟接收相位。

存储器芯片通过写数据选通引脚接入外部电子元器件自身的时钟信息，以使得存储器芯片与外部的电子元器件保持时钟的同步；因此本实施例对于逻辑芯片的写数据选通引脚的信号接收状态进行实时采样，以获取写数据选通引脚的原始时钟接收相位，进而可实时消除写数据选通引脚与数据引脚之间的偏斜误差，提高了对于逻辑芯片中各个引脚的延迟控制精度。

S407：根据原始时钟接收相位和多个原始数据写入相位，生成第二预设数字时钟相位，第二预设数字时钟相位滞后于原始时钟接收相位和多个原始数据写入相位。

根据写数据选通引脚和数据引脚的信号延迟状态预先设定第二预设数字时钟相位，以使得第二预设数字时钟相位小于写数据选通引脚的原始时钟接收相位和每个数据引脚的原始数据写入相位，其中第二预设数字时钟相位对于数据写路径上最大的延迟相位；基于第二预设数字时钟相位作为数据引脚在数据写入状态下的延迟判断标准，可提升对于逻辑芯片的数据引脚的延迟控制精度。

S408：将数据引脚的原始数据写入相位与第二预设数字时钟相位进行比较，并对每个数据引脚的原始数据写入相位进行延迟，以确保每个数据引脚的数据写入相位与第二预设数字时钟相位一致。

根据数据引脚的原始数据写入相位和第二预设数字时钟相位之间的差值，可确认逻辑芯片的数据引脚需要启动延迟控制操作，进而基于第二预设数字时钟相位对于逻辑芯片的每个数据引脚进行延迟控制，那么逻辑芯片的数据引脚能够同步于第二预设数字时钟相位接收数据，以消除逻辑芯片上所有数据引脚的偏移误差，逻辑芯片中所有的数据引脚均能够保持延迟一致性，提升了存储器芯片的数据写入的协调性。

因此本实施例对于逻辑芯片的数据读路径和数据写路径分别进行延迟控制，实现了逻辑芯片所有引脚精确的偏斜消除功能，实用价值更高。

作为一种可选的实施方式，图4示出了本实施例提供的时钟偏斜消除方法的另一种实现流程，相比于图2中时钟偏斜消除方法的实现流程，在图4中的时钟偏斜消除方法的具体实现流程如下：

S501：依序对于逻辑芯片的每个数据引脚进行编号。

其中，每个数据引脚在逻辑芯片呈现规律性排布规则；则从0开始，依次对各个数据引脚进行编码，以使得每个数据引脚具有特定的序号，以便于对于每个数据引脚进行高效的缓冲延迟控制；比如，第一个数据引脚的序号为：0，第二个数据引脚的序号为：1，第三个数据引脚的序号为：2…，依次类推；那么对于特定序号的数据引脚进行特定的路径偏移控制，提高了逻辑芯片每个数据引脚的路径延迟控制精度和延迟控制灵敏性。

S502：当数据引脚的序号属于偶数时，则将该数据引脚划分为偶数引脚组。

S503：当数据引脚的序号属于奇数时，则将该数据引脚划分为奇数引脚组。

因此本实施例将所有的数据引脚分别划分为：偶数引脚组和奇数引脚组，其中偶数引脚组中所有的数据引脚具有相同属性的路径延迟控制特性，奇数引脚组中所有的数据引脚具有相同属性的路径延迟控制特性；因此本实施例分别对于偶数引脚组和奇数引脚组分别进行路径偏移控制，既保障了对于数据引脚的缓冲延迟控制精度，以保障逻辑芯片中的每个数据引脚都能够保持良好的路径偏移量消除精度。

S504：当存储器芯片通过逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位。

S505：当存储器芯片通过偶数引脚组中的数据引脚进行数据收发时，采集每个数据引脚的原始数据信号相位。

S506：根据写数据选通引脚的原始时钟信号相位和偶数引脚组中所有数据引脚的原始数据信号相位生成第三预设数字时钟相位，第三预设数字时钟相位滞后于写数据选通引脚的原始时钟信号相位和偶数引脚组中每个数据引脚的原始数据信号相位。

当偶数引脚组中的数据引脚进行数据收发的过程中，则通过预先设定第三预设数字时钟相位，对于偶数引脚组设定合理的数字可控延迟标准，进而加快了对于偶数引脚组中所有数据引脚的延迟控制效率，偶数引脚组中的所有数据引脚均可实现同步延迟调节。

S507：将偶数引脚组中数据引脚的原始数据信号相位与第三预设数字时钟相位进行比较，并对偶数引脚组中每个数据引脚的原始数据信号相位进行延迟，以确保偶数引脚组中每个数据引脚的信号相位与第三预设数字时钟相位一致。

将偶数引脚组中所有数据引脚的信号相位都设定为最大延迟的第三预设数字时钟相位，以保障了对于偶数引脚组中多个数据引脚的路径偏移量的一致性；进而通过S505～S507实现了偶数引脚组中每个数据引脚的时钟偏斜消除，逻辑芯片能够实现更加一致的数据收发一致性。

S508：当存储器芯片通过奇数引脚组中的数据引脚进行数据收发时，采集多个原始数据信号相位。

S509：根据原始时钟信号相位和奇数引脚组中所有数据引脚的原始数据信号相位生成第四预设数字时钟相位，第四预设数字时钟相位滞后于写数据选通引脚的原始时钟信号相位和奇数引脚组中每个数据引脚的原始数据信号相位。

本实施例通过预先设定第四预设数字时钟相位能够为奇数引脚组中的所有数据引脚设定路径延迟标准，以实现对于奇数引脚组中所有数据引脚的延迟控制，奇数引脚组能够按照第四预设数字时钟相位启动延时操作，延迟控制过程更加简便。

S5010：将奇数引脚组中数据引脚的原始数据信号相位与第四预设数字时钟相位进行比较，并对奇数引脚组中每个数据引脚的原始数据信号相位进行延迟，以确保奇数引脚组中每个数据引脚的信号相位与第四预设数字时钟相位一致。

将奇数引脚组中所有数据引脚进行延迟控制，以使得每个数据引脚的数据信号收发相位均等于第四预设数字时钟相位，多个数据引脚能够在一致的数据延迟条件下进行数据收发；因此经过S508～S5010完成了奇数引脚组中所有数据引脚的偏斜消除功能，提高了奇数引脚组中所有数据引脚的缓冲延迟控制精度和控制效率。

需要说明的是，其中S505～S507是用于偶数引脚组中每个数据引脚的进行时钟偏斜消除，S508～S5010是用于奇数引脚组中每个数据引脚的进行时钟偏斜消除，其中S505～S507 可位于S508～S5010之前，或者S505～S507可位于S508～S5010之后，因此本实施例即可先对于偶数引脚组进行延时控制然后对于奇数引脚组进行延时控制，或者先对于奇数引脚组进行延时控制然后对于偶数引脚组进行延时控制。

S5011：采用第三预设数字时钟相位与奇数引脚组中每个数据引脚的原始数据信号相位进行比较，若第三预设数字时钟相位滞后于奇数引脚组中数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与第三预设数字时钟相位一致；或者，采用第四预设数字时钟相位与偶数引脚组中每个数据引脚的原始数据信号相位进行比较，若第四预设数字时钟相位滞后于偶数引脚组中数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与第四预设数字时钟相位一致。

在分别对于偶数引脚组和奇数引脚组分别进行路径偏移误差消除后，为了能够使得偶数引脚组中的所有数据引脚和奇数引脚组中的所有数据引脚能够完全保持相同的数据信号收发相位，那么无论是偶数引脚组还是奇数引脚组，都完成了引脚路径偏差消除，那么逻辑芯片中的所有数据引脚均具有一致的路径偏斜相位，数据引脚的路径延迟达到了一致性。

作为一种可选的实施方式，逻辑芯片还包括读数据选通引脚，通过读数据选通引脚可实现时钟信号的兼容输入；图5示出了图4中时钟偏斜消除方法S506的具体实现流程，其中在S506中，根据原始时钟信号相位和偶数引脚组中所有数据引脚的原始数据信号相位生成第三预设数字时钟相位，具体包括：

S601：当数据引脚属于偶数引脚组时，则分别将时钟信号输出至写数据选通引脚和偶数引脚组中的每个数据引脚；其中，数据引脚与相邻的划分为奇数引脚组的数据引脚以形成第一信号环回路，写数据选通引脚和读数据选通引脚用于形成第二信号环回路。

当逻辑芯片中偶数引脚组的所有数据引脚需要延迟控制操作时，则将时钟信号输出至写数据选通引脚和奇数引脚组中的每个数据引脚，以对于时钟信号在写数据选通引脚和偶数引脚组中每个数据引脚的实际收发状态进行采样，完成对于偶数引脚组中的每个数据引脚的精确数据延迟控制操作；此时时钟信号作为引脚的路径延迟的测试流，因此本实施例通过时钟信号对于写数据选通引脚进行延迟测试，以使得偶数引脚组中的所有写数据选通引脚在测试阶段就能够实现路径偏斜消除功能。

S602：在偶数引脚组中，将每个数据引脚对应的第一信号环回路中时钟信号的传输相位作为数据引脚的原始数据信号相位。

当偶数引脚组中的数据引脚接入对应的时钟信号时，则时钟信号能够在数据引脚对应的第一信号环回路实现高效的传输，进而通过时钟信号在第一信号环回路中的传输相位可代表对应的数据引脚的信号收发延迟状态，以便于实时获取数据引脚的数据延迟路径，提高了对于数据引脚的数据延迟控制精度和准确性。

S603：对第二信号环回路中时钟信号的传输相位进行延迟，以使得第二信号环回路中延迟后时钟信号的传输相位均滞后于每个第一信号环回路中时钟信号的传输相位。

当时钟信号在第二信号环回路进行传输的过程中，将写数据选通引脚的原始时钟信号相位作为延迟控制的参照量，那么相比于第一信号环回路，第二信号环回路中延迟后时钟信号的传输相位属于滞后相位最大的信号传输相位，基于第二信号环回路中延迟后时钟信号的传输相位能够精确地对于每个数据引脚的信号收发路径进行精确的延迟控制，提高了偶数引脚组中每个数据引脚的延迟控制精确性。

S604：将第二信号环回路中延迟后时钟信号的传输相位作为第三预设数字时钟相位。

将写数据选通引脚经过路径延迟时钟信号的传输相位作为数据引脚的延迟控制判断标准，进而使得逻辑芯片在统一的信号传输标准下进行数据传输相位的延迟控制，那么经过延迟控制后的数据引脚的数据收发相位与写数据选通引脚的数据接收相位保持完全一致，以完成了对于偶数引脚组中的所有数据引脚的时钟偏斜消除功能，数据引脚在时钟信号的测试阶段就能够实现路径偏移控制，降低了3D堆叠存储器的待机功耗。

作为一种可选的实施方式，逻辑芯片还包括读数据选通引脚；图6示出了图4中时钟偏斜消除方法S509的具体实现流程，其中在S509中，根据原始时钟信号相位和奇数引脚组中所有数据引脚的原始数据信号相位生成第四预设数字时钟相位，具体包括：

S701：当数据引脚属于奇数引脚组时，则分别将时钟信号输出至写数据选通引脚和奇数引脚组中的每个数据引脚；其中，数据引脚与相邻的划分为偶数引脚组的数据引脚以形成第三信号环回路，写数据选通引脚和读数据选通引脚用于形成第四信号环回路。

S702：在奇数引脚组中，将每个数据引脚对应的第三信号环回路中时钟信号的传输相位作为数据引脚的原始数据信号相位。

S703：对第四信号环回路中时钟信号的传输相位进行延迟，以使得第四信号环回路中延迟后时钟信号的传输相位均滞后于每个第三信号环回路中时钟信号的传输相位。

S704：将第四信号环回路中延迟后时钟信号的传输相位作为第四预设数字时钟相位。

其中图6中第四预设数字时钟相位的控制方式与图5中第三预设数字时钟相位的控制方式这两者的具体实施方式存在相似之处，因此关于图6中各个操作步骤的具体实施方式可参照图5的实施例，此处将不再赘述。

作为一种可选的实施方式，图7示出了本实施例提供的图4中时钟偏斜消除方法S5011 的具体实现流程，请参阅图7，S5011具体包括：

S801：在第一时间节点将奇数引脚组中数据引脚的原始数据信号相位与第四预设数字时钟相位进行比较，并对奇数引脚组中每个数据引脚的原始数据信号相位进行延迟，以确保奇数引脚组中每个数据引脚的信号相位与第四预设数字时钟相位一致。

S802：在第二时间节点将偶数引脚组中数据引脚的原始数据信号相位与第三预设数字时钟相位进行比较，并对偶数引脚组中每个数据引脚的原始数据信号相位进行延迟，以确保偶数引脚组中每个数据引脚的信号相位与第三预设数字时钟相位一致。

S803：若第二时间节点晚于第一时间节点，则采用第三预设数字时钟相位与奇数引脚组中每个数据引脚的原始数据信号相位进行比较，若第三预设数字时钟相位滞后于奇数引脚组中数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与第三预设数字时钟相位一致。

其中第三预设数字时钟相位为偶数引脚组中标准时间参考量，当分别对于偶数引脚组中的每个数据引脚和奇数引脚组中的每个数据引脚进行延迟控制后，若先对奇数引脚组中的每个数据引脚进行延迟控制后，再对于偶数引脚组中的每个数据引脚进行延迟控制，则需要将偶数引脚组中数据引脚的信号传输相位作为参考量，继续比较第三预设数字时钟相位与奇数引脚组中每个数据引脚的原始数据信号相位，当奇数引脚组中每个数据引脚的相位超前于第三预设数字时钟相位，那么对于奇数引脚组中数据引脚重新进行相位延迟控制，进而使得奇数引脚组中经过重新延迟后的数据引脚的路径延迟与偶数引脚组中延迟后的数据引脚的路径延迟保持完全一致，实现对于逻辑芯片中所有引脚的时钟偏斜消除功能。

S804：若第一时间节点晚于第二时间节点，则采用第四预设数字时钟相位与偶数引脚组中每个数据引脚的原始数据信号相位进行比较，若第四预设数字时钟相位滞后于偶数引脚组中数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与第四预设数字时钟相位一致。

当对于偶数引脚组中的数据引脚和奇数引脚组中的数据引脚分别进行延迟控制后，并且先对于偶数引脚组中数据引脚进行相位延迟控制后，然后再对于奇数引脚组中数据引脚进行相位延迟控制，则需要对于偶数引脚组中数据引脚的数据信号相位进行再次延迟；具体的，当偶数引脚组中的数据引脚的原始数据信号相位超前于第四预设数字时钟相位，则需要对于偶数引脚组中的数据引脚进行再次相位延迟控制，进而使得经过再次延迟后偶数引脚组中数据引脚的信号相位与奇数引脚组中数据引脚的信号相位保持完全一致，那么偶数引脚组中数据引脚与奇数引脚组中数据引脚均能够在同相位条件下收发数据，以完成逻辑芯片中每个引脚收发过程的偏斜消除过程。

图8示出了本实施例提供的3D堆叠存储器的时钟偏斜消除电路90的结构示意，3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个存储器芯片依次堆叠并与逻辑芯片连接，逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；请参阅图8，时钟偏斜消除电路90包括：第一相位采集模块901、第二相位采集模块902、相位比较模块903以及相位延迟模块904。

第一相位采集模块901用于当存储器芯片通过逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位。

第二相位采集模块902用于当存储器芯片通过逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位。

相位比较模块903与第一相位采集模块901及第二相位采集模块902连接，用于根据原始时钟信号相位和多个原始数据信号相位，生成预设数字时钟相位，预设数字时钟相位滞后于原始时钟信号相位和多个原始数据信号相位。

相位延迟模块904与相位比较模块903连接，用于将数据引脚的原始数据信号相位与预设数字时钟信号相位进行比较，并对每个数据引脚的原始数据信号相位进行延迟，以确保每个数据引脚的信号相位与预设数字时钟相位一致。

作为一种可选的实施方式，图9示出了本实施例提供的相位延迟模块904的结构示意，请参阅图9，相位延迟模块904包括：发射延迟单元9041和接收延迟单元9042，接收延迟单元9042与相位比较模块903连接，用于将数据引脚的原始数据信号相位与第一预设数字时钟信号相位进行比较，并对每个数据引脚的原始数据信号相位进行延迟，以确保每个数据引脚的信号相位与第一预设数字时钟信号相位一致。

发射延迟单元9041与相位比较模块903连接，用于将数据引脚的原始数据信号相位与第二预设数字时钟信号相位进行比较，并对每个数据引脚的原始数据信号相位进行延迟，以确保每个数据引脚的信号相位与第二预设数字时钟信号相位一致。

因此本实施例通过发射延迟单元9041和接收延迟单元9042分别对于数据引脚的数据读路径和数据写路径分别进行相位延迟控制，以完全消除每个数据引脚的数据读路径和数据写路径这两者的偏移误差，实现了逻辑芯片所有引脚的数据收发延迟一致性。

需要说明的是，图8和图9示出的时钟偏斜消除电路90与图2至图7中时钟偏斜消除方法相对应，因此关于图8至图9中时钟偏斜消除电路90中各个电路模块的具体实施方式可参照图1至图7的实施例，此处将不再赘述。

图10示出了本实施例提供发射延迟单元9041的电路结构示意，请参阅图10，发射延迟单元包括：第一PMOS管P1、第二PMOS管P2、第三PMOS管P3、第一NMOS管N1、第二NMOS管N2、第三NMOS管N3、第一反相器INV1、第二反相器INV2、第三反相器 INV3、第四反相器INV4、第五反相器INV5、第六反相器INV6、第一与非门NAND1、第二与非门NAND2、第一或非门NOR1、第一可控电容C1、第二可控电容C2以及第三可控电容C3。

其中，第一PMOS管P1的控制端、第一反相器INV1的输入端、第一与非门NAND1 的第一输入端以及第二NMOS管N2的控制端共接入第一电平信号，第一PMOS管P1的第一导通端接第一直流电源，可选的，第一直流电源为1V～10V直流电源；第一PMOS管P1 的第二导通端接第二反相器INV2的驱动正极端，第二反相器INV2的驱动负极端接第一 NMOS管N1的第一导通端，第一NMOS管N1的第二导通端接地GND。

第二反相器INV2的输入端和第一与非门NAND1的第二输入端共接入第一信号，其中，第一信号由存储器芯片产生；第一与非门NAND1的输出端接第三反相器INV3的输入端。

第一NMOS管N1的控制端和第一反相器INV1的输出端共接于第二PMOS管P2的控制端，第二PMOS管P2的第一导通端接第二直流电源，可选的，第二直流电源为1V～10V 直流电源；第二PMOS管P2的第二导通端接第四反相器INV4的驱动正极端，第三反相器 INV3的输出端接第四反相器INV4的输入端，第四反相器INV4的驱动负极端接第二NMOS 管N2的第一导通端，第二NMOS管N2的第二导通端接地GND。

第二反相器INV2的输出端、第一可控电容C1的第一输入输出端、第一或非门NOR1的第一输入端以及第四反相器INV4的输出端共接于第二与非门NAND2的第一输入端，第一或非门NOR1的第二输入端和第二与非门NAND2的第二输入端共接入第二电平信号，第一可控电容C1的第二输入输出端接地GND，第一可控电容C1的控制端接入第三电平信号。

第一或非门NOR1的输出端和第二可控电容C2的第一输入输出端共接于第五反相器 INV5的输入端，第二可控电容C2的第二输入输出端接地GND，第二与非门C2的输出端和第三可控电容C3的第一输入输出端共接于第六反相器INV6的输入端，第三可控电容C3 的第二输入输出端接地GND，第二可控电容C2的控制端和第三可控电容C3的控制端共接入第四电平信号。

第五反相器INV5的输出端接第三PMOS管P3的控制端，第三PMOS管P3的第一导通端接第三直流电源，可选的，第三直流电源为1V～10V直流电源；第三PMOS管P3的第二导通端和第三NMOS管N3的第一导通端共接形成发射延迟单元9041的输出端，第六反相器INV6的输出端接第三NMOS管N3的控制端，第三NMOS管N3的第二导通端接地 GND。

发射延迟单元9041的输出端用于输出延迟后的第一信号；当发射延迟单元9041接收到第一信号时，通过发射延迟单元9041使得每个数据引脚发射的第一信号的延迟状态都保持一致，有效地消除了逻辑芯片的引脚在发射信号时的路径偏斜。

具体的，在图10示出发射延迟单元9041的具体电路结构中，第三电平信号和第四电平信号均由相位比较模块903产生，进而第一可控电容C1的控制端、第二可控电容C2的控制端以及第三可控电容C3的控制端均接相位比较模块903；其中结合第三电平信号和第四电平信号分别控制第一可控电容C1的容值、第二可控电容C2的容值以及第三可控电容C3的容值，以完成对于第一信号的传输延迟精确控制；比如增大可控电容的容值时，会增大第一信号传输路径的延迟，减小可控电容的容值时，会减小第一信号传输路径的延迟。

示例性的，以图10为例，第二电平信号为高电平时，发射延迟单元9041正常工作，以实现第一信号的延迟功能；第二电平信号为低电平时，第三PMOS管P3和第三NMOS管 N3关断，发射延迟单元9041不工作；当第一电平信号为低电平时，第一PMOS管P1和第一NMOS管N1管导通，第二PMOS管P2和第二NMOS管N2均关断；所以第二反相器INV2 开启，第四反相器INV4关断，所以第一信号通过第二反相器INV2以快速路径传输至A节点；同理，当第一电平信号为高电平时，第一PMOS管P1和第一NMOS管N1管均关断，第二PMOS管P2和第二NMOS管N2管均导通，所以第二反相器INV2关断，第四反相器 INV4开启，所以第一信号依次通过第一与非门NAND1、第三反相器INV3以及第四反相器 INV4到达A节点；因此本实施例通过实时改变各个可控电容的容值大小，以调节第一信号达到A节点的延迟时间，那么对于引脚的延时控制灵活性较高。

作为一种可选的实施方式，图11示出了本实施例提供的接收延迟单元9042的电路结构示意，请参阅图11，接收延迟单元9042包括：第四PMOS管P4、第五PMOS管P5、第六PMOS管P6、第七PMOS管P7、第四NMOS管N4、第五NMOS管N5、第六NMOS 管N6、第七NMOS管N7、第四可控电容C4、第七反相器INV7、第八反相器INV8、第九反相器INV9、第十反相器INV10、第十一反相器INV11、第十二反相器INV12、第十三反相器INV13、第十四反相器INV14以及第三与非门NAND3。

第五PMOS管P5的控制端和第六NMOS管N6的控制端共接入第二信号，该第二信号由外界电子元器件产生，进而通过接收延迟单元9042能够对于第二信号进行精确的延迟控制，以输出至存储器芯片；第七反相器INV7的输入端和第七NMOS管N7的控制端共接入第五电平信号，第七反相器INV7的输出端接第四PMOS管P4的控制端，第四PMOS管 P4的第一导通端接第四直流电源，可选的，第四直流电源为1V～10V直流电源；第四PMOS 管P4的第二导通端接第五PMOS管P5的第一导通端，第五PMOS管P5的第二导通端、第六NMOS管N6的第一导通端以及第九反相器INV9的输出端共接于第八反相器INV8的输入端，第六NMOS管N6的第二导通端接第七NMOS管N7的第一导通端，第七NMOS管 N7的第二导通端接地GND。

第八反相器INV8的输出端、第九反相器INV9的输入端、第四可控电容C4的第一输入输出端以及第三与非门NAND3的第一输入端共接于第十一反相器INV11的输入端，第四可控电容C4的第二输入输出端接地，第四可控电容C4的控制端接入第六电平信号。

第六PMOS管P6的控制端、第十反相器INV10的输入端、第三与非门NAND3的第二输入端以及第五NMOS管N5的控制端共接入第七电平信号，第六PMOS管P6的第一导通端接第五直流电源，可选的，第五直流电源为1V～10V直流电源；第六PMOS管P6的第二导通端接第十一反相器INV11的驱动正极端，第十一反相器INV11的驱动负极端接第四 NMOS管N4的第一导通端，第四NMOS管N4的第二导通端接地GND。

第四NMOS管N4的控制端和第十反相器INV10的输出端共接于第七PMOS管P7的控制端，第七PMOS管P7的第一导通端接第六直流电源，可选的，第六直流电源为1V～10V 直流电源；第七PMOS管P7的第二导通端接第十三反相器INV13的驱动正极端，第三与非门NAND3的输出端接第十二反相器INV12的输入端，第十二反相器INV12的输出端接第十三反相器INV13的输入端，第十三反相器INV13的驱动负极端接第五NMOS管N5的第一导通端，第五NMOS管N5的第二导通端接地GND。

第十一反相器INV11的输出端和第十三反相器INV13的输出端共接于第十四反相器 INV14的输入端，第十四反相器INV14的输出端用于输出延迟后的第二信号；其中存储器芯片能够接收延迟后的第二信号，以保障存储器芯片能够接入多路延迟一致的第二信号，以实现数据的安全存储功能。

具体的，第六电平信号由相位比较模块903生成，进而第四可控电容C4的控制端接相位比较模块903；通过第六电平信号控制第四可控电容C4的容值大小，以完成延迟路径的精细控制；比如，增大第四可控电容C4的容值，会增大第二信号的延迟路径；减小第四可控电容C4的容值时，会减小第二信号的延迟传输路径，因此接收延迟单元具有较为灵活、简便的延迟控制步骤。

示例性的，如图11所示，当第五电平信号为高电平时，接收延迟单元9042正常工作，以实现第二信号延迟功能，第二信号传输到A节点；当第五电平信号为低电平时，第四PMOS 管P4和第六NMOS管N6均关断，接收延迟单元9042不工作；当第七电平信号为低电平时，第六PMOS管P6和第四NMOS管N4均导通，第七PMOS管P7和第五NMOS管N5关断，因此第十一反相器INV11开启，第十三反相器INV13关断；所以第二信号通过第十一反相器INV11以快速路径到达A节点；同理，当第七电平信号为高电平时，第六PMOS管P6 和第四NMOS管N4均关断，第七PMOS管P7和第五NMOS管N5均导通，则第十一反相器INV5关断，第十三反相器INV13开启；所以第二信号依次通过第三与非门NAND3、第十二反相器INV12以及第十三反相器INV13以慢速路径到达A节点；通过第六电平信号控制可变电容C1的大小完成精细延迟控制，接收延迟单元9042能够实现第二信号的高效延迟控制功能。

为了更好地说明本实施例中时钟偏斜消除电路90对于逻辑芯片的引脚的偏斜消除原理，下面结合附图12和附图13，并且参照图2至图11的实施例，以一个具体的实例来具体说明时钟偏斜消除电路90的工作原理，具体如下：

图12示出了本实施例提供的逻辑芯片的数据引脚的序号为偶数时，时钟偏斜消除电路 90的实际工作原理示意，具体如下：在逻辑芯片的偶数数据引脚的缓冲器输入和写数据选通引脚分别加入时钟信号，如图12所示。在存储器芯片中，接收到的数据引脚和写数据选通引脚的低频时钟分别流向相邻数据引脚和读数据选通引脚的缓冲器；从偶数的数据引脚或写数据选通引脚到相邻的奇数数据引脚或逻辑芯片的读数据选通引脚形成环回路径；如果这些环回路径中存在任何偏差，则是由于写入路径偏斜，逻辑芯片的写数据选通引脚的缓冲器以使其成为最慢的，然后调整偶数的数据引脚的缓冲器的延迟，使偶数的数据引脚的延迟等于写数据选通引脚的延迟。

图13示出了本实施例提供的逻辑芯片的数据引脚的序号为奇数时，时钟偏斜消除电路 90的实际工作原理示意，其中序号为奇数的数据引脚与图12中序号为偶数的数据引脚这两者的实施例存在对应关系，那么图13中时钟偏斜消除电路90的工作原理可参照图12的实施例，当对于序号为奇数的数据引脚进行偏斜消除时，对逻辑芯片的写数据选通引脚的缓冲器进行延迟控制，使其成为最滞后的数据相位；如果有任何奇数的数据引脚的相位滞后于写数据选通引脚的相位，则对于奇数的写数据选通引脚进行延迟控制，以使得奇数的写数据选通引脚的延迟路径与写数据选通引脚的延迟路径能够保持完全一致，以完成奇数的写数据选通引脚的延迟控制。

如上所述，结合偶数的写数据选通引脚和奇数的写数据选通引脚重复进行引脚偏斜消除，以实现逻辑芯片的所有引脚延迟控制功能，进而逻辑芯片中所有引脚都能够保持一致的延迟路径。

图14示出了本实施例提供的3D堆叠存储器150的结构示意，3D堆叠存储器150包括：一个逻辑芯片1601和至少两个存储器芯片(采用1501、1502…表示)，至少两个存储器芯片依次堆叠并于逻辑芯片1601连接，逻辑芯片1601包含写数据选通引脚和多个依序排列的数据引脚；其中，逻辑芯片1601设有如上所述的时钟偏斜消除电路90；如上所述，当存储器芯片通过数据引脚进行数据收发时，通过时钟偏斜消除电路90能够对于所有的数据引脚的路径偏移进行消除，实现了逻辑芯片1601的时钟偏斜消除功能；并且本实施例将时钟偏斜消除电路90设置于逻辑芯片1601上，节省了存储器芯片的布线面积，3D堆叠存储器150 具有更高的空间体积集成性能，实用价值更高；有效地解决了传统技术中3D堆叠存储器中的引脚偏斜误差较大，数据传输的稳定性和可靠性较低的问题。

综上，上述各个实施例所记载的：时钟偏斜消除方法、时钟偏斜消除电路以及3D堆叠存储器这些的优势为总结为：

①采用控制每个数据引脚的延迟的方法来消除引脚偏斜，操作简便。

②在实际应用过程中，由于逻辑芯片的空余面积比较大，所以将时钟偏斜消除电路设置于逻辑芯片里，节约了存储器芯片堆叠后的面积。

③由于读路径和写路径也可能具有不同的偏移量，单独设计写路径和读路径的偏斜消除方式。

④仅在测试阶段采用时钟信号消除引脚偏斜，不会增加芯片的待机功耗。

在本文对各种器件、电路、装置、系统和/或方法描述了各种实施方式。阐述了很多特定的细节以提供对如在说明书中描述的和在附图中示出的实施方式的总结构、功能、制造和使用的彻底理解。然而本领域中的技术人员将理解，实施方式可在没有这样的特定细节的情况下被实施。在其它实例中，详细描述了公知的操作、部件和元件，以免使在说明书中的实施方式难以理解。本领域中的技术人员将理解，在本文和所示的实施方式是非限制性例子，且因此可认识到，在本文公开的特定的结构和功能细节可以是代表性的且并不一定限制实施方式的范围。

在整个说明书中对“各种实施方式”、“在实施方式中”、“一个实施方式”或“实施方式”等的引用意为关于实施方式所述的特定特征、结构或特性被包括在至少一个实施方式中。因此，短语“在各种实施方式中”、“在一些实施方式中”、“在一个实施方式中”或“在实施方式中”等在整个说明书中的适当地方的出现并不一定都指同一实施方式。此外，特定特征、结构或特性可以在一个或多个实施方式中以任何适当的方式组合。因此，关于一个实施方式示出或描述的特定特征、结构或特性可全部或部分地与一个或多个其它实施方式的特征、结构或特性进行组合，而没有假定这样的组合不是不合逻辑的或无功能的限制。任何方向参考 (例如，加上、减去、上部、下部、向上、向下、左边、右边、向左、向右、顶部、底部、在…之上、在…之下、垂直、水平、顺时针和逆时针)用于识别目的以帮助读者理解本公开内容，且并不产生限制，特别是关于实施方式的位置、定向或使用。

虽然上面以某个详细程度描述了某些实施方式，但是本领域中的技术人员可对所公开的实施方式做出很多变更而不偏离本公开的范围。连接参考(例如，附接、耦合、连接等)应被广泛地解释，并可包括在元件的连接之间的中间构件和在元件之间的相对运动。因此，连接参考并不一定暗示两个元件直接连接/耦合且彼此处于固定关系中。“例如”在整个说明书中的使用应被广泛地解释并用于提供本公开的实施方式的非限制性例子，且本公开不限于这样的例子。意图是包含在上述描述中或在附图中示出的所有事务应被解释为仅仅是例证性的而不是限制性的。可做出在细节或结构上的变化而不偏离本公开。

以上仅为本申请的较佳实施例而已，并不用以限制本申请，凡在本申请的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本申请的保护范围之内。

Claims (9)

1.一种3D堆叠存储器的时钟偏斜消除方法，其特征在于，所述3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；所述时钟偏斜消除方法包括：

当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位；

当所述存储器芯片通过所述逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位；

根据所述原始时钟信号相位和多个所述原始数据信号相位，生成预设数字时钟相位，所述预设数字时钟相位滞后于所述原始时钟信号相位和多个所述原始数据信号相位；

将所述数据引脚的原始数据信号相位与所述预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述预设数字时钟相位一致，包括：将所述数据引脚的原始数据信号相位与第一预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述第一预设数字时钟信号相位一致；和，将所述数据引脚的原始数据信号相位与第二预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述第二预设数字时钟信号相位一致。

2.根据权利要求1所述的时钟偏斜消除方法，其特征在于，当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位之前，所述时钟偏斜消除方法还包括：

依序对于所述逻辑芯片的每个数据引脚进行编号；

当所述数据引脚的序号属于偶数时，则将该数据引脚划分为偶数引脚组；

当所述数据引脚的序号属于奇数时，则将该数据引脚划分为奇数引脚组；

根据所述原始时钟信号相位和所述偶数引脚组中所有所述数据引脚的原始数据信号相位生成第三预设数字时钟相位，所述第三预设数字时钟相位滞后于所述写数据选通引脚的原始时钟信号相位和所述偶数引脚组中每个所述数据引脚的原始数据信号相位；

将所述偶数引脚组中所述数据引脚的原始数据信号相位与所述第三预设数字时钟相位进行比较，并对所述偶数引脚组中每个所述数据引脚的原始数据信号相位进行延迟，以确保所述偶数引脚组中每个所述数据引脚的信号相位与所述第三预设数字时钟相位一致；

根据所述原始时钟信号相位和所述奇数引脚组中所有所述数据引脚的原始数据信号相位生成第四预设数字时钟相位，所述第四预设数字时钟相位滞后于所述写数据选通引脚的原始时钟信号相位和所述奇数引脚组中每个所述数据引脚的原始数据信号相位；

将所述奇数引脚组中所述数据引脚的原始数据信号相位与所述第四预设数字时钟相位进行比较，并对所述奇数引脚组中每个所述数据引脚的原始数据信号相位进行延迟，以确保所述奇数引脚组中每个所述数据引脚的信号相位与所述第四预设数字时钟相位一致；

采用所述第三预设数字时钟相位与所述奇数引脚组中每个所述数据引脚的原始数据信号相位进行比较，若所述第三预设数字时钟相位滞后于所述奇数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第三预设数字时钟相位一致；或者，采用所述第四预设数字时钟相位与所述偶数引脚组中每个数据引脚的原始数据信号相位进行比较，若所述第四预设数字时钟相位滞后于所述偶数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第四预设数字时钟相位一致。

3.根据权利要求2所述的时钟偏斜消除方法，其特征在于，所述逻辑芯片还包括读数据选通引脚；

根据所述原始时钟信号相位和所述偶数引脚组中所有所述数据引脚的原始数据信号相位生成所述第三预设数字时钟相位，具体包括：

当所述数据引脚属于所述偶数引脚组时，则分别将时钟信号输出至所述写数据选通引脚和所述偶数引脚组中的每个所述数据引脚；其中，所述数据引脚与相邻的划分为奇数引脚组的数据引脚以形成第一信号环回路，所述写数据选通引脚和所述读数据选通引脚用于形成第二信号环回路；

在所述偶数引脚组中，将每个所述数据引脚对应的第一信号环回路中时钟信号的传输相位作为所述数据引脚的原始数据信号相位；

对所述第二信号环回路中时钟信号的传输相位进行延迟，以使得所述第二信号环回路中延迟后时钟信号的传输相位均滞后于每个所述第一信号环回路中时钟信号的传输相位；

将所述第二信号环回路中延迟后时钟信号的传输相位作为所述第三预设数字时钟相位。

4.根据权利要求2所述的时钟偏斜消除方法，其特征在于，所述逻辑芯片还包括读数据选通引脚；

根据所述原始时钟信号相位和所述奇数引脚组中所有所述数据引脚的原始数据信号相位生成第四预设数字时钟相位，具体包括：

当所述数据引脚属于所述奇数引脚组时，则分别将时钟信号输出至所述写数据选通引脚和所述奇数引脚组中的每个所述数据引脚；其中，所述数据引脚与相邻的划分为偶数引脚组的数据引脚以形成第三信号环回路，所述写数据选通引脚和所述读数据选通引脚用于形成第四信号环回路；

在奇数引脚组中，将每个所述数据引脚对应的第三信号环回路中时钟信号的传输相位作为所述数据引脚的原始数据信号相位；

对所述第四信号环回路中时钟信号的传输相位进行延迟，以使得所述第四信号环回路中延迟后时钟信号的传输相位均滞后于每个所述第三信号环回路中时钟信号的传输相位；

将所述第四信号环回路中延迟后时钟信号的传输相位作为所述第四预设数字时钟相位。

5.根据权利要求2所述的时钟偏斜消除方法，其特征在于，采用所述第三预设数字时钟相位与所述奇数引脚组中每个所述数据引脚的原始数据信号相位进行比较，若所述第三预设数字时钟相位滞后于所述奇数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第三预设数字时钟相位一致；或者，采用所述第四预设数字时钟相位与所述偶数引脚组中每个数据引脚的原始数据信号相位进行比较，若所述第四预设数字时钟相位滞后于所述偶数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第四预设数字时钟相位一致，具体包括：

在第一时间节点将所述奇数引脚组中所述数据引脚的原始数据信号相位与所述第四预设数字时钟相位进行比较，并对所述奇数引脚组中每个所述数据引脚的原始数据信号相位进行延迟，以确保所述奇数引脚组中每个所述数据引脚的信号相位与所述第四预设数字时钟相位一致；

在第二时间节点将所述偶数引脚组中所述数据引脚的原始数据信号相位与所述第三预设数字时钟相位进行比较，并对所述偶数引脚组中每个所述数据引脚的原始数据信号相位进行延迟，以确保所述偶数引脚组中每个所述数据引脚的信号相位与所述第三预设数字时钟相位一致；

若所述第二时间节点晚于所述第一时间节点，则采用所述第三预设数字时钟相位与所述奇数引脚组中每个所述数据引脚的原始数据信号相位进行比较，若所述第三预设数字时钟相位滞后于所述奇数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第三预设数字时钟相位一致；

若所述第一时间节点晚于所述第二时间节点，则采用所述第四预设数字时钟相位与所述偶数引脚组中每个数据引脚的原始数据信号相位进行比较，若所述第四预设数字时钟相位滞后于所述偶数引脚组中所述数据引脚的原始数据信号相位，则对该数据引脚的原始数据信号相位进行延迟，以确保该数据引脚的信号相位与所述第四预设数字时钟相位一致。

6.一种3D堆叠存储器的时钟偏斜消除电路，其特征在于，所述3D堆叠存储器包括一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；所述时钟偏斜消除电路包括：

第一相位采集模块，用于当所述存储器芯片通过所述逻辑芯片的数据引脚进行数据收发时，采集多个原始数据信号相位；

第二相位采集模块，用于当所述存储器芯片通过所述逻辑芯片的写数据选通引脚进行时钟接收时，采集原始时钟信号相位；

相位比较模块，与所述第一相位采集模块及所述第二相位采集模块连接，用于根据所述原始时钟信号相位和多个所述原始数据信号相位，生成预设数字时钟相位，所述预设数字时钟相位滞后于所述原始时钟信号相位和多个所述原始数据信号相位；以及

相位延迟模块，与所述相位比较模块连接，用于将所述数据引脚的原始数据信号相位与所述预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述预设数字时钟相位一致；

所述相位延迟模块包括：

接收延迟单元，与所述相位比较模块连接，用于将所述数据引脚的原始数据信号相位与第一预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述第一预设数字时钟信号相位一致；和

发射延迟单元，与所述相位比较模块连接，用于将所述数据引脚的原始数据信号相位与第二预设数字时钟信号相位进行比较，并对每个所述数据引脚的原始数据信号相位进行延迟，以确保每个所述数据引脚的信号相位与所述第二预设数字时钟信号相位一致。

7.根据权利要求6所述的时钟偏斜消除电路，其特征在于，所述发射延迟单元包括：

第一PMOS管、第二PMOS管、第三PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第一与非门、第二与非门、第一或非门、第一可控电容、第二可控电容以及第三可控电容；

其中，所述第一PMOS管的控制端、所述第一反相器的输入端、所述第一与非门的第一输入端以及所述第二NMOS管的控制端共接入第一电平信号，所述第一PMOS管的第一导通端接第一直流电源，所述第一PMOS管的第二导通端接所述第二反相器的驱动正极端，所述第二反相器的驱动负极端接所述第一NMOS管的第一导通端，所述第一NMOS管的第二导通端接地；

所述第二反相器的输入端和所述第一与非门的第二输入端共接入第一信号，所述第一与非门的输出端接所述第三反相器的输入端；

所述第一NMOS管的控制端和所述第一反相器的输出端共接于所述第二PMOS管的控制端，所述第二PMOS管的第一导通端接第二直流电源，所述第二PMOS管的第二导通端接所述第四反相器的驱动正极端，所述第三反相器的输出端接所述第四反相器的输入端，所述第四反相器的驱动负极端接所述第二NMOS管的第一导通端，所述第二NMOS管的第二导通端接地；

所述第二反相器的输出端、所述第一可控电容的第一输入输出端、所述第一或非门的第一输入端以及所述第四反相器的输出端共接于所述第二与非门的第一输入端，所述第一或非门的第二输入端和所述第二与非门的第二输入端共接入第二电平信号，所述第一可控电容的第二输入输出端接地，所述第一可控电容的控制端接入第三电平信号；

所述第一或非门的输出端和所述第二可控电容的第一输入输出端共接于所述第五反相器的输入端，所述第二可控电容的第二输入输出端接地，所述第二与非门的输出端和所述第三可控电容的第一输入输出端共接于所述第六反相器的输入端，所述第三可控电容的第二输入输出端接地，所述第二可控电容的控制端和所述第三可控电容的控制端共接入第四电平信号；

所述第五反相器的输出端接所述第三PMOS管的控制端，所述第三PMOS管的第一导通端接第三直流电源，所述第三PMOS管的第二导通端和所述第三NMOS管的第一导通端共接形成所述发射延迟单元的输出端，所述第六反相器的输出端接所述第三NMOS管的控制端，所述第三NMOS管的第二导通端接地；

所述发射延迟单元的输出端用于输出延迟后的所述第一信号。

8.根据权利要求6所述的时钟偏斜消除电路，其特征在于，所述接收延迟单元包括：

第四PMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第四可控电容、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第十二反相器、第十三反相器、第十四反相器以及第三与非门；

所述第五PMOS管的控制端和所述第六NMOS管的控制端共接入第二信号，所述第七反相器的输入端和所述第七NMOS管的控制端共接入第五电平信号，所述第七反相器的输出端接所述第四PMOS管的控制端，所述第四PMOS管的第一导通端接第四直流电源，所述第四PMOS管的第二导通端接所述第五PMOS管的第一导通端，所述第五PMOS管的第二导通端、所述第六NMOS管的第一导通端以及所述第九反相器的输出端共接于所述第八反相器的输入端，所述第六NMOS管的第二导通端接所述第七NMOS管的第一导通端，所述第七NMOS管的第二导通端接地；

所述第八反相器的输出端、所述第九反相器的输入端、所述第四可控电容的第一输入输出端以及所述第三与非门的第一输入端共接于所述第十一反相器的输入端，所述第四可控电容的第二输入输出端接地，所述第四可控电容的控制端接入第六电平信号；

所述第六PMOS管的控制端、所述第十反相器的输入端、所述第三与非门的第二输入端以及所述第五NMOS管的控制端共接入第七电平信号，所述第六PMOS管的第一导通端接第五直流电源，所述第六PMOS管的第二导通端接所述第十一反相器的驱动正极端，所述第十一反相器的驱动负极端接所述第四NMOS管的第一导通端，所述第四NMOS管的第二导通端接地；

所述第四NMOS管的控制端和所述第十反相器的输出端共接于所述第七PMOS管的控制端，所述第七PMOS管的第一导通端接第六直流电源，所述第七PMOS管的第二导通端接所述第十三反相器的驱动正极端，所述第三与非门的输出端接所述第十二反相器的输入端，所述第十二反相器的输出端接所述第十三反相器的输入端，所述第十三反相器的驱动负极端接所述第五NMOS管的第一导通端，所述第五NMOS管的第二导通端接地；

所述第十一反相器的输出端和所述第十三反相器的输出端共接于所述第十四反相器的输入端，所述第十四反相器的输出端用于输出延迟后的所述第二信号。

9.一种3D堆叠存储器，其特征在于，包括：一个逻辑芯片和至少两个存储器芯片，至少两个所述存储器芯片依次堆叠并与所述逻辑芯片连接，所述逻辑芯片包含写数据选通引脚和多个依序排列的数据引脚；其中，所述逻辑芯片设有如权利要求6-8任一项所述的时钟偏斜消除电路。

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