JPH10269775A - 半導体集積回路および位相同期ループ回路 - Google Patents

半導体集積回路および位相同期ループ回路

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JPH10269775A
JPH10269775A JP9075685A JP7568597A JPH10269775A JP H10269775 A JPH10269775 A JP H10269775A JP 9075685 A JP9075685 A JP 9075685A JP 7568597 A JP7568597 A JP 7568597A JP H10269775 A JPH10269775 A JP H10269775A
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JP
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bit line
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transistor
current
circuit
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JP9075685A
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Tsukasa Oishi
司 大石
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C11/4093—Input/output [I/O] data interface arrangements, e.g. data buffers

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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract

(57)【要約】 【課題】 半導体集積回路全体としてのデータ処理効率
を向上させる。 【解決手段】 ＣＰＵ２やＤＲＡＭ６等の内部デバイス
と外部デバイスとの間のデータの転送を行うメインパラ
レルデータバスにマルチプレクサ１０を備える。ＣＰＵ
２が外部デバイスからデータを受けられないときに、Ｃ
ＰＵ２がビジー信号１１をインタフェース回路４へ送信
する。インタフェース回路４は、ビジー信号１１を受け
てＣＰＵ２へ送るべきデータをＤＲＡＭ６に転送するよ
うマルチプレクサ１０を制御する。半導体集積回路のデ
ータ転送レートが向上する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
に関し、特に半導体集積回路外部に接続される外部デバ
イスとの間のデータのやり取りを仲介するインタフェー
ス回路及び該インタフェース回路から半導体集積回路内
部にデータを伝送するバスを備える半導体集積回路、内
部クロックを高速で外部クロックと同期させる位相同期
ループ（以下、ＰＬＬ回路という。）を備える半導体集
積回路に、小型化されたＤＲＡＭあるいはテスト容易化
されたＤＲＡＭを備える半導体集積回路に関するもので
ある。
【０００２】
【従来の技術】一般に、半導体集積回路は、一つのチッ
プに複数の機能が盛り込まれている。言い換えれば、そ
れぞれ異なる機能を持つ内部デバイスが同一のチップの
内部に複数集積されて半導体集積回路を構成していると
いうことになる。図１５は、いわゆるワンチップマイコ
ンと呼ばれる半導体集積回路の構成を例示するプロック
図である。ワンチップマイコンも、一つのチップ１上に
複数の内部デバイスを配設して形成されている。チップ
１上には、命令の解釈と実行を行う制御回路を含み演算
処理を行うＣＰＵ２が配置されいる。このＣＰＵ２に与
えられる命令等のデータは、半導体集積回路の内部にあ
る内部デバイスや外部にある外部デバイスから与えられ
る。そのうちの外部デバイスは入出力ピン３に接続され
る。入出力ピン３には、内部デバイスの一つであるイン
タフェース回路４が接続されている。このインタフェー
ス回路４は、入出力ピン３に接続される外部デバイスと
半導体集積回路の内部デバイスとの間のやり取りの電気
的、機能的な整合をとるために存在する。つまり、この
インタフェース回路４が半導体集積回路の内部と外部の
境界を行き来するデータの交通整理を行っている。
【０００３】ところで、ＣＰＵ２が命令を実行するため
には、ＣＰＵ２で必要とするデータを半導体集積回路が
取り込まなくてはならない。ＣＰＵ２での処理速度には
限界があるため、半導体集積回路の内部で生成されたデ
ータや外部から与えられるデータは、ＣＰＵ２で処理が
開始されるまでの間、いずれかの内部デバイスで保持さ
れなければならなくなる。また、ＣＰＵ２等の内部デバ
イスから外部デバイスにデータを効率的に伝送するため
にもデータの一時的な保持が必要になる。ＣＰＵ２で処
理するデータやＣＰＵ２で処理されて外部に出力される
のを待っているデータを保持するために、このような半
導体集積回路中には、記憶装置が設けられるのが一般的
である。半導体集積回路中に設けられる記憶装置として
は、例えば、ＣＰＵ２とデータの送受信を最高速度にて
実施するＳＲＡＭ５、ＣＰＵ２が必要とする大規模なデ
ータを記憶したり画像処理を実行するときに画像データ
等を保持記憶するためのメインメモリとしてのＤＲＡＭ
６、基本プログラムやデータを記憶したり、アプリケー
ションに必要な個別プログラムを記憶するＮＶＲＡＭ７
等がある。
【０００４】ここまでに出てきた内部デバイスには、イ
ンタフェース回路４以外に、ＳＲＡＭ５等の記憶装置と
ＣＰＵ２の２種類がある。このようにインタフェース回
路４以外に複数種の内部デバイスが存在する場合、半導
体集積回路は、例えば、外部デバイスとＣＰＵ２との間
でデータを転送するためのチャネルと、外部デバイスと
記憶装置との間でデータを転送するチャネルのような、
２つ以上のチャネルを持ち、チャネルの切り換えをイン
タフェース回路４に委任する間接制御方式を採ることも
できる。また、外部デバイスからＣＰＵ２に直接入力
し、ＣＰＵ２から記憶装置に転送する直接制御方式を採
ることもできる。間接制御方式において、データ転送の
終了までチャネル−インタフェース回路４間の物理的結
合関係を解かずに一度にデータ転送を行うセレクタチャ
ネルと、チャネル−インタフェース回路４間の物理的結
合関係をある単位で切り換えながらデータ転送を行うマ
ルチプレクスチャネルとがある。
【０００５】マルチチャネルの場合に、インタフェース
回路４がチャネルの切り換えを行うために、インタフェ
ース回路４は、チャネルの切り換えを行うための情報を
必要とする。従来のマルチチャネルの場合におけるチャ
ネルの切り換えは、データのバイト毎に切り替えたり、
データにチャネルセレクトに関する情報を持たせてデー
タのブロック単位に切り替える方法が採られている。
【０００６】伝送されるデータには幾つかの種類があ
り、ＣＰＵ２ですぐにでも実行可能なデータであるなら
ば、ＣＰＵ２に直接送信される。また、メインメモリを
書き換える必要があったり、一度蓄積する必要があった
りするデータの場合には、ＤＲＡＭ６等の記憶装置側に
伝達される。もちろんＣＰＵ２と記憶装置の両方に同時
に伝達すべきデータも存在する。また、ＤＲＡＭ６に伝
達されるデータの中には、キャッシュに用いられるデー
タもあり、そのようなデータはＳＲＡＭ５にも同時に蓄
積される。
【０００７】また、ＣＰＵ２で処理されてＣＰＵ２より
出力されるデータの中には、ＳＲＡＭ５やＤＲＡＭ６に
転送されるデータだけでなく、そのまま外部デバイスに
出力したいデータも含まれている。このような場合、従
来は、一旦ＤＲＡＭ６に全てのデータを記憶させて、図
示しないマルチプレクサによってインタフェース回路４
とＤＲＡＭ６とを接続し、その中から外部デバイスに出
力したいデータだけを、ＤＲＡＭ６から外部デバイスに
出力するような方式も採用できる。
【０００８】次に、図１５の半導体集積回路にも用いら
れているＰＬＬ回路８について説明する。ＰＬＬ回路８
は、半導体集積回路内部で用いられる内部クロックと、
半導体集積回路の外部から与えられる外部クロックとの
同期を取るために設けられている。システムチップにお
いてもＰＬＬ回路が使用されるが、システムチップの場
合には、パワーダウンモードや、リフレッシュモードな
ど、常にクロックが変化する。このような場合にも、高
速な同期を実現することが内部クロックに従って動く半
導体集積回路の高速化には重要である。外部のデバイス
と半導体集積回路との間の通信には、内部クロックと外
部クロックとの同期は欠かすことができない。
【０００９】従来のＰＬＬ回路は、図１７に示すよう
に、周波数および位相の違いを検出するための周波数位
相比較器３０と、周波数位相比較器３０の検出結果に応
じた時間だけ電流の流し込みや引き抜きを行うチャージ
ポンプ３１と、チャージポンプ３１の出力から高周波成
分や雑音を取り除き直流電圧を得るためのループフィル
タ３２と、ループフィルタ３２の出力に応じた周波数を
持つ内部クロックを生成するリングオシレータ３３とで
構成されている。従来のＰＬＬ回路では、内部クロック
と外部クロックとの同期をとるのに周波数を接近させる
周波数引き込み過程と位相同期が完了する位相同期過程
の２つの過程を一つの周波数位相比較器で行う。
【００１０】
【発明が解決しようとする課題】従来の半導体集積回路
は、以上のように構成されているので、入力されたデー
タは必ず決められた行き先に到達することとなり、行き
先でデータの受け入れを拒否されている間はデータの転
送を中止して行き先がデータ受け入れ可能となるまで待
つこととなり、データ転送に時間が掛かるという問題が
ある。例えば、図１５に即していうと、データは、行き
先の情報を持って外部デバイスから入出力ピン３を通し
てインタフェース回路４に到達する。そのデータが持つ
行き先情報がＣＰＵ２を示していれば、インタフェース
回路４は、ＣＰＵ２とチャネルを繋いで、そのデータを
その繋いだチャネルを使って伝送する。ところが、ＣＰ
Ｕ２が命令処理等のビジー状態であってデータの受け取
りができない場合には、そのデータの伝送が終わるまで
チャネルの結合を解除することができず、データ転送を
効率的に行うことができないという問題が発生する。な
お、図１６は、図１５よりも大容量のデータを処理する
のに適した半導体集積回路のエクスパンドバージョンの
構成を示すブロック図である。図１６に示すエクスパン
ドバージョンの半導体集積回路は、そのチップサイズが
大きくなることも当然であるが、ＳＲＡＭ５やＤＲＡＭ
６の容量が拡張されている。また、ＮＶＲＡＭ７に付加
してさらに基本的なプログラム等の格納場所であるＲＯ
Ｍ９が設けられている。このように大容量のデータ伝送
を扱うエクスパンドバージョンの半導体集積回路にあっ
ては転送効率が悪くなるのを避けなくてはならないとい
う問題は、通常の半導体集積回路よりもさらに深刻な問
題である。また、内部デバイスから外部デバイスにデー
タを伝送する場合には、同じ外部デバイスと接続するチ
ャネルが固定されると、外部デバイスに必要なデータを
全て内部デバイスへ予め転送しておかなければならなく
なり、内部デバイス同士を結合するローカルリンクが混
雑するという問題を生じる。
【００１１】従来のＰＬＬ回路を備える半導体集積回路
では、内部クロックと外部クロックとの同期をとるのに
周波数を接近させる周波数引き込み過程と位相同期が完
了する位相同期過程の２つの過程を一つの周波数位相比
較器で行うため、周波数引き込み範囲を広く設定してい
た場合に設定時間が長くなるという問題がある。
【００１２】また、従来のＤＲＡＭを備える半導体集積
回路において、ＤＲＡＭは、面積においてもまた消費電
力においても半導体集積回路において大きな位置を占
め、ＤＲＡＭを大きくすると半導体集積回路の面積や消
費電力が増大するという問題がある。
【００１３】また、ＤＲＡＭのテストでは、しばしば複
数のメモリセルに同時に同じデータを書き込みたいとい
う技術的要求がある。このような場合、大抵は、ワード
線を選択してその後メモリセルに順次データを書き込む
か、メモリセルアレイの横にレジスタを有し、そのレジ
スタに先ずデータを書き込み、その後メモリセルアレイ
内のメモリセルに一括して同一データを書き込む構成が
提案されている。これらの場合、テストモード時に、Ｄ
ＲＡＭは、そのテストを行うためのデータの一括書き込
みにおいて書き込みサイクルのオーバーヘッドが存在す
るため、半導体集積回路の高速化の妨げになるという問
題がある。
【００１４】この発明は上記の問題点を解消するために
なされたものであり、内部デバイスからインタフェース
回路に与えられる情報によって行き先の変更を可能にす
る機能をインタフェース回路に持たせ、データの伝送さ
れるべき内部デバイスがそのデータを受け取れないとき
には他の内部デバイスにデータを転送することができる
ようにし、データの単位量当たりインタフェース回路が
チャネルを結合している平均的な時間を短縮することを
目的とする。
【００１５】また、周波数が大きく変動した場合にも外
部クロックと内部クロックの同期を採ることができると
ともに同期をとる時間を短縮して半導体集積回路の動作
を高速化することを目的とする。
【００１６】また、ＤＲＡＭを簡単化することにより半
導体集積回路を小型化することを目的とする。
【００１７】また、ＤＲＡＭにテスト用データを一括で
書き込むときの書き込みサイクルのオーバーヘットをな
くすことによりＤＲＡＭのテスト時間を短縮し半導体集
積回路の高速化を図ることを目的とする。
【００１８】
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、インタフェース回路と、マルチプレクサ
と、いずれも前記マルチプレクサを介して前記インタフ
ェース回路に接続された第１および第２の内部デバイス
と、前記マルチプレクサを介さずに前記第１および第２
の内部デバイスとの間でデータを伝送する内部バスとを
備える半導体集積回路であって、前記第１の内部デバイ
スは、外部デバイスから前記インタフェース回路へ入力
される前記第１の内部デバイスに与えられるべきデータ
を自身が受け付けられない場合に前記インタフェース回
路に処理信号を出力し、前記インタフェース回路は、前
記処理信号に基づいて前記マルチプレクサを制御して前
記第１の内部デバイスに与えられるべきデータを前記第
２の内部デバイスに転送することを特徴とする。
【００１９】第２の発明に係る半導体集積回路は、イン
タフェース回路と、マルチプレクサと、いずれも前記マ
ルチプレクサを介して前記インタフェース回路に接続さ
れた第１および第２の内部デバイスと、前記マルチプレ
クサを介さずに前記第１および第２の内部デバイスとの
間でデータを伝送する内部バスとを備える半導体集積回
路であって、前記第１の内部デバイスから前記インタフ
ェース回路を介して前記外部デバイスに出力すべきデー
タと、前記第２の内部デバイスから前記インタフェース
を介して前記外部デバイスに出力すべきデータとがある
場合に、前記第１の内部デバイスから前記インタフェー
スに与えられるデータ転送に関する情報によって、前記
インタフェース回路が前記マルチプレクサを制御し、前
記第１の内部デバイスから出力すべきデータと前記第２
の内部デバイスから出力すべきデータとを交互に前記外
部デバイスに対し出力することを特徴とする。
【００２０】第３の発明に係る位相同期ループ回路は、
外部クロックの周波数を内部クロックで除して、整数及
び整数の逆数のいずれかとして商を求め、前記商に比例
した第１の電流を発生する第１の電流発生手段と、前記
外部クロックと前記内部クロックとの位相差に基づいた
第２の電流を発生する第２の電流発生手段と、前記第１
及び第２の電流の総和に基づいて周波数を制御して前記
内部クロックを生成する発振器とを備えて構成される。
【００２１】第４の発明に係る位相同期ループ回路は、
第３の発明の位相同期ループ回路において、前記第１の
電流発生手段は、前記内部クロックを前記外部クロック
の遷移に同期して移相するリングオシレータを有し、前
記リングオシレータの出力の半周期と前記外部クロック
の半周期とを比較して前記商を求める。
【００２２】第５の発明に係る位相同期ループ回路は、
第４の発明の位相同期ループ回路において、前記第２の
電流出力手段は、前記第１および第２の電流の和に応じ
たシフト速度で前記位相差の符号に対応する方向にシフ
トする複数の双方向シフトレジスタがリング状に接続さ
れた双方向シフトリングを有し、前記第２の電流は、前
記双方向シフトリングのシフトする方向に基づいて増減
することを特徴とする。
【００２３】第６の発明に係る半導体集積回路は、ワー
ド線と、互いに対をなし、少なくとも一方がメモリセル
に、前記ワード線によって選択的に接続される第１およ
び第２のビット線と、前記第１および第２のビット線に
それぞれ対応して設けられ、互いに対をなす第３および
第４のビット線と、前記第１のビット線と第３のビット
線間に直列に接続され、制御電極に与えられる第１の信
号によってオンオフ制御される第１のトランジスタと、
前記第２のビット線と第４のビット線間に直列に接続さ
れ、制御電極に与えられる前記第１の信号によってオン
オフ制御される第２のトランジスタと、第１の電圧およ
び該第１の電圧と異なる第２の電圧を供給可能であると
ともに電源から切り放してフローティングにすることも
可能な第１および第２の電源ラインと、前記第１および
第２の電圧の間にある第３の電圧をそれぞれ供給する第
３の電源ラインと、前記第３の電源ラインと前記第３お
よび第４のビット線をイコライズ信号に応じて接続する
ためのスイッチ手段と、前記第１の電源ラインに接続さ
れた一方電流電極、前記第３のビット線に接続された他
方電流電極、および前記第４のビット線に接続された制
御電極を持つ第１のトランジスタと、前記第１の電源ラ
インに接続された一方電流電極、前記第４のビット線に
接続された他方電流電極、および前記第３のビット線に
接続された制御電極を持つ第２のトランジスタと、前記
第２の電源ラインに接続された一方電流電極、前記第３
のビット線に接続された他方電流電極、および前記第２
のビット線に接続された制御電極を持つ第３のトランジ
スタと、前記第２の電源ラインに接続された一方電流電
極、前記第４のビット線に接続された他方電流電極、お
よび前記第１のビット線に接続された制御電極を持つ第
４のトランジスタとを備えて構成される。
【００２４】第７の発明に係る半導体集積回路は、メモ
リセルの記憶ノードに接続された一方電流電極、他方電
流電極、および制御電極を持ち、前記制御電極がハイレ
ベルのとき導通状態となり、ローレベルのとき非導通状
態となる第１のトランジスタと、前記第１のトランジス
タの前記制御電極に接続されたワード線と、前記第１の
トランジスタの前記他方電流電極に接続される第１のビ
ット線と、前記第１のビット線に対応して設けられた第
２のビット線と、前記第１のビット線に接続された一方
電流電極、前記第２のビット線に接続された他方電流電
極、および第１の信号が与えられる制御電極を持ち、前
記第１の信号がハイレベルのとき導通状態となり、前記
第１の信号がローレベルのとき非導通状態となる第２の
トランジスタと、電源ラインと、前記電源ラインに接続
された一方電流電極、前記第２のビット線に接続された
他方電流電極、および第２の信号が与えられる制御電極
を持ち、前記第２の信号がハイレベルのとき導通状態と
なり、前記第２の信号がローレベルのとき非導通状態と
なる第３のトランジスタと、前記電源ラインに選択的に
接続可能で、前記電源ラインをローレベルより低い電圧
にして前記第１から第３のトランジスタを導通状態とさ
せることが可能な負電圧を前記電源ラインに供給する負
電圧発生回路とを備えて構成される。
【００２５】第８の発明に係る半導体集積回路は、メモ
リセルを介して互いにに接続されたワード線および第１
のビット線と、前記第１のビット線に対応して設けられ
た第２のビット線と、前記第１のビット線に接続された
一方電流電極、前記第２のビット線に接続された他方電
流電極、および第１の信号が与えられる制御電極を持
ち、前記第１の信号が第１の電位のとき導通状態とな
り、前記第１の信号が第２の電位のとき非導通状態とな
る第１のトランジスタと、前記第２のビット線に接続さ
れた一方電流電極、他方電流電極、および第２の信号が
与えられる制御電極を持つ第２のトランジスタと、前記
第２のトランジスタの前記他方電流電極に接続された電
源ラインと、前記電源ラインに選択的に接続可能で、前
記第２のビット線が前記第１のトランジスタによって前
記第１のビット線から切り放されて前記第２のビット線
および前記第２の信号が前記第１の電位と前記第２の電
位の間の中間電位にあるとき、前記電源ラインに前記中
間電位に対して前記第２のトランジスタの閾値よりも大
きく隔たる電位を与える電位発生回路とを備えて構成さ
れる。
【００２６】
【発明の実施の形態】
実施の形態１．この発明の実施の形態１による半導体集
積回路について図１，図２を用いて説明する。図１は、
半導体集積回路の内部デバイスとそれらに接続するバス
との関係の一例を示すブロック図である。図１に示す半
導体集積回路において、メインパラレルデータバスを構
成するマルチプレクサ１０は、ＣＰＵ２、インタフェー
ス回路４、ＳＲＡＭ５、及びＤＲＡＭ６に並列に接続す
る。
【００２７】マルチプレクサ１０の制御は、インタフェ
ース回路４によって行われる。このマルチプレクサ１０
によって、ＣＰＵ２、ＳＲＡＭ５およびＤＲＡＭ６は選
択的にインタフェース回路４と接続され、インタフェー
ス回路４に接続された一つの内部デバイスが外部デバイ
スとの間でデータ伝送を行う。例えば、マルチプレクサ
１０によりＣＰＵ２が選択されれば、インタフェース回
路４を介してＣＰＵ２が外部デバイスとの間でデータを
伝送する。ここで、外部デバイスからＣＰＵ２にデータ
を伝送した場合について説明する。データを伝送すると
いう観点で外部デバイスからＣＰＵ２を観た場合、２つ
の状態がある。一つは、ＣＰＵ２がデータ受信可能な状
態であり、他の一つは、ＣＰＵ２がデータ受信不可能な
状態である。ＣＰＵ２がデータ受信可能な状態にある場
合、外部デバイスはＣＰＵ２への行き先情報を持ったデ
ータをインタフェース回路４に対し送信すれば、インタ
フェース回路４がその情報に基づきマルチプレクサ１０
を制御してＣＰＵ２へのチャネルを開くので、即座にデ
ータの伝送を行うことができる。
【００２８】しかし、ＣＰＵ２がデータ受信不可能な状
態にある場合、インタフェース回路４がＣＰＵ２へのチ
ャネルを開いてしまうとマルチプレクサ１０が他の内部
デバイスと外部デバイスとのチャネルを開くことができ
なくなるので、インタフェース回路４にはＣＰＵ２から
データ受信不可能な状態にあることを示すビジー信号１
１などの処理信号が送られてＣＰＵ２とのチャネルが開
かれないようにしている。
【００２９】図２は、インタフェース回路４とマルチプ
レクサ１０との関係を示すブロック図である。入出力ピ
ン３は外部デバイスから制御信号が入力される制御ピン
３ａと入力信号が入力される入力ピン３ｂと半導体集積
回路から外部デバイスへ出力信号を出力するための出力
ピン３ｃとを備えている。入出力ピン３から入力された
信号には、制御ピン３ａを介してインタフェース回路４
の制御バッファ４ａに与えられる行き先情報を持った制
御信号が含まれている。制御バッファ４ａは、制御信号
に応じてマルチプレクサ１０を制御する。例えば、ＣＰ
Ｕ２に送信すべきデータであった場合には、制御バッフ
ァ４ａから出力される制御信号に応じて、マルチプレク
サ１０が、ＣＰＵ２に接続されている信号線１２と出力
バッファ４ｂとを接続する。また、ＤＲＡＭ６に送信す
べきデータであった場合には、制御信号に応じて、ＤＲ
ＡＭ６に接続されている信号線１３と出力バッファ４ｂ
とが接続される。なお、図２には示していないが、ＳＲ
ＡＭ５に至る信号線も設けられ、これも制御信号にマル
チプレクサ１０にて入力バッファ４ｂと接続される。
【００３０】ＣＰＵ２が処理中で外部デバイスからのデ
ータを受け付けない場合について半導体集積回路と外部
デバイスとの関係を考えると、外部デバイスが半導体集
積回路にデータを伝送できず待っている状態にあり、半
導体集積回路と外部デバイスの間の処理は進んでいな
い。ＣＰＵ２の処理が終了するのを待って外部デバイス
からのデータを転送したのでは、半導体集積回路へのデ
ータの転送効率は上がらない。そこで、ＣＰＵ２が処理
中でデータを受け付けないときには、ＣＰＵ２がインタ
フェース回路４の制御バッファ４ａに対しビジー信号１
１を送信する。ビジー信号１１を受けた制御バッファ４
ａは、予め決められた規則に従って、ＣＰＵ２に送信さ
れるべきデータの行き先を変更する。例えば、ＣＰＵ２
に送信されるべき外部デバイスからのデータをＤＲＡＭ
６に転送する。そうすることによって、半導体集積回路
と外部デバイスとの間のデータ転送効率が向上する。
【００３１】同様のことは、ＳＲＡＭ５とＤＲＡＭ６と
の関係でも成り立つ。例えば、ＳＲＡＭ５がＣＰＵ２と
の間で通信状態にあり、他のデバイスと通信できないと
きには、外部デバイスからＳＲＡＭ５に送信すべきデー
タをＤＲＡＭ６に転送することができる。
【００３２】ＣＰＵ２においても、ＳＲＡＭ５において
も、データ受け入れ可能な状態になったときに、これら
が受け入れるべきデータがＤＲＡＭ６に蓄えられていな
いかどうかをチェックする。ＣＰＵ２やＳＲＡＭ５は、
受け入れるべきデータがあれば、ローカルリンクバス１
６を使って受け入れる。
【００３３】ローカルリンクバス１６は、ここでは、Ｃ
ＰＵ２、ＤＲＡＭ６、ＳＲＡＭ５の３つの内部デバイス
間に設けられている。ローカルリンクバス１６を使え
ば、それぞれの間で独自のデータ転送が行える。ＤＲＡ
Ｍ６やＳＲＡＭ５をデュアルポート化すれば、ローカル
リンクバス１６が別々に接続されている他の２つの内部
デバイスに対し、２本のローカルリンクバス１６を同時
に用いて同時にデータ転送を行うことも可能である。例
えば、ＤＲＡＭ６が蓄積しているＣＰＵ２へ行くべきデ
ータとＳＲＡＭ５に行くべきデータを同時に送出してデ
ータ転送効率をさらに上げることも可能である。なお、
ＣＰＵ２に対しては、不揮発性メモリであるＮＶＲＡＭ
７に接続する独自のバス１７が開かれている。
【００３４】上述したものは、インタフェース回路４に
おいて、データの行き先が唯一の内部デバイスに決定さ
れる場合（セレクタチャネル）について説明したが、マ
ルチセレクションを実行すること（マルチプレクスチャ
ネル）で複数の内部デバイスを行き先に指定することも
可能である。この場合に、例えば、ＣＰＵ２がデータ受
け入れ不可能な状態であるとき、上記と同様にＤＲＡＭ
６がＣＰＵ２に代わってデータを受け入れるとすると、
本来ＤＲＡＭ６に受け入れられるべきデータとが交互に
ＤＲＡＭ６に到着することになる。従って、ＤＲＡＭ６
では、これらのデータを混同が生じないように記憶する
ことが必要になる。例えば、ＤＲＡＭ６にもＣＰＵ２か
らビジー信号１１を送信して、ビジー信号１１が到着し
ている間にＤＲＡＭ６に送られてきたデータはメモリ領
域の複数のブロックに振り分けて記憶するなどの処理が
必要になる。ただし、データの振り分けを行わなくても
データの混同を生じないような措置をＤＲＡＭ６の側で
採っておけば問題はなく上記実施の形態と同様の効果を
生じる。
【００３５】次に、内部デバイスから外部デバイスにデ
ータを出力する場合について説明する。ＣＰＵ２で処理
されてＣＰＵ２より出力されるデータの中には、ＳＲＡ
Ｍ５やＤＲＡＭ６に転送されるデータだけでなく、その
まま外部デバイスに出力したいデータも含まれている。
このような場合に、ＣＰＵ２から外部デバイスに直接出
力するデータとＤＲＡＭ６から外部デバイスに出力する
データをＣＰＵ２からインタフェース回路４に送信され
るビジー信号１１等の処理信号によってマルチプレクサ
１０を切り換えることで、一連のデータとして出力させ
る。例えば、先ずＣＰＵ２と外部デバイスとの間のチャ
ネルを開くように、インタフェース回路４からの指示に
よってマルチプレクサ１０がチャネルの選択を実行す
る。そして、ＣＰＵ２のデータ出力に続けたいＤＲＡＭ
６のデータの番になったときに、ＣＰＵ２からビジー信
号１１をインタフェース回路４に送信してマルチプレク
サ１０にチャネルの切り換えを実行させて、ＤＲＡＭ６
のデータをＣＰＵ２のデータに続けて外部デバイスに出
力させる。またＣＰＵ２のデータ出力の番になれば、Ｄ
ＲＡＭ６からＣＰＵ２にその情報が渡され、ＣＰＵ２が
ビジー信号１１の出力を停止することによってＣＰＵ２
と外部デバイスとの間のチャネルをマルチプレクサ１０
が開くことになる。このような操作を繰り返すことによ
って一連のデータをＣＰＵ２とＤＲＡＭ６という２つの
内部デバイスから外部デバイスに対し出力することがで
きる。
【００３６】このように複数の内部デバイスが有するデ
ータをつなぎ合わせた一連のデータを一つの外部デバイ
スに対して一気に出力したい場合には、マルチプレクサ
１０によって交互に必要な内部デバイスを選択すること
でその目的を達成でき、これらのデータを一つの内部デ
バイスに集める工程が省ける分だけローカルリンクバス
１６の負担を軽くすることができる。また、一つの内部
デバイスに集める時間を短縮できるので、半導体集積回
路のデータ処理レートを向上させることができる。
【００３７】なお、上記実施の形態では、ＣＰＵ２から
のみビジー信号１１をインタフェース回路４に出力した
が、図３に示すようにＤＲＡＭ６等の他の内部デバイス
からも出力させてよく、また複数の内部デバイスからで
あってもよく上記実施の形態と同様の効果を奏する。
【００３８】実施の形態２．図４は、この発明の実施の
形態２によるＰＬＬ回路の構成を示すブロック図であ
る。図４のＰＬＬ回路４０においては、周波数比較器４
１は外部クロックＥＸＣＬＫと内部クロックＩＮＣＬＫ
の周波数を比較し、位相比較器４５は周波数比較器４１
の比較と並行して外部クロックＥＸＣＬＫと内部クロッ
クＩＮＣＬＫの位相比較を行う。
【００３９】そして、第１の電流出力手段５０は、周波
数比較器４１の比較結果に応じた電流を出力する。ま
た、第２の電流出力手段５１は、位相比較器４５の比較
結果に応じた電流を出力する。リングオシレータ４９
は、第１および第２の電流出力手段５０，５１の出力電
流の和に応じた周波数を持つ内部クロックＩＮＣＬＫを
生成して出力する。
【００４０】このＰＬＬ回路４０では、周波数のずれに
よる内部クロックＩＮＣＬＫの修正と、位相のずれによ
る内部クロックＩＮＣＬＫの修正とを独立性を高めてい
るので、外部クロックＥＸＣＬＫとの間の同期がはずれ
たときに、再び同期がとれるまでの時間を短縮すること
ができる。
【００４１】ＰＬＬ回路４０の第１の電流発生手段５０
は、周波数比較器４１が出力する内部クロックＩＮＣＬ
Ｋと外部クロックＥＸＣＬＫとの周波数の比をカウント
する比較結果計測回路４２と、比較結果計測回路４２の
出力結果を符号化するエンコーダ４３と、エンコーダ４
３が出力する符号から該符号に応じた電流値を持つ電流
に変換する電流変換回路４４から構成されている。
【００４２】ＰＬＬ回路４０の第２の電流発生手段５１
は、位相比較器４５が出力する内部クロックＩＮＣＬＫ
と外部クロックＥＸＣＬＫとの位相の違いから現在の外
部クロックＥＸＣＬＫの位相差に応じたシフト方向にシ
フトする比較結果計測回路４６と、比較結果計測回路４
６の出力結果を符号化するエンコーダ４７と、エンコー
ダ４７が出力する符号から該符号に応じた電流値を持つ
電流に変換する電流変換回路４８から構成されている。
【００４３】図５は、ＰＬＬ回路における電流コントロ
ールを例示するブロック図である。電流変換回路４４，
４８は基準電流変換回路６０と分流発生回路６１とを共
有する。基準電流発生回路６０は、リングオシレータ４
９から出力される内部クロックＩＮＣＬＫに応じた電流
を発生する。従って、外部クロックＥＸＣＬＫと内部ク
ロックＩＮＣＬＫの周波数が一致しておりかつ変化して
いなければ、基準電流も変化せず、リングオシレータ４
９も内部クロックＩＮＣＬＫの周波数も一定している。
【００４４】分流発生回路６１は、基準電流発生回路６
０から出力された電流を所定の比率でコース（Coarce)
発生回路６２とファイン(Fine)発生回路６３およびサブ
カウンタ対応回路６４とに分けて供給する。ここでは、
ファイン発生回路６３とサブカウンタ対応回路６４に与
えられる電流は同じ大きさの電流であることを示してお
り、一つの電流経路で与えているというのではない。た
だし、異なる比率で電流を与えてもよく、発明の効果を
得ることができる点に変わりはない。
【００４５】コース発生回路６２は電流変換回路４４に
設けられ、エンコーダ４３が出力する符号に応じて、分
流発生回路６１から与えられる電流をｎ倍あるいはｎ分
の１倍にする。ファイン発生回路６３は電流変換回路４
８に設けられ、エンコーダ４７が出力する符号に応じ
て、分流発生回路６１から与えられる電流を増減する。
ファイン発生回路６３は、位相差に応じて電流を増加し
ないといけない場合がある。よって分流発生回路６１か
ら予め与えられる電流のうちのある一定の割合の電流し
か流さず、増加する必要に応じて電流を増加させる。サ
ブカウンタ対応回路６４も電流変換回路４８に設けら
れ、分流発生回路６１から与えられる電流のうちのある
一定の割合の電流を増減する。加算回路６５は、コース
発生回路６２とファイン発生回路６３とサブカウンタ対
応回路６４の出力電流を加算する。リングオシレータ４
９は、加算回路６５が出力する電流に応じた周波数を持
つ内部クロックＩＮＣＬＫを出力する。付加機構１００
は、第１のエフアールリングオシレータ６６、第２のエ
フアールリングオシレータ６７、第１のエフエフリング
オシレータ６８、第２のエフエフリングオシレータ６
９、および位相検出シフタ７０からなる。これらのいず
れも加算回路６５が出力する電流に応じた周波数のクロ
ックを出力する。但しリングオシレータ４９，６６〜６
９が発振するクロックの周波数は同じである。
【００４６】次に、図７および図８を用いて、周波数比
較器４１が外部クロックＥＸＣＬＫと内部クロックＩＮ
ＣＬＫとの周波数の差を比較する時の動作について説明
する。図７は、外部クロックＥＸＣＬＫの周波数が内部
クロックＩＮＣＬＫの周波数よりも低い場合について説
明するためのタイミングチャートである。外部クロック
ＥＸＣＬＫの立ち上がりをトリガとして第１のエフアー
ルリングオシレータ６６が、内部クロックＩＮＣＬＫの
周波数と同じクロックＦＲＣＬＫとその反転クロックバ
ーＦＲＣＬＫを出力する。
【００４７】外部クロックＥＸＣＬＫがハイレベルにあ
る時のクロックＦＲＣＬＫの立ち上がりおよびクロック
バーＦＲＣＬＫの立ち上がり（但し外部クロックＥＸＣ
ＬＫの立ち上がりに対応したものを除く。）をカウント
する。図７においては、その数が合計３つである。同様
にして、外部クロックＥＸＣＬＫの反転外部クロックバ
ーＥＸＣＬＫの立ち上がりをトリガとして第１のエフエ
フリングオシレータ６８が、内部クロックＩＮＣＬＫの
周波数と同じクロックＦＦＣＬＫとその反転クロックバ
ーＦＦＣＬＫを出力する。
【００４８】反転外部クロックＥＸＣＬＫがハイレベル
にある時のクロックＦＦＣＬＫの立ち上がりおよびクロ
ックバーＦＦＣＬＫの立ち上がり（但し反転外部クロッ
クバーＥＸＣＬＫの立ち上がりに対応したものを除
く。）をカウントする。図７においては、その数が合計
３つである。
【００４９】ここで、クロックＦＲＣＬＫ，バーＦＲＣ
ＬＫ，ＦＦＣＬＫ，バーＦＦＣＬＫの立ち上がりの合計
を２で割ってその値によってコース発生回路６２の制御
を行う。図７の場合には、分流発生回路６１から出力さ
れる電流をコース発生回路６２によって３倍する。この
場合、リングオシレータ４９の電流がほぼ３倍になり、
内部クロックＩＮＣＬＫの周波数はほぼ１／３倍にな
る。そのため、周波数比較器４１では内部クロックＩＮ
ＣＬＫと外部クロックＥＸＣＬＫとの周波数比を１と判
断し、基準電流発生回路６０の出力は上昇したままで安
定する。
【００５０】次に、図８は、外部クロックＥＸＣＬＫの
周波数が内部クロックＩＮＣＬＫの周波数よりも高い場
合について説明するためのタイミングチャートである。
外部クロックＥＸＣＬＫの立ち上がりをトリガとして第
２のエフアールリングオシレータ６７が、内部クロック
ＩＮＣＬＫの周波数と同じクロックＦＲＣＬＫとその反
転クロックバーＦＲＣＬＫを出力する。
【００５１】クロックＦＲＣＬＫがハイレベルにある時
の外部クロックＥＸＣＬＫの立ち上がりおよび反転クロ
ックバーＦＲＣＬＫがハイレベルにあるときの反転外部
クロックバーＥＸＣＬＫの立ち上がり（但し、それぞれ
最初のものを除く。）をカウントする。図８において
は、その数が合計２つである。
【００５２】同様にして、外部クロックＥＸＣＬＫの反
転外部クロックバーＥＸＣＬＫの立ち上がりをトリガと
して第２のエフエフリングオシレータ６９が、それぞれ
内部クロックＩＮＣＬＫの周波数と同じクロックＦＦＣ
ＬＫとその反転クロックバーＦＦＣＬＫを出力する。
【００５３】そして、クロックＦＦＣＬＫがハイレベル
にある時の反転外部クロックバーＥＸＣＬＫの立ち上が
りおよび反転クロックバーＦＦＣＬＫがハイレベルにあ
るときの反転外部クロックバーＥＸＣＬＫの立ち上がり
をカウントする。図８においては、その数が合計２つで
ある。
【００５４】ここで、外部クロックＥＸＣＬＫ，バーＥ
ＸＣＬＫの立ち上がりの合計を２で割ってその値によっ
てコース発生回路６２の制御を行う。図８の場合には、
分流発生回路６１から出力される電流をコース発生回路
６２によって二分の一倍する。この場合、リングオシレ
ータ４９の電流がほぼ二分の一倍になり、内部クロック
ＩＮＣＬＫの周波数はほぼ２倍になる。そのため、周波
数比較器４１では内部クロックＩＮＣＬＫと外部クロッ
クＥＸＣＬＫとの周波数比を１と判断し、基準電流発生
回路６０の出力は降下したままで安定する。
【００５５】以上のように、周波数比較器４１は、外部
クロックＥＸＣＬＫと内部クロックＩＮＣＬＫの周波数
に対し、大きい方を小さい方で除した値を整数として求
める。世って第１の電流発生手段５０の動作により、２
つの周波数の比は１／２〜２の間に収まる。
【００５６】比較結果計測回路４６には、図６に示すよ
うに、複数の双方向シフトレジスタをリング上に接続し
て構成された双方向シフトリング４６ａとサブカウンタ
４６ｂとが備えられている。双方向シフトリング４６ａ
は、位相検出シフタ７０が出力するクロックに応じて次
のシフトレジスタにデータをシフトする。よって内部ク
ロックＩＮＣＬＫの周波数が高くなれば、シフト速度が
上昇し、逆に周波数が低くなればシフト速度が低下す
る。このように、双方向比較結果計測回路４６は、シフ
ト速度が変化することで、内部クロックＩＮＣＬＫの周
波数が高くなっても分解能を一定にでき、高い精度を維
持することができる。なお、双方向シフトリング４６ａ
の精度は、それを構成するステージ数にも左右される。
【００５７】サブカウンタ４６ｂは、双方向シフトリン
グ４６ａのアップ側にある場合には、カウント数を上昇
させ、ダウン側にある場合には、カウント数を下げる。
そのカウント数は、サブカウンタ対応回路６４に与えら
れ、サブカウンタ対応回路６４は、そのカウント数に応
じて加算回路６５に与える電流を増減する。ここで、フ
ァイン発生回路６３に与えられる電流はコース発生回路
６２の動作に依拠して大きく変動し、かつファイン発生
回路６３が双方向シフトリング４６ａの一ステージに対
応して増減する電流は、サブカウンタ対応回路６４がサ
ブカウンタ４６ｂの一カウントに対応して増減させる電
流に比べて大きく設定されている。このように設定する
ことによって、リングオシレータ４９に与える電流の調
整をさらに細かくすることが可能となる。
【００５８】なお、ここでは、位相比較器４５は、位相
差のみを検出する構成を有する場合について説明した
が、位相比較器として従来のものを用いることもでき
る。この場合には同時に周波数差も検出するが、周波数
比較器４１を含むループにより周波数差は１／２〜２倍
の間に設定されるので、位相比較器での検出は位相差が
主となる。
【００５９】以上のように構成されたＰＬＬ回路４０
は、位相比較器４５に変えて従来の位相周波数比較器３
０を用いたとしても、周波数差と位相差が大きく開いて
いても、理想的な場合、外部クロックＥＸＣＬＫと内部
クロックＩＮＣＬＫの長周期側のほぼ２クロック分で同
期させることが可能となる。
【００６０】なお、上記実施の形態では、分流発生回路
６１を設けて電流を分流し、コース発生回路６１、ファ
イン発生回路６３およびサブカウンタ対応回路６４で分
流した電流をそれぞれに処理して加算回路６５で足し合
わせたが、他の構成であってもよく、例えば、サブカウ
ンタ対応回路６４とファイン発生回路６３とコース発生
回路６２とをこの順に直列に接続し、基準電流発生回路
６０から出力された電流を直列的に増減してリングオシ
レータに与えてもよく上記実施の形態と同様の効果を奏
する。
【００６１】実施の形態３．次に、この発明の実施の形
態３によるＤＲＡＭセンスアンプについて説明する。図
９はこの発明の実施の形態３によるＤＲＡＭセンスアン
プの構成を示す回路図である。図９に示すように、セン
スアンプ１０１の−側にビット線対１０２，１０３が、
他側にセット線対１０４，１０５が、それぞれ設けられ
ている。ビット線１０２，１０３は、センスアンプ１０
１の左側に接続されている。ビット線対１０２，１０３
に読み出される、あるいは、書き込まれる信号には、そ
れぞれ符号ＢＬ０，バーＢＬ０が与えられている。ワー
ド線１０６，１０７が、それぞれビット線対１０２，１
０３およびビット線対１０４，１０５と直交するように
設けられている。ワード線１０６，１０７を伝達する信
号には、それぞれ符号ＷＬ０，ＷＬ１が与えられてい
る。
【００６２】ワード線１０６，１０７の信号ＷＬ０，Ｗ
Ｌ１がハイレベル（以下、Ｈと記す。）であれば、例え
ば、メモリセル１０８とビット線１０２が接続され、ま
た、メモリセル１０９とビット線１０５が接続され、ビ
ット線対１０２，１０３や１０４，１０５は、メモリセ
ル１０８，１０９のデータをセンスアンプ１０１に伝え
ることができる。
【００６３】センスアンプ１０１には、ビット線１０
２，１０４の延長線上にビット線１１０が、ビット線１
０３，１０５の延長線上にビット線１１１が設けられて
いる。ビット線１１０，１１１の信号には、それぞれ符
号ＢＬ１，バーＢＬ１が与えられる。ＮＭＯＳトランジ
スタ１１２は、ゲートを信号線１１５に接続するととも
に、ビット線対１１０，１１１に２つの電流電極をそれ
ぞれ接続している。トランジスタ１１３，１１４のゲー
トにも信号線１１５が接続されている。ＮＭＯＳトラン
ジスタ１１３はその２つの電流電極をそれぞれ電源ライ
ン１１６とビット線１１０に接続している。また、ＮＭ
ＯＳトランジスタ１１４は、２つの電流電極をそれぞれ
電源ライン１１６とビット線１１１に接続している。信
号線１５に与えられるイコライズ信号ＥＱをＨにする
と、トランジスタ１１２〜１１４がオンして、ビット線
対１１０，１１１に電源ライン１６から中間電圧（電源
電圧がＶｃｃの場合にはＶｃｃ／２を採る）が供給され
る。
【００６４】ＮＭＯＳトランジスタ１１７，１２１は、
ビット線１０２，１１０の間に直列に接続されたアイソ
レーショントランジスタで、ビット線１０２，１１０の
接続と非接続を実行する。ＮＭＯＳトランジスタ１１
８，１２２は、ビット線１０３，１１１の間に直列に接
続されたアイソレーショントランジスタで、ビット線１
０３，１１１の接続と非接続を実行する。
【００６５】ＮＭＯＳトランジスタ１１９，１２３は、
ビット線１０４，１１０の間に直列に接続されたアイソ
レーショントランジスタで、ビット線１０４，１１０の
接続と非接続を実行する。ＮＭＯＳトランジスタ１２
０，１２４は、ビット線１０５，１１１の間に直列に接
続されたアイソレーショントランジスタで、ビット線１
０５，１１１の接続と非接続を実行する。
【００６６】トランジスタ１１７，１１８のゲートは、
共に信号線１２６に接続されており、信号線１２６を通
じて供給される信号ＢＳ１がＨのとき導通状態となる。
トランジスタ１２１，１２２のゲートは、共に信号線１
２５に接続されており、信号線１２５を通じて供給され
る信号ＢＳ０がＨのとき導通状態となる。トランジスタ
１１９，１２０のゲートは、共に信号線１２７に接続さ
れており、信号線１２７を通じて供給される信号ＢＳ２
がＨのとき導通状態となる。トランジスタ１２３，１２
４のゲートは、共に信号線１２８に接続されており、信
号線１２８を通じて供給される信号ＢＳ３がＨのとき導
通状態となる。
【００６７】電源ライン１３０は、ＰＭＯＳトランジス
タ１３１，１３２を介してそれぞれビット線１１０，１
１１に接続される。電源ライン１３０の電圧は符号ＳＰ
で示される。ＰＭＯＳトランジスタ１３１，１３２の閾
値電圧はＶｃｃ／２よりも低く設定され、電源ライン１
３０とビット線１１０との間に接続されたトランジスタ
１３１のゲートはビット線１１１に接続され、電源ライ
ン１３０とビット線１１１との間に接続されたトランジ
スタ１３２のゲートはビット線１１０に接続されてい
る。なお、図示省略しているが、電源ライン１３０に
は、電源電圧Ｖｃｃを供給する電源との間を接続状態あ
るいは非接続状態とするためのトランジスタなどのスイ
ッチ手段が設けられている。
【００６８】電源ライン１３３は、トランジスタ１３４
を介してトランジスタ１１７，１２１の接続点は接続さ
れる。また、トランジスタ１３５を介してトランジスタ
１１８，１２２の接続点に接続される。電源ライン１３
３の電圧は、符号ＳＮ１で示される。ＮＭＯＳトランジ
スタ１３４，１３５は、中間電圧Ｖｃｃ／２よりも低い
閾値を有している。電源ライン１３３とトランジスタ１
１７，１２１との間に接続されたトランジスタ１３４の
ゲートはビット線１０３に接続され、電源ライン１３３
とトランジスタ１１８，１２２との間に接続されたトラ
ンジスタ１３５のゲートはビット線１０２に接続されて
いる。なお、図示省略しているが、電源ライン１３３に
は、電源電圧ＧＮＤを供給する電源との間を接続状態あ
るいは非接続状態とするためのトランジスタなどのスイ
ッチ手段が設けられている。
【００６９】電源ライン１３６は、トランジスタ１３７
を介してトランジスタ１１９，１２３の接続点に接続さ
れる。また、トランジスタ１３８を介してトランジスタ
１２０，１２４の接続点に接続される。電源ライン１３
６の電圧は、符号ＳＮ２で示される。ＮＭＯＳトランジ
スタ１３７，１３８は閾値電圧が中間電圧Ｖｃｃ／２よ
り大きく設定することができる。電源ライン１３６とト
ランジスタ１１９，１２３との間に接続されたトランジ
スタ１３７のゲートはビット線１０５に接続され、電源
ライン１３６とビット線１１１との間に接続されたトラ
ンジスタ１３８のゲートはビット線１０４に接続されて
いる。なお、図示省略しているが、電源ライン１３６に
は、電源電圧ＧＮＤを供給する電源との間を接続状態あ
るいは非接続状態とするためのトランジスタなどのスイ
ッチ手段が設けられている。
【００７０】次に、このセンスアンプ１の動作について
図１０に示すタイミングチャートを用いて説明する。時
刻ｔ１において、信号ＷＬ０，ＷＬ１はローレベル（以
下「Ｌ」と記す。）であり、メモリセル１０８，１０９
はビット線１０２，１０５とは接続されていない。この
時、信号ＢＳ０〜ＢＳ３はＨであり、ビット線１０２，
１０４，１１０が互いに、そしてビット線１０３，１０
５，１１１が互いに、それぞれ接続されている。またこ
の時、イコライズ信号ＥＱがＨであるため、トランジス
タ１１２〜１１４が導通しており、電源ライン１１６か
ら電荷の供給を受けてビット線１０２〜１０５，１１
０，１１１が全て中間電圧に充電されている。そしてこ
の時、電源ライン１３０，１３３，１３６はいずれも電
源から切り放されているので、これらのラインの電圧Ｓ
Ｐ，ＳＮ１，ＳＮ２は、全て中間電圧となっている。
【００７１】時刻ｔ２において、イコライズ信号ＥＱが
Ｌになり、トランジスタ１１２〜１１４がオフしてビッ
ト線１１０，１１１と電源ライン１１６とは互いに切り
放される。時刻ｔ２においては信号ＢＳ０，ＢＳ２もＬ
となり、トランジスタ１１９〜１２２がオフするのでビ
ット線１０２，１０４，１１０が、またビット線１０
３，１０５，１１１が、それぞれ互いに切り放される。
従って時刻ｔ２における動作で、ビット線１１０，１１
１はそれぞれ別個にフローティングとなる。
【００７２】また、時刻ｔ２の直後、電源ライン１３０
が電源に接続され、電圧ＳＰがＶｃｃに向けて上昇し始
める。ビット線１１０，１１１には電荷が供給されない
ので、やがて時刻ｔ３において、電圧ＳＰとビット線１
１０，１１１の間の電位差がトランジスタ１３１、１３
２の閾値電圧を超える。すると、トランジスタ１３１，
１３２がオンして、信号ＢＬ１，バーＢＬ１は電圧ＳＰ
に追随して電源電圧Ｖｃｃに向け上昇を始める。
【００７３】時刻ｔ４において、信号ＷＬ０がＨになる
とメモリセル１０８がビット線１０２に接続され、ビッ
ト線１０２と１０３の間に電位差が生じる。この電位差
は、電源電圧Ｖｃｃと接地電圧ＧＮＤと比較するとかな
り小さく、ここではこれを初期振幅という。ビット線１
０２，１０３はビット線１１０，１１１から切り放され
ているため、その初期振幅を保持する。
【００７４】時刻ｔ５において、ビット線対１１０，１
１１の電圧は、電源電圧Ｖｃｃからトランジスタ１３
１，１３２の閾値電圧だけ低い電圧に達して安定してい
る。このとき、電源ライン１３３を電源ＧＮＤに接続し
て徐々に電圧を低下させる。
【００７５】時刻ｔ６になると、ビット線１０２，１０
３と電源ライン１３３との間の電位差がトランジスタ１
３４，１３５の閾値電圧に達しトランジスタ１３４，１
３５がオンしてビット線１１０，１１１の電圧が降下し
始める。しかし、初期振幅によってトランジスタ１３５
のオン状態がトランジスタ１３４のそれよりも強いた
め、トランジスタ１３５の方に流れる電流がトランジス
タ１３４に流れる電流に比べて多くなる。よってビット
線１１１の方がビット線１１０よりも早くて以下する。
【００７６】時刻ｔ７において、ビット線１１１と電源
ライン１３０の間の電圧がトランジスタ１３１の閾値電
圧に達するとトランジスタ１３１がオンして、ビット線
１１０は電源ライン１３０から電荷の供給を受けて電源
電圧Ｖｃｃに向けて上昇を始める。この時点では、ビッ
ト線１１０の電圧の効果はトランジスタ１３４によって
のみ行われる。
【００７７】時刻ｔ８において、ビット線１１０と１１
１の間の電位差が十分に大きくなると、信号ＢＳ０をＨ
にしてビット線対１０２、１０３とビット線対１１０，
１１１の接続を行う。トランジスタ１２１，１２２がオ
ンすることで、トランジスタ１３４，１３５はラッチと
して働き、ビット線対１０２，１０３とビット線対１１
０，１１１の振幅を電源電圧ＶｃｃとＧＮＤの間でフル
スイングさせることができる。
【００７８】以上説明したように、トランジスタ１３
４，１３５が増幅手段の一部として用いられると同時に
ラッチとしても用いられるので、センスアンプ１の構成
が簡略化されている。
【００７９】なお、上記実施の形態では、センスアンプ
１と左側のビット線対１０２，１０３との関係について
説明したが、センスアンプ１とビット線対１０２〜１０
５の関係は左右対称であるため、センスアンプ１と右側
のビット線対１０４、１０５についても同様のことがい
える。
【００８０】実施の形態４．次に、この発明の実施の形
態４による半導体集積回路を図について説明する。図１
１は、この発明の実施の形態４によるＤＲＡＭの構成の
一例を示す回路図である。図１１において、図９と同一
符号のものは、図９の同一符号の部分に相当する部分で
あり、中間電圧発生回路１４０が、通常、電源ライン１
１６に電源電圧Ｖｃｃのほぼ二分の一に当たる中間電圧
ＶＢＬを供給する回路である。
【００８１】負電圧発生回路１４２は、テストを行うた
めにメモリセルに一括してＬを書き込むために設けられ
ている。負電圧発生回路１４２は、テストモード回路１
４１からの指令に応じたスイッチ手段１４３によって、
中間電圧発生回路１４０に替わって電源ライン１１６に
接続される。
【００８２】負電圧発生回路１４２は、イコライズ信号
ＥＱおよび信号ＢＳ０〜ＢＳ３のローレベルに比べてさ
らにＮＭＯＳトランジスタの閾値分だけ低い負電圧を与
える。そうすると、トランジスタ１１３，１１４および
トランジスタ１１７〜１２４が次々にオンし、ビット線
１０３〜１０５が負電圧になる。このときに、ワード線
１０６，１０７等にＬを与えてメモリセルのゲートトラ
ンジスタをオフ状態にしておいても、メモリセルにデー
タとしてＬを書き込むことができる。例えば、図１２に
示す１トランジスタ・１キャパシタ型のメモリセルにお
いて、ビット線Ｂとワード線Ｗの電位差によってトラン
ジスタＱがオンするため、キャパシタＣにデータの書き
込みが行える。
【００８３】なお、上記の書き込みが行われているとき
は、電源ライン１３０，１３３，１３６はフローティン
グの状態にされている。
【００８４】また、図１３は、この発明の実施の形態４
によるＤＲＡＭの構成の第２の態様を示す回路図であ
る。図１３において、図９と同一符号のものは、図９の
同一符号の部分に相当する部分である。高電位発生回路
１４５は、スイッチ手段１４７によって電源ライン１４
８に接続され、電源ライン１４８をプリチャージ電位よ
りも高い高電位にする回路である。低電位発生回路１４
６は、スイッチ手段１４７によって電源ライン１４８に
接続され、プリチャージ電位よりも低い低電位にする回
路である。ここで、プリチャージ電位とは、プリチャー
ジされたときのビット線１１０，１１１の電位をいう。
また、高電位とは、プリチャージ電位よりもＮＭＯＳト
ランジスタの閾値だけ高い電位をいい、低電位とは、プ
リチャージ電位よりもＮＭＯＳトランジスタの閾値だけ
低い電位をいう。テストモード回路１４１は、テストモ
ード時に、スイッチ手段１４７を制御して高電位発生回
路１４５あるいは低電位発生回路１４６を電源ライン１
４８に接続する。テストモード時以外の時には、高電位
発生回路１４５および低電位発生回路１４６のいずれも
電源ライン１４８には接続されない。電源ライン１４８
とビット線１１０とにそれぞれ一方および他方の電流電
極を接続し、ゲートを信号線１４９に接続したＮＭＯＳ
トランジスタ１５０が設けられている。
【００８５】信号線１４９は、テストモード時にプリチ
ャージ電位になっており、電源ライン１４８が高電位あ
るいは低電位になると、ビット線１１０は高電位あるい
は低電位にチャージされる。この後、対象となるワード
線に対して、このデータを書き込めば、一括してメモリ
セルにデータを書き込むことができる。なお、テストモ
ード以外のときには信号線１４９には接地電圧ＧＮＤが
与えられる。
【００８６】また、図１４は、この発明の実施の形態４
によるＤＲＡＭの構成の第３の態様を示す回路図であ
る。図１４において、図１３と同一符号のものは、図１
３の同一符号の部分に相当する部分である。第３の態様
のＤＲＡＭが、第２の態様のＤＲＡＭと異なる点は、電
源ライン１４８に加えて電源ライン１５２を追加し、高
電位発生回路１４５あるいは低電位発生回路１４６と接
続されるビット線の行を偶数列と奇数列に分けた点であ
る。電源ライン１４８はトランジスタ１５０を介して奇
数列のビット線に接続され、電源ライン１５２はトラン
ジスタ１５３を介して偶数列のビット線に接続される。
また、スイッチ手段１５１が電源ライン１４８，１５２
の選択を行うように構成されている。
【００８７】
【発明の効果】以上説明したように、請求項１記載の発
明の半導体集積回路によれば、第１の内部デバイスがデ
ータを受け取れない場合においても第２の内部デバイス
にデータを転送でき、その後に内部バスを用いて第２の
内部デバイスから第１の内部デバイスへと当該データを
与えるので、外部デバイスと半導体集積回路との間のデ
ータ転送効率を向上させ筒、データを正しく伝達するこ
とができるという効果がある。
【００８８】請求項２記載の発明の半導体集積回路によ
れば、第１の内部デバイスからの情報に基づきマルチプ
レクサによりチャネルを切り換えて第１の内部デバイス
から出力されるデータと第２の内部デバイスから出力さ
れるデータをつなぎ合わせて一連のデータとするので、
第１の内部デバイスと第２の内部デバイスとの間のデー
タ転送を省くことができ、データ処理レートを向上させ
ることができるという効果がある。
【００８９】請求項３記載の発明の位相同期ループ回路
によれば、第１の電流によって、外部クロックと内部ク
ロックの周波数比を１／２乃至２に収めることができる
ので、第２の電流を設定するための位相差比較を迅速に
行うことができ、内部クロックを外部クロックに引き込
む速度を向上することができる。
【００９０】請求項４記載の発明の位相同期ループ回路
によれば、整数または整数の逆数として外部クロックと
内部クロックとの周波数比を容易に求めることができ
る。
【００９１】請求項５記載の発明の位相同期ループ回路
によれば、周波数に応じてシフト速度が制御された双方
向シフトリングを用いるので、高い周波数においても高
い精度を保てるという効果がある。
【００９２】請求項６記載の発明の半導体集積回路によ
れば、第３および第４のトランジスタをセンスアンプの
増幅器とラッチに兼用できるので、その分半導体集積回
路を小型化できるという効果がある。
【００９３】請求項７記載の発明の半導体集積回路によ
れば、負電圧によって一括書き込みを行うので、書き込
みサイクルのオーバーヘッドをなくして半導体集積回路
の動作を高速化できるという効果がある。
【００９４】請求項８記載の発明の半導体集積回路によ
れば、ビット線がプリチャージ電位にあるときに、ビッ
ト線を高電位あるいは低電位にして、対象となるワード
線に接続されたメモリセルに一括してデータを書き込む
ことができるという効果がある。
【図面の簡単な説明】
【図１】 実施の形態１による半導体集積回路の構成の
一例を示すプロック図である。
【図２】 図１に示したマルチプレクサとインタフェー
ス回路の関係を示すブロック図である。
【図３】 実施の形態１による半導体集積回路の構成の
他の態様を示すブロック図である。
【図４】 実施の形態２による半導体集積回路の構成の
一例を示すブロック図である。
【図５】 図４の２つの電流変換回路を説明するための
ブロック図である。
【図６】 図４の比較結果計測回路の構成を示すブロッ
ク図である。
【図７】 周波数比較器の動作を説明するためのタイミ
ングチャートである。
【図８】 周波数比較器の動作を説明するためのタイミ
ングチャートである。
【図９】 実施の形態３による半導体集積回路の構成を
示す回路図である。
【図１０】 図９に示す回路の動作を説明するためのタ
イミングチャートである。
【図１１】 実施の形態４による半導体集積回路の構成
を示す回路図である。
【図１２】 実施の形態４のメモリセルの構成の一例を
示す回路図である。
【図１３】 実施の形態４による半導体集積回路の構成
の他の態様を示す回路図である。
【図１４】 実施の形態４による半導体集積回路の構成
の他の態様を示す回路図である。
【図１５】 半導体集積回路の一般的な構成を示すブロ
ック図である。
【図１６】 半導体集積回路のエクスパンドバージョン
の構成を示すブロック図である。
【図１７】 従来のＰＬＬ回路の構成を示すブロック図
である。
【符号の説明】
１ チップ、２ ＣＰＵ、３ 位相同期ループ回路、４
インタフェース回路、５ ＳＲＡＭ、６ ＤＲＡＭ、
７ ＮＶＲＡＭ、１０ マルチプレクサ、１６ローカル
リンクバス、４１ 周波数比較器、４２，４５ 比較結
果計測回路、４３，４７ エンコーダ、４４，４８ 電
流変換回路、４５ 位相比較器、４９リングオシレー
タ、４６ａ 双方向シフトリング、１０１ センスアン
プ、１０２〜１０５ ビット線、１０６，１０７ ワー
ド線、１０８，１０９ メモリセル、１４０ 中間電圧
発生回路、１４１ テストモード回路、１４２ 負電圧
発生回路、１４５ 高電位発生回路、１４６ 低電位発
生回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成９年７月１４日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項３
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】請求項６
【補正方法】変更
【補正内容】
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】請求項８
【補正方法】変更
【補正内容】
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】０００２
【補正方法】変更
【補正内容】
【０００２】
【従来の技術】一般に、半導体集積回路は、一つのチッ
プに複数の機能が盛り込まれている。言い換えれば、そ
れぞれ異なる機能を持つ内部デバイスが同一のチップの
内部に複数集積されて半導体集積回路を構成していると
いうことになる。図１５は、いわゆるワンチップマイコ
ンと呼ばれる半導体集積回路の構成を例示するブロック
図である。ワンチップマイコンも、一つのチップ１上に
複数の内部デバイスを配設して形成されている。チップ
１上には、命令の解釈と実行を行う制御回路を含み演算
処理を行うＣＰＵ２が配置されいる。このＣＰＵ２に与
えられる命令等のデータは、半導体集積回路の内部にあ
る内部デバイスや外部にある外部デバイスから与えられ
る。そのうちの外部デバイスは入出力ピン３に接続され
る。入出力ピン３には、内部デバイスの一つであるイン
タフェース回路４が接続されている。このインタフェー
ス回路４は、入出力ピン３に接続される外部デバイスと
半導体集積回路の内部デバイスとの間のやり取りの電気
的、機能的な整合をとるために存在する。つまり、この
インタフェース回路４が半導体集積回路の内部と外部の
境界を行き来するデータの交通整理を行っている。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２０
【補正方法】変更
【補正内容】
【００２０】第３の発明に係る位相同期ループ回路は、
外部クロックの周波数を内部クロックで除して、整数及
び整数の逆数のいずれかとして商を求め、前記商に比例
した第１の電流を発生する第１の電流出力手段と、前記
外部クロックと前記内部クロックとの位相差に基づいた
第２の電流を発生する第２の電流出力手段と、前記第１
及び第２の電流の総和に基づいて周波数を制御して前記
内部クロックを生成する発振器とを備えて構成される。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００２１
【補正方法】変更
【補正内容】
【００２１】第４の発明に係る位相同期ループ回路は、
第３の発明の位相同期ループ回路において、前記第１の
電流出力手段は、前記内部クロックを前記外部クロック
の遷移に同期して移相するリングオシレータを有し、前
記リングオシレータの出力の半周期と前記外部クロック
の半周期とを比較して前記商を求める。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００２３
【補正方法】変更
【補正内容】
【００２３】第６の発明に係る半導体集積回路は、ワー
ド線と、互いに対をなし、少なくとも一方がメモリセル
に、前記ワード線によって選択的に接続される第１およ
び第２のビット線と、前記第１および第２のビット線に
それぞれ対応して設けられ、互いに対をなす第３および
第４のビット線と、前記第１のビット線と第３のビット
線間に直列に接続され、制御電極に与えられる第１の信
号によってオンオフ制御される第１のトランジスタと、
前記第２のビット線と第４のビット線間に直列に接続さ
れ、制御電極に与えられる前記第１の信号によってオン
オフ制御される第２のトランジスタと、第１の電圧およ
び該第１の電圧と異なる第２の電圧を供給可能であると
ともに電源から切り放してフローティングにすることも
可能な第１および第２の電源ラインと、前記第１および
第２の電圧の間にある第３の電圧をそれぞれ供給する第
３の電源ラインと、前記第３の電源ラインと前記第３お
よび第４のビット線をイコライズ信号に応じて接続する
ためのスイッチ手段と、前記第１の電源ラインに接続さ
れた一方電流電極、前記第３のビット線に接続された他
方電流電極、および前記第４のビット線に接続された制
御電極を持つ第３のトランジスタと、前記第１の電源ラ
インに接続された一方電流電極、前記第４のビット線に
接続された他方電流電極、および前記第３のビット線に
接続された制御電極を持つ第４のトランジスタと、前記
第２の電源ラインに接続された一方電流電極、前記第３
のビット線に接続された他方電流電極、および前記第２
のビット線に接続された制御電極を持つ第５のトランジ
スタと、前記第２の電源ラインに接続された一方電流電
極、前記第４のビット線に接続された他方電流電極、お
よび前記第１のビット線に接続された制御電極を持つ第
６のトランジスタとを備えて構成される。
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００２５
【補正方法】変更
【補正内容】
【００２５】第８の発明に係る半導体集積回路は、メモ
リセルに接続されたワード線および第１のビット線と、
前記第１のビット線に対応して設けられた第２のビット
線と、前記第１のビット線に接続された一方電流電極、
前記第２のビット線に接続された他方電流電極、および
第１の信号が与えられる制御電極を持ち、前記第１の信
号が第１の電位のとき導通状態となり、前記第１の信号
が第２の電位のとき非導通状態となる第１のトランジス
タと、前記第２のビット線に接続された一方電流電極、
他方電流電極、および第２の信号が与えられる制御電極
を持つ第２のトランジスタと、前記第２のトランジスタ
の前記他方電流電極に接続された電源ラインと、前記電
源ラインに選択的に接続可能で、前記第２のビット線が
前記第１のトランジスタによって前記第１のビット線か
ら切り放されて前記第２のビット線および前記第２の信
号が前記第１の電位と前記第２の電位の間の中間電位に
あるとき、前記電源ラインに前記中間電位に対して前記
第２のトランジスタの閾値よりも大きく隔たる電位を与
える電位発生回路とを備えて構成される。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００２９
【補正方法】変更
【補正内容】
【００２９】図２は、インタフェース回路４とマルチプ
レクサ１０との関係を示すブロック図である。入出力ピ
ン３は外部デバイスから制御信号が入力される制御ピン
３ａと入力信号が入力される入力ピン３ｂと半導体集積
回路から外部デバイスへ出力信号を出力するための出力
ピン３ｃとを備えている。入出力ピン３から入力された
信号には、制御ピン３ａを介してインタフェース回路４
の制御バッファ４ａに与えられる行き先情報を持った制
御信号が含まれている。制御バッファ４ａは、制御信号
に応じてマルチプレクサ１０を制御する。例えば、ＣＰ
Ｕ２に送信すべきデータであった場合には、制御バッフ
ァ４ａから出力される制御信号に応じて、マルチプレク
サ１０が、ＣＰＵ２に接続されている信号線１２と入力
バッファ４ｂとを接続する。また、ＤＲＡＭ６に送信す
べきデータであった場合には、制御信号に応じて、ＤＲ
ＡＭ６に接続されている信号線１３と入力バッファ４ｂ
とが接続される。なお、図２には示していないが、ＳＲ
ＡＭ５に至る信号線も設けられ、これも制御信号にマル
チプレクサ１０にて入力バッファ４ｂと接続される。
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００４０
【補正方法】変更
【補正内容】
【００４０】このＰＬＬ回路４０では、周波数のずれに
よる内部クロックＩＮＣＬＫの修正と、位相のずれによ
る内部クロックＩＮＣＬＫの修正との独立性を高めてい
るので、外部クロックＥＸＣＬＫとの間の同期がはずれ
たときに、再び同期がとれるまでの時間を短縮すること
ができる。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００４１
【補正方法】変更
【補正内容】
【００４１】ＰＬＬ回路４０の第１の電流出力手段５０
は、周波数比較器４１が出力する内部クロックＩＮＣＬ
Ｋと外部クロックＥＸＣＬＫとの周波数の比をカウント
する比較結果計測回路４２と、比較結果計測回路４２の
出力結果を符号化するエンコーダ４３と、エンコーダ４
３が出力する符号から該符号に応じた電流値を持つ電流
に変換する電流変換回路４４から構成されている。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】００４２
【補正方法】変更
【補正内容】
【００４２】ＰＬＬ回路４０の第２の電流出力手段５１
は、位相比較器４５が出力する内部クロックＩＮＣＬＫ
と外部クロックＥＸＣＬＫとの位相の違いから現在の外
部クロックＥＸＣＬＫの位相差に応じたシフト方向にシ
フトする比較結果計測回路４６と、比較結果計測回路４
６の出力結果を符号化するエンコーダ４７と、エンコー
ダ４７が出力する符号から該符号に応じた電流値を持つ
電流に変換する電流変換回路４８から構成されている。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】００４３
【補正方法】変更
【補正内容】
【００４３】図５は、ＰＬＬ回路における電流コントロ
ールを例示するブロック図である。電流変換回路４４，
４８は基準電流発生回路６０と分流発生回路６１とを共
有する。基準電流発生回路６０は、リングオシレータ４
９から出力される内部クロックＩＮＣＬＫに応じた電流
を発生する。従って、外部クロックＥＸＣＬＫと内部ク
ロックＩＮＣＬＫの周波数が一致しておりかつ変化して
いなければ、基準電流も変化せず、リングオシレータ４
９も内部クロックＩＮＣＬＫの周波数も一定している。
【手続補正１５】
【補正対象書類名】明細書
【補正対象項目名】００５５
【補正方法】変更
【補正内容】
【００５５】以上のように、周波数比較器４１は、外部
クロックＥＸＣＬＫと内部クロックＩＮＣＬＫの周波数
に対し、大きい方を小さい方で除した値を整数として求
める。よって第１の電流出力手段５０の動作により、２
つの周波数の比は１／２〜２の間に収まる。
【手続補正１６】
【補正対象書類名】明細書
【補正対象項目名】００５６
【補正方法】変更
【補正内容】
【００５６】比較結果計測回路４６には、図６に示すよ
うに、複数の双方向シフトレジスタをリング状に接続し
て構成された双方向シフトリング４６ａとサブカウンタ
４６ｂとが備えられている。双方向シフトリング４６ａ
は、位相検出シフタ７０が出力するクロックに応じて次
のシフトレジスタにデータをシフトする。よって内部ク
ロックＩＮＣＬＫの周波数が高くなれば、シフト速度が
上昇し、逆に周波数が低くなればシフト速度が低下す
る。このように、双方向比較結果計測回路４６は、シフ
ト速度が変化することで、内部クロックＩＮＣＬＫの周
波数が高くなっても分解能を一定にでき、高い精度を維
持することができる。なお、双方向シフトリング４６ａ
の精度は、それを構成するステージ数にも左右される。
【手続補正１７】
【補正対象書類名】明細書
【補正対象項目名】００５９
【補正方法】変更
【補正内容】
【００５９】以上のように構成されたＰＬＬ回路４０
は、位相比較器４５に変えて従来の周波数位相比較器３
０を用いたとしても、周波数差と位相差が大きく開いて
いても、理想的な場合、外部クロックＥＸＣＬＫと内部
クロックＩＮＣＬＫの長周期側のほぼ２クロック分で同
期させることが可能となる。
【手続補正１８】
【補正対象書類名】明細書
【補正対象項目名】００６０
【補正方法】変更
【補正内容】
【００６０】なお、上記実施の形態では、分流発生回路
６１を設けて電流を分流し、コース発生回路６２、ファ
イン発生回路６３およびサブカウンタ対応回路６４で分
流した電流をそれぞれに処理して加算回路６５で足し合
わせたが、他の構成であってもよく、例えば、サブカウ
ンタ対応回路６４とファイン発生回路６３とコース発生
回路６２とをこの順に直列に接続し、基準電流発生回路
６０から出力された電流を直列的に増減してリングオシ
レータに与えてもよく上記実施の形態と同様の効果を奏
する。
【手続補正１９】
【補正対象書類名】明細書
【補正対象項目名】００６１
【補正方法】変更
【補正内容】
【００６１】実施の形態３．次に、この発明の実施の形
態３によるＤＲＡＭセンスアンプについて説明する。図
９はこの発明の実施の形態３によるＤＲＡＭセンスアン
プの構成を示す回路図である。図９に示すように、セン
スアンプ１０１の−側にビット線対１０２，１０３が、
他側にビット線対１０４，１０５が、それぞれ設けられ
ている。ビット線１０２，１０３は、センスアンプ１０
１の左側に接続されている。ビット線対１０２，１０３
に読み出される、あるいは、書き込まれる信号には、そ
れぞれ符号ＢＬ０，バーＢＬ０が与えられている。ワー
ド線１０６，１０７が、それぞれビット線対１０２，１
０３およびビット線対１０４，１０５と直交するように
設けられている。ワード線１０６，１０７を伝達する信
号には、それぞれ符号ＷＬ０，ＷＬ１が与えられてい
る。
【手続補正２０】
【補正対象書類名】明細書
【補正対象項目名】００６３
【補正方法】変更
【補正内容】
【００６３】センスアンプ１０１には、ビット線１０
２，１０４の延長線上にビット線１１０が、ビット線１
０３，１０５の延長線上にビット線１１１が設けられて
いる。ビット線１１０，１１１の信号には、それぞれ符
号ＢＬ１，バーＢＬ１が与えられる。ＮＭＯＳトランジ
スタ１１２は、ゲートを信号線１１５に接続するととも
に、ビット線対１１０，１１１に２つの電流電極をそれ
ぞれ接続している。トランジスタ１１３，１１４のゲー
トにも信号線１１５が接続されている。ＮＭＯＳトラン
ジスタ１１３はその２つの電流電極をそれぞれ電源ライ
ン１１６とビット線１１０に接続している。また、ＮＭ
ＯＳトランジスタ１１４は、２つの電流電極をそれぞれ
電源ライン１１６とビット線１１１に接続している。信
号線１５に与えられるイコライズ信号ＥＱをＨにする
と、トランジスタ１１２〜１１４がオンして、ビット線
対１１０，１１１に電源ライン１１６から中間電圧（電
源電圧がＶｃｃの場合にはＶｃｃ／２を採る）が供給さ
れる。
【手続補正２１】
【補正対象書類名】明細書
【補正対象項目名】００７０
【補正方法】変更
【補正内容】
【００７０】次に、このセンスアンプ１０１の動作につ
いて図１０に示すタイミングチャートを用いて説明す
る。時刻ｔ１において、信号ＷＬ０，ＷＬ１はローレベ
ル（以下「Ｌ」と記す。）であり、メモリセル１０８，
１０９はビット線１０２，１０５とは接続されていな
い。この時、信号ＢＳ０〜ＢＳ３はＨであり、ビット線
１０２，１０４，１１０が互いに、そしてビット線１０
３，１０５，１１１が互いに、それぞれ接続されてい
る。またこの時、イコライズ信号ＥＱがＨであるため、
トランジスタ１１２〜１１４が導通しており、電源ライ
ン１１６から電荷の供給を受けてビット線１０２〜１０
５，１１０，１１１が全て中間電圧に充電されている。
そしてこの時、電源ライン１３０，１３３，１３６はい
ずれも電源から切り放されているので、これらのライン
の電圧ＳＰ，ＳＮ１，ＳＮ２は、全て中間電圧となって
いる。
【手続補正２２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】時刻ｔ７において、ビット線１１１と電源
ライン１３０の間の電圧がトランジスタ１３１の閾値電
圧に達するとトランジスタ１３１がオンして、ビット線
１１０は電源ライン１３０から電荷の供給を受けて電源
電圧Ｖｃｃに向けて上昇を始める。この時点では、ビッ
ト線１１０の電圧の降下はトランジスタ１３４によって
のみ行われる。
【手続補正２３】
【補正対象書類名】明細書
【補正対象項目名】００７９
【補正方法】変更
【補正内容】
【００７９】なお、上記実施の形態では、センスアンプ
１０１と左側のビット線対１０２，１０３との関係につ
いて説明したが、センスアンプ１０１とビット線対１０
２〜１０５の関係は左右対称であるため、センスアンプ
１と右側のビット線対１０４、１０５についても同様の
ことがいえる。
【手続補正２４】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】信号線１４９は、テストモード時にハイレ
ベル電位になっており、電源ライン１４８が高電位ある
いは低電位になると、ビット線１１０は高電位あるいは
低電位にチャージされる。この後、対象となるワード線
に対して、このデータを書き込めば、一括してメモリセ
ルにデータを書き込むことができる。なお、テストモー
ド以外のときには信号線１４９には接地電圧ＧＮＤが与
えられる。
【手続補正２５】
【補正対象書類名】明細書
【補正対象項目名】００８７
【補正方法】変更
【補正内容】
【００８７】
【発明の効果】以上説明したように、請求項１記載の発
明の半導体集積回路によれば、第１の内部デバイスがデ
ータを受け取れない場合においても第２の内部デバイス
にデータを転送でき、その後に内部バスを用いて第２の
内部デバイスから第１の内部デバイスへと当該データを
与えるので、外部デバイスと半導体集積回路との間のデ
ータ転送効率を向上させつつ、データを正しく伝達する
ことができるという効果がある。
【手続補正２６】
【補正対象書類名】明細書
【補正対象項目名】図面の簡単な説明
【補正方法】変更
【補正内容】
【図面の簡単な説明】
【図１】 実施の形態１による半導体集積回路の構成の
一例を示すブロック図である。
【図２】 図１に示したマルチプレクサとインタフェー
ス回路の関係を示すブロック図である。
【図３】 実施の形態１による半導体集積回路の構成の
他の態様を示すブロック図である。
【図４】 実施の形態２による半導体集積回路の構成の
一例を示すブロック図である。
【図５】 図４の２つの電流変換回路を説明するための
ブロック図である。
【図６】 図４の比較結果計測回路の構成を示すブロッ
ク図である。
【図７】 周波数比較器の動作を説明するためのタイミ
ングチャートである。
【図８】 周波数比較器の動作を説明するためのタイミ
ングチャートである。
【図９】 実施の形態３による半導体集積回路の構成を
示す回路図である。
【図１０】 図９に示す回路の動作を説明するためのタ
イミングチャートである。
【図１１】 実施の形態４による半導体集積回路の構成
を示す回路図である。
【図１２】 実施の形態４のメモリセルの構成の一例を
示す回路図である。
【図１３】 実施の形態４による半導体集積回路の構成
の他の態様を示す回路図である。
【図１４】 実施の形態４による半導体集積回路の構成
の他の態様を示す回路図である。
【図１５】 半導体集積回路の一般的な構成を示すブロ
ック図である。
【図１６】 半導体集積回路のエクスパンドバージョン
の構成を示すブロック図である。
【図１７】 従来のＰＬＬ回路の構成を示すブロック図
である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8242 Ｈ０３Ｌ 7/08 Ｐ Ｈ０３Ｌ 7/087

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 インタフェース回路と、 マルチプレクサと、 いずれも前記マルチプレクサを介して前記インタフェー
    ス回路に接続された第１および第２の内部デバイスと、 前記マルチプレクサを介さずに前記第１および第２の内
    部デバイスとの間でデータを伝送する内部バスとを備え
    る半導体集積回路であって、 前記第１の内部デバイスは、外部デバイスから前記イン
    タフェース回路へ入力される前記第１の内部デバイスに
    与えられるべきデータを自身が受け付けられない場合に
    前記インタフェース回路に処理信号を出力し、 前記インタフェース回路は、前記処理信号に基づいて前
    記マルチプレクサを制御して前記第１の内部デバイスに
    与えられるべきデータを前記第２の内部デバイスに転送
    することを特徴とする半導体集積回路。
  2. 【請求項２】 インタフェース回路と、 マルチプレクサと、 いずれも前記マルチプレクサを介して前記インタフェー
    ス回路に接続された第１および第２の内部デバイスと、 前記マルチプレクサを介さずに前記第１および第２の内
    部デバイスとの間でデータを伝送する内部バスとを備え
    る半導体集積回路であって、 前記第１の内部デバイスから前記インタフェース回路を
    介して前記外部デバイスに出力すべきデータと、前記第
    ２の内部デバイスから前記インタフェースを介して前記
    外部デバイスに出力すべきデータとがある場合に、前記
    第１の内部デバイスから前記インタフェースに与えられ
    るデータ転送に関する情報によって、前記インタフェー
    ス回路が前記マルチプレクサを制御し、前記第１の内部
    デバイスから出力すべきデータと前記第２の内部デバイ
    スから出力すべきデータとを交互に前記外部デバイスに
    対し出力することを特徴とする半導体集積回路。
  3. 【請求項３】 外部クロックの周波数を内部クロックで
    除して、整数及び整数の逆数のいずれかとして商を求
    め、前記商に比例した第１の電流を発生する第１の電流
    発生手段と、 前記外部クロックと前記内部クロックとの位相差に基づ
    いた第２の電流を発生する第２の電流発生手段と、 前記第１及び第２の電流の総和に基づいて周波数を制御
    して前記内部クロックを生成する発振器とを備える位相
    同期ループ回路。
  4. 【請求項４】 前記第１の電流発生手段は、前記内部ク
    ロックを前記外部クロックの遷移に同期して移相するリ
    ングオシレータを有し、 前記リングオシレータの出力の半周期と前記外部クロッ
    クの半周期とを比較して前記商を求める、請求項３記載
    の位相同期ループ回路。
  5. 【請求項５】 前記第２の電流出力手段は、 前記第１および第２の電流の和に応じたシフト速度で前
    記位相差の符号に対応する方向にシフトする複数の双方
    向シフトレジスタがリング状に接続された双方向シフト
    リングを有し、 前記第２の電流は、前記双方向シフトリングのシフトす
    る方向に基づいて増減することを特徴とする、請求項４
    記載の位相同期ループ回路。
  6. 【請求項６】 ワード線と、 互いに対をなし、少なくとも一方がメモリセルに、前記
    ワード線によって選択的に接続される第１および第２の
    ビット線と、 前記第１および第２のビット線にそれぞれ対応して設け
    られ、互いに対をなす第３および第４のビット線と、 前記第１のビット線と第３のビット線間に直列に接続さ
    れ、制御電極に与えられる第１の信号によってオンオフ
    制御される第１のトランジスタと、 前記第２のビット線と第４のビット線間に直列に接続さ
    れ、制御電極に与えられる前記第１の信号によってオン
    オフ制御される第２のトランジスタと、 第１の電圧および該第１の電圧と異なる第２の電圧を供
    給可能であるとともに電源から切り放してフローティン
    グにすることも可能な第１および第２の電源ラインと、 前記第１および第２の電圧の間にある第３の電圧をそれ
    ぞれ供給する第３の電源ラインと、 前記第３の電源ラインと前記第３および第４のビット線
    をイコライズ信号に応じて接続するためのスイッチ手段
    と、 前記第１の電源ラインに接続された一方電流電極、前記
    第３のビット線に接続された他方電流電極、および前記
    第４のビット線に接続された制御電極を持つ第１のトラ
    ンジスタと、 前記第１の電源ラインに接続された一方電流電極、前記
    第４のビット線に接続された他方電流電極、および前記
    第３のビット線に接続された制御電極を持つ第２のトラ
    ンジスタと、 前記第２の電源ラインに接続された一方電流電極、前記
    第３のビット線に接続された他方電流電極、および前記
    第２のビット線に接続された制御電極を持つ第３のトラ
    ンジスタと、 前記第２の電源ラインに接続された一方電流電極、前記
    第４のビット線に接続された他方電流電極、および前記
    第１のビット線に接続された制御電極を持つ第４のトラ
    ンジスタとを備える、半導体集積回路。
  7. 【請求項７】 メモリセルの記憶ノードに接続された一
    方電流電極、他方電流電極、および制御電極を持ち、前
    記制御電極がハイレベルのとき導通状態となり、ローレ
    ベルのとき非導通状態となる第１のトランジスタと、 前記第１のトランジスタの前記制御電極に接続されたワ
    ード線と、 前記第１のトランジスタの前記他方電流電極に接続され
    る第１のビット線と、 前記第１のビット線に対応して設けられた第２のビット
    線と、 前記第１のビット線に接続された一方電流電極、前記第
    ２のビット線に接続された他方電流電極、および第１の
    信号が与えられる制御電極を持ち、前記第１の信号がハ
    イレベルのとき導通状態となり、前記第１の信号がロー
    レベルのとき非導通状態となる第２のトランジスタと、 電源ラインと、 前記電源ラインに接続された一方電流電極、前記第２の
    ビット線に接続された他方電流電極、および第２の信号
    が与えられる制御電極を持ち、前記第２の信号がハイレ
    ベルのとき導通状態となり、前記第２の信号がローレベ
    ルのとき非導通状態となる第３のトランジスタと、 前記電源ラインに選択的に接続可能で、前記電源ライン
    をローレベルより低い電圧にして前記第１から第３のト
    ランジスタを導通状態とさせることが可能な負電圧を前
    記電源ラインに供給する負電圧発生回路とを備える、半
    導体集積回路。
  8. 【請求項８】 メモリセルを介して互いにに接続された
    ワード線および第１のビット線と、 前記第１のビット線に対応して設けられた第２のビット
    線と、 前記第１のビット線に接続された一方電流電極、前記第
    ２のビット線に接続された他方電流電極、および第１の
    信号が与えられる制御電極を持ち、前記第１の信号が第
    １の電位のとき導通状態となり、前記第１の信号が第２
    の電位のとき非導通状態となる第１のトランジスタと、 前記第２のビット線に接続された一方電流電極、他方電
    流電極、および第２の信号が与えられる制御電極を持つ
    第２のトランジスタと、 前記第２のトランジスタの前記他方電流電極に接続され
    た電源ラインと、 前記電源ラインに選択的に接続可能で、前記第２のビッ
    ト線が前記第１のトランジスタによって前記第１のビッ
    ト線から切り放されて前記第２のビット線および前記第
    ２の信号が前記第１の電位と前記第２の電位の間の中間
    電位にあるとき、前記電源ラインに前記中間電位に対し
    て前記第２のトランジスタの閾値よりも大きく隔たる電
    位を与える電位発生回路とを備える、半導体集積回路。
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