JPH06223568A - 中間電位発生装置 - Google Patents
中間電位発生装置Info
- Publication number
- JPH06223568A JPH06223568A JP5013650A JP1365093A JPH06223568A JP H06223568 A JPH06223568 A JP H06223568A JP 5013650 A JP5013650 A JP 5013650A JP 1365093 A JP1365093 A JP 1365093A JP H06223568 A JPH06223568 A JP H06223568A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- node
- channel mos
- mos transistor
- driver
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0218—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of field effect structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【目的】 レイアウト面積が小さく低消費電力で、精度
よく中間電位を出力する中間電位発生装置を得る。 【構成】 電源電位ノード100 と接地電位ノード200 の
間にトリプルウェル構造の半導体基板に形成されたトラ
ンジスタを用い、同じ電気特性を持たせた第１の回路31
0 および第２の回路330 が接続され、第１の回路310 か
ら第１の基準電位Ｖr1が出力される。同様に電源電位ノ
ード100 と接地電位ノード200 の間に同じ電気特性を持
たせた第３の回路340 および第４の回路360 が接続さ
れ、第３の回路340 から第２の基準電位Ｖr2が出力され
る。ドライバ用ｎチャネルＭＯＳトランジスタ420 およ
びｐチャネルＭＯＳトランジスタ430 は上記第１の基準
電位Ｖr1および第２の基準電位Ｖr2を受け、出力ノード
410 から電源電位と接地電位の中間電位を出力する。
よく中間電位を出力する中間電位発生装置を得る。 【構成】 電源電位ノード100 と接地電位ノード200 の
間にトリプルウェル構造の半導体基板に形成されたトラ
ンジスタを用い、同じ電気特性を持たせた第１の回路31
0 および第２の回路330 が接続され、第１の回路310 か
ら第１の基準電位Ｖr1が出力される。同様に電源電位ノ
ード100 と接地電位ノード200 の間に同じ電気特性を持
たせた第３の回路340 および第４の回路360 が接続さ
れ、第３の回路340 から第２の基準電位Ｖr2が出力され
る。ドライバ用ｎチャネルＭＯＳトランジスタ420 およ
びｐチャネルＭＯＳトランジスタ430 は上記第１の基準
電位Ｖr1および第２の基準電位Ｖr2を受け、出力ノード
410 から電源電位と接地電位の中間電位を出力する。
Description
【０００１】
【産業上の利用分野】この発明は中間電位発生装置に係
り、特に低消費電力でレイアウト面積が小さい中間電位
発生装置に関する。
り、特に低消費電力でレイアウト面積が小さい中間電位
発生装置に関する。
【０００２】
【従来の技術】図15は例えば、IEEE JOURNAL OF SOLID-
STATE CIRCUITS,VOL.26,NO.4,APRIL 1991 P.465 〜P.47
0 に示されているような従来の中間電位発生装置で、図
において10は電源電位ＶCCが印加される電源電位ノー
ド、20は接地電位が印加される接地電位ノード、30は上
記電源電位ノード10からの電源電位ＶCCを受けて駆動
し、第１の基準電位 (1/2)ＶCC＋Ｖtna および第２の基
準電位 (1/2)ＶCC−｜Ｖtpa｜を出力する基準電位発生
回路、40は上記電源電位ノード10からの電源電位ＶCCを
受けて駆動し、上記基準電位発生回路30からの第１の基
準電位および第２の基準電位を受け、出力ノード50に(1
/2) ＶCCを出力するドライバ回路である。
STATE CIRCUITS,VOL.26,NO.4,APRIL 1991 P.465 〜P.47
0 に示されているような従来の中間電位発生装置で、図
において10は電源電位ＶCCが印加される電源電位ノー
ド、20は接地電位が印加される接地電位ノード、30は上
記電源電位ノード10からの電源電位ＶCCを受けて駆動
し、第１の基準電位 (1/2)ＶCC＋Ｖtna および第２の基
準電位 (1/2)ＶCC−｜Ｖtpa｜を出力する基準電位発生
回路、40は上記電源電位ノード10からの電源電位ＶCCを
受けて駆動し、上記基準電位発生回路30からの第１の基
準電位および第２の基準電位を受け、出力ノード50に(1
/2) ＶCCを出力するドライバ回路である。
【０００３】上記基準電位発生回路30において、31は上
記電源電位ノード10と第１のノード32との間に接続され
た例えばポリシリコンからなる抵抗素子、33は上記第１
のノード32と接地電位ノード20との間に接続され、上記
抵抗素子31と同材質で同抵抗値をもつ抵抗素子で、上記
抵抗素子31とで第１のノード32に (1/2)ＶCCの電位を出
力する (1/2)ＶCC発生回路を構成している。34は上記電
源電位ノード10と第２のノード35との間に接続され、例
えばポリシリコンにより形成され、１ＭΩ以上の高抵抗
値を持つ抵抗素子、36は閾値電圧Ｖtna をもち、上記第
２のノード35と第１のノード32との間に接続され、ゲー
ト電極が上記第２のノード35に接続されたｎチャネルＭ
ＯＳトランジスタ、37は閾値電圧Ｖtpa （＜０）をも
ち、上記第１のノード32と第３のノード38との間に接続
され、ゲート電極が上記第３のノード38に接続されたｐ
チャネルＭＯＳトランジスタ、39は上記第３のノード38
と接地電位ノード20との間に接続され、上記抵抗素子34
と同様に高抵抗値をもつ抵抗素子である。
記電源電位ノード10と第１のノード32との間に接続され
た例えばポリシリコンからなる抵抗素子、33は上記第１
のノード32と接地電位ノード20との間に接続され、上記
抵抗素子31と同材質で同抵抗値をもつ抵抗素子で、上記
抵抗素子31とで第１のノード32に (1/2)ＶCCの電位を出
力する (1/2)ＶCC発生回路を構成している。34は上記電
源電位ノード10と第２のノード35との間に接続され、例
えばポリシリコンにより形成され、１ＭΩ以上の高抵抗
値を持つ抵抗素子、36は閾値電圧Ｖtna をもち、上記第
２のノード35と第１のノード32との間に接続され、ゲー
ト電極が上記第２のノード35に接続されたｎチャネルＭ
ＯＳトランジスタ、37は閾値電圧Ｖtpa （＜０）をも
ち、上記第１のノード32と第３のノード38との間に接続
され、ゲート電極が上記第３のノード38に接続されたｐ
チャネルＭＯＳトランジスタ、39は上記第３のノード38
と接地電位ノード20との間に接続され、上記抵抗素子34
と同様に高抵抗値をもつ抵抗素子である。
【０００４】上記ドライバ回路40において、40a は電源
電位ノード10と第４のノード40b との間に接続され、ゲ
ート電極が上記第４のノード40b に接続されたｐチャネ
ルＭＯＳトランジスタ、40c は上記基準電位発生回路30
におけるｎチャネルＭＯＳトランジスタ36の閾値電圧Ｖ
tna よりも少しだけ大きな閾値電圧Ｖtnb をもち、上記
第４のノード40b と (1/2)ＶCCが出力される出力ノード
50との間に接続され、ゲート電極が上記基準電位発生回
路30における第２のノード35に接続され第１の基準電位
(1/2)ＶCC＋Ｖtna を受けるｎチャネルＭＯＳトランジ
スタ、40d は上記基準電位発生回路30におけるｐチャネ
ルＭＯＳトランジスタ37の閾値電圧Ｖtpa よりも少しだ
け小さな閾値電圧Ｖtpb をもち、上記出力ノード50と第
５のノード40e との間に接続され、ゲート電極が上記基
準電位発生回路30における第３のノード38に接続され第
２の基準電位 (1/2)ＶCC−｜Ｖtpa ｜を受けるｐチャネ
ルＭＯＳトランジスタ、40f は上記第５のノード40e と
接地電位ノード20との間に接続され、ゲート電極が上記
第５のノード40e に接続されたｎチャネルＭＯＳトラン
ジスタである。
電位ノード10と第４のノード40b との間に接続され、ゲ
ート電極が上記第４のノード40b に接続されたｐチャネ
ルＭＯＳトランジスタ、40c は上記基準電位発生回路30
におけるｎチャネルＭＯＳトランジスタ36の閾値電圧Ｖ
tna よりも少しだけ大きな閾値電圧Ｖtnb をもち、上記
第４のノード40b と (1/2)ＶCCが出力される出力ノード
50との間に接続され、ゲート電極が上記基準電位発生回
路30における第２のノード35に接続され第１の基準電位
(1/2)ＶCC＋Ｖtna を受けるｎチャネルＭＯＳトランジ
スタ、40d は上記基準電位発生回路30におけるｐチャネ
ルＭＯＳトランジスタ37の閾値電圧Ｖtpa よりも少しだ
け小さな閾値電圧Ｖtpb をもち、上記出力ノード50と第
５のノード40e との間に接続され、ゲート電極が上記基
準電位発生回路30における第３のノード38に接続され第
２の基準電位 (1/2)ＶCC−｜Ｖtpa ｜を受けるｐチャネ
ルＭＯＳトランジスタ、40f は上記第５のノード40e と
接地電位ノード20との間に接続され、ゲート電極が上記
第５のノード40e に接続されたｎチャネルＭＯＳトラン
ジスタである。
【０００５】40g は電源電位ノード10と第６のノード40
h との間に接続され、ゲート電極が上記第４のノード40
b に接続され、上記ｐチャネルＭＯＳトランジスタ40a
とでミラー比ｋのカレントミラー回路を構成するｐチャ
ネルＭＯＳトランジスタ、40i は上記第６のノード40h
と出力ノード50との間に接続され、ゲート電極が第６の
ノード40h に接続されたｎチャネルＭＯＳトランジス
タ、40j は上記出力ノード50と第７のノード40p との間
に接続され、ゲート電極が上記第７のノード40pに接続
されたｐチャネルＭＯＳトランジスタ、40r は上記第７
のノード40p に接続され、ゲート電極が上記第５のノー
ド40e に接続され、上記ｎチャネルＭＯＳトランジスタ
40f とでミラー比ｋのカレントミラー回路を構成するｎ
チャネルＭＯＳトランジスタ、40s は上記電源電位ノー
ド10と出力ノード50との間に接続されゲート電極が上記
第６のノード40h に接続され、上記ｎチャネルＭＯＳト
ランジスタ40i とでミラー比ｍのカレントミラー回路を
構成するｎチャネルＭＯＳトランジスタ、40t は上記出
力ノード50と接地電位ノード20との間に接続され、ゲー
ト電極が上記第７のノード40p に接続され、上記ｐチャ
ネルＭＯＳトランジスタ40j とでミラー比ｍのカレント
ミラー回路を構成するｐチャネルＭＯＳトランジスタで
ある。
h との間に接続され、ゲート電極が上記第４のノード40
b に接続され、上記ｐチャネルＭＯＳトランジスタ40a
とでミラー比ｋのカレントミラー回路を構成するｐチャ
ネルＭＯＳトランジスタ、40i は上記第６のノード40h
と出力ノード50との間に接続され、ゲート電極が第６の
ノード40h に接続されたｎチャネルＭＯＳトランジス
タ、40j は上記出力ノード50と第７のノード40p との間
に接続され、ゲート電極が上記第７のノード40pに接続
されたｐチャネルＭＯＳトランジスタ、40r は上記第７
のノード40p に接続され、ゲート電極が上記第５のノー
ド40e に接続され、上記ｎチャネルＭＯＳトランジスタ
40f とでミラー比ｋのカレントミラー回路を構成するｎ
チャネルＭＯＳトランジスタ、40s は上記電源電位ノー
ド10と出力ノード50との間に接続されゲート電極が上記
第６のノード40h に接続され、上記ｎチャネルＭＯＳト
ランジスタ40i とでミラー比ｍのカレントミラー回路を
構成するｎチャネルＭＯＳトランジスタ、40t は上記出
力ノード50と接地電位ノード20との間に接続され、ゲー
ト電極が上記第７のノード40p に接続され、上記ｐチャ
ネルＭＯＳトランジスタ40j とでミラー比ｍのカレント
ミラー回路を構成するｐチャネルＭＯＳトランジスタで
ある。
【０００６】次に上記のように構成された従来の中間電
位発生装置の動作について説明する。まず、基準電位発
生回路30における抵抗素子31および33は同じ抵抗値なの
で、第１のノード32の電位Ｎ1 は (1/2)ＶCCとなる。ま
た、抵抗素子34および39は１ＭΩ程度の高抵抗値をも
ち、トランジスタを流れる電流は電源電位ＶCCが３Ｖの
とき３Ｖ／（１ＭΩ＋１ＭΩ）＝1.5 μＡ程度と小さい
ので、ｎチャネルＭＯＳトランジスタ36のゲート・ソー
ス間の電圧（第１のノード32と第２のノード35との間の
電圧）はほぼ閾値電圧Ｖtna となり、第２のノード35の
電位Ｎ2 はほぼ (1/2)ＶCC＋Ｖtna となる。同様に、ｐ
チャネルＭＯＳトランジスタ37のゲート・ソース間の電
圧（第３のノード38と第１のノード32との間の電圧）は
ほぼ閾値電圧Ｖtpa となり、第３のノード38の電位Ｎ3
はほぼ (1/2)ＶCC−｜Ｖtpa ｜となる。
位発生装置の動作について説明する。まず、基準電位発
生回路30における抵抗素子31および33は同じ抵抗値なの
で、第１のノード32の電位Ｎ1 は (1/2)ＶCCとなる。ま
た、抵抗素子34および39は１ＭΩ程度の高抵抗値をも
ち、トランジスタを流れる電流は電源電位ＶCCが３Ｖの
とき３Ｖ／（１ＭΩ＋１ＭΩ）＝1.5 μＡ程度と小さい
ので、ｎチャネルＭＯＳトランジスタ36のゲート・ソー
ス間の電圧（第１のノード32と第２のノード35との間の
電圧）はほぼ閾値電圧Ｖtna となり、第２のノード35の
電位Ｎ2 はほぼ (1/2)ＶCC＋Ｖtna となる。同様に、ｐ
チャネルＭＯＳトランジスタ37のゲート・ソース間の電
圧（第３のノード38と第１のノード32との間の電圧）は
ほぼ閾値電圧Ｖtpa となり、第３のノード38の電位Ｎ3
はほぼ (1/2)ＶCC−｜Ｖtpa ｜となる。
【０００７】そして、上記ドライバ回路40におけるｎチ
ャネルＭＯＳトランジスタ40c の閾値電圧Ｖtnb は上記
基準電位発生回路30におけるｎチャネルＭＯＳトランジ
スタ36の閾値電圧Ｖtna よりもわずかに大きく設定さ
れ、ｐチャネルＭＯＳトランジスタ40d の閾値電圧Ｖ
tpb は上記基準電位発生回路30におけるｐチャネルＭＯ
Ｓトランジスタ37の閾値電圧Ｖtpa よりもわずかに小さ
く設定されているので、出力ノード50の電位が略 (1/2)
ＶCCのときは、上記ｎチャネルＭＯＳトランジスタ40c
およびｐチャネルＭＯＳトランジスタ40d は非導通状態
となる。そして、上記出力ノード50の電位が (1/2)ＶCC
からＶtnb −Ｖtna 以上低くなると、上記ｐチャネルＭ
ＯＳトランジスタ40d は非導通状態のままだが、ｎチャ
ネルＭＯＳトランジスタ40c が導通状態になり、電源電
位ノード10からｐチャネルＭＯＳトランジスタ40a およ
び上記ｎチャネルＭＯＳトランジスタ40c を介し出力ノ
ード50にＩ1 の大きさの電流が流れる。
ャネルＭＯＳトランジスタ40c の閾値電圧Ｖtnb は上記
基準電位発生回路30におけるｎチャネルＭＯＳトランジ
スタ36の閾値電圧Ｖtna よりもわずかに大きく設定さ
れ、ｐチャネルＭＯＳトランジスタ40d の閾値電圧Ｖ
tpb は上記基準電位発生回路30におけるｐチャネルＭＯ
Ｓトランジスタ37の閾値電圧Ｖtpa よりもわずかに小さ
く設定されているので、出力ノード50の電位が略 (1/2)
ＶCCのときは、上記ｎチャネルＭＯＳトランジスタ40c
およびｐチャネルＭＯＳトランジスタ40d は非導通状態
となる。そして、上記出力ノード50の電位が (1/2)ＶCC
からＶtnb −Ｖtna 以上低くなると、上記ｐチャネルＭ
ＯＳトランジスタ40d は非導通状態のままだが、ｎチャ
ネルＭＯＳトランジスタ40c が導通状態になり、電源電
位ノード10からｐチャネルＭＯＳトランジスタ40a およ
び上記ｎチャネルＭＯＳトランジスタ40c を介し出力ノ
ード50にＩ1 の大きさの電流が流れる。
【０００８】また、上記ｐチャネルＭＯＳトランジスタ
40a とでミラー比ｋのカレントミラー回路を構成するｐ
チャネルＭＯＳトランジスタ40g により、上記電源電位
ノード10からｐチャネルＭＯＳトランジスタ40g および
ｎチャネルＭＯＳトランジスタ40i を介し出力ノード50
にｋＩ1 の大きさの電流が流れ、さらに上記ｎチャネル
ＭＯＳトランジスタ40i とでミラー比ｍのカレントミラ
ー回路を構成するｎチャネルＭＯＳトランジスタ40s に
より、電源電位ノード10からｎチャネルＭＯＳトランジ
スタ40s を介し出力ノード50にｋｍＩ1 の大きさの電流
が流れ、出力ノード50の電位が (1/2)ＶCC＋Ｖtna −Ｖ
tnb まで上昇するとｎチャネルＭＯＳトランジスタ40c
が非導通状態となり、電源電位ノード10から出力ノード
50に電流が流れなくなる。
40a とでミラー比ｋのカレントミラー回路を構成するｐ
チャネルＭＯＳトランジスタ40g により、上記電源電位
ノード10からｐチャネルＭＯＳトランジスタ40g および
ｎチャネルＭＯＳトランジスタ40i を介し出力ノード50
にｋＩ1 の大きさの電流が流れ、さらに上記ｎチャネル
ＭＯＳトランジスタ40i とでミラー比ｍのカレントミラ
ー回路を構成するｎチャネルＭＯＳトランジスタ40s に
より、電源電位ノード10からｎチャネルＭＯＳトランジ
スタ40s を介し出力ノード50にｋｍＩ1 の大きさの電流
が流れ、出力ノード50の電位が (1/2)ＶCC＋Ｖtna −Ｖ
tnb まで上昇するとｎチャネルＭＯＳトランジスタ40c
が非導通状態となり、電源電位ノード10から出力ノード
50に電流が流れなくなる。
【０００９】同様に、出力ノード50の電位が (1/2)ＶCC
から｜Ｖtpb ｜−｜Ｖtpa ｜以上高くなると、上記ｎチ
ャネルＭＯＳトランジスタ40c は非導通状態のままだ
が、ｐチャネルＭＯＳトランジスタ40d が導通状態にな
り、出力ノード50からｐチャネルＭＯＳトランジスタ40
d およびｎチャネルＭＯＳトランジスタ40f を介し接地
電位ノード20にＩ2 の大きさの電流が流れ、また上記ｎ
チャネルＭＯＳトランジスタ40f とでミラー比ｋのカレ
ントミラー回路を構成するｎチャネルＭＯＳトランジス
タ40r により、上記出力ノード50からｐチャネルＭＯＳ
トランジスタ40jおよびｎチャネルＭＯＳトランジスタ4
0r を介し接地電位ノード20にｋＩ2 の大きさの電流が
流れ、さらに上記ｐチャネルＭＯＳトランジスタ40j と
でミラー比ｍのカレントミラー回路を構成するｐチャネ
ルＭＯＳトランジスタ40t により、上記出力ノード50か
らｐチャネルＭＯＳトランジスタ40t を介し接地電位ノ
ード20にｋｍＩ2 の大きさの電流が流れ、上記出力ノー
ド50の電位が (1/2)ＶCC＋｜Ｖtpb ｜−｜Ｖtpa ｜まで
下降するとｐチャネルＭＯＳトランジスタ40d が非導通
状態となり、上記出力ノード50から接地電位ノード20に
電流が流れなくなる。
から｜Ｖtpb ｜−｜Ｖtpa ｜以上高くなると、上記ｎチ
ャネルＭＯＳトランジスタ40c は非導通状態のままだ
が、ｐチャネルＭＯＳトランジスタ40d が導通状態にな
り、出力ノード50からｐチャネルＭＯＳトランジスタ40
d およびｎチャネルＭＯＳトランジスタ40f を介し接地
電位ノード20にＩ2 の大きさの電流が流れ、また上記ｎ
チャネルＭＯＳトランジスタ40f とでミラー比ｋのカレ
ントミラー回路を構成するｎチャネルＭＯＳトランジス
タ40r により、上記出力ノード50からｐチャネルＭＯＳ
トランジスタ40jおよびｎチャネルＭＯＳトランジスタ4
0r を介し接地電位ノード20にｋＩ2 の大きさの電流が
流れ、さらに上記ｐチャネルＭＯＳトランジスタ40j と
でミラー比ｍのカレントミラー回路を構成するｐチャネ
ルＭＯＳトランジスタ40t により、上記出力ノード50か
らｐチャネルＭＯＳトランジスタ40t を介し接地電位ノ
ード20にｋｍＩ2 の大きさの電流が流れ、上記出力ノー
ド50の電位が (1/2)ＶCC＋｜Ｖtpb ｜−｜Ｖtpa ｜まで
下降するとｐチャネルＭＯＳトランジスタ40d が非導通
状態となり、上記出力ノード50から接地電位ノード20に
電流が流れなくなる。
【００１０】このように出力ノード50の電位ＶOUT は、 (1/2)ＶCC＋Ｖtna −Ｖtnb ＜ＶOUT ＜ (1/2)ＶCC＋｜Ｖtpb ｜−｜Ｖtpa ｜ (1) となり、｜Ｖtna ｜−｜Ｖtnb ｜および｜｜Ｖtpb ｜−
｜Ｖtpa ｜｜は小さいので、出力ノード50の電位ＶOUT
は略 (1/2)ＶCCとなる。
｜Ｖtpa ｜｜は小さいので、出力ノード50の電位ＶOUT
は略 (1/2)ＶCCとなる。
【００１１】
【発明が解決しようとする課題】上記のような従来の中
間電位発生装置においては、基準電位発生回路30におけ
る抵抗素子31および33を介し電源電位ノード10から接地
電位ノード20へ電流が常時流れ、抵抗素子34、ｎチャネ
ルＭＯＳトランジスタ36、ｐチャネルＭＯＳトランジス
タ37および抵抗素子39を介し電源電位ノード10から接地
電位ノード20へ電流が常時流れる。この常時流れる電流
を減少させるには、抵抗素子31、33、34および39の抵抗
値を大きくしなければならないが、この抵抗素子をポリ
シリコン配線で形成すると、この抵抗素子用ポリシリコ
ン配線も通常の信号伝達用ポリシリコン配線も同じプロ
セスで形成されるので、どちらもシート抵抗は同じにな
る。従ってこのシート抵抗は信号の伝達遅延をまねくた
め大きくできないので、ポリシリコン配線により高抵抗
値を得るためには配線長を相当大きくする必要が生じ、
上記抵抗素子31、33、34および39のレイアウト面積が大
きくなるという第１の問題がある。
間電位発生装置においては、基準電位発生回路30におけ
る抵抗素子31および33を介し電源電位ノード10から接地
電位ノード20へ電流が常時流れ、抵抗素子34、ｎチャネ
ルＭＯＳトランジスタ36、ｐチャネルＭＯＳトランジス
タ37および抵抗素子39を介し電源電位ノード10から接地
電位ノード20へ電流が常時流れる。この常時流れる電流
を減少させるには、抵抗素子31、33、34および39の抵抗
値を大きくしなければならないが、この抵抗素子をポリ
シリコン配線で形成すると、この抵抗素子用ポリシリコ
ン配線も通常の信号伝達用ポリシリコン配線も同じプロ
セスで形成されるので、どちらもシート抵抗は同じにな
る。従ってこのシート抵抗は信号の伝達遅延をまねくた
め大きくできないので、ポリシリコン配線により高抵抗
値を得るためには配線長を相当大きくする必要が生じ、
上記抵抗素子31、33、34および39のレイアウト面積が大
きくなるという第１の問題がある。
【００１２】また、上記のような従来の中間電位発生装
置においては、出力ノード50の電位ＶOUT が上記不等式
(1) を満たし、ドライバ回路40におけるｎチャネルＭＯ
Ｓトランジスタ40c およびｐチャネルＭＯＳトランジス
タ40d が非導通状態にあっても、サブスレッショルド電
流ＩS が電源電位ノード10からｐチャネルＭＯＳトラン
ジスタ40a およびｎチャネルＭＯＳトランジスタ40c を
介し出力ノード50に流れ、このサブスレッショルド電流
ＩS は出力ノード50からｐチャネルＭＯＳトランジスタ
40d およびｎチャネルＭＯＳトランジスタ40f を介し接
地電位ノード20にも流れる。すると、上記ｐチャネルＭ
ＯＳトランジスタ40a とでミラー比ｋのカレントミラー
回路を構成するｐチャネルＭＯＳトランジスタ40g およ
びｎチャネルＭＯＳトランジスタ40i を介し、電源電位
ノード10から出力ノード50へｋＩS の大きさの電流が流
れ、またｐチャネルＭＯＳトランジスタ40j および、上
記ｎチャネルＭＯＳトランジスタ40f とでミラー比ｋの
カレントミラー回路を構成するｎチャネルＭＯＳトラン
ジスタ40r を介し、出力ノード50から接地電位ノード20
へｋＩS の大きさの電流が流れる。
置においては、出力ノード50の電位ＶOUT が上記不等式
(1) を満たし、ドライバ回路40におけるｎチャネルＭＯ
Ｓトランジスタ40c およびｐチャネルＭＯＳトランジス
タ40d が非導通状態にあっても、サブスレッショルド電
流ＩS が電源電位ノード10からｐチャネルＭＯＳトラン
ジスタ40a およびｎチャネルＭＯＳトランジスタ40c を
介し出力ノード50に流れ、このサブスレッショルド電流
ＩS は出力ノード50からｐチャネルＭＯＳトランジスタ
40d およびｎチャネルＭＯＳトランジスタ40f を介し接
地電位ノード20にも流れる。すると、上記ｐチャネルＭ
ＯＳトランジスタ40a とでミラー比ｋのカレントミラー
回路を構成するｐチャネルＭＯＳトランジスタ40g およ
びｎチャネルＭＯＳトランジスタ40i を介し、電源電位
ノード10から出力ノード50へｋＩS の大きさの電流が流
れ、またｐチャネルＭＯＳトランジスタ40j および、上
記ｎチャネルＭＯＳトランジスタ40f とでミラー比ｋの
カレントミラー回路を構成するｎチャネルＭＯＳトラン
ジスタ40r を介し、出力ノード50から接地電位ノード20
へｋＩS の大きさの電流が流れる。
【００１３】さらに、上記ｎチャネルＭＯＳトランジス
タ40i とでミラー比ｍのカレントミラー回路を構成する
ｎチャネルＭＯＳトランジスタ40s を介し、電源電位ノ
ード10から出力ノード50へｋｍＩS の大きさの電流が流
れ、上記ｐチャネルＭＯＳトランジスタ40j とでミラー
比ｍのカレントミラー回路を構成するｐチャネルＭＯＳ
トランジスタ40t を介し、出力ノード50から接地電位ノ
ード20へｋｍＩS の大きさの電流が流れるので、このド
ライバ回路40は定常状態でも電源電位ノード10から接地
電位ノード20へと（１＋ｋ＋ｋｍ）ＩS の電流が流れ、
定常状態での消費電力が大きいという第２の問題があ
る。
タ40i とでミラー比ｍのカレントミラー回路を構成する
ｎチャネルＭＯＳトランジスタ40s を介し、電源電位ノ
ード10から出力ノード50へｋｍＩS の大きさの電流が流
れ、上記ｐチャネルＭＯＳトランジスタ40j とでミラー
比ｍのカレントミラー回路を構成するｐチャネルＭＯＳ
トランジスタ40t を介し、出力ノード50から接地電位ノ
ード20へｋｍＩS の大きさの電流が流れるので、このド
ライバ回路40は定常状態でも電源電位ノード10から接地
電位ノード20へと（１＋ｋ＋ｋｍ）ＩS の電流が流れ、
定常状態での消費電力が大きいという第２の問題があ
る。
【００１４】上記第１の問題を解決するために、レイア
ウト面積が小さく高抵抗値の抵抗素子を得ることができ
るＭＯＳトランジスタのチャネル抵抗を使用することが
考えられる。この一例を示したのが図16で、抵抗素子31
および33を電源電位ノード１０と第１のノード３２との
間に接続され、ゲート電極が接地電位ノード20に接続さ
れたｐチャネルＭＯＳトランジスタ31a および上記第１
のノード32と接地電位ノード20との間に接続され、ゲー
ト電極が電源電位ノード10に接続されたｎチャネルＭＯ
Ｓトランジスタ33a により形成し、抵抗素子34および39
を電源電位ノード10と第２のノード35との間に接続さ
れ、ゲート電極が接地電位ノード20に接続されたｐチャ
ネルＭＯＳトランジスタ34a および第３のノード38と接
地電位ノード20との間に接続され、ゲート電極が電源電
位ノード10に接続されたｎチャネルＭＯＳトランジスタ
39a により形成している。この図16に示すような構成で
第１のノード32から (1/2)ＶCCを出力するにはｐチャネ
ルＭＯＳトランジスタ31a とｎチャネルＭＯＳトランジ
スタ33a とのチャネル抵抗が等しくなければならず、ま
たｐチャネルＭＯＳトランジスタ34a とｎチャネルＭＯ
Ｓトランジスタ39a とのチャネル抵抗も等しくしなけれ
ばならない。
ウト面積が小さく高抵抗値の抵抗素子を得ることができ
るＭＯＳトランジスタのチャネル抵抗を使用することが
考えられる。この一例を示したのが図16で、抵抗素子31
および33を電源電位ノード１０と第１のノード３２との
間に接続され、ゲート電極が接地電位ノード20に接続さ
れたｐチャネルＭＯＳトランジスタ31a および上記第１
のノード32と接地電位ノード20との間に接続され、ゲー
ト電極が電源電位ノード10に接続されたｎチャネルＭＯ
Ｓトランジスタ33a により形成し、抵抗素子34および39
を電源電位ノード10と第２のノード35との間に接続さ
れ、ゲート電極が接地電位ノード20に接続されたｐチャ
ネルＭＯＳトランジスタ34a および第３のノード38と接
地電位ノード20との間に接続され、ゲート電極が電源電
位ノード10に接続されたｎチャネルＭＯＳトランジスタ
39a により形成している。この図16に示すような構成で
第１のノード32から (1/2)ＶCCを出力するにはｐチャネ
ルＭＯＳトランジスタ31a とｎチャネルＭＯＳトランジ
スタ33a とのチャネル抵抗が等しくなければならず、ま
たｐチャネルＭＯＳトランジスタ34a とｎチャネルＭＯ
Ｓトランジスタ39a とのチャネル抵抗も等しくしなけれ
ばならない。
【００１５】しかしながら、ｐチャネルＭＯＳトランジ
スタ31a および34a とｎチャネルＭＯＳトランジスタ33
a および39a とでは製造工程が異なるので、製造上のば
らつきによりチャネル抵抗を等しくできず、正確に第１
のノード32の電位が (1/2)ＶCCにならず、上記第１の基
準電位および第２の基準電位が正確に出力されないとい
う問題点が生じる。
スタ31a および34a とｎチャネルＭＯＳトランジスタ33
a および39a とでは製造工程が異なるので、製造上のば
らつきによりチャネル抵抗を等しくできず、正確に第１
のノード32の電位が (1/2)ＶCCにならず、上記第１の基
準電位および第２の基準電位が正確に出力されないとい
う問題点が生じる。
【００１６】また、上記第２の問題点を解決するために
ｎチャネルＭＯＳトランジスタ40cの閾値電圧Ｖtnb お
よびｐチャネルＭＯＳトランジスタ40d の閾値電圧の絶
対値｜Ｖtpb ｜を大きくし、上記ｎチャネルＭＯＳトラ
ンジスタ40c およびｐチャネルＭＯＳトランジスタ40d
に流れるサブスレッショルド電流を小さくすることも考
えられる。しかし、上記閾値電圧Ｖtnb および閾値電圧
の絶対値｜Ｖtpb ｜を大きくすると上記不等式(1) にお
ける｜Ｖtna −Ｖtnb ｜および｜｜Ｖtpb ｜−｜Ｖtpa
｜｜が大きくなるので、出力ノード50の電位の (1/2)Ｖ
CCからのずれが大きくなるという問題を生じる。この発
明は上記した点に鑑みてなされたものであり、低消費電
力でレイアウト面積が小さく、しかも精度の高い中間電
位 (1/2)ＶCCが得られる中間電位発生装置を得ることを
目的とする。
ｎチャネルＭＯＳトランジスタ40cの閾値電圧Ｖtnb お
よびｐチャネルＭＯＳトランジスタ40d の閾値電圧の絶
対値｜Ｖtpb ｜を大きくし、上記ｎチャネルＭＯＳトラ
ンジスタ40c およびｐチャネルＭＯＳトランジスタ40d
に流れるサブスレッショルド電流を小さくすることも考
えられる。しかし、上記閾値電圧Ｖtnb および閾値電圧
の絶対値｜Ｖtpb ｜を大きくすると上記不等式(1) にお
ける｜Ｖtna −Ｖtnb ｜および｜｜Ｖtpb ｜−｜Ｖtpa
｜｜が大きくなるので、出力ノード50の電位の (1/2)Ｖ
CCからのずれが大きくなるという問題を生じる。この発
明は上記した点に鑑みてなされたものであり、低消費電
力でレイアウト面積が小さく、しかも精度の高い中間電
位 (1/2)ＶCCが得られる中間電位発生装置を得ることを
目的とする。
【００１７】
【課題を解決するための手段】この発明の第１の発明に
係る中間電位発生装置は、第１の電位ノードと出力ノー
ドとの間に接続され、半導体基板と電気的に絶縁され上
記出力ノードに電気的に接続されたｐ型ウェルに設けら
れたドライバ用ｎチャネルＭＯＳトランジスタと、上記
出力ノードと第２の電位ノードとの間に接続され、上記
半導体基板と電気的に絶縁され上記出力ノードに電気的
に接続されたｎ型ウェルに設けられたドライバ用ｐチャ
ネルＭＯＳトランジスタとを有したドライバ手段、第３
の電位ノードと上記ドライバ用ｎチャネルＭＯＳトラン
ジスタのゲート電極との間に接続され、上記半導体基板
と電気的に絶縁されたウェル内に設けられたＭＯＳトラ
ンジスタからなる第１の負荷回路手段と、上記ドライバ
用ｎチャネルＭＯＳトランジスタのゲート電極と第１の
中間ノードとの間に接続され、上記半導体基板と電気的
に絶縁され上記第１の中間ノードに電気的に接続された
ｐ型ウェルに設けられたｎチャネルＭＯＳトランジスタ
とを有した第１の回路手段、上記第１の中間ノードと第
１の接続ノードとの間に接続され、上記半導体基板と電
気的に絶縁されたウェル内に設けられたＭＯＳトランジ
スタにより、上記第１の負荷回路手段と同様に構成され
た第２の負荷回路手段と、上記第１の接続ノードと第４
の電位ノードとの間に接続され、上記半導体基板と電気
的に絶縁され上記第４の電位ノードに電気的に接続され
たｐ型ウェルに設けられたｎチャネルＭＯＳトランジス
タとを有した第２の回路手段、上記第４の電位ノードと
上記ドライバ用ｐチャネルＭＯＳトランジスタのゲート
電極との間に接続され、上記半導体基板と電気的に絶縁
されたウェル内に設けられたＭＯＳトランジスタからな
る第３の負荷回路手段と、上記ドライバ用ｐチャネルＭ
ＯＳトランジスタのゲート電極と第２の中間ノードとの
間に接続され、上記半導体基板と電気的に絶縁され上記
第２の中間ノードに電気的に接続されたｎ型ウェルに設
けられたｐチャネルＭＯＳトランジスタとを有した第３
の回路手段、上記第２の中間ノードと第２の接続ノード
との間に接続され、上記半導体基板と電気的に絶縁され
たウェル内に設けられたＭＯＳトランジスタにより、上
記第３の負荷回路手段と同様に構成された第４の負荷回
路手段と、上記第２の接続ノードと第３の電位ノードと
の間に接続され、上記半導体基板と電気的に絶縁され上
記第３の電位ノードに電気的に接続されたｎ型ウェルに
設けられたｐチャネルＭＯＳトランジスタとを有した第
４の回路手段を備えたものである。
係る中間電位発生装置は、第１の電位ノードと出力ノー
ドとの間に接続され、半導体基板と電気的に絶縁され上
記出力ノードに電気的に接続されたｐ型ウェルに設けら
れたドライバ用ｎチャネルＭＯＳトランジスタと、上記
出力ノードと第２の電位ノードとの間に接続され、上記
半導体基板と電気的に絶縁され上記出力ノードに電気的
に接続されたｎ型ウェルに設けられたドライバ用ｐチャ
ネルＭＯＳトランジスタとを有したドライバ手段、第３
の電位ノードと上記ドライバ用ｎチャネルＭＯＳトラン
ジスタのゲート電極との間に接続され、上記半導体基板
と電気的に絶縁されたウェル内に設けられたＭＯＳトラ
ンジスタからなる第１の負荷回路手段と、上記ドライバ
用ｎチャネルＭＯＳトランジスタのゲート電極と第１の
中間ノードとの間に接続され、上記半導体基板と電気的
に絶縁され上記第１の中間ノードに電気的に接続された
ｐ型ウェルに設けられたｎチャネルＭＯＳトランジスタ
とを有した第１の回路手段、上記第１の中間ノードと第
１の接続ノードとの間に接続され、上記半導体基板と電
気的に絶縁されたウェル内に設けられたＭＯＳトランジ
スタにより、上記第１の負荷回路手段と同様に構成され
た第２の負荷回路手段と、上記第１の接続ノードと第４
の電位ノードとの間に接続され、上記半導体基板と電気
的に絶縁され上記第４の電位ノードに電気的に接続され
たｐ型ウェルに設けられたｎチャネルＭＯＳトランジス
タとを有した第２の回路手段、上記第４の電位ノードと
上記ドライバ用ｐチャネルＭＯＳトランジスタのゲート
電極との間に接続され、上記半導体基板と電気的に絶縁
されたウェル内に設けられたＭＯＳトランジスタからな
る第３の負荷回路手段と、上記ドライバ用ｐチャネルＭ
ＯＳトランジスタのゲート電極と第２の中間ノードとの
間に接続され、上記半導体基板と電気的に絶縁され上記
第２の中間ノードに電気的に接続されたｎ型ウェルに設
けられたｐチャネルＭＯＳトランジスタとを有した第３
の回路手段、上記第２の中間ノードと第２の接続ノード
との間に接続され、上記半導体基板と電気的に絶縁され
たウェル内に設けられたＭＯＳトランジスタにより、上
記第３の負荷回路手段と同様に構成された第４の負荷回
路手段と、上記第２の接続ノードと第３の電位ノードと
の間に接続され、上記半導体基板と電気的に絶縁され上
記第３の電位ノードに電気的に接続されたｎ型ウェルに
設けられたｐチャネルＭＯＳトランジスタとを有した第
４の回路手段を備えたものである。
【００１８】また、この発明の第２の発明に係る中間電
位発生装置は、ソース電極が出力ノードに接続されたド
ライバ用ｎチャネルＭＯＳトランジスタとソース電極が
上記出力ノードに接続されたドライバ用ｐチャネルＭＯ
Ｓトランジスタとを有し、上記出力ノードに第１の電位
と第２の電位との間の出力電位を発生するドライバ手
段、上記ドライバ用ｎチャネルＭＯＳトランジスタのゲ
ート電極に、上記第１の電位と第２の電位との中間電位
と上記ドライバ用ｎチャネルＭＯＳトランジスタの閾値
電圧との和からなる電位、もしくはこの電位より若干低
い電位である第１の基準電位を出力するとともに、上記
ｐチャネルＭＯＳトランジスタのゲート電極に、上記中
間電位と上記ドライバ用ｐチャネルＭＯＳトランジスタ
の閾値電圧の絶対値との差からなる電位、もしくはこの
電位より若干高い電位である第２の基準電位を出力する
基準電位発生手段、駆動能力切換信号を受け、この駆動
能力切換信号が活性化信号であると活性化され、上記ド
ライバ用ｎチャネルＭＯＳトランジスタに電流が流れる
と上記出力ノードに電荷を供給し、上記ドライバ用ｐチ
ャネルＭＯＳトランジスタに電流が流れると上記出力ノ
ードに電荷を引き抜く補助ドライバ手段を備えたもので
ある。
位発生装置は、ソース電極が出力ノードに接続されたド
ライバ用ｎチャネルＭＯＳトランジスタとソース電極が
上記出力ノードに接続されたドライバ用ｐチャネルＭＯ
Ｓトランジスタとを有し、上記出力ノードに第１の電位
と第２の電位との間の出力電位を発生するドライバ手
段、上記ドライバ用ｎチャネルＭＯＳトランジスタのゲ
ート電極に、上記第１の電位と第２の電位との中間電位
と上記ドライバ用ｎチャネルＭＯＳトランジスタの閾値
電圧との和からなる電位、もしくはこの電位より若干低
い電位である第１の基準電位を出力するとともに、上記
ｐチャネルＭＯＳトランジスタのゲート電極に、上記中
間電位と上記ドライバ用ｐチャネルＭＯＳトランジスタ
の閾値電圧の絶対値との差からなる電位、もしくはこの
電位より若干高い電位である第２の基準電位を出力する
基準電位発生手段、駆動能力切換信号を受け、この駆動
能力切換信号が活性化信号であると活性化され、上記ド
ライバ用ｎチャネルＭＯＳトランジスタに電流が流れる
と上記出力ノードに電荷を供給し、上記ドライバ用ｐチ
ャネルＭＯＳトランジスタに電流が流れると上記出力ノ
ードに電荷を引き抜く補助ドライバ手段を備えたもので
ある。
【００１９】また、この発明の第３の発明に係る中間電
位発生装置は、ソース電極が出力ノードに接続され、半
導体基板と電気的に絶縁され上記出力ノードに電気的に
接続されたｐ型ウェルに設けられた第１のドライバ用ｎ
チャネルＭＯＳトランジスタと、ソース電極が上記出力
ノードに接続され、上記半導体基板と電気的に絶縁され
上記出力ノードに電気的に接続されたｎ型ウェルに設け
られた第１のドライバ用ｐチャネルＭＯＳトランジスタ
とを有し、第１の電位と第２の電位との間の出力電位を
発生するドライバ手段、ソース電極が出力ノードに接続
され、半導体基板と電気的に絶縁され上記出力電位より
低い電位が与えられるｐ型ウェルに設けられた第２のド
ライバ用ｎチャネルＭＯＳトランジスタと、ソース電極
が上記出力ノードに接続され、上記半導体基板と電気的
に絶縁され上記出力電位より高い電位が与えられるｎ型
ウェルに設けられた第２のドライバ用ｐチャネルＭＯＳ
トランジスタとを有し、第１の電位と第２の電位との間
の出力電位を発生する補助ドライバ手段、上記第１のド
ライバ用ｎチャネルＭＯＳトランジスタおよび第２のド
ライバ用ｎチャネルＭＯＳトランジスタのゲート電極
に、上記第１の電位と第２の電位との中間電位と上記第
１のドライバ用ｎチャネルＭＯＳトランジスタの閾値電
圧との和からなる電位、もしくはこの電位より若干低い
電位である第１の基準電位を出力するとともに、上記第
１のドライバ用ｐチャネルＭＯＳトランジスタおよび第
２のｐチャネルＭＯＳトランジスタのゲート電極に、上
記中間電位と上記第１のドライバ用ｐチャネルＭＯＳト
ランジスタの閾値電圧の絶対値との差からなる電位、も
しくはこの電位より若干高い電位である第２の基準電位
を出力する基準電位発生手段を備えたものである。
位発生装置は、ソース電極が出力ノードに接続され、半
導体基板と電気的に絶縁され上記出力ノードに電気的に
接続されたｐ型ウェルに設けられた第１のドライバ用ｎ
チャネルＭＯＳトランジスタと、ソース電極が上記出力
ノードに接続され、上記半導体基板と電気的に絶縁され
上記出力ノードに電気的に接続されたｎ型ウェルに設け
られた第１のドライバ用ｐチャネルＭＯＳトランジスタ
とを有し、第１の電位と第２の電位との間の出力電位を
発生するドライバ手段、ソース電極が出力ノードに接続
され、半導体基板と電気的に絶縁され上記出力電位より
低い電位が与えられるｐ型ウェルに設けられた第２のド
ライバ用ｎチャネルＭＯＳトランジスタと、ソース電極
が上記出力ノードに接続され、上記半導体基板と電気的
に絶縁され上記出力電位より高い電位が与えられるｎ型
ウェルに設けられた第２のドライバ用ｐチャネルＭＯＳ
トランジスタとを有し、第１の電位と第２の電位との間
の出力電位を発生する補助ドライバ手段、上記第１のド
ライバ用ｎチャネルＭＯＳトランジスタおよび第２のド
ライバ用ｎチャネルＭＯＳトランジスタのゲート電極
に、上記第１の電位と第２の電位との中間電位と上記第
１のドライバ用ｎチャネルＭＯＳトランジスタの閾値電
圧との和からなる電位、もしくはこの電位より若干低い
電位である第１の基準電位を出力するとともに、上記第
１のドライバ用ｐチャネルＭＯＳトランジスタおよび第
２のｐチャネルＭＯＳトランジスタのゲート電極に、上
記中間電位と上記第１のドライバ用ｐチャネルＭＯＳト
ランジスタの閾値電圧の絶対値との差からなる電位、も
しくはこの電位より若干高い電位である第２の基準電位
を出力する基準電位発生手段を備えたものである。
【００２０】
【作用】この発明の第１の発明においては、第１の負荷
回路手段、第２の負荷回路手段、第３の負荷回路手段お
よび第４の負荷回路手段をＭＯＳトランジスタにより構
成したので、小さいレイアウト面積で高抵抗値の負荷回
路手段をえることができ、上記負荷回路手段の抵抗値を
大きくすることで、第３の電位ノードから第１の回路手
段および第２の回路手段を介し第４の電位ノードへ定常
的に流れる電流および、第３の電位ノードから第４の回
路手段および第３の回路手段を介し第４の電位ノードへ
定常的に流れる電流とが小さくなり、消費電力が低減さ
れる。
回路手段、第２の負荷回路手段、第３の負荷回路手段お
よび第４の負荷回路手段をＭＯＳトランジスタにより構
成したので、小さいレイアウト面積で高抵抗値の負荷回
路手段をえることができ、上記負荷回路手段の抵抗値を
大きくすることで、第３の電位ノードから第１の回路手
段および第２の回路手段を介し第４の電位ノードへ定常
的に流れる電流および、第３の電位ノードから第４の回
路手段および第３の回路手段を介し第４の電位ノードへ
定常的に流れる電流とが小さくなり、消費電力が低減さ
れる。
【００２１】また、第１の回路手段および第２の回路手
段を構成するＭＯＳトランジスタを半導体基板と電気的
に絶縁されたウェルに形成し、上記ＭＯＳトランジスタ
のバックゲート・ソース間の電圧を上記第１の回路手段
と上記第２の回路手段とで等しくでき、第１の回路手段
と第２の回路手段の電圧−電流特性を等しくできるの
で、この第１の回路手段と第２の回路手段との間の第１
の中間ノードの電位が精度よく第３の電位と第４の電位
との中間電位となり、ドライバ用ｎチャネルＭＯＳトラ
ンジスタのゲート電極に精度よく上記中間電位よりドラ
イバ用ｎチャネルＭＯＳトランジスタのゲート電極と上
記第１の中間ノードとの間に接続されたｎチャネルＭＯ
Ｓトランジスタの閾値電圧だけ高い電位が出力され、第
３の回路手段および第４の回路手段を構成するＭＯＳト
ランジスタを半導体基板と電気的に絶縁されたウェルに
形成し、上記ＭＯＳトランジスタのバックゲート・ソー
ス間の電圧を上記第３の回路手段と上記第４の回路手段
とで等しくでき、第３の回路手段と第４の回路手段の電
圧−電流特性を等しくできるので、この第３の回路手段
と第４の回路手段との間の第２の中間ノードの電位が精
度よく第３の電位と第４の電位との中間電位となり、ド
ライバ用ｐチャネルＭＯＳトランジスタのゲート電極に
精度よく上記中間電位よりドライバ用ｐチャネルＭＯＳ
トランジスタのゲート電極と上記第１の中間ノードとの
間に接続されたｐチャネルＭＯＳトランジスタの閾値電
圧だけ低い電位が出力され、出力ノードの電位が精度よ
く上記中間電位となる。
段を構成するＭＯＳトランジスタを半導体基板と電気的
に絶縁されたウェルに形成し、上記ＭＯＳトランジスタ
のバックゲート・ソース間の電圧を上記第１の回路手段
と上記第２の回路手段とで等しくでき、第１の回路手段
と第２の回路手段の電圧−電流特性を等しくできるの
で、この第１の回路手段と第２の回路手段との間の第１
の中間ノードの電位が精度よく第３の電位と第４の電位
との中間電位となり、ドライバ用ｎチャネルＭＯＳトラ
ンジスタのゲート電極に精度よく上記中間電位よりドラ
イバ用ｎチャネルＭＯＳトランジスタのゲート電極と上
記第１の中間ノードとの間に接続されたｎチャネルＭＯ
Ｓトランジスタの閾値電圧だけ高い電位が出力され、第
３の回路手段および第４の回路手段を構成するＭＯＳト
ランジスタを半導体基板と電気的に絶縁されたウェルに
形成し、上記ＭＯＳトランジスタのバックゲート・ソー
ス間の電圧を上記第３の回路手段と上記第４の回路手段
とで等しくでき、第３の回路手段と第４の回路手段の電
圧−電流特性を等しくできるので、この第３の回路手段
と第４の回路手段との間の第２の中間ノードの電位が精
度よく第３の電位と第４の電位との中間電位となり、ド
ライバ用ｐチャネルＭＯＳトランジスタのゲート電極に
精度よく上記中間電位よりドライバ用ｐチャネルＭＯＳ
トランジスタのゲート電極と上記第１の中間ノードとの
間に接続されたｐチャネルＭＯＳトランジスタの閾値電
圧だけ低い電位が出力され、出力ノードの電位が精度よ
く上記中間電位となる。
【００２２】また、この発明の第２の発明においては、
駆動能力切換信号を非活性化すると補助ドライバ手段が
非活性化するようにしたので、中間電位発生装置の駆動
能力が小さくてもよいときは上記補助ドライバ手段を非
活性化し、この補助ドライバ手段に定常的に流れる電流
を無くし、消費電力の低減がはかれる。
駆動能力切換信号を非活性化すると補助ドライバ手段が
非活性化するようにしたので、中間電位発生装置の駆動
能力が小さくてもよいときは上記補助ドライバ手段を非
活性化し、この補助ドライバ手段に定常的に流れる電流
を無くし、消費電力の低減がはかれる。
【００２３】また、この発明の第３の発明においては、
第２のドライバ用ｎチャネルＭＯＳトランジスタのバッ
クゲート・ソース間の電圧が第１のドライバ用ｎチャネ
ルＭＯＳトランジスタのバックゲート・ソース間の電圧
より低く、第２のドライバ用ｐチャネルＭＯＳトランジ
スタのバックゲート・ソース間の電圧が第１のドライバ
用ｐチャネルＭＯＳトランジスタのバックゲート・ソー
ス間の電圧より高いので、補助ドライバ手段に定常的に
流れる電流が減少し、消費電力が小さい。
第２のドライバ用ｎチャネルＭＯＳトランジスタのバッ
クゲート・ソース間の電圧が第１のドライバ用ｎチャネ
ルＭＯＳトランジスタのバックゲート・ソース間の電圧
より低く、第２のドライバ用ｐチャネルＭＯＳトランジ
スタのバックゲート・ソース間の電圧が第１のドライバ
用ｐチャネルＭＯＳトランジスタのバックゲート・ソー
ス間の電圧より高いので、補助ドライバ手段に定常的に
流れる電流が減少し、消費電力が小さい。
【００２４】
実施例１．以下にこの発明の実施例１である中間電位発
生装置について、図１に基づき説明する。図１において
100 は電源電位ＶCCが印加される第１および第３の電位
ノードである電源電位ノード、200 は接地電位が印加さ
れる第２および第４の電位ノードである接地電位ノー
ド、300 は上記電源電位ノード100 から電源電位ＶCCを
受けて駆動し、第１の基準電位Ｖr1および第２の基準電
位Ｖr2を出力する基準電位発生手段である基準電位発生
回路、400 は上記電源電位ノード100 からの電源電位Ｖ
CCを受けて駆動し、上記基準電位発生回路300 からの第
１の基準電位Ｖr1および第２の基準電位Ｖr2を受け、出
力ノード410 から中間電位 (1/2)ＶCCを出力するドライ
バ手段であるドライバ回路である。
生装置について、図１に基づき説明する。図１において
100 は電源電位ＶCCが印加される第１および第３の電位
ノードである電源電位ノード、200 は接地電位が印加さ
れる第２および第４の電位ノードである接地電位ノー
ド、300 は上記電源電位ノード100 から電源電位ＶCCを
受けて駆動し、第１の基準電位Ｖr1および第２の基準電
位Ｖr2を出力する基準電位発生手段である基準電位発生
回路、400 は上記電源電位ノード100 からの電源電位Ｖ
CCを受けて駆動し、上記基準電位発生回路300 からの第
１の基準電位Ｖr1および第２の基準電位Ｖr2を受け、出
力ノード410 から中間電位 (1/2)ＶCCを出力するドライ
バ手段であるドライバ回路である。
【００２５】上記基準電位発生回路300 において、310
は電源電位ノード100 と第１の中間ノード320 との間に
接続された第１の回路手段である第１の回路で、上記電
源電位ノード100 と第１の基準電位Ｖr1が出力される第
１の基準電位出力ノード311との間に接続され、ゲート
電極が第１の中間ノード320 に接続され、バックゲート
電位として上記電源電位ノード100 からの電源電位ＶCC
を受けるｐチャネルＭＯＳトランジスタ312aからなる第
１の負荷回路手段である第１の負荷回路312 と、上記第
１の基準電位出力ノード311 と第１の中間ノード320 と
の間に接続され、ゲート電極が上記第１の基準電位出力
ノード311 に接続され、バックゲート電位として第１の
中間ノード320 の電位を受け、閾値電圧Ｖtnc をもつｎ
チャネルＭＯＳトランジスタ313 とで構成され、上記ｎ
チャネルＭＯＳトランジスタ313は電流が流れたときに
ゲート・ソース間電圧が閾値電圧Ｖtnc になるようにチ
ャネル幅とチャネル長の比を大きくしている。
は電源電位ノード100 と第１の中間ノード320 との間に
接続された第１の回路手段である第１の回路で、上記電
源電位ノード100 と第１の基準電位Ｖr1が出力される第
１の基準電位出力ノード311との間に接続され、ゲート
電極が第１の中間ノード320 に接続され、バックゲート
電位として上記電源電位ノード100 からの電源電位ＶCC
を受けるｐチャネルＭＯＳトランジスタ312aからなる第
１の負荷回路手段である第１の負荷回路312 と、上記第
１の基準電位出力ノード311 と第１の中間ノード320 と
の間に接続され、ゲート電極が上記第１の基準電位出力
ノード311 に接続され、バックゲート電位として第１の
中間ノード320 の電位を受け、閾値電圧Ｖtnc をもつｎ
チャネルＭＯＳトランジスタ313 とで構成され、上記ｎ
チャネルＭＯＳトランジスタ313は電流が流れたときに
ゲート・ソース間電圧が閾値電圧Ｖtnc になるようにチ
ャネル幅とチャネル長の比を大きくしている。
【００２６】330 は上記第１の中間ノード320 と接地電
位ノード200 との間に接続され、上記第１の回路310 と
同じ構成で同じ電圧−電流特性をもつ第２の回路手段で
ある第２の回路で、第１の中間ノード320 と第１の接続
ノード331 との間に接続され、ゲート電極が接地電位ノ
ード200 に接続され、バックゲート電位として第１の中
間ノード320 の電位を受けるｐチャネルＭＯＳトランジ
スタ332aからなる第２の負荷回路手段である第２の負荷
回路332 と、上記第１の接続ノード331 と接地電位ノー
ド200 との間に接続され、ゲート電極が第１の接続ノー
ド331 に接続され、バックゲート電位として接地電位ノ
ード200 からの接地電位を受けるｎチャネルＭＯＳトラ
ンジスタ333 とで構成されており、上記第１の回路310
とで第１の基準電位発生回路300aを構成している。
位ノード200 との間に接続され、上記第１の回路310 と
同じ構成で同じ電圧−電流特性をもつ第２の回路手段で
ある第２の回路で、第１の中間ノード320 と第１の接続
ノード331 との間に接続され、ゲート電極が接地電位ノ
ード200 に接続され、バックゲート電位として第１の中
間ノード320 の電位を受けるｐチャネルＭＯＳトランジ
スタ332aからなる第２の負荷回路手段である第２の負荷
回路332 と、上記第１の接続ノード331 と接地電位ノー
ド200 との間に接続され、ゲート電極が第１の接続ノー
ド331 に接続され、バックゲート電位として接地電位ノ
ード200 からの接地電位を受けるｎチャネルＭＯＳトラ
ンジスタ333 とで構成されており、上記第１の回路310
とで第１の基準電位発生回路300aを構成している。
【００２７】340 は上記接地電位ノード200 と第２の中
間ノード350 との間に接続された第３の回路手段である
第３の回路で、接地電位ノード200 と第２の基準電位Ｖ
r2が出力される第２の基準電位出力ノード341 との間に
接続され、ゲート電極が上記第２の中間ノード350 に接
続され、バックゲート電位として上記接地電位ノード20
0 からの接地電位を受けるｎチャネルＭＯＳトランジス
タ342aからなる第３の負荷回路手段である第３の負荷回
路342 と、上記第２の基準電位出力ノード341と第２の
中間ノード350 との間に接続され、ゲート電極が上記第
２の基準電位出力ノード341 に接続され、バックゲート
電位として第２の中間ノード350 の電位を受け、閾値電
圧Ｖtpc をもつｐチャネルＭＯＳトランジスタ343 とで
構成され、上記ｐチャネルＭＯＳトランジスタ343 は電
流が流れたときにゲート・ソース間電圧が閾値電圧Ｖ
tpc になるようにチャネル幅とチャネル長の比を大きく
している。
間ノード350 との間に接続された第３の回路手段である
第３の回路で、接地電位ノード200 と第２の基準電位Ｖ
r2が出力される第２の基準電位出力ノード341 との間に
接続され、ゲート電極が上記第２の中間ノード350 に接
続され、バックゲート電位として上記接地電位ノード20
0 からの接地電位を受けるｎチャネルＭＯＳトランジス
タ342aからなる第３の負荷回路手段である第３の負荷回
路342 と、上記第２の基準電位出力ノード341と第２の
中間ノード350 との間に接続され、ゲート電極が上記第
２の基準電位出力ノード341 に接続され、バックゲート
電位として第２の中間ノード350 の電位を受け、閾値電
圧Ｖtpc をもつｐチャネルＭＯＳトランジスタ343 とで
構成され、上記ｐチャネルＭＯＳトランジスタ343 は電
流が流れたときにゲート・ソース間電圧が閾値電圧Ｖ
tpc になるようにチャネル幅とチャネル長の比を大きく
している。
【００２８】360 は上記第２の中間ノード350 と電源電
位ノード100 との間に接続され、上記第３の回路340 と
同じ構成で同じ電圧−電流特性をもつ第４の回路手段で
ある第４の回路で、第２の中間ノード350 と第２の接続
ノード361 との間に接続され、ゲート電極が電源電位ノ
ード100 に接続され、バックゲート電位として第２の中
間ノード350 の電位を受けるｎチャネルＭＯＳトランジ
スタ362aからなる第４の負荷回路手段である第４の負荷
回路362 と、上記第２の接続ノード361 と電源電位ノー
ド100 との間に接続され、ゲート電極が第２の接続ノー
ド361 に接続され、バックゲート電位として電源電位ノ
ード100 からの電源電位ＶCCを受けるｐチャネルＭＯＳ
トランジスタ363 とで構成されており、上記第３の回路
340 とで第２の基準電位発生回路300bを構成している。
位ノード100 との間に接続され、上記第３の回路340 と
同じ構成で同じ電圧−電流特性をもつ第４の回路手段で
ある第４の回路で、第２の中間ノード350 と第２の接続
ノード361 との間に接続され、ゲート電極が電源電位ノ
ード100 に接続され、バックゲート電位として第２の中
間ノード350 の電位を受けるｎチャネルＭＯＳトランジ
スタ362aからなる第４の負荷回路手段である第４の負荷
回路362 と、上記第２の接続ノード361 と電源電位ノー
ド100 との間に接続され、ゲート電極が第２の接続ノー
ド361 に接続され、バックゲート電位として電源電位ノ
ード100 からの電源電位ＶCCを受けるｐチャネルＭＯＳ
トランジスタ363 とで構成されており、上記第３の回路
340 とで第２の基準電位発生回路300bを構成している。
【００２９】上記ドライバ回路400 において、420 は電
源電位ノード100 と出力ノード410との間に接続され、
ゲート電極に上記基準電位発生回路300 からの第１の基
準電位Ｖr1（＝ (1/2)ＶCC＋Ｖtnc ）を受け、バックゲ
ート電位として上記出力ノード410 の電位を受け、上記
ｎチャネルＭＯＳトランジスタ313 の閾値電圧Ｖtncよ
りも中間電位 (1/2)ＶCCの１％程度高い、例えば３Ｖの
電源電位ＶCCに対し、10ｍＶ〜20ｍＶ程度高い閾値電圧
Ｖtnd をもつドライバ用ｎチャネルＭＯＳトランジス
タ、430 は上記出力ノード410 と接地電位ノード200 と
の間に接続され、ゲート電極に上記基準電位発生回路30
0 からの第２の基準電位Ｖr2（＝ (1/2)ＶCC＋｜Ｖtpc
｜）を受け、バックゲート電位として上記出力ノード41
0 からの中間電位を受け、上記ｐチャネルＭＯＳトラン
ジスタ343 の閾値電圧Ｖtpc よりも中間電位 (1/2)ＶCC
の１％程度低い、例えば３Ｖの電源電位ＶCCに対し、10
ｍＶ〜20ｍＶ程度低い閾値電圧Ｖtpd をもつドライバ用
ｐチャネルＭＯＳトランジスタである。
源電位ノード100 と出力ノード410との間に接続され、
ゲート電極に上記基準電位発生回路300 からの第１の基
準電位Ｖr1（＝ (1/2)ＶCC＋Ｖtnc ）を受け、バックゲ
ート電位として上記出力ノード410 の電位を受け、上記
ｎチャネルＭＯＳトランジスタ313 の閾値電圧Ｖtncよ
りも中間電位 (1/2)ＶCCの１％程度高い、例えば３Ｖの
電源電位ＶCCに対し、10ｍＶ〜20ｍＶ程度高い閾値電圧
Ｖtnd をもつドライバ用ｎチャネルＭＯＳトランジス
タ、430 は上記出力ノード410 と接地電位ノード200 と
の間に接続され、ゲート電極に上記基準電位発生回路30
0 からの第２の基準電位Ｖr2（＝ (1/2)ＶCC＋｜Ｖtpc
｜）を受け、バックゲート電位として上記出力ノード41
0 からの中間電位を受け、上記ｐチャネルＭＯＳトラン
ジスタ343 の閾値電圧Ｖtpc よりも中間電位 (1/2)ＶCC
の１％程度低い、例えば３Ｖの電源電位ＶCCに対し、10
ｍＶ〜20ｍＶ程度低い閾値電圧Ｖtpd をもつドライバ用
ｐチャネルＭＯＳトランジスタである。
【００３０】次に図１に示された上記実施例１の中間電
位発生装置を半導体基板に形成した場合について、図２
から図７に基づき説明する。図２は図１に示されたこの
実施例１の中間電位発生装置における、第１の回路310
と第２の回路330 とが形成されたｐ形の半導体基板の概
略断面図で、1aは低濃度のｐ型のイオンがドープされた
ｐ型の半導体基板、1b、1cおよび1dはこのｐ型の半導体
基板1aに例えばリンなどのｎ型のイオンを注入し形成さ
れ、ｐｎ接合により上記半導体基板1aと電気的に絶縁さ
れたｎ型ウェル、1eおよび1fは上記ｎ型ウェル1cに上記
半導体基板1aより高い濃度の例えばボロンなどのｐ型の
イオンを注入し形成されたｐ型ウェルで、このようにｎ
型ウェル1b、ｐ型ウェル1eおよびこのｐ型ウェル1eが形
成されたｎ型ウェル1cの３つのウェルを備えた基板構造
をトリプルウェル構造と呼んでいる。
位発生装置を半導体基板に形成した場合について、図２
から図７に基づき説明する。図２は図１に示されたこの
実施例１の中間電位発生装置における、第１の回路310
と第２の回路330 とが形成されたｐ形の半導体基板の概
略断面図で、1aは低濃度のｐ型のイオンがドープされた
ｐ型の半導体基板、1b、1cおよび1dはこのｐ型の半導体
基板1aに例えばリンなどのｎ型のイオンを注入し形成さ
れ、ｐｎ接合により上記半導体基板1aと電気的に絶縁さ
れたｎ型ウェル、1eおよび1fは上記ｎ型ウェル1cに上記
半導体基板1aより高い濃度の例えばボロンなどのｐ型の
イオンを注入し形成されたｐ型ウェルで、このようにｎ
型ウェル1b、ｐ型ウェル1eおよびこのｐ型ウェル1eが形
成されたｎ型ウェル1cの３つのウェルを備えた基板構造
をトリプルウェル構造と呼んでいる。
【００３１】312aa および332aa は上記ｎ型ウェル1bお
よび1dにｐ型のイオンを注入し形成されたｐ型拡散層か
らなる、ｐチャネルＭＯＳトランジスタ312aおよび332a
のソース電極、312ab および332ab は上記ソース電極31
2aa および332aa 同様ｎ型ウェル1bおよび1dにｐ型のイ
オンを注入し形成されたｐ型拡散層からなる、ｐチャネ
ルＭＯＳトランジスタ312aおよび332aのドレイン電極、
312ac および332ac は上記ｐチャネルＭＯＳトランジス
タ312aおよび332aのゲート電極、312ad および332ad は
上記ｎ型ウェル1bおよび1dにｎ型のイオンを注入し形成
されたｎ型拡散層からなり、このｎ型ウェル1bおよび1d
に電位を印加し、上記ｐチャネルＭＯＳトランジスタ31
2aおよび332aにバックゲート電位を与えるための電極で
ある。
よび1dにｐ型のイオンを注入し形成されたｐ型拡散層か
らなる、ｐチャネルＭＯＳトランジスタ312aおよび332a
のソース電極、312ab および332ab は上記ソース電極31
2aa および332aa 同様ｎ型ウェル1bおよび1dにｐ型のイ
オンを注入し形成されたｐ型拡散層からなる、ｐチャネ
ルＭＯＳトランジスタ312aおよび332aのドレイン電極、
312ac および332ac は上記ｐチャネルＭＯＳトランジス
タ312aおよび332aのゲート電極、312ad および332ad は
上記ｎ型ウェル1bおよび1dにｎ型のイオンを注入し形成
されたｎ型拡散層からなり、このｎ型ウェル1bおよび1d
に電位を印加し、上記ｐチャネルＭＯＳトランジスタ31
2aおよび332aにバックゲート電位を与えるための電極で
ある。
【００３２】313aおよび333aは上記ｐ型ウェル1eおよび
1fにｎ型のイオンを注入し形成されたｎ型拡散層からな
る、ｎチャネルＭＯＳトランジスタ313 および333 のソ
ース電極、313bおよび333bは上記ソース電極313aおよび
333a同様ｐ型ウェル1eおよび1fにｎ型のイオンを注入し
形成されたｎ型拡散層からなる、ｎチャネルＭＯＳトラ
ンジスタ313 および333 のドレイン電極、313cおよび33
3cは上記ｎチャネルＭＯＳトランジスタ313 および333
のゲート電極、313dおよび333dは上記ｐ型ウェル1eおよ
び1fにｐ型のイオンを注入し形成されたｐ型拡散層から
なり、このｐ型ウェル1eおよび1fに電位を印加し、上記
ｎチャネルＭＯＳトランジスタ313 および333 にバック
ゲート電位を与えるための電極である。101 はｎ型ウェ
ル1cにｎ型のイオンを注入し形成されたｎ型拡散層から
なり、このｎ型ウェル1cにバイアス電位を印加するため
の電極、201 は半導体基板1aにｐ型のイオンを注入し形
成されたｐ型拡散層からなり、この半導体基板1aに基板
電位を印加するための電極である。なお、ｎチャネルＭ
ＯＳトランジスタ333 が形成されたｐ型ウェル1fの電位
は接地電位で基板電位と等しいので、このｐ型ウェル1f
は半導体基板1aに形成されてもよい。
1fにｎ型のイオンを注入し形成されたｎ型拡散層からな
る、ｎチャネルＭＯＳトランジスタ313 および333 のソ
ース電極、313bおよび333bは上記ソース電極313aおよび
333a同様ｐ型ウェル1eおよび1fにｎ型のイオンを注入し
形成されたｎ型拡散層からなる、ｎチャネルＭＯＳトラ
ンジスタ313 および333 のドレイン電極、313cおよび33
3cは上記ｎチャネルＭＯＳトランジスタ313 および333
のゲート電極、313dおよび333dは上記ｐ型ウェル1eおよ
び1fにｐ型のイオンを注入し形成されたｐ型拡散層から
なり、このｐ型ウェル1eおよび1fに電位を印加し、上記
ｎチャネルＭＯＳトランジスタ313 および333 にバック
ゲート電位を与えるための電極である。101 はｎ型ウェ
ル1cにｎ型のイオンを注入し形成されたｎ型拡散層から
なり、このｎ型ウェル1cにバイアス電位を印加するため
の電極、201 は半導体基板1aにｐ型のイオンを注入し形
成されたｐ型拡散層からなり、この半導体基板1aに基板
電位を印加するための電極である。なお、ｎチャネルＭ
ＯＳトランジスタ333 が形成されたｐ型ウェル1fの電位
は接地電位で基板電位と等しいので、このｐ型ウェル1f
は半導体基板1aに形成されてもよい。
【００３３】図３は図１に示されたこの実施例１の中間
電位発生装置における、第３の回路340 と第４の回路36
0 とが形成されたｐ型の半導体基板の概略断面図で、1g
はｐ型の半導体基板1aにｎ型のイオンを注入し形成さ
れ、ｐｎ接合により上記半導体基板1aと電気的に絶縁さ
れたｎ型ウェル、1hはｎ型ウェル1cに上記半導体基板1a
より高い濃度のｐ型のイオンを注入し形成されたｐ型ウ
ェル、343aおよび363aは上記ｎ型ウェル1gおよび1bにｐ
型のイオンを注入し形成されたｐ型拡散層からなる、ｐ
チャネルＭＯＳトランジスタ343 および363 のソース電
極、343bおよび363bは上記ソース電極343aおよび363a同
様ｎ型ウェル1gおよび1bにｐ型のイオンを注入し形成さ
れたｐ型拡散層からなる、ｐチャネルＭＯＳトランジス
タ343 および363 のドレイン電極、343cおよび363cは上
記ｐチャネルＭＯＳトランジスタ343 および363 のゲー
ト電極、343dおよび363dは上記ｎ型ウェル1gおよび1bに
ｎ型のイオンを注入し形成されたｎ型拡散層からなり、
このｎ型ウェル1gおよび1bに電位を印加し、上記ｐチャ
ネルＭＯＳトランジスタ343 および363 にバックゲート
電位を与えるための電極である。
電位発生装置における、第３の回路340 と第４の回路36
0 とが形成されたｐ型の半導体基板の概略断面図で、1g
はｐ型の半導体基板1aにｎ型のイオンを注入し形成さ
れ、ｐｎ接合により上記半導体基板1aと電気的に絶縁さ
れたｎ型ウェル、1hはｎ型ウェル1cに上記半導体基板1a
より高い濃度のｐ型のイオンを注入し形成されたｐ型ウ
ェル、343aおよび363aは上記ｎ型ウェル1gおよび1bにｐ
型のイオンを注入し形成されたｐ型拡散層からなる、ｐ
チャネルＭＯＳトランジスタ343 および363 のソース電
極、343bおよび363bは上記ソース電極343aおよび363a同
様ｎ型ウェル1gおよび1bにｐ型のイオンを注入し形成さ
れたｐ型拡散層からなる、ｐチャネルＭＯＳトランジス
タ343 および363 のドレイン電極、343cおよび363cは上
記ｐチャネルＭＯＳトランジスタ343 および363 のゲー
ト電極、343dおよび363dは上記ｎ型ウェル1gおよび1bに
ｎ型のイオンを注入し形成されたｎ型拡散層からなり、
このｎ型ウェル1gおよび1bに電位を印加し、上記ｐチャ
ネルＭＯＳトランジスタ343 および363 にバックゲート
電位を与えるための電極である。
【００３４】342aa および362aa は上記ｐ型ウェル1fお
よび1hにｎ型のイオンを注入し形成されたｎ型拡散層か
らなる、ｎチャネルＭＯＳトランジスタ342aおよび362a
のソース電極、342ab および362ab は上記ソース電極34
2aa および362aa 同様ｐ型ウェル1fおよび1hにｎ型のイ
オンを注入し形成されたｎ型拡散層からなる、ｎチャネ
ルＭＯＳトランジスタ342aおよび362aのドレイン電極、
342ac および362ac は上記ｎチャネルＭＯＳトランジス
タ342aおよび362aのゲート電極、342ad および362ad は
上記ｐ型ウェル1fおよび1hにｐ型のイオンを注入し形成
されたｐ型拡散層からなり、このｐ型ウェル1fおよび1h
に電位を印加し、上記ｎチャネルＭＯＳトランジスタ34
2aおよび362aにバックゲート電位を与えるための電極で
ある。
よび1hにｎ型のイオンを注入し形成されたｎ型拡散層か
らなる、ｎチャネルＭＯＳトランジスタ342aおよび362a
のソース電極、342ab および362ab は上記ソース電極34
2aa および362aa 同様ｐ型ウェル1fおよび1hにｎ型のイ
オンを注入し形成されたｎ型拡散層からなる、ｎチャネ
ルＭＯＳトランジスタ342aおよび362aのドレイン電極、
342ac および362ac は上記ｎチャネルＭＯＳトランジス
タ342aおよび362aのゲート電極、342ad および362ad は
上記ｐ型ウェル1fおよび1hにｐ型のイオンを注入し形成
されたｐ型拡散層からなり、このｐ型ウェル1fおよび1h
に電位を印加し、上記ｎチャネルＭＯＳトランジスタ34
2aおよび362aにバックゲート電位を与えるための電極で
ある。
【００３５】図４は図１に示されたこの実施例１の中間
電位発生装置における、ドライバ回路400 が形成された
ｐ型の半導体基板の概略断面図で、1iはｐ型の半導体基
板1aにｎ型のイオンを注入し形成され、ｐｎ接合により
上記半導体基板1aと電気的に絶縁されたｎ型ウェル、1j
はｎ型ウェル1cに上記半導体基板1aより高い濃度のｐ型
のイオンを注入し形成されたｐ型ウェル、420aは上記ｐ
型ウェル1jにｎ型のイオンを注入し形成されたｎ型拡散
層からなる、ドライバ用ｎチャネルＭＯＳトランジスタ
420 のソース電極、420bはこのソース電極420a同様ｐ型
ウェル1jにｎ型のイオンを注入し形成されたｎ型拡散層
からなる、ドライバ用ｎチャネルＭＯＳトランジスタ42
0 のドレイン電極、420cは上記ドライバ用ｎチャネルＭ
ＯＳトランジスタ420 のゲート電極、420dは上記ｐ型ウ
ェル1jにｐ型のイオンを注入し形成されたｐ型拡散層か
らなり、このｐ型ウェル1jに電位を印加し、上記ドライ
バ用ｎチャネルＭＯＳトランジスタ420 にバックゲート
電位を与えるための電極である。
電位発生装置における、ドライバ回路400 が形成された
ｐ型の半導体基板の概略断面図で、1iはｐ型の半導体基
板1aにｎ型のイオンを注入し形成され、ｐｎ接合により
上記半導体基板1aと電気的に絶縁されたｎ型ウェル、1j
はｎ型ウェル1cに上記半導体基板1aより高い濃度のｐ型
のイオンを注入し形成されたｐ型ウェル、420aは上記ｐ
型ウェル1jにｎ型のイオンを注入し形成されたｎ型拡散
層からなる、ドライバ用ｎチャネルＭＯＳトランジスタ
420 のソース電極、420bはこのソース電極420a同様ｐ型
ウェル1jにｎ型のイオンを注入し形成されたｎ型拡散層
からなる、ドライバ用ｎチャネルＭＯＳトランジスタ42
0 のドレイン電極、420cは上記ドライバ用ｎチャネルＭ
ＯＳトランジスタ420 のゲート電極、420dは上記ｐ型ウ
ェル1jにｐ型のイオンを注入し形成されたｐ型拡散層か
らなり、このｐ型ウェル1jに電位を印加し、上記ドライ
バ用ｎチャネルＭＯＳトランジスタ420 にバックゲート
電位を与えるための電極である。
【００３６】430aは上記ｎ型ウェル1iにｐ型のイオンを
注入し形成されたｐ型拡散層からなる、ドライバ用ｐチ
ャネルＭＯＳトランジスタ430 のソース電極、430bは上
記ソース電極430a同様ｎ型ウェル1iにｐ型のイオンを注
入し形成されたｐ型拡散層からなる、ドライバ用ｐチャ
ネルＭＯＳトランジスタ430 のドレイン電極、430cは上
記ドライバ用ｐチャネルＭＯＳトランジスタ430 のゲー
ト電極、430dは上記ｎ型ウェル1iにｎ型のイオンを注入
し形成されたｎ型拡散層からなり、このｎ型ウェル1iに
電位を印加し、上記ドライバ用ｐチャネルＭＯＳトラン
ジスタ430 にバックゲート電位を与えるための電極であ
る。
注入し形成されたｐ型拡散層からなる、ドライバ用ｐチ
ャネルＭＯＳトランジスタ430 のソース電極、430bは上
記ソース電極430a同様ｎ型ウェル1iにｐ型のイオンを注
入し形成されたｐ型拡散層からなる、ドライバ用ｐチャ
ネルＭＯＳトランジスタ430 のドレイン電極、430cは上
記ドライバ用ｐチャネルＭＯＳトランジスタ430 のゲー
ト電極、430dは上記ｎ型ウェル1iにｎ型のイオンを注入
し形成されたｎ型拡散層からなり、このｎ型ウェル1iに
電位を印加し、上記ドライバ用ｐチャネルＭＯＳトラン
ジスタ430 にバックゲート電位を与えるための電極であ
る。
【００３７】図５は図１に示されたこの実施例１の中間
電位発生装置における、第１の回路310 と第２の回路33
0 とが形成されたｎ型の半導体基板の概略断面図で、図
５において2aは低濃度のｎ型のイオンがドープされたｎ
型の半導体基板、2b、2cおよび2dはこのｎ型の半導体基
板2aにｐ型のイオンを注入し形成され、ｐｎ接合により
上記半導体基板2aと電気的に絶縁されたｐ型ウェル、2e
および2fは上記ｐ型ウェル2bに上記半導体基板2aより高
い濃度のｎ型のイオンを注入し形成されたｎ型ウェル、
102 は上記ｎ型の半導体基板2aにｎ型のイオンを注入し
形成されたｎ型拡散層からなり、この半導体基板2aに基
板電位を印加するための電極、202 は上記ｐ型ウェル2b
にｐ型のイオンを注入し形成されたｐ型拡散層からな
り、このｐ型ウェル2bにバイアス電位を印加するための
電極である。なお、ｐチャネルＭＯＳトランジスタ312a
が形成されたｎ型ウェル2eの電位は電源電位ＶCCで基板
電位と等しいので、このｎ型ウェル2eは半導体基板2aに
形成されてもよい。
電位発生装置における、第１の回路310 と第２の回路33
0 とが形成されたｎ型の半導体基板の概略断面図で、図
５において2aは低濃度のｎ型のイオンがドープされたｎ
型の半導体基板、2b、2cおよび2dはこのｎ型の半導体基
板2aにｐ型のイオンを注入し形成され、ｐｎ接合により
上記半導体基板2aと電気的に絶縁されたｐ型ウェル、2e
および2fは上記ｐ型ウェル2bに上記半導体基板2aより高
い濃度のｎ型のイオンを注入し形成されたｎ型ウェル、
102 は上記ｎ型の半導体基板2aにｎ型のイオンを注入し
形成されたｎ型拡散層からなり、この半導体基板2aに基
板電位を印加するための電極、202 は上記ｐ型ウェル2b
にｐ型のイオンを注入し形成されたｐ型拡散層からな
り、このｐ型ウェル2bにバイアス電位を印加するための
電極である。なお、ｐチャネルＭＯＳトランジスタ312a
が形成されたｎ型ウェル2eの電位は電源電位ＶCCで基板
電位と等しいので、このｎ型ウェル2eは半導体基板2aに
形成されてもよい。
【００３８】図６は図１に示されたこの実施例１の中間
電位発生装置における、第３の回路340 と第４の回路36
0 とが形成されたｎ型の半導体基板の概略断面図で、2g
はｎ型の半導体基板2aにｐ型のイオンを注入し形成さ
れ、ｐｎ接合により上記半導体基板2aと電気的に絶縁さ
れたｐ型ウェル、2hはｐ型ウェル2bに上記半導体基板2a
より高い濃度のｎ型のイオンを注入し形成されたｎ型ウ
ェルである。図７は図１に示されたこの実施例１の中間
電位発生装置における、ドライバ回路400 が形成された
ｎ型の半導体基板の概略断面図で、2iはｎ型の半導体基
板2aにｐ型のイオンを注入し形成され、ｐｎ接合により
上記半導体基板2aと電気的に絶縁されたｐ型ウェル、2j
はｐ型ウェル2bに上記半導体基板2aより高い濃度のｎ型
のイオンを注入し形成されたｎ型ウェルである。
電位発生装置における、第３の回路340 と第４の回路36
0 とが形成されたｎ型の半導体基板の概略断面図で、2g
はｎ型の半導体基板2aにｐ型のイオンを注入し形成さ
れ、ｐｎ接合により上記半導体基板2aと電気的に絶縁さ
れたｐ型ウェル、2hはｐ型ウェル2bに上記半導体基板2a
より高い濃度のｎ型のイオンを注入し形成されたｎ型ウ
ェルである。図７は図１に示されたこの実施例１の中間
電位発生装置における、ドライバ回路400 が形成された
ｎ型の半導体基板の概略断面図で、2iはｎ型の半導体基
板2aにｐ型のイオンを注入し形成され、ｐｎ接合により
上記半導体基板2aと電気的に絶縁されたｐ型ウェル、2j
はｐ型ウェル2bに上記半導体基板2aより高い濃度のｎ型
のイオンを注入し形成されたｎ型ウェルである。
【００３９】次に上記のように構成されたこの発明の実
施例１である中間電位発生装置の動作について説明す
る。まず基準電位発生回路300 において、電源電位ＶCC
が印加される電源電位ノード100 から第１の回路310 お
よび第２の回路330 を介し、接地電位ノード200 へ電流
が流れ、上記第１の回路310 および第２の回路330 は同
じ構成で電圧−電流特性も同じなので、この第１の回路
310 と第２の回路330 との間の第１の中間ノード320 の
電位は電源電位ＶCCと接地電位との中間電位 (1/2)ＶCC
となり、一方、ｎチャネルＭＯＳトランジスタ313 のチ
ャネル幅とチャネル長との比は十分大きいので、このｎ
チャネルＭＯＳトランジスタ313 のゲート・ソース間の
電圧はほぼ閾値電圧Ｖtnc となり、第１の基準電位出力
ノード311から出力される第１の基準電位Ｖr1は中間電
位 (1/2)ＶCCより上記ｎチャネルＭＯＳトランジスタ31
3 の閾値電圧Ｖtnc だけ高い電位（ (1/2)ＶCC＋
Ｖtnc ）となる。
施例１である中間電位発生装置の動作について説明す
る。まず基準電位発生回路300 において、電源電位ＶCC
が印加される電源電位ノード100 から第１の回路310 お
よび第２の回路330 を介し、接地電位ノード200 へ電流
が流れ、上記第１の回路310 および第２の回路330 は同
じ構成で電圧−電流特性も同じなので、この第１の回路
310 と第２の回路330 との間の第１の中間ノード320 の
電位は電源電位ＶCCと接地電位との中間電位 (1/2)ＶCC
となり、一方、ｎチャネルＭＯＳトランジスタ313 のチ
ャネル幅とチャネル長との比は十分大きいので、このｎ
チャネルＭＯＳトランジスタ313 のゲート・ソース間の
電圧はほぼ閾値電圧Ｖtnc となり、第１の基準電位出力
ノード311から出力される第１の基準電位Ｖr1は中間電
位 (1/2)ＶCCより上記ｎチャネルＭＯＳトランジスタ31
3 の閾値電圧Ｖtnc だけ高い電位（ (1/2)ＶCC＋
Ｖtnc ）となる。
【００４０】同様に電源電位ＶCCが印加される電源電位
ノード100 から第４の回路360 および第３の回路340 を
介し、接地電位ノード200 へ電流が流れ、上記第３の回
路340 および第４の回路360 は同じ構成で電圧−電流特
性も同じなので、この第３の回路340 と第４の回路360
との間の第２の中間ノード350 の電位は電源電位ＶＣＣ
と接地電位との中間電位 （１／２）ＶCCとなり、一
方、ｐチャネルＭＯＳトランジスタ343 のチャネル幅と
チャネル長との比は十分大きいので、このｐチャネルＭ
ＯＳトランジスタ343 のゲート・ソース間の電圧はほぼ
閾値電圧Ｖtpc （＜０）となり、第２の基準電位出力ノ
ード341 から出力される第２の基準電位Ｖr2は中間電位
(1/2)ＶCCより上記ｐチャネルＭＯＳトランジスタ343
の閾値電圧の絶対値｜Ｖtpc ｜だけ低い電位（ (1/2)Ｖ
CC＋｜Ｖtpc ｜）となる。
ノード100 から第４の回路360 および第３の回路340 を
介し、接地電位ノード200 へ電流が流れ、上記第３の回
路340 および第４の回路360 は同じ構成で電圧−電流特
性も同じなので、この第３の回路340 と第４の回路360
との間の第２の中間ノード350 の電位は電源電位ＶＣＣ
と接地電位との中間電位 （１／２）ＶCCとなり、一
方、ｐチャネルＭＯＳトランジスタ343 のチャネル幅と
チャネル長との比は十分大きいので、このｐチャネルＭ
ＯＳトランジスタ343 のゲート・ソース間の電圧はほぼ
閾値電圧Ｖtpc （＜０）となり、第２の基準電位出力ノ
ード341 から出力される第２の基準電位Ｖr2は中間電位
(1/2)ＶCCより上記ｐチャネルＭＯＳトランジスタ343
の閾値電圧の絶対値｜Ｖtpc ｜だけ低い電位（ (1/2)Ｖ
CC＋｜Ｖtpc ｜）となる。
【００４１】そして、ドライバ回路400 における上記閾
値電圧Ｖtnc よりも３Ｖの電源電位ＶCCに対し、10ｍＶ
〜20ｍＶ程度高い閾値電圧Ｖtnd をもつドライバ用ｎチ
ャネルＭＯＳトランジスタ420 および上記閾値電圧Ｖ
tpc （＜０）よりも３Ｖの電源電位ＶCCに対し、10ｍＶ
〜20ｍＶ程度低い閾値電圧Ｖtpd をもつドライバ用ｐチ
ャネルＭＯＳトランジスタ430 は、上記基準電位発生回
路300 からの第１の基準電位Ｖr1（＝ (1/2)ＶCC＋Ｖ
tnc ）および第２の基準電位Ｖr2（＝(1/2) ＶCC−｜Ｖ
tpc ｜）をゲート電極に受け、出力ノード410 の電位が
(1/2)ＶCCより｜Ｖtnd −Ｖtnc ｜（≒10ｍＶ〜20ｍ
Ｖ）以上低くなると、上記ドライバ用ｎチャネルＭＯＳ
トランジスタ420 は導通状態、ドライバ用ｐチャネルＭ
ＯＳトランジスタ430 は非導通状態となり、電源電位ノ
ード100 から上記導通状態のドライバ用ｎチャネルＭＯ
Ｓトランジスタ420 を介し出力ノード410 に電流が流
れ、出力ノード410 の電位が上昇する。また、上記出力
ノード410 の電位が (1/2)ＶCCより｜Ｖtpd −Ｖtpc ｜
（≒10ｍＶ〜20ｍＶ）以上高くなると、上記ドライバ用
ｎチャネルＭＯＳトランジスタ420 は非導通状態、ドラ
イバ用ｐチャネルＭＯＳトランジスタ430 は導通状態と
なり、出力ノード410 から上記導通状態のドライバ用ｐ
チャネルＭＯＳトランジスタ430 を介し接地電位ノード
200 に電流が流れ、出力ノード410 の電位が下降する。
値電圧Ｖtnc よりも３Ｖの電源電位ＶCCに対し、10ｍＶ
〜20ｍＶ程度高い閾値電圧Ｖtnd をもつドライバ用ｎチ
ャネルＭＯＳトランジスタ420 および上記閾値電圧Ｖ
tpc （＜０）よりも３Ｖの電源電位ＶCCに対し、10ｍＶ
〜20ｍＶ程度低い閾値電圧Ｖtpd をもつドライバ用ｐチ
ャネルＭＯＳトランジスタ430 は、上記基準電位発生回
路300 からの第１の基準電位Ｖr1（＝ (1/2)ＶCC＋Ｖ
tnc ）および第２の基準電位Ｖr2（＝(1/2) ＶCC−｜Ｖ
tpc ｜）をゲート電極に受け、出力ノード410 の電位が
(1/2)ＶCCより｜Ｖtnd −Ｖtnc ｜（≒10ｍＶ〜20ｍ
Ｖ）以上低くなると、上記ドライバ用ｎチャネルＭＯＳ
トランジスタ420 は導通状態、ドライバ用ｐチャネルＭ
ＯＳトランジスタ430 は非導通状態となり、電源電位ノ
ード100 から上記導通状態のドライバ用ｎチャネルＭＯ
Ｓトランジスタ420 を介し出力ノード410 に電流が流
れ、出力ノード410 の電位が上昇する。また、上記出力
ノード410 の電位が (1/2)ＶCCより｜Ｖtpd −Ｖtpc ｜
（≒10ｍＶ〜20ｍＶ）以上高くなると、上記ドライバ用
ｎチャネルＭＯＳトランジスタ420 は非導通状態、ドラ
イバ用ｐチャネルＭＯＳトランジスタ430 は導通状態と
なり、出力ノード410 から上記導通状態のドライバ用ｐ
チャネルＭＯＳトランジスタ430 を介し接地電位ノード
200 に電流が流れ、出力ノード410 の電位が下降する。
【００４２】また、上記中間電位出力ノード410 の電位
が (1/2)ＶCCより｜Ｖtnd −Ｖtnc｜（≒10ｍＶ〜20ｍ
Ｖ）だけ低い電位と｜Ｖtpd −Ｖtpc ｜（≒10ｍＶ〜20
ｍＶ）だけ高い電位との間にあるときはドライバ用ｎチ
ャネルＭＯＳトランジスタ420 およびドライバ用ｐチャ
ネルＭＯＳトランジスタ430 はともに非導通状態とな
る。このようにドライバ用ｎチャネルＭＯＳトランジス
タ420 の閾値電圧ＶtndをｎチャネルＭＯＳトランジス
タ313 の閾値電圧Ｖtnc よりわずかに高くし、ドライバ
用ｐチャネルＭＯＳトランジスタ430 の閾値電圧Ｖtpd
をｐチャネルＭＯＳトランジスタ343 の閾値電圧Ｖtpc
よりわずかに低くすることで、出力ノード410 の電位が
略 (1/2)ＶCCの時は上記ドライバ用ｎチャネルＭＯＳト
ランジスタ420 およびドライバ用ｐチャネルＭＯＳトラ
ンジスタ430 はともに非導通状態となり消費電力の低減
が図られている。
が (1/2)ＶCCより｜Ｖtnd −Ｖtnc｜（≒10ｍＶ〜20ｍ
Ｖ）だけ低い電位と｜Ｖtpd −Ｖtpc ｜（≒10ｍＶ〜20
ｍＶ）だけ高い電位との間にあるときはドライバ用ｎチ
ャネルＭＯＳトランジスタ420 およびドライバ用ｐチャ
ネルＭＯＳトランジスタ430 はともに非導通状態とな
る。このようにドライバ用ｎチャネルＭＯＳトランジス
タ420 の閾値電圧ＶtndをｎチャネルＭＯＳトランジス
タ313 の閾値電圧Ｖtnc よりわずかに高くし、ドライバ
用ｐチャネルＭＯＳトランジスタ430 の閾値電圧Ｖtpd
をｐチャネルＭＯＳトランジスタ343 の閾値電圧Ｖtpc
よりわずかに低くすることで、出力ノード410 の電位が
略 (1/2)ＶCCの時は上記ドライバ用ｎチャネルＭＯＳト
ランジスタ420 およびドライバ用ｐチャネルＭＯＳトラ
ンジスタ430 はともに非導通状態となり消費電力の低減
が図られている。
【００４３】上記したこの発明の実施例１においては、
基準電位発生回路300 の第１の回路310 、第２の回路33
0 、第３の回路340 および第４の回路360 における第１
の負荷回路312 、第２の負荷回路332 、第３の負荷回路
342 および第４の負荷回路362 のトランジスタ312a、33
2a、342aおよび362aのチャネル幅を小さくしたりチャネ
ル長を大きくしたりし、チャネル抵抗を大きくすること
で、上記第１の回路310 および第２の回路330 を介し電
源電位ノード100 から接地電位ノード200 に流れる電流
および、上記第３の回路340 および第４の回路360 を介
し電源電位ノード100 から接地電位ノード200 に流れる
電流を小さくし、消費電力を低減できる。例えば、電源
電位ＶCC＝３Ｖ、閾値電圧Ｖtnc ＝｜Ｖtpc ｜＝ 0.5Ｖ
のとき、上記第１の負荷回路312 、第２の負荷回路332
、第３の負荷回路342 および第４の負荷回路362 のト
ランジスタ312a、332a、342aおよび362aのチャネル幅を
小さくし抵抗値を１ＭΩから２ＭΩに大きくすると基準
電位発生回路300 の消費電流は２・（ＶCC−（ (1/2)Ｖ
CC＋Ｖtnc ））／１ＭΩ＝２μＡから２・（ＶCC−（(1
/2)ＶCC＋Ｖtnc ））／２ＭΩ＝１μＡとなり、１μＡ
だけ消費電流を小さくできる。
基準電位発生回路300 の第１の回路310 、第２の回路33
0 、第３の回路340 および第４の回路360 における第１
の負荷回路312 、第２の負荷回路332 、第３の負荷回路
342 および第４の負荷回路362 のトランジスタ312a、33
2a、342aおよび362aのチャネル幅を小さくしたりチャネ
ル長を大きくしたりし、チャネル抵抗を大きくすること
で、上記第１の回路310 および第２の回路330 を介し電
源電位ノード100 から接地電位ノード200 に流れる電流
および、上記第３の回路340 および第４の回路360 を介
し電源電位ノード100 から接地電位ノード200 に流れる
電流を小さくし、消費電力を低減できる。例えば、電源
電位ＶCC＝３Ｖ、閾値電圧Ｖtnc ＝｜Ｖtpc ｜＝ 0.5Ｖ
のとき、上記第１の負荷回路312 、第２の負荷回路332
、第３の負荷回路342 および第４の負荷回路362 のト
ランジスタ312a、332a、342aおよび362aのチャネル幅を
小さくし抵抗値を１ＭΩから２ＭΩに大きくすると基準
電位発生回路300 の消費電流は２・（ＶCC−（ (1/2)Ｖ
CC＋Ｖtnc ））／１ＭΩ＝２μＡから２・（ＶCC−（(1
/2)ＶCC＋Ｖtnc ））／２ＭΩ＝１μＡとなり、１μＡ
だけ消費電流を小さくできる。
【００４４】さらに第１の負荷回路312 、第２の負荷回
路332 、第３の負荷回路342 および第４の負荷回路362
をポリシリコン層などの配線抵抗で形成するよりもレイ
アウト面積が小さく、特に集積回路において、配線によ
る信号遅延を防ぐために低抵抗化された配線を負荷とし
て用いる場合にくらべると、レイアウト面積がはるかに
小さい。例えば、100 Ω／□程度のシート抵抗をもつ10
20cm-3程度の濃度のリンがドープされたポリシリコン層
で形成するより、10ｋΩ／□程度のシート抵抗をもつト
ランジスタのチャネル抵抗で形成した方が、ポリシリコ
ンの線幅とトランジスタのチャネル幅を等しくしておく
と、ほぼ１／100 の面積で同じ抵抗値を得ることができ
る。
路332 、第３の負荷回路342 および第４の負荷回路362
をポリシリコン層などの配線抵抗で形成するよりもレイ
アウト面積が小さく、特に集積回路において、配線によ
る信号遅延を防ぐために低抵抗化された配線を負荷とし
て用いる場合にくらべると、レイアウト面積がはるかに
小さい。例えば、100 Ω／□程度のシート抵抗をもつ10
20cm-3程度の濃度のリンがドープされたポリシリコン層
で形成するより、10ｋΩ／□程度のシート抵抗をもつト
ランジスタのチャネル抵抗で形成した方が、ポリシリコ
ンの線幅とトランジスタのチャネル幅を等しくしておく
と、ほぼ１／100 の面積で同じ抵抗値を得ることができ
る。
【００４５】また、トリプルウェル構造をとったこと
で、第１の回路310 におけるｐチャネルＭＯＳトランジ
スタ312aのバックゲート・ソース間電圧と第２の回路33
0 におけるｐチャネルＭＯＳトランジスタ332aのバック
ゲート・ソース間電圧を等しくし、第１の回路310 にお
けるｎチャネルＭＯＳトランジスタ313 のバックゲート
・ソース間電圧と第２の回路330 におけるｎチャネルＭ
ＯＳトランジスタ333 のバックゲート・ソース間電圧を
等しくし、第１の回路310 と第２の回路330 とが同じ電
圧−電流特性をもつようにできたので、第１の中間ノー
ド320 の電位が (1/2)ＶCCとなり、第１の基準電位Ｖr1
が正確に出力され、同様に第３の回路340におけるｎチ
ャネルＭＯＳトランジスタ342aのバックゲート・ソース
間電圧と第４の回路360 におけるｎチャネルＭＯＳトラ
ンジスタ362aのバックゲート・ソース間電圧を等しく
し、第３の回路340 におけるｐチャネルＭＯＳトランジ
スタ343 のバックゲート・ソース間電圧と第４の回路36
0 におけるｐチャネルＭＯＳトランジスタ363 のバック
ゲート・ソース間電圧を等しくし、第３の回路340 と第
４の回路360 とが同じ電圧−電流特性をもつようにでき
たので、第２の中間ノード350 の電位が (1/2)ＶCCとな
り、第２の基準電位Ｖr2が正確に出力され、この第１の
基準電位Ｖr1および第２の基準電位Ｖr2を受けるドライ
バ回路400 は精度よく中間電位を出力する。
で、第１の回路310 におけるｐチャネルＭＯＳトランジ
スタ312aのバックゲート・ソース間電圧と第２の回路33
0 におけるｐチャネルＭＯＳトランジスタ332aのバック
ゲート・ソース間電圧を等しくし、第１の回路310 にお
けるｎチャネルＭＯＳトランジスタ313 のバックゲート
・ソース間電圧と第２の回路330 におけるｎチャネルＭ
ＯＳトランジスタ333 のバックゲート・ソース間電圧を
等しくし、第１の回路310 と第２の回路330 とが同じ電
圧−電流特性をもつようにできたので、第１の中間ノー
ド320 の電位が (1/2)ＶCCとなり、第１の基準電位Ｖr1
が正確に出力され、同様に第３の回路340におけるｎチ
ャネルＭＯＳトランジスタ342aのバックゲート・ソース
間電圧と第４の回路360 におけるｎチャネルＭＯＳトラ
ンジスタ362aのバックゲート・ソース間電圧を等しく
し、第３の回路340 におけるｐチャネルＭＯＳトランジ
スタ343 のバックゲート・ソース間電圧と第４の回路36
0 におけるｐチャネルＭＯＳトランジスタ363 のバック
ゲート・ソース間電圧を等しくし、第３の回路340 と第
４の回路360 とが同じ電圧−電流特性をもつようにでき
たので、第２の中間ノード350 の電位が (1/2)ＶCCとな
り、第２の基準電位Ｖr2が正確に出力され、この第１の
基準電位Ｖr1および第２の基準電位Ｖr2を受けるドライ
バ回路400 は精度よく中間電位を出力する。
【００４６】この実施例１における中間電位発生装置
は、例えばDRAM(Dynamic Random Access Memory)のメモ
リセルにおけるセルプレートに中間電位を与えたり、ビ
ット線を中間電位にプリチャージしたりするのに使用さ
れる。
は、例えばDRAM(Dynamic Random Access Memory)のメモ
リセルにおけるセルプレートに中間電位を与えたり、ビ
ット線を中間電位にプリチャージしたりするのに使用さ
れる。
【００４７】実施例２．以下にこの発明の実施例２であ
る中間電位発生装置について、図８に基づき説明する。
図８において図１に示された上記実施例１と異なるの
は、基準電位発生回路300 における第１の負荷回路312
、第２の負荷回路332 、第３の負荷回路342 および第
４の負荷回路362 の具体的構成で、上記実施例１では第
１の負荷回路312 および第２の負荷回路332 がｐチャネ
ルＭＯＳトランジスタで、第３の負荷回路342 および第
４の負荷回路362 がｎチャネルＭＯＳトランジスタで構
成されていたが、この実施例２では第１の負荷回路312
および第２の負荷回路332 がｎチャネルＭＯＳトランジ
スタで、第３の負荷回路342 および第４の負荷回路362
がｐチャネルＭＯＳトランジスタで構成されている点で
ある。
る中間電位発生装置について、図８に基づき説明する。
図８において図１に示された上記実施例１と異なるの
は、基準電位発生回路300 における第１の負荷回路312
、第２の負荷回路332 、第３の負荷回路342 および第
４の負荷回路362 の具体的構成で、上記実施例１では第
１の負荷回路312 および第２の負荷回路332 がｐチャネ
ルＭＯＳトランジスタで、第３の負荷回路342 および第
４の負荷回路362 がｎチャネルＭＯＳトランジスタで構
成されていたが、この実施例２では第１の負荷回路312
および第２の負荷回路332 がｎチャネルＭＯＳトランジ
スタで、第３の負荷回路342 および第４の負荷回路362
がｐチャネルＭＯＳトランジスタで構成されている点で
ある。
【００４８】第１の負荷回路312 において、312bは電源
電位ＶCCが印加される電源電位ノード100 と第１の基準
電位出力ノード311 との間に接続され、ゲート電極が上
記電源電位ノード100 に接続され、バックゲート電位と
して上記第１の基準電位出力ノード311 からの第１の基
準電位Ｖr1を受けるｎチャネルＭＯＳトランジスタ、第
２の負荷回路332 において、332bは第１の中間ノード32
0 と第１の接続ノード331 との間に接続され、ゲート電
極が上記第１の中間ノード320 に接続され、バックゲー
ト電位として上記第１の接続ノード331 の電位を受ける
ｎチャネルＭＯＳトランジスタ、第３の負荷回路342 に
おいて、342bは第２の基準電位出力ノード341 と接地電
位ノード200 との間に接続され、ゲート電極が接地電位
ノード200 に接続され、バックゲート電位として第２の
基準電位出力ノード341 からの第２の基準電位Ｖr2を受
けるｐチャネルＭＯＳトランジスタ、負荷回路362 にお
いて、362bは第２の接続ノード361 と第２の中間ノード
350 との間に接続され、ゲート電極が第２の中間ノード
350 に接続され、バックゲート電位として上記第２の接
続ノード361 の電位を受けるｐチャネルＭＯＳトランジ
スタである。
電位ＶCCが印加される電源電位ノード100 と第１の基準
電位出力ノード311 との間に接続され、ゲート電極が上
記電源電位ノード100 に接続され、バックゲート電位と
して上記第１の基準電位出力ノード311 からの第１の基
準電位Ｖr1を受けるｎチャネルＭＯＳトランジスタ、第
２の負荷回路332 において、332bは第１の中間ノード32
0 と第１の接続ノード331 との間に接続され、ゲート電
極が上記第１の中間ノード320 に接続され、バックゲー
ト電位として上記第１の接続ノード331 の電位を受ける
ｎチャネルＭＯＳトランジスタ、第３の負荷回路342 に
おいて、342bは第２の基準電位出力ノード341 と接地電
位ノード200 との間に接続され、ゲート電極が接地電位
ノード200 に接続され、バックゲート電位として第２の
基準電位出力ノード341 からの第２の基準電位Ｖr2を受
けるｐチャネルＭＯＳトランジスタ、負荷回路362 にお
いて、362bは第２の接続ノード361 と第２の中間ノード
350 との間に接続され、ゲート電極が第２の中間ノード
350 に接続され、バックゲート電位として上記第２の接
続ノード361 の電位を受けるｐチャネルＭＯＳトランジ
スタである。
【００４９】次に図８に示された上記実施例２の中間電
位発生装置を半導体に形成した場合について、図９およ
び図10に基づき説明する。図９は図８に示されたこの実
施例２の中間電位発生装置における、第１の回路310 と
第２の回路330 とが形成されたｐ型の半導体基板の概略
断面図で、1pおよび1qはｎ型ウェル1cに半導体基板1aよ
り高い濃度のｐ型のイオンを注入し形成されたｐ型ウェ
ル、312ba および332ba は上記ｐ型ウェル1pおよび1qに
ｎ型のイオンを注入し形成されたｎ型拡散層からなる、
ｎチャネルＭＯＳトランジスタ312bおよび332bのソース
電極、312bb および332bb は上記ソース電極312ba およ
び332ba 同様ｐ型ウェル1pおよび1qにｎ型のイオンを注
入し形成されたｎ型拡散層からなる、ｎチャネルＭＯＳ
トランジスタ312bおよび332bのドレイン電極、312bc お
よび332bc は上記ｎチャネルＭＯＳトランジスタ312bお
よび332bのゲート電極、312bd および332bd は上記ｐ型
ウェル1pおよび1qにｐ型のイオンを注入し形成されたｐ
型拡散層からなり、このｐ型ウェル1pおよび1qに電位を
印加し、上記ｎチャネルＭＯＳトランジスタ312bおよび
332bにバックゲート電位を与えるための電極である。
位発生装置を半導体に形成した場合について、図９およ
び図10に基づき説明する。図９は図８に示されたこの実
施例２の中間電位発生装置における、第１の回路310 と
第２の回路330 とが形成されたｐ型の半導体基板の概略
断面図で、1pおよび1qはｎ型ウェル1cに半導体基板1aよ
り高い濃度のｐ型のイオンを注入し形成されたｐ型ウェ
ル、312ba および332ba は上記ｐ型ウェル1pおよび1qに
ｎ型のイオンを注入し形成されたｎ型拡散層からなる、
ｎチャネルＭＯＳトランジスタ312bおよび332bのソース
電極、312bb および332bb は上記ソース電極312ba およ
び332ba 同様ｐ型ウェル1pおよび1qにｎ型のイオンを注
入し形成されたｎ型拡散層からなる、ｎチャネルＭＯＳ
トランジスタ312bおよび332bのドレイン電極、312bc お
よび332bc は上記ｎチャネルＭＯＳトランジスタ312bお
よび332bのゲート電極、312bd および332bd は上記ｐ型
ウェル1pおよび1qにｐ型のイオンを注入し形成されたｐ
型拡散層からなり、このｐ型ウェル1pおよび1qに電位を
印加し、上記ｎチャネルＭＯＳトランジスタ312bおよび
332bにバックゲート電位を与えるための電極である。
【００５０】図10は図８に示されたこの実施例２の中間
電位発生装置における、第３の回路340 と第４の回路36
0 とが形成されたｐ型の半導体基板の概略断面図で、1r
および1sはｐ型の半導体基板1aにｎ型のイオンを注入し
形成され、ｐｎ接合により上記半導体基板1aと電気的に
絶縁されたｎ型ウェル、342ba および362ba は上記ｎ型
ウェル1rおよび1sにｐ型のイオンを注入し形成されたｐ
型拡散層からなる、ｐチャネルＭＯＳトランジスタ342b
および362bのソース電極、342bb および362bbは上記ソ
ース電極342ba および362ba 同様ｎ型ウェル1rおよび1s
にｐ型のイオンを注入し形成されたｐ型拡散層からな
る、ｐチャネルＭＯＳトランジスタ342bおよび362bのド
レイン電極、342bc および362bc は上記ｐチャネルＭＯ
Ｓトランジスタ342bおよび362bのゲート電極、342bd お
よび362bd は上記ｎ型ウェル1rおよび1sにｎ型のイオン
を注入し形成されたｎ型拡散層からなり、このｎ型ウェ
ル1rおよび1sに電位を印加し、上記ｐチャネルＭＯＳト
ランジスタ342bおよび362bにバックゲート電位を与える
ための電極である。
電位発生装置における、第３の回路340 と第４の回路36
0 とが形成されたｐ型の半導体基板の概略断面図で、1r
および1sはｐ型の半導体基板1aにｎ型のイオンを注入し
形成され、ｐｎ接合により上記半導体基板1aと電気的に
絶縁されたｎ型ウェル、342ba および362ba は上記ｎ型
ウェル1rおよび1sにｐ型のイオンを注入し形成されたｐ
型拡散層からなる、ｐチャネルＭＯＳトランジスタ342b
および362bのソース電極、342bb および362bbは上記ソ
ース電極342ba および362ba 同様ｎ型ウェル1rおよび1s
にｐ型のイオンを注入し形成されたｐ型拡散層からな
る、ｐチャネルＭＯＳトランジスタ342bおよび362bのド
レイン電極、342bc および362bc は上記ｐチャネルＭＯ
Ｓトランジスタ342bおよび362bのゲート電極、342bd お
よび362bd は上記ｎ型ウェル1rおよび1sにｎ型のイオン
を注入し形成されたｎ型拡散層からなり、このｎ型ウェ
ル1rおよび1sに電位を印加し、上記ｐチャネルＭＯＳト
ランジスタ342bおよび362bにバックゲート電位を与える
ための電極である。
【００５１】次に上記のように構成されたこの発明の実
施例２である中間電位発生装置の動作について説明す
る。まず上記実施例１と同様に、第１の回路310 および
第２の回路330 は同じ構成で電圧−電流特性も同じなの
で、この第１の回路310 と第２の回路330 との間の第１
の中間ノード320 の電位は電源電位ＶCCと接地電位との
中間電位 (1/2)ＶCCとなり、一方、ｎチャネルＭＯＳト
ランジスタ313 のチャネル幅とチャネル長との比は十分
大きいので、このｎチャネルＭＯＳトランジスタ313 の
ゲート・ソース間の電圧はほぼ閾値電圧Ｖtnc となり、
第１の回路310 における第１の基準電位出力ノード311
から出力される第１の基準電位Ｖr1は中間電位 (1/2)Ｖ
CCより上記ｎチャネルＭＯＳトランジスタ313 の閾値電
圧Ｖtnc だけ高い電位となる。
施例２である中間電位発生装置の動作について説明す
る。まず上記実施例１と同様に、第１の回路310 および
第２の回路330 は同じ構成で電圧−電流特性も同じなの
で、この第１の回路310 と第２の回路330 との間の第１
の中間ノード320 の電位は電源電位ＶCCと接地電位との
中間電位 (1/2)ＶCCとなり、一方、ｎチャネルＭＯＳト
ランジスタ313 のチャネル幅とチャネル長との比は十分
大きいので、このｎチャネルＭＯＳトランジスタ313 の
ゲート・ソース間の電圧はほぼ閾値電圧Ｖtnc となり、
第１の回路310 における第１の基準電位出力ノード311
から出力される第１の基準電位Ｖr1は中間電位 (1/2)Ｖ
CCより上記ｎチャネルＭＯＳトランジスタ313 の閾値電
圧Ｖtnc だけ高い電位となる。
【００５２】同様に第３の回路340 および第４の回路36
0 は同じ構成で電圧−電流特性も同じなので、この第３
の回路340 と第４の回路360 との間の第２の中間ノード
350の電位は電源電位ＶCCと接地電位との中間電位 (1/
2)ＶCCとなり、一方、ｐチャネルＭＯＳトランジスタ34
3 のチャネル幅とチャネル長との比は十分大きいので、
このｐチャネルＭＯＳトランジスタ343 のゲート・ソー
ス間の電圧はほぼ閾値電圧Ｖtpc （＜０）となり、第３
の回路340 における第２の基準電位出力ノード341 から
出力される第２の基準電位Ｖr2は中間電位 (1/2)ＶCCよ
り上記ｐチャネルＭＯＳトランジスタ343 の閾値電圧の
絶対値｜Ｖtpc ｜だけ低い電位となる。
0 は同じ構成で電圧−電流特性も同じなので、この第３
の回路340 と第４の回路360 との間の第２の中間ノード
350の電位は電源電位ＶCCと接地電位との中間電位 (1/
2)ＶCCとなり、一方、ｐチャネルＭＯＳトランジスタ34
3 のチャネル幅とチャネル長との比は十分大きいので、
このｐチャネルＭＯＳトランジスタ343 のゲート・ソー
ス間の電圧はほぼ閾値電圧Ｖtpc （＜０）となり、第３
の回路340 における第２の基準電位出力ノード341 から
出力される第２の基準電位Ｖr2は中間電位 (1/2)ＶCCよ
り上記ｐチャネルＭＯＳトランジスタ343 の閾値電圧の
絶対値｜Ｖtpc ｜だけ低い電位となる。
【００５３】そして、ドライバ回路400 におけるドライ
バ用ｎチャネルＭＯＳトランジスタ420 およびドライバ
用ｐチャネルＭＯＳトランジスタ430 が、上記基準電位
発生回路300 からの第１の基準電位Ｖr1（＝ (1/2)ＶCC
＋Ｖtnc ）および第２の基準電位Ｖr2（＝(1/2) ＶCC＋
｜Ｖtpc ｜）をゲート電極に受け、上記実施例１と同様
の動作をし、出力ノード410 から略 (1/2)ＶCCの電位を
出力している。
バ用ｎチャネルＭＯＳトランジスタ420 およびドライバ
用ｐチャネルＭＯＳトランジスタ430 が、上記基準電位
発生回路300 からの第１の基準電位Ｖr1（＝ (1/2)ＶCC
＋Ｖtnc ）および第２の基準電位Ｖr2（＝(1/2) ＶCC＋
｜Ｖtpc ｜）をゲート電極に受け、上記実施例１と同様
の動作をし、出力ノード410 から略 (1/2)ＶCCの電位を
出力している。
【００５４】上記したこの発明の実施例２においては上
記実施例１と同様に、基準電位発生回路300 の第１の回
路310 、第２の回路330 、第３の回路340 および第４の
回路360 における第１の負荷回路312 、第２の負荷回路
332 、第３の負荷回路342 および第４の負荷回路362 の
トランジスタ312b、332b、342bおよび362bのチャネル幅
を小さくしたりチャネル長を大きくしたりし、チャネル
抵抗を大きくすることで、上記第１の回路310 および第
２の回路330 を介し電源電位ノード100 から接地電位ノ
ード200 に流れる電流、および上記第３の回路340 およ
び第４の回路360 を介し電源電位ノード100 から接地電
位ノード200 に流れる電流を小さくし、消費電力を低減
できる。さらに第１の負荷回路312 、第２の負荷回路33
2 、第３の負荷回路342 および第４の負荷回路362 をポ
リシリコン層などの配線抵抗で形成するよりもレイアウ
ト面積が小さく、特に集積回路において、配線による信
号遅延を防ぐために低抵抗化された配線を負荷として用
いる場合にくらべると、レイアウト面積がはるかに小さ
い。
記実施例１と同様に、基準電位発生回路300 の第１の回
路310 、第２の回路330 、第３の回路340 および第４の
回路360 における第１の負荷回路312 、第２の負荷回路
332 、第３の負荷回路342 および第４の負荷回路362 の
トランジスタ312b、332b、342bおよび362bのチャネル幅
を小さくしたりチャネル長を大きくしたりし、チャネル
抵抗を大きくすることで、上記第１の回路310 および第
２の回路330 を介し電源電位ノード100 から接地電位ノ
ード200 に流れる電流、および上記第３の回路340 およ
び第４の回路360 を介し電源電位ノード100 から接地電
位ノード200 に流れる電流を小さくし、消費電力を低減
できる。さらに第１の負荷回路312 、第２の負荷回路33
2 、第３の負荷回路342 および第４の負荷回路362 をポ
リシリコン層などの配線抵抗で形成するよりもレイアウ
ト面積が小さく、特に集積回路において、配線による信
号遅延を防ぐために低抵抗化された配線を負荷として用
いる場合にくらべると、レイアウト面積がはるかに小さ
い。
【００５５】また、トリプルウェル構造をとったこと
で、第１の回路310 におけるｎチャネルＭＯＳトランジ
スタ312bのバックゲート・ソース間電圧と第２の回路33
0 におけるｎチャネルＭＯＳトランジスタ332bのバック
ゲート・ソース間電圧を等しくし、第１の回路310 にお
けるｎチャネルＭＯＳトランジスタ313 のバックゲート
・ソース間電圧と第２の回路330 におけるｎチャネルＭ
ＯＳトランジスタ333 のバックゲート・ソース間電圧を
等しくし、第１の回路310 と第２の回路330 とが同じ電
圧−電流特性をもつようにできたので、第１の中間ノー
ド320 の電位が (1/2)ＶCCとなり、第１の基準電位Ｖr1
が正確に出力され、同様に第３の回路340におけるｐチ
ャネルＭＯＳトランジスタ342bのバックゲート・ソース
間電圧と第４の回路360 におけるｐチャネルＭＯＳトラ
ンジスタ362bのバックゲート・ソース間電圧を等しく
し、第３の回路340 におけるｐチャネルＭＯＳトランジ
スタ343 のバックゲート・ソース間電圧と第４の回路36
0 におけるｐチャネルＭＯＳトランジスタ363 のバック
ゲート・ソース間電圧を等しくし、第３の回路340 と第
４の回路360 とが同じ電圧−電流特性をもつようにでき
たので、第２の中間ノード350 の電位が (1/2)ＶCCとな
り、第２の基準電位Ｖr2が正確に出力され、この第１の
基準電位Ｖr1および第２の基準電位Ｖr2を受けるドライ
バ回路400 は精度よく中間電位を出力する。
で、第１の回路310 におけるｎチャネルＭＯＳトランジ
スタ312bのバックゲート・ソース間電圧と第２の回路33
0 におけるｎチャネルＭＯＳトランジスタ332bのバック
ゲート・ソース間電圧を等しくし、第１の回路310 にお
けるｎチャネルＭＯＳトランジスタ313 のバックゲート
・ソース間電圧と第２の回路330 におけるｎチャネルＭ
ＯＳトランジスタ333 のバックゲート・ソース間電圧を
等しくし、第１の回路310 と第２の回路330 とが同じ電
圧−電流特性をもつようにできたので、第１の中間ノー
ド320 の電位が (1/2)ＶCCとなり、第１の基準電位Ｖr1
が正確に出力され、同様に第３の回路340におけるｐチ
ャネルＭＯＳトランジスタ342bのバックゲート・ソース
間電圧と第４の回路360 におけるｐチャネルＭＯＳトラ
ンジスタ362bのバックゲート・ソース間電圧を等しく
し、第３の回路340 におけるｐチャネルＭＯＳトランジ
スタ343 のバックゲート・ソース間電圧と第４の回路36
0 におけるｐチャネルＭＯＳトランジスタ363 のバック
ゲート・ソース間電圧を等しくし、第３の回路340 と第
４の回路360 とが同じ電圧−電流特性をもつようにでき
たので、第２の中間ノード350 の電位が (1/2)ＶCCとな
り、第２の基準電位Ｖr2が正確に出力され、この第１の
基準電位Ｖr1および第２の基準電位Ｖr2を受けるドライ
バ回路400 は精度よく中間電位を出力する。
【００５６】実施例３．以下にこの発明の実施例３であ
る中間電位発生装置について、図11に基づき説明する。
図において300 は第１の基準電位Ｖr1（＝ (1/2)ＶCC＋
Ｖtnc ）および第２の基準電位Ｖr2（＝ (1/2)ＶCC−｜
Ｖtpc ｜）を出力する基準電位発生手段である基準電位
発生回路で、例えば図１に示された実施例１における基
準電位発生回路300 あるいは図８に示された実施例２に
おける基準電位発生回路300 により構成されている。40
0 は第３の接続ノード400aと中間電位が出力される出力
ノード410 との間に接続され、ゲート電極に上記基準電
位発生回路300 からの第１の基準電位Ｖr1を受け、バッ
クゲート電位として上記出力ノード410 の電位を受け、
上記閾値電圧Ｖtnc よりも例えば３Ｖの電源電位ＶCCに
対し10ｍＶ〜20ｍＶ程度高い閾値電圧Ｖtnd をもつ第１
のドライバ用ｎチャネルＭＯＳトランジスタ420 および
上記出力ノード410 と第４の接続ノード400bとの間に接
続され、ゲート電極に上記基準電位発生回路300 からの
第２の基準電位Ｖr2を受け、バックゲート電位として上
記出力ノード410 の電位を受け、上記閾値電圧Ｖtpc よ
りも例えば３Ｖの電源電位ＶCCに対し、10ｍＶ〜20ｍＶ
程度低い閾値電圧Ｖtpd をもつ第１のドライバ用ｐチャ
ネルＭＯＳトランジスタ430 からなるドライバ手段であ
るドライバ回路である。
る中間電位発生装置について、図11に基づき説明する。
図において300 は第１の基準電位Ｖr1（＝ (1/2)ＶCC＋
Ｖtnc ）および第２の基準電位Ｖr2（＝ (1/2)ＶCC−｜
Ｖtpc ｜）を出力する基準電位発生手段である基準電位
発生回路で、例えば図１に示された実施例１における基
準電位発生回路300 あるいは図８に示された実施例２に
おける基準電位発生回路300 により構成されている。40
0 は第３の接続ノード400aと中間電位が出力される出力
ノード410 との間に接続され、ゲート電極に上記基準電
位発生回路300 からの第１の基準電位Ｖr1を受け、バッ
クゲート電位として上記出力ノード410 の電位を受け、
上記閾値電圧Ｖtnc よりも例えば３Ｖの電源電位ＶCCに
対し10ｍＶ〜20ｍＶ程度高い閾値電圧Ｖtnd をもつ第１
のドライバ用ｎチャネルＭＯＳトランジスタ420 および
上記出力ノード410 と第４の接続ノード400bとの間に接
続され、ゲート電極に上記基準電位発生回路300 からの
第２の基準電位Ｖr2を受け、バックゲート電位として上
記出力ノード410 の電位を受け、上記閾値電圧Ｖtpc よ
りも例えば３Ｖの電源電位ＶCCに対し、10ｍＶ〜20ｍＶ
程度低い閾値電圧Ｖtpd をもつ第１のドライバ用ｐチャ
ネルＭＯＳトランジスタ430 からなるドライバ手段であ
るドライバ回路である。
【００５７】500 は駆動能力切換信号／φe を受け、こ
の駆動能力切換信号／φe が活性化（Ｌレベル）する
と、電源電位ノード100 から電源電位ＶCCを受けて駆動
する補助ドライバ手段である第１の補助ドライバ回路
で、この第１の補助ドライバ回路500 において、510 は
上記駆動能力切換信号／φe を受け、この反転信号を出
力するインバータ、520 は電源電位ノード100 と上記ド
ライバ回路400 における第３の接続ノード400aとの間に
接続され、ゲート電極に上記インバータ510 からの出力
を受けるｐチャネルＭＯＳトランジスタ、530 は上記電
源電位ノード100 と上記第３の接続ノード400aとの間に
接続され、ゲート電極が上記第３の接続ノード400aに接
続されたｐチャネルＭＯＳトランジスタ531 および上記
電源電位ノード100 と出力ノード410 との間に接続さ
れ、ゲート電極が上記第３の接続ノード400aに接続さ
れ、チャネル幅が上記ｐチャネルＭＯＳトランジスタ53
1 のｋ倍のｐチャネルＭＯＳトランジスタ532 とからな
り、１よりも大きい、この実施例では10程度のミラー比
ｋをもつ第１のカレントミラー回路である。
の駆動能力切換信号／φe が活性化（Ｌレベル）する
と、電源電位ノード100 から電源電位ＶCCを受けて駆動
する補助ドライバ手段である第１の補助ドライバ回路
で、この第１の補助ドライバ回路500 において、510 は
上記駆動能力切換信号／φe を受け、この反転信号を出
力するインバータ、520 は電源電位ノード100 と上記ド
ライバ回路400 における第３の接続ノード400aとの間に
接続され、ゲート電極に上記インバータ510 からの出力
を受けるｐチャネルＭＯＳトランジスタ、530 は上記電
源電位ノード100 と上記第３の接続ノード400aとの間に
接続され、ゲート電極が上記第３の接続ノード400aに接
続されたｐチャネルＭＯＳトランジスタ531 および上記
電源電位ノード100 と出力ノード410 との間に接続さ
れ、ゲート電極が上記第３の接続ノード400aに接続さ
れ、チャネル幅が上記ｐチャネルＭＯＳトランジスタ53
1 のｋ倍のｐチャネルＭＯＳトランジスタ532 とからな
り、１よりも大きい、この実施例では10程度のミラー比
ｋをもつ第１のカレントミラー回路である。
【００５８】540 は上記ドライバ回路400 における第４
の接続ノード400bと接地電位ノード200 との間に接続さ
れ、ゲート電極に上記駆動能力切換信号／φe を受ける
ｎチャネルＭＯＳトランジスタ、550 は上記第４の接続
ノード400bと接地電位ノード200 との間に接続され、ゲ
ート電極が上記第４の接続ノード400bに接続されたｎチ
ャネルＭＯＳトランジスタ551 および上記出力ノード41
0 と接地電位ノード200 との間に接続され、ゲート電極
が上記第４の接続ノード400bと接続され、チャネル幅が
上記ｎチャネルＭＯＳトランジスタ551 のｋ倍のｎチャ
ネルＭＯＳトランジスタ552 とからなる、ミラー比ｋの
第２のカレントミラー回路である。
の接続ノード400bと接地電位ノード200 との間に接続さ
れ、ゲート電極に上記駆動能力切換信号／φe を受ける
ｎチャネルＭＯＳトランジスタ、550 は上記第４の接続
ノード400bと接地電位ノード200 との間に接続され、ゲ
ート電極が上記第４の接続ノード400bに接続されたｎチ
ャネルＭＯＳトランジスタ551 および上記出力ノード41
0 と接地電位ノード200 との間に接続され、ゲート電極
が上記第４の接続ノード400bと接続され、チャネル幅が
上記ｎチャネルＭＯＳトランジスタ551 のｋ倍のｎチャ
ネルＭＯＳトランジスタ552 とからなる、ミラー比ｋの
第２のカレントミラー回路である。
【００５９】600 は出力ノード410 の電位が中間電位
(1/2)ＶCCから大きくずれた時に駆動する補助ドライバ
手段である第２の補助ドライバ回路で、610 は第５の接
続ノード620 と上記出力ノード410 との間に接続され、
ゲート電極に上記基準電位発生回路300 からの第１の基
準電位Ｖr1を受け、バックゲート電位として接地電位ノ
ード200 からの接地電位を受け、上記ドライバ回路400
における第１のドライバ用ｎチャネルＭＯＳトランジス
タ420 の閾値電圧Ｖtnd よりも高い閾値電圧Ｖtne をも
つ第２のドライバ用ｎチャネルＭＯＳトランジスタ、63
0 は上記出力ノード410 と第６の接続ノード640 との間
に接続され、ゲート電極に上記基準電位発生回路300 か
らの第２の基準電位Ｖr2を受け、バックゲート電位とし
て電源電位ノード100 からの電源電位ＶCCを受け、上記
ドライバ回路400 における第１のドライバ用ｐチャネル
ＭＯＳトランジスタ430 の閾値電圧Ｖtpd よりも低い閾
値電圧Ｖtpe をもつ第２のドライバ用ｐチャネルＭＯＳ
トランジスタである。
(1/2)ＶCCから大きくずれた時に駆動する補助ドライバ
手段である第２の補助ドライバ回路で、610 は第５の接
続ノード620 と上記出力ノード410 との間に接続され、
ゲート電極に上記基準電位発生回路300 からの第１の基
準電位Ｖr1を受け、バックゲート電位として接地電位ノ
ード200 からの接地電位を受け、上記ドライバ回路400
における第１のドライバ用ｎチャネルＭＯＳトランジス
タ420 の閾値電圧Ｖtnd よりも高い閾値電圧Ｖtne をも
つ第２のドライバ用ｎチャネルＭＯＳトランジスタ、63
0 は上記出力ノード410 と第６の接続ノード640 との間
に接続され、ゲート電極に上記基準電位発生回路300 か
らの第２の基準電位Ｖr2を受け、バックゲート電位とし
て電源電位ノード100 からの電源電位ＶCCを受け、上記
ドライバ回路400 における第１のドライバ用ｐチャネル
ＭＯＳトランジスタ430 の閾値電圧Ｖtpd よりも低い閾
値電圧Ｖtpe をもつ第２のドライバ用ｐチャネルＭＯＳ
トランジスタである。
【００６０】650 は電源電位ノード100 と上記第５の接
続ノード620 との間に接続され、ゲート電極が上記第５
の接続ノード620 に接続されたｐチャネルＭＯＳトラン
ジスタ651 および電源電位ノード100 と出力ノード410
との間に接続され、ゲート電極が上記第５の接続ノード
620 に接続され、チャネル幅が上記ｐチャネルＭＯＳト
ランジスタ651 のｍ倍のｐチャネルＭＯＳトランジスタ
652 からなる、この実施例では10程度のミラー比ｍをも
つ第３のカレントミラー回路、660 は上記第６の接続ノ
ード640 と接地電位ノード200 との間に接続され、ゲー
ト電極が上記第６の接続ノード640 と接続されたｎチャ
ネルＭＯＳトランジスタ661 および上記出力ノード410
と接地電位ノード200 との間に接続され、ゲート電極が
上記第６の接続ノード640 と接続され、チャネル幅が上
記ｎチャネルＭＯＳトランジスタ661 のｍ倍のｎチャネ
ルＭＯＳトランジスタ662 からなる、ミラー比ｍの第４
のカレントミラー回路である。
続ノード620 との間に接続され、ゲート電極が上記第５
の接続ノード620 に接続されたｐチャネルＭＯＳトラン
ジスタ651 および電源電位ノード100 と出力ノード410
との間に接続され、ゲート電極が上記第５の接続ノード
620 に接続され、チャネル幅が上記ｐチャネルＭＯＳト
ランジスタ651 のｍ倍のｐチャネルＭＯＳトランジスタ
652 からなる、この実施例では10程度のミラー比ｍをも
つ第３のカレントミラー回路、660 は上記第６の接続ノ
ード640 と接地電位ノード200 との間に接続され、ゲー
ト電極が上記第６の接続ノード640 と接続されたｎチャ
ネルＭＯＳトランジスタ661 および上記出力ノード410
と接地電位ノード200 との間に接続され、ゲート電極が
上記第６の接続ノード640 と接続され、チャネル幅が上
記ｎチャネルＭＯＳトランジスタ661 のｍ倍のｎチャネ
ルＭＯＳトランジスタ662 からなる、ミラー比ｍの第４
のカレントミラー回路である。
【００６１】次に上記のように構成されたこの発明の実
施例３である中間電位発生装置の動作について説明す
る。まず、基準電位発生回路300 から第１の基準電位Ｖ
r1（＝(1/2)ＶCC＋Ｖtnc ）および第２の基準電位Ｖr2
（＝ (1/2)ＶCC−｜Ｖtpc ｜）が出力され、駆動能力切
換信号／φe が非活性化（Ｈレベル）しているときは、
第１の補助ドライバ回路500 における、上記駆動能力切
換信号／φe を受けるインバータ510 がｐチャネルＭＯ
Ｓトランジスタ520 のゲート電極にＬレベルの信号を出
力し、このｐチャネルＭＯＳトランジスタ520 は導通状
態となり、電源電位ノード100 と第３の接続ノード400a
とが導通し、この第３の接続ノード400aの電位が電源電
位ＶCCとなる。そして第１のカレントミラー回路530 に
おけるｐチャネルＭＯＳトランジスタ531 および532
は、ゲート電極に上記電源電位ＶCCとなった第３の接続
ノード400aの電位ＶCCを受け非導通状態となる。
施例３である中間電位発生装置の動作について説明す
る。まず、基準電位発生回路300 から第１の基準電位Ｖ
r1（＝(1/2)ＶCC＋Ｖtnc ）および第２の基準電位Ｖr2
（＝ (1/2)ＶCC−｜Ｖtpc ｜）が出力され、駆動能力切
換信号／φe が非活性化（Ｈレベル）しているときは、
第１の補助ドライバ回路500 における、上記駆動能力切
換信号／φe を受けるインバータ510 がｐチャネルＭＯ
Ｓトランジスタ520 のゲート電極にＬレベルの信号を出
力し、このｐチャネルＭＯＳトランジスタ520 は導通状
態となり、電源電位ノード100 と第３の接続ノード400a
とが導通し、この第３の接続ノード400aの電位が電源電
位ＶCCとなる。そして第１のカレントミラー回路530 に
おけるｐチャネルＭＯＳトランジスタ531 および532
は、ゲート電極に上記電源電位ＶCCとなった第３の接続
ノード400aの電位ＶCCを受け非導通状態となる。
【００６２】また、ｎチャネルＭＯＳトランジスタ540
は上記Ｈレベルの駆動能力切換信号／φe をゲート電極
に受け導通状態となり、接地電位ノード200 と第４の接
続ノード400bとが導通し、第４の接続ノード400bの電位
は接地電位となる。そして、第２のカレントミラー回路
550 におけるｎチャネルＭＯＳトランジスタ551 および
552 は、ゲート電極に上記接地電位となった第４の接続
ノード400bの電位を受け非導通状態となる。
は上記Ｈレベルの駆動能力切換信号／φe をゲート電極
に受け導通状態となり、接地電位ノード200 と第４の接
続ノード400bとが導通し、第４の接続ノード400bの電位
は接地電位となる。そして、第２のカレントミラー回路
550 におけるｎチャネルＭＯＳトランジスタ551 および
552 は、ゲート電極に上記接地電位となった第４の接続
ノード400bの電位を受け非導通状態となる。
【００６３】そして、出力ノード410 の電位が (1/2)Ｖ
CC−｜Ｖtnd −Ｖtnc ｜と (1/2)ＶCC＋｜Ｖtpd −Ｖ
tpc ｜との間の電位（略中間電位）のときはドライバ回
路４００における第１のドライバ用ｎチャネルＭＯＳト
ランジスタ４２０ 、第１のドライバ用ｐチャネルＭＯ
Ｓトランジスタ430 、第２の補助ドライバ回路600 にお
ける第２のドライバ用ｎチャネルＭＯＳトランジスタ61
0 および第２のドライバ用ｐチャネルＭＯＳトランジス
タ630 が全て非導通状態となる。よって、第２の補助ド
ライバ回路600 の第３のカレントミラー回路650 におけ
るｐチャネルＭＯＳトランジスタ651 には電流が流れな
いのでｐチャネルＭＯＳトランジスタ652 にも電流は流
れず、第４のカレントミラー回路660 におけるｎチャネ
ルＭＯＳトランジスタ661 にも電流が流れないのでｎチ
ャネルＭＯＳトランジスタ662 にも電流は流れない。
CC−｜Ｖtnd −Ｖtnc ｜と (1/2)ＶCC＋｜Ｖtpd −Ｖ
tpc ｜との間の電位（略中間電位）のときはドライバ回
路４００における第１のドライバ用ｎチャネルＭＯＳト
ランジスタ４２０ 、第１のドライバ用ｐチャネルＭＯ
Ｓトランジスタ430 、第２の補助ドライバ回路600 にお
ける第２のドライバ用ｎチャネルＭＯＳトランジスタ61
0 および第２のドライバ用ｐチャネルＭＯＳトランジス
タ630 が全て非導通状態となる。よって、第２の補助ド
ライバ回路600 の第３のカレントミラー回路650 におけ
るｐチャネルＭＯＳトランジスタ651 には電流が流れな
いのでｐチャネルＭＯＳトランジスタ652 にも電流は流
れず、第４のカレントミラー回路660 におけるｎチャネ
ルＭＯＳトランジスタ661 にも電流が流れないのでｎチ
ャネルＭＯＳトランジスタ662 にも電流は流れない。
【００６４】このとき、ドライバ回路400 における第１
のドライバ用ｎチャネルＭＯＳトランジスタ420 および
第１のドライバ用ｐチャネルＭＯＳトランジスタ430 に
はゲート・ソース間にほぼＶtnc および−｜Ｖtpc ｜の
電圧がそれぞれにかかり、バックゲート・ソース間の電
圧は０Ｖで、例えば10ｎＡ程度のサブスレッショルド電
流ＩS1が流れる。第２の補助ドライバ600 における第２
のドライバ用ｎチャネルＭＯＳトランジスタ610 および
第２のドライバ用ｐチャネルＭＯＳトランジスタ630 に
も同様にゲート・ソース間にほぼＶtnc および−｜Ｖ
tpc ｜の電圧がそれぞれかかっているが、バックゲート
・ソース間にほぼ−(1/2) ＶCCおよび (1/2)ＶCCの電圧
がかかっているので、例えば10ｐＡ程度の、上記サブス
レッショルド電流ＩS1よりもかなり小さいサブスレッシ
ョルド電流ＩS2（≪ＩS1）が流れ、ｐチャネルＭＯＳト
ランジスタ652 およびｎチャネルＭＯＳトランジスタ66
2 には、このサブスレッショルド電流ＩS2のミラー比ｍ
倍した電流ｍＩS2が流れるので、合計ＩS1＋（１＋ｍ）
ＩS2（≒ＩS1）の電流を消費している。
のドライバ用ｎチャネルＭＯＳトランジスタ420 および
第１のドライバ用ｐチャネルＭＯＳトランジスタ430 に
はゲート・ソース間にほぼＶtnc および−｜Ｖtpc ｜の
電圧がそれぞれにかかり、バックゲート・ソース間の電
圧は０Ｖで、例えば10ｎＡ程度のサブスレッショルド電
流ＩS1が流れる。第２の補助ドライバ600 における第２
のドライバ用ｎチャネルＭＯＳトランジスタ610 および
第２のドライバ用ｐチャネルＭＯＳトランジスタ630 に
も同様にゲート・ソース間にほぼＶtnc および−｜Ｖ
tpc ｜の電圧がそれぞれかかっているが、バックゲート
・ソース間にほぼ−(1/2) ＶCCおよび (1/2)ＶCCの電圧
がかかっているので、例えば10ｐＡ程度の、上記サブス
レッショルド電流ＩS1よりもかなり小さいサブスレッシ
ョルド電流ＩS2（≪ＩS1）が流れ、ｐチャネルＭＯＳト
ランジスタ652 およびｎチャネルＭＯＳトランジスタ66
2 には、このサブスレッショルド電流ＩS2のミラー比ｍ
倍した電流ｍＩS2が流れるので、合計ＩS1＋（１＋ｍ）
ＩS2（≒ＩS1）の電流を消費している。
【００６５】そして、上記出力ノード410 の電位が中間
電位 (1/2)ＶCCから｜Ｖtnd −Ｖtnc ｜以上｜Ｖtne −
Ｖtnc ｜以下の電位だけ小さく低下したとき、ドライバ
回路400 における第１のドライバ用ｎチャネルＭＯＳト
ランジスタ420 が導通状態となり、第１のドライバ用ｐ
チャネルＭＯＳトランジスタ430 は非導通状態のまま
で、ｐチャネルＭＯＳトランジスタ520 および上記第１
のドライバ用ｎチャネルＭＯＳトランジスタ420 を介
し、電源電位ノード100 から出力ノード410 に電流値Ｉ
1 の電流が流れ電荷が補給され、上記出力ノード410 の
電位が上昇する。このときは、第２の補助ドライバ回路
600 における第２のドライバ用ｎチャネルＭＯＳトラン
ジスタ610 および第２のドライバ用ｐチャネルＭＯＳト
ランジスタ620 は非導通状態のままで、この第２の補助
ドライバ回路600 により上記出力ノード410 には電荷は
供給されない。
電位 (1/2)ＶCCから｜Ｖtnd −Ｖtnc ｜以上｜Ｖtne −
Ｖtnc ｜以下の電位だけ小さく低下したとき、ドライバ
回路400 における第１のドライバ用ｎチャネルＭＯＳト
ランジスタ420 が導通状態となり、第１のドライバ用ｐ
チャネルＭＯＳトランジスタ430 は非導通状態のまま
で、ｐチャネルＭＯＳトランジスタ520 および上記第１
のドライバ用ｎチャネルＭＯＳトランジスタ420 を介
し、電源電位ノード100 から出力ノード410 に電流値Ｉ
1 の電流が流れ電荷が補給され、上記出力ノード410 の
電位が上昇する。このときは、第２の補助ドライバ回路
600 における第２のドライバ用ｎチャネルＭＯＳトラン
ジスタ610 および第２のドライバ用ｐチャネルＭＯＳト
ランジスタ620 は非導通状態のままで、この第２の補助
ドライバ回路600 により上記出力ノード410 には電荷は
供給されない。
【００６６】また、上記出力ノード410 の電位が中間電
位 (1/2)ＶCCから｜Ｖtpd −Ｖtpc｜以上｜Ｖtpe −Ｖ
tpc ｜以下の電位だけ小さく上昇したとき、ドライバ回
路400 における第１のドライバ用ｎチャネルＭＯＳトラ
ンジスタ420 は非導通状態、第１のドライバ用ｐチャネ
ルＭＯＳトランジスタ430 は導通状態となり、この第１
のドライバ用ｐチャネルＭＯＳトランジスタ430 および
ｎチャネルＭＯＳトランジスタ540 を介し、出力ノード
410 から接地電位ノード200 に電流値Ｉ2 の電流が流れ
電荷が引き抜かれ、上記出力ノード410 の電位が下降す
る。このときも、第２の補助ドライバ回路600 における
第２のドライバ用ｎチャネルＭＯＳトランジスタ610 お
よび第２のドライバ用ｐチャネルＭＯＳトランジスタ62
0 は非導通状態のままで、この第２の補助ドライバ回路
600 により上記出力ノード410 から電荷は引き抜かれな
い。
位 (1/2)ＶCCから｜Ｖtpd −Ｖtpc｜以上｜Ｖtpe −Ｖ
tpc ｜以下の電位だけ小さく上昇したとき、ドライバ回
路400 における第１のドライバ用ｎチャネルＭＯＳトラ
ンジスタ420 は非導通状態、第１のドライバ用ｐチャネ
ルＭＯＳトランジスタ430 は導通状態となり、この第１
のドライバ用ｐチャネルＭＯＳトランジスタ430 および
ｎチャネルＭＯＳトランジスタ540 を介し、出力ノード
410 から接地電位ノード200 に電流値Ｉ2 の電流が流れ
電荷が引き抜かれ、上記出力ノード410 の電位が下降す
る。このときも、第２の補助ドライバ回路600 における
第２のドライバ用ｎチャネルＭＯＳトランジスタ610 お
よび第２のドライバ用ｐチャネルＭＯＳトランジスタ62
0 は非導通状態のままで、この第２の補助ドライバ回路
600 により上記出力ノード410 から電荷は引き抜かれな
い。
【００６７】そして、上記出力ノード410 の電位が中間
電位 (1/2)ＶCCから｜Ｖtne −Ｖtnc ｜以上の電位だけ
大きく低下すると、上記小さく低下したときの様にドラ
イバ回路400 により出力ノード410 に電荷が補給される
だけでなく、第２の補助ドライバ回路600 における第２
のドライバ用ｎチャネルＭＯＳトランジスタ610 も導通
状態となり、第３のカレントミラー回路650 におけるｐ
チャネルＭＯＳトランジスタ651 および上記第２のドラ
イバ用ｎチャネルＭＯＳトランジスタ610 を介し、電源
電位ノード100 から出力ノード410 に電流値Ｉ3 の電流
が流れ、さらにｐチャネルＭＯＳトランジスタ652 を介
し、電源電位ノード100 から上記出力ノード410 に電流
値ｍＩ3 の電流が流れ電荷が補給され、この出力ノード
410 の電位が素早く上昇する。
電位 (1/2)ＶCCから｜Ｖtne −Ｖtnc ｜以上の電位だけ
大きく低下すると、上記小さく低下したときの様にドラ
イバ回路400 により出力ノード410 に電荷が補給される
だけでなく、第２の補助ドライバ回路600 における第２
のドライバ用ｎチャネルＭＯＳトランジスタ610 も導通
状態となり、第３のカレントミラー回路650 におけるｐ
チャネルＭＯＳトランジスタ651 および上記第２のドラ
イバ用ｎチャネルＭＯＳトランジスタ610 を介し、電源
電位ノード100 から出力ノード410 に電流値Ｉ3 の電流
が流れ、さらにｐチャネルＭＯＳトランジスタ652 を介
し、電源電位ノード100 から上記出力ノード410 に電流
値ｍＩ3 の電流が流れ電荷が補給され、この出力ノード
410 の電位が素早く上昇する。
【００６８】また、上記出力ノード410 の電位が中間電
位 (1/2)ＶCCから｜Ｖtpe −Ｖtpc｜以上の電位だけ大
きく上昇すると、上記小さく上昇したときの様にドライ
バ回路400 により出力ノード410 から電荷が引き抜かれ
るだけでなく、第２の補助ドライバ回路600 における第
２のドライバ用ｐチャネルＭＯＳトランジスタ630 も導
通状態となり、この第２のドライバ用ｐチャネルＭＯＳ
トランジスタ630 および第４のカレントミラー回路660
におけるｎチャネルＭＯＳトランジスタ661 を介し、上
記出力ノード410 から接地電位ノード200 に電流値Ｉ4
の電流が流れ、さらにｎチャネルＭＯＳトランジスタ66
2 を介し、出力ノード410 から接地電位ノード200 に電
流値ｍＩ4 の電流が流れ電荷が引き抜かれ、この出力ノ
ード410の電位が素早く低下する。
位 (1/2)ＶCCから｜Ｖtpe −Ｖtpc｜以上の電位だけ大
きく上昇すると、上記小さく上昇したときの様にドライ
バ回路400 により出力ノード410 から電荷が引き抜かれ
るだけでなく、第２の補助ドライバ回路600 における第
２のドライバ用ｐチャネルＭＯＳトランジスタ630 も導
通状態となり、この第２のドライバ用ｐチャネルＭＯＳ
トランジスタ630 および第４のカレントミラー回路660
におけるｎチャネルＭＯＳトランジスタ661 を介し、上
記出力ノード410 から接地電位ノード200 に電流値Ｉ4
の電流が流れ、さらにｎチャネルＭＯＳトランジスタ66
2 を介し、出力ノード410 から接地電位ノード200 に電
流値ｍＩ4 の電流が流れ電荷が引き抜かれ、この出力ノ
ード410の電位が素早く低下する。
【００６９】次に駆動能力切換信号／φe が活性化（Ｌ
レベル）しているときは、このＬレベルの駆動能力切換
信号／φe を受ける第１の補助ドライバ回路500 におけ
るインバータ510 は、ｐチャネルＭＯＳトランジスタ52
0 のゲート電極にＨレベルの信号を出力し、このｐチャ
ネルＭＯＳトランジスタ520 は非導通状態となり、上記
Ｌレベルの駆動能力切換信号／φe をゲート電極に受け
るｎチャネルＭＯＳトランジスタ540 も非導通状態とな
る。そして出力ノード410 の電位が略中間電位の時はド
ライバ回路400 における第１のドライバ用ｎチャネルＭ
ＯＳトランジスタ420 および第１のドライバ用ｐチャネ
ルＭＯＳトランジスタ430 にはサブスレッショルド電流
ＩS1が流れ、第１の補助ドライバ回路500 におけるｐチ
ャネルＭＯＳトランジスタ532 およびｎチャネルＭＯＳ
トランジスタ552 には、ミラー比ｋ倍したｋＩS1の電流
が流れ、第２の補助ドライバ回路600 には上記駆動能力
切換信号／φe が非活性化（Ｈレベル）したときと同様
に上記サブスレッショルド電流ＩS1よりもかなり小さい
が、サブスレッショルド電流ＩS2および電流ｍＩS2が流
れ、合計（１＋ｋ）ＩS1＋（１＋ｍ）ＩS2（≒（１＋
ｋ）ＩS1）の電流が消費される。
レベル）しているときは、このＬレベルの駆動能力切換
信号／φe を受ける第１の補助ドライバ回路500 におけ
るインバータ510 は、ｐチャネルＭＯＳトランジスタ52
0 のゲート電極にＨレベルの信号を出力し、このｐチャ
ネルＭＯＳトランジスタ520 は非導通状態となり、上記
Ｌレベルの駆動能力切換信号／φe をゲート電極に受け
るｎチャネルＭＯＳトランジスタ540 も非導通状態とな
る。そして出力ノード410 の電位が略中間電位の時はド
ライバ回路400 における第１のドライバ用ｎチャネルＭ
ＯＳトランジスタ420 および第１のドライバ用ｐチャネ
ルＭＯＳトランジスタ430 にはサブスレッショルド電流
ＩS1が流れ、第１の補助ドライバ回路500 におけるｐチ
ャネルＭＯＳトランジスタ532 およびｎチャネルＭＯＳ
トランジスタ552 には、ミラー比ｋ倍したｋＩS1の電流
が流れ、第２の補助ドライバ回路600 には上記駆動能力
切換信号／φe が非活性化（Ｈレベル）したときと同様
に上記サブスレッショルド電流ＩS1よりもかなり小さい
が、サブスレッショルド電流ＩS2および電流ｍＩS2が流
れ、合計（１＋ｋ）ＩS1＋（１＋ｍ）ＩS2（≒（１＋
ｋ）ＩS1）の電流が消費される。
【００７０】そして、上記出力ノード410 の電位が中間
電位 (1/2)ＶCCから｜Ｖtnd −Ｖtn c ｜以上｜Ｖtne −
Ｖtnc ｜以下の電位だけ小さく低下したとき、ドライバ
回路400 における第１のドライバ用ｎチャネルＭＯＳト
ランジスタ420 が導通状態となり、第１のドライバ用ｐ
チャネルＭＯＳトランジスタ430 は非導通状態のまま
で、ｐチャネルＭＯＳトランジスタ531 および上記第１
のドライバ用ｎチャネルＭＯＳトランジスタ420 を介
し、電源電位ノード100 から出力ノード410 に電流値Ｉ
1 の電流が流れ、さらに、ｐチャネルＭＯＳトランジス
タ532 を介し電源電位ノード100 から出力ノード410 に
電流値ｋＩ1 の電流が流れ、電荷が補給され出力ノード
410 の電位が上昇する。このときは、第２の補助ドライ
バ回路600 における第２のドライバ用ｎチャネルＭＯＳ
トランジスタ610 および第２のドライバ用ｐチャネルＭ
ＯＳトランジスタ620 は非導通状態のままで、この第２
の補助ドライバ回路600 により上記出力ノード410 には
電荷は供給されない。
電位 (1/2)ＶCCから｜Ｖtnd −Ｖtn c ｜以上｜Ｖtne −
Ｖtnc ｜以下の電位だけ小さく低下したとき、ドライバ
回路400 における第１のドライバ用ｎチャネルＭＯＳト
ランジスタ420 が導通状態となり、第１のドライバ用ｐ
チャネルＭＯＳトランジスタ430 は非導通状態のまま
で、ｐチャネルＭＯＳトランジスタ531 および上記第１
のドライバ用ｎチャネルＭＯＳトランジスタ420 を介
し、電源電位ノード100 から出力ノード410 に電流値Ｉ
1 の電流が流れ、さらに、ｐチャネルＭＯＳトランジス
タ532 を介し電源電位ノード100 から出力ノード410 に
電流値ｋＩ1 の電流が流れ、電荷が補給され出力ノード
410 の電位が上昇する。このときは、第２の補助ドライ
バ回路600 における第２のドライバ用ｎチャネルＭＯＳ
トランジスタ610 および第２のドライバ用ｐチャネルＭ
ＯＳトランジスタ620 は非導通状態のままで、この第２
の補助ドライバ回路600 により上記出力ノード410 には
電荷は供給されない。
【００７１】また、上記出力ノード410 の電位が中間電
位 (1/2)ＶCCから｜Ｖtpd −Ｖtpc｜以上｜Ｖtpe −Ｖ
tpc ｜以下の電位だけ小さく上昇したとき、ドライバ回
路400 における第１のドライバ用ｎチャネルＭＯＳトラ
ンジスタ420 は非導通状態、第１のドライバ用ｐチャネ
ルＭＯＳトランジスタ430 は導通状態となり、この第１
のドライバ用ｐチャネルＭＯＳトランジスタ430 および
ｎチャネルＭＯＳトランジスタ540 を介し、出力ノード
410 から接地電位ノード200 に電流値Ｉ2 の電流が流
れ、さらに、ｎチャネルＭＯＳトランジスタ552 を介し
出力ノード410 から接地電位ノード200 に電流値ｋＩ2
の電流が流れ、電荷が引き抜かれ出力ノード410 の電位
が低下する。このときも、第２の補助ドライバ回路600
における第２のドライバ用ｎチャネルＭＯＳトランジス
タ610 および第２のドライバ用ｐチャネルＭＯＳトラン
ジスタ620 は非導通状態のままで、この第２の補助ドラ
イバ回路600 により上記出力ノード410 から電荷は引き
抜かれない。
位 (1/2)ＶCCから｜Ｖtpd −Ｖtpc｜以上｜Ｖtpe −Ｖ
tpc ｜以下の電位だけ小さく上昇したとき、ドライバ回
路400 における第１のドライバ用ｎチャネルＭＯＳトラ
ンジスタ420 は非導通状態、第１のドライバ用ｐチャネ
ルＭＯＳトランジスタ430 は導通状態となり、この第１
のドライバ用ｐチャネルＭＯＳトランジスタ430 および
ｎチャネルＭＯＳトランジスタ540 を介し、出力ノード
410 から接地電位ノード200 に電流値Ｉ2 の電流が流
れ、さらに、ｎチャネルＭＯＳトランジスタ552 を介し
出力ノード410 から接地電位ノード200 に電流値ｋＩ2
の電流が流れ、電荷が引き抜かれ出力ノード410 の電位
が低下する。このときも、第２の補助ドライバ回路600
における第２のドライバ用ｎチャネルＭＯＳトランジス
タ610 および第２のドライバ用ｐチャネルＭＯＳトラン
ジスタ620 は非導通状態のままで、この第２の補助ドラ
イバ回路600 により上記出力ノード410 から電荷は引き
抜かれない。
【００７２】そして、上記出力ノード410 の電位が中間
電位 (1/2)ＶCCから｜Ｖtne −Ｖtnc ｜以上の電位だけ
大きく低下すると、上記小さく低下したときの様にドラ
イバ回路400 および第１の補助ドライバ回路500 により
出力ノード410 に電荷が供給されるだけでなく、第２の
補助ドライバ回路600 における第２のドライバ用ｎチャ
ネルＭＯＳトランジスタ610 も導通状態となり、第３の
カレントミラー回路650 におけるｐチャネルＭＯＳトラ
ンジスタ651 および上記第２のドライバ用ｎチャネルＭ
ＯＳトランジスタ610 を介し、電源電位ノード100 から
出力ノード410に電流値Ｉ3 の電流が流れ、さらにｐチ
ャネルＭＯＳトランジスタ652 を介し、電源電位ノード
100 から上記出力ノード410 に電流値ｍＩ3 の電流が流
れ電荷が補給され、この出力ノード410 の電位が素早く
上昇する。
電位 (1/2)ＶCCから｜Ｖtne −Ｖtnc ｜以上の電位だけ
大きく低下すると、上記小さく低下したときの様にドラ
イバ回路400 および第１の補助ドライバ回路500 により
出力ノード410 に電荷が供給されるだけでなく、第２の
補助ドライバ回路600 における第２のドライバ用ｎチャ
ネルＭＯＳトランジスタ610 も導通状態となり、第３の
カレントミラー回路650 におけるｐチャネルＭＯＳトラ
ンジスタ651 および上記第２のドライバ用ｎチャネルＭ
ＯＳトランジスタ610 を介し、電源電位ノード100 から
出力ノード410に電流値Ｉ3 の電流が流れ、さらにｐチ
ャネルＭＯＳトランジスタ652 を介し、電源電位ノード
100 から上記出力ノード410 に電流値ｍＩ3 の電流が流
れ電荷が補給され、この出力ノード410 の電位が素早く
上昇する。
【００７３】また、上記出力ノード410 の電位が中間電
位 (1/2)ＶCCから｜Ｖtpe −Ｖtpc｜以上の電位だけ大
きく上昇すると、上記小さく上昇したときの様にドライ
バ回路400 および第１の補助ドライバ回路500 により出
力ノード410 から電荷が引き抜かれるだけでなく、第２
の補助ドライバ回路600 における第２のドライバ用ｐチ
ャネルＭＯＳトランジスタ630 も導通状態となり、この
第２のドライバ用ｐチャネルＭＯＳトランジスタ630 お
よび第４のカレントミラー回路660 におけるｎチャネル
ＭＯＳトランジスタ661 を介し、上記出力ノード410 か
ら接地電位ノード200 に電流値Ｉ4 の電流が流れ、さら
にｎチャネルＭＯＳトランジスタ662 を介し、出力ノー
ド410 から接地電位ノード200 に電流値ｍＩ4 の電流が
流れ電荷が引き抜かれ、この出力ノード410 の電位が素
早く低下する。このように、駆動能力切換信号／φe が
活性化（Ｌレベル）しているときは活性化してないとき
よりもｋＩ1 およびｋＩ2 だけ電流駆動能力が大きい。
位 (1/2)ＶCCから｜Ｖtpe −Ｖtpc｜以上の電位だけ大
きく上昇すると、上記小さく上昇したときの様にドライ
バ回路400 および第１の補助ドライバ回路500 により出
力ノード410 から電荷が引き抜かれるだけでなく、第２
の補助ドライバ回路600 における第２のドライバ用ｐチ
ャネルＭＯＳトランジスタ630 も導通状態となり、この
第２のドライバ用ｐチャネルＭＯＳトランジスタ630 お
よび第４のカレントミラー回路660 におけるｎチャネル
ＭＯＳトランジスタ661 を介し、上記出力ノード410 か
ら接地電位ノード200 に電流値Ｉ4 の電流が流れ、さら
にｎチャネルＭＯＳトランジスタ662 を介し、出力ノー
ド410 から接地電位ノード200 に電流値ｍＩ4 の電流が
流れ電荷が引き抜かれ、この出力ノード410 の電位が素
早く低下する。このように、駆動能力切換信号／φe が
活性化（Ｌレベル）しているときは活性化してないとき
よりもｋＩ1 およびｋＩ2 だけ電流駆動能力が大きい。
【００７４】上記したこの発明の実施例３においては、
第２のドライバ用ｎチャネルＭＯＳトランジスタ610 の
バックゲート・ソース間の電圧が第１のドライバ用ｎチ
ャネルＭＯＳトランジスタ420 のバックゲート・ソース
間の電圧より低く、第２のドライバ用ｐチャネルＭＯＳ
トランジスタ630 のバックゲート・ソース間の電圧が第
１のドライバ用ｐチャネルＭＯＳトランジスタ430 の電
圧よりも高いので、出力ノード410 の電位が略中間電位
のときに第２の補助ドライバ回路600 が消費する電流
（１＋ｍ）ＩS2が小さく消費電力が小さい。例えばｍ＝
10程度のとき、ドライバ回路400 が消費する電流Ｉs1の
１／10以下にできる。
第２のドライバ用ｎチャネルＭＯＳトランジスタ610 の
バックゲート・ソース間の電圧が第１のドライバ用ｎチ
ャネルＭＯＳトランジスタ420 のバックゲート・ソース
間の電圧より低く、第２のドライバ用ｐチャネルＭＯＳ
トランジスタ630 のバックゲート・ソース間の電圧が第
１のドライバ用ｐチャネルＭＯＳトランジスタ430 の電
圧よりも高いので、出力ノード410 の電位が略中間電位
のときに第２の補助ドライバ回路600 が消費する電流
（１＋ｍ）ＩS2が小さく消費電力が小さい。例えばｍ＝
10程度のとき、ドライバ回路400 が消費する電流Ｉs1の
１／10以下にできる。
【００７５】また、上記出力ノード410 の電位の変動が
小さいときは、上記駆動能力切換信号／φe を非活性化
（Ｈレベル）させ、定常状態での消費電流をこの駆動能
力切換信号／φe を活性化したときの消費電流（１＋
ｋ）ＩS1＋（１＋ｍ）ＩS2（≒（１＋ｋ）ＩS1）からＩ
S1＋（１＋ｍ）ＩS2（≒Ｉs1）にすることができるの
で、駆動能力を切り換える機能をもたない中間電位発生
装置より消費電力を低減できる。例えば、ｋ＝ｍ＝10、
Ｉs1＝10ｎＡ、Ｉs2＝10ｐＡ、で時間10sec のうち5sec
の間上記駆動能力切換信号／φe を活性化したとする
と、5sec・（10ｎ＋（１＋10）10ｐ）＋5sec・（（１＋
10）10ｎ＋（１＋10）10ｐ）≒600 ｎＡ・sec の電気量
を消費する。これに対し、駆動能力を切り換える機能を
もたないものは、10sec ・（（１＋10）10ｎ＋（１＋1
0）10ｐ）≒1.1 μＡ・sec の電気量を消費するので、
この場合 500ｎＡ・sec の消費電気量を低減している。
小さいときは、上記駆動能力切換信号／φe を非活性化
（Ｈレベル）させ、定常状態での消費電流をこの駆動能
力切換信号／φe を活性化したときの消費電流（１＋
ｋ）ＩS1＋（１＋ｍ）ＩS2（≒（１＋ｋ）ＩS1）からＩ
S1＋（１＋ｍ）ＩS2（≒Ｉs1）にすることができるの
で、駆動能力を切り換える機能をもたない中間電位発生
装置より消費電力を低減できる。例えば、ｋ＝ｍ＝10、
Ｉs1＝10ｎＡ、Ｉs2＝10ｐＡ、で時間10sec のうち5sec
の間上記駆動能力切換信号／φe を活性化したとする
と、5sec・（10ｎ＋（１＋10）10ｐ）＋5sec・（（１＋
10）10ｎ＋（１＋10）10ｐ）≒600 ｎＡ・sec の電気量
を消費する。これに対し、駆動能力を切り換える機能を
もたないものは、10sec ・（（１＋10）10ｎ＋（１＋1
0）10ｐ）≒1.1 μＡ・sec の電気量を消費するので、
この場合 500ｎＡ・sec の消費電気量を低減している。
【００７６】実施例４．以下にこの発明の実施例４であ
る、上記実施例３に示したような中間電位発生装置を備
えたＤＲＡＭ（Dynamic random Access Memory）につい
て図12および図13に基づき説明する。図12において、71
0 は行アドレス信号を受け、この行アドレス信号に対応
したワード線ＷＬを昇圧する行デコーダ、720 は列アド
レス信号を受け、この列アドレスに対応したコラム選択
線ＣＳＬをＨレベルに立ち上げる列デコーダ、730 はメ
モリセルがマトリックス状に配列されたメモリセルアレ
イ、740 は図11に示された上記実施例３における中間電
位発生装置からなり、上記メモリセルアレイ730 におけ
るビット線ＢＬ、／ＢＬおよびＩ／Ｏ線ＩＯ、／ＩＯを
プリチャージするための第１の中間電位発生装置、750
は図11に示された上記実施例３における中間電位発生装
置からなり、上記メモリセルアレイ730 におけるメモリ
セルのセルプレート電位を与えるための第２の中間電位
発生装置、760 はプリチャージ信号／φp 、ビット線イ
コライズ信号ＢＬＥＱおよび上記第１の中間電位発生装
置740 からの中間電位 (1/2)ＶCCを受け、ビット線Ｂ
Ｌ、／ＢＬおよびＩ／Ｏ線ＩＯ、／ＩＯをプリチャージ
するプリチャージ回路、770 はＩ／Ｏ線ＩＯと／ＩＯと
の電位差を増幅するプリアンプ、780 はロウアドレスス
トローブ信号／ＲＡＳを受け、上記第１の中間電位発生
装置740 に駆動能力切換信号／φe1を出力し、上記第２
の中間電位発生装置750 に駆動能力切換信号／φe2を出
力する駆動能力切換信号発生回路（図13）である。
る、上記実施例３に示したような中間電位発生装置を備
えたＤＲＡＭ（Dynamic random Access Memory）につい
て図12および図13に基づき説明する。図12において、71
0 は行アドレス信号を受け、この行アドレス信号に対応
したワード線ＷＬを昇圧する行デコーダ、720 は列アド
レス信号を受け、この列アドレスに対応したコラム選択
線ＣＳＬをＨレベルに立ち上げる列デコーダ、730 はメ
モリセルがマトリックス状に配列されたメモリセルアレ
イ、740 は図11に示された上記実施例３における中間電
位発生装置からなり、上記メモリセルアレイ730 におけ
るビット線ＢＬ、／ＢＬおよびＩ／Ｏ線ＩＯ、／ＩＯを
プリチャージするための第１の中間電位発生装置、750
は図11に示された上記実施例３における中間電位発生装
置からなり、上記メモリセルアレイ730 におけるメモリ
セルのセルプレート電位を与えるための第２の中間電位
発生装置、760 はプリチャージ信号／φp 、ビット線イ
コライズ信号ＢＬＥＱおよび上記第１の中間電位発生装
置740 からの中間電位 (1/2)ＶCCを受け、ビット線Ｂ
Ｌ、／ＢＬおよびＩ／Ｏ線ＩＯ、／ＩＯをプリチャージ
するプリチャージ回路、770 はＩ／Ｏ線ＩＯと／ＩＯと
の電位差を増幅するプリアンプ、780 はロウアドレスス
トローブ信号／ＲＡＳを受け、上記第１の中間電位発生
装置740 に駆動能力切換信号／φe1を出力し、上記第２
の中間電位発生装置750 に駆動能力切換信号／φe2を出
力する駆動能力切換信号発生回路（図13）である。
【００７７】上記メモリセルアレイ730 において、731
はビット線ＢＬまたは／ＢＬと一方の電極に上記第２の
中間電位発生装置750 からの中間電位ＶCPを受けたキャ
パシタ731bの他方の電極との間に接続され、ゲート電極
がワード線ＷＬに接続されたｎチャネルＭＯＳトランジ
スタ731aとからなるメモリセル、732 は上記ビット線Ｂ
Ｌおよび／ＢＬに接続され、ゲート電極に選択信号φ1L
を受けるｎチャネルＭＯＳトランジスタ732aおよび732b
からなるＩ／Ｏコントロール回路、733 はビット線ＢＬ
と／ＢＬとの間に直列に接続され、間に上記第１の中間
電位発生装置740 からの中間電位ＶBLを受け、ゲート電
極にビット線イコライズ信号ＢＬＥＱを受けるｎチャネ
ルＭＯＳトランジスタ733a、733bと、ビット線ＢＬと／
ＢＬとの間に接続さ、ゲート電極に上記ビット線イコラ
イズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジス
タ733cとからなり、上記ビット線イコライズ信号ＢＬＥ
ＱがＨレベルになると上記ビット線ＢＬおよび／ＢＬを
中間電位にプリチャージするビット線プリチャージ回路
である。
はビット線ＢＬまたは／ＢＬと一方の電極に上記第２の
中間電位発生装置750 からの中間電位ＶCPを受けたキャ
パシタ731bの他方の電極との間に接続され、ゲート電極
がワード線ＷＬに接続されたｎチャネルＭＯＳトランジ
スタ731aとからなるメモリセル、732 は上記ビット線Ｂ
Ｌおよび／ＢＬに接続され、ゲート電極に選択信号φ1L
を受けるｎチャネルＭＯＳトランジスタ732aおよび732b
からなるＩ／Ｏコントロール回路、733 はビット線ＢＬ
と／ＢＬとの間に直列に接続され、間に上記第１の中間
電位発生装置740 からの中間電位ＶBLを受け、ゲート電
極にビット線イコライズ信号ＢＬＥＱを受けるｎチャネ
ルＭＯＳトランジスタ733a、733bと、ビット線ＢＬと／
ＢＬとの間に接続さ、ゲート電極に上記ビット線イコラ
イズ信号ＢＬＥＱを受けるｎチャネルＭＯＳトランジス
タ733cとからなり、上記ビット線イコライズ信号ＢＬＥ
ＱがＨレベルになると上記ビット線ＢＬおよび／ＢＬを
中間電位にプリチャージするビット線プリチャージ回路
である。
【００７８】734 は上記ビット線ＢＬとＩ／Ｏ線ＩＯと
の間に接続され、ゲート電極に上記列デコーダ720 から
のコラム選択信号ＣＳＬを受けるｎチャネルＭＯＳトラ
ンジスタ734aと、上記ビット線／ＢＬとＩ／Ｏ線／ＩＯ
との間に接続され、ゲート電極に上記コラム選択信号Ｃ
ＳＬを受けるｎチャネルＭＯＳトランジスタ734bとから
なるＩ／Ｏゲート回路、735 はビット線ＢＬと／ＢＬと
の間に接続され、このビット線間の電位差を増幅するセ
ンスアンプ、736 は上記ビット線ＢＬおよび／ＢＬに接
続され、ゲート電極に選択信号φ1Rを受けるｎチャネル
ＭＯＳトランジスタ736aおよび736bからなるＩ／Ｏコン
トロール回路である。
の間に接続され、ゲート電極に上記列デコーダ720 から
のコラム選択信号ＣＳＬを受けるｎチャネルＭＯＳトラ
ンジスタ734aと、上記ビット線／ＢＬとＩ／Ｏ線／ＩＯ
との間に接続され、ゲート電極に上記コラム選択信号Ｃ
ＳＬを受けるｎチャネルＭＯＳトランジスタ734bとから
なるＩ／Ｏゲート回路、735 はビット線ＢＬと／ＢＬと
の間に接続され、このビット線間の電位差を増幅するセ
ンスアンプ、736 は上記ビット線ＢＬおよび／ＢＬに接
続され、ゲート電極に選択信号φ1Rを受けるｎチャネル
ＭＯＳトランジスタ736aおよび736bからなるＩ／Ｏコン
トロール回路である。
【００７９】上記プリチャージ回路760 において、760a
は電源電位ＶCCが印加される電源電位ノード100 とＩ／
Ｏ線ＩＯとの間に接続され、ゲート電極にプリチャージ
信号／φp を受けるｐチャネルＭＯＳトランジスタ、76
0bは電源電位ノード100 とＩ／Ｏ線／ＩＯとの間に接続
され、ゲート電極にプリチャージ信号／φp を受けるｐ
チャネルＭＯＳトランジスタで、上記プリチャージ信号
／φp がＬレベルになると上記ｐチャネルＭＯＳトラン
ジスタ760aとでＩ／Ｏ線ＩＯおよび／ＩＯを電源電位Ｖ
CCにプリチャージする。760cは上記第１の中間電位発生
装置740 からの中間電位を受けるノードとＩ／Ｏ線ＩＯ
との間に接続され、ゲート電極に上記ビット線イコライ
ズ信号ＢＬＥＱを受け、上記Ｉ／Ｏ線ＩＯを中間電位に
プリチャージするためのｎチャネルＭＯＳトランジス
タ、760dは上記第１の中間電位発生装置740 からの中間
電位を受けるノードとＩ／Ｏ線／ＩＯとの間に接続さ
れ、ゲート電極に上記ビット線イコライズ信号ＢＬＥＱ
を受け、上記Ｉ／Ｏ線／ＩＯを中間電位にプリチャージ
するためのｎチャネルＭＯＳトランジスタ、760eは上記
Ｉ／Ｏ線ＩＯと／ＩＯとの間に接続され、ゲート電極に
ビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭ
ＯＳトランジスタである。
は電源電位ＶCCが印加される電源電位ノード100 とＩ／
Ｏ線ＩＯとの間に接続され、ゲート電極にプリチャージ
信号／φp を受けるｐチャネルＭＯＳトランジスタ、76
0bは電源電位ノード100 とＩ／Ｏ線／ＩＯとの間に接続
され、ゲート電極にプリチャージ信号／φp を受けるｐ
チャネルＭＯＳトランジスタで、上記プリチャージ信号
／φp がＬレベルになると上記ｐチャネルＭＯＳトラン
ジスタ760aとでＩ／Ｏ線ＩＯおよび／ＩＯを電源電位Ｖ
CCにプリチャージする。760cは上記第１の中間電位発生
装置740 からの中間電位を受けるノードとＩ／Ｏ線ＩＯ
との間に接続され、ゲート電極に上記ビット線イコライ
ズ信号ＢＬＥＱを受け、上記Ｉ／Ｏ線ＩＯを中間電位に
プリチャージするためのｎチャネルＭＯＳトランジス
タ、760dは上記第１の中間電位発生装置740 からの中間
電位を受けるノードとＩ／Ｏ線／ＩＯとの間に接続さ
れ、ゲート電極に上記ビット線イコライズ信号ＢＬＥＱ
を受け、上記Ｉ／Ｏ線／ＩＯを中間電位にプリチャージ
するためのｎチャネルＭＯＳトランジスタ、760eは上記
Ｉ／Ｏ線ＩＯと／ＩＯとの間に接続され、ゲート電極に
ビット線イコライズ信号ＢＬＥＱを受けるｎチャネルＭ
ＯＳトランジスタである。
【００８０】図13は図12に示された駆動能力切換信号発
生装置780 を示した回路図で、図12において、780aはロ
ウアドレスストローブ信号／ＲＡＳを受け、この遅延信
号を出力する、例えば偶数個のインバータからなる遅延
回路、780bはこの遅延回路780aからの上記ロウアドレス
ストローブ信号／ＲＡＳの遅延信号を受け、この反転信
号を出力するインバータ、780cは上記ロウアドレススト
ローブ信号／ＲＡＳおよびインバータ780bからの出力を
受け、この信号がともにＨレベルとなるとＬレベルの信
号を出力する２入力ＮＡＮＤ回路、780dはこのＮＡＮＤ
回路780cからの出力を受け、この反転信号を出力するイ
ンバータ、780eは、電源電位ノード100から電源電位Ｖ
CCを受け、この電源電位ＶCCが立ち上がると所定期間Ｈ
レベルの信号を出力し、それ以降はずっとＬレベルとな
るパワーオンリセット信号ＰＯＲを出力するパワーオン
リセット信号発生回路、780fは上記インバータ780dから
の出力およびパワーオンリセット信号発生回路780eから
のパワーオンリセット信号ＰＯＲを受け、この信号がと
もにＬレベルだとＨレベルとなる駆動能力切換信号／φ
e1を出力するＮＯＲ回路、780gは上記パワーオンリセッ
ト信号発生回路７８０ｅからのパワーオンリセット信号
ＰＯＲを受け、駆動能力切換信号／φｅ２を出力するイ
ンバータである。
生装置780 を示した回路図で、図12において、780aはロ
ウアドレスストローブ信号／ＲＡＳを受け、この遅延信
号を出力する、例えば偶数個のインバータからなる遅延
回路、780bはこの遅延回路780aからの上記ロウアドレス
ストローブ信号／ＲＡＳの遅延信号を受け、この反転信
号を出力するインバータ、780cは上記ロウアドレススト
ローブ信号／ＲＡＳおよびインバータ780bからの出力を
受け、この信号がともにＨレベルとなるとＬレベルの信
号を出力する２入力ＮＡＮＤ回路、780dはこのＮＡＮＤ
回路780cからの出力を受け、この反転信号を出力するイ
ンバータ、780eは、電源電位ノード100から電源電位Ｖ
CCを受け、この電源電位ＶCCが立ち上がると所定期間Ｈ
レベルの信号を出力し、それ以降はずっとＬレベルとな
るパワーオンリセット信号ＰＯＲを出力するパワーオン
リセット信号発生回路、780fは上記インバータ780dから
の出力およびパワーオンリセット信号発生回路780eから
のパワーオンリセット信号ＰＯＲを受け、この信号がと
もにＬレベルだとＨレベルとなる駆動能力切換信号／φ
e1を出力するＮＯＲ回路、780gは上記パワーオンリセッ
ト信号発生回路７８０ｅからのパワーオンリセット信号
ＰＯＲを受け、駆動能力切換信号／φｅ２を出力するイ
ンバータである。
【００８１】次に上記のように構成されたこの発明の実
施例４であるＤＲＡＭの動作について、図14に基づき説
明する。ここでは図12の左側に示されたメモリセル731
からＨレベルのデータを読み出す動作を説明する。ま
ず、電源電位ノード100 に印加される電源電位ＶCCが図
14の(a) に示すように時刻ｔ0 で接地電位から立ち上が
ると、駆動能力切換信号発生回路780 におけるパワーオ
ンリセット信号発生回路780eにより、図14の(b) に示す
ように時刻ｔ1 までの所定期間Ｈレベルとなるパワーオ
ンリセット信号ＰＯＲが出力され、このパワーオンリセ
ット信号ＰＯＲを受けるＮＯＲ回路780fおよびインバー
タ780gは図14の(m) および(n) に示すようにＬレベルの
駆動能力切換信号／φe1および／φe2を出力し、このＬ
レベルの駆動能力切換信号／φe1および／φe2を受け、
第１の中間電位発生装置740 および第２の中間電位発生
装置750 は駆動能力が大きくなり素早く中間電位を出力
する。
施例４であるＤＲＡＭの動作について、図14に基づき説
明する。ここでは図12の左側に示されたメモリセル731
からＨレベルのデータを読み出す動作を説明する。ま
ず、電源電位ノード100 に印加される電源電位ＶCCが図
14の(a) に示すように時刻ｔ0 で接地電位から立ち上が
ると、駆動能力切換信号発生回路780 におけるパワーオ
ンリセット信号発生回路780eにより、図14の(b) に示す
ように時刻ｔ1 までの所定期間Ｈレベルとなるパワーオ
ンリセット信号ＰＯＲが出力され、このパワーオンリセ
ット信号ＰＯＲを受けるＮＯＲ回路780fおよびインバー
タ780gは図14の(m) および(n) に示すようにＬレベルの
駆動能力切換信号／φe1および／φe2を出力し、このＬ
レベルの駆動能力切換信号／φe1および／φe2を受け、
第１の中間電位発生装置740 および第２の中間電位発生
装置750 は駆動能力が大きくなり素早く中間電位を出力
する。
【００８２】そして、時刻ｔ1 になると上記駆動能力切
換信号発生回路780 におけるパワーオンリセット信号発
生回路780eから出力されるパワーオンリセット信号ＰＯ
Ｒは、図14の(b) に示すようにＬレベルとなり、この時
点ではロウアドレスストローブ信号／ＲＡＳは図14の
(c) に示すように非活性化（Ｈレベル）にされており、
遅延回路780aから出力されるこのロウアドレスストロー
ブ信号／ＲＡＳの遅延信号もＨレベルとなり、インバー
タ780bはこの遅延信号を受け、Ｌレベルの信号を出力
し、このＬレベルの信号を受けるＮＡＮＤ回路780cはＨ
レベルの信号を出力し、インバータ780dはＬレベルの信
号を出力しているので、ＮＯＲ回路780fは上記インバー
タ780dからのＬレベルの信号およびパワーオンリセット
信号発生回路780eからのＬレベルのパワーオンリセット
信号ＰＯＲを受け、図14の(m) に示すようにＨレベルの
駆動能力切換信号／φe1を出力し、この駆動能力切換信
号／φe1を受ける第１の中間電位発生装置740 は駆動能
力を低下させ、消費電力を減少させる。また、インバー
タ780gも上記パワーオンリセット信号発生回路780eから
のＬレベルのパワーオンリセット信号ＰＯＲを受け、図
14の(n) に示すようにＨレベルの駆動能力切換信号／φ
e2を出力し、この駆動能力切換信号／φe2を受ける第２
の中間電位発生装置750 も駆動能力を低下させ、消費電
力を減少させる。
換信号発生回路780 におけるパワーオンリセット信号発
生回路780eから出力されるパワーオンリセット信号ＰＯ
Ｒは、図14の(b) に示すようにＬレベルとなり、この時
点ではロウアドレスストローブ信号／ＲＡＳは図14の
(c) に示すように非活性化（Ｈレベル）にされており、
遅延回路780aから出力されるこのロウアドレスストロー
ブ信号／ＲＡＳの遅延信号もＨレベルとなり、インバー
タ780bはこの遅延信号を受け、Ｌレベルの信号を出力
し、このＬレベルの信号を受けるＮＡＮＤ回路780cはＨ
レベルの信号を出力し、インバータ780dはＬレベルの信
号を出力しているので、ＮＯＲ回路780fは上記インバー
タ780dからのＬレベルの信号およびパワーオンリセット
信号発生回路780eからのＬレベルのパワーオンリセット
信号ＰＯＲを受け、図14の(m) に示すようにＨレベルの
駆動能力切換信号／φe1を出力し、この駆動能力切換信
号／φe1を受ける第１の中間電位発生装置740 は駆動能
力を低下させ、消費電力を減少させる。また、インバー
タ780gも上記パワーオンリセット信号発生回路780eから
のＬレベルのパワーオンリセット信号ＰＯＲを受け、図
14の(n) に示すようにＨレベルの駆動能力切換信号／φ
e2を出力し、この駆動能力切換信号／φe2を受ける第２
の中間電位発生装置750 も駆動能力を低下させ、消費電
力を減少させる。
【００８３】そして、図14の(c) に示すように時刻ｔ2
でロウアドレスストローブ信号／ＲＡＳが活性化（Ｌレ
ベル）されると、これを受けてビット線イコライズ信号
ＢＬＥＱ1 が図14の(e) に示すようにＬレベルになり、
ビット線プリチャージ回路733 におけるｎチャネルＭＯ
Ｓトランジスタ733a、733bおよび733cが非導通状態とな
り、ビット線ＢＬ1 および／ＢＬ1 に第１の中間電位発
生装置740 からの中間電位ＶBLが供給されなくなる。ま
た、プリチャージ回路760 におけるｎチャネルＭＯＳト
ランジスタ760c、760dおよび760eも非導通状態となり、
Ｉ／Ｏ線ＩＯ1および／ＩＯ1 に中間電位ＶBLが供給さ
れなくなる。さらにプリチャージ信号／φp1が上記ビッ
ト線イコライズ信号ＢＬＥＱ1 がＬレベルになったのを
受け、図14の(k) に示すようにＬレベルとなり、プリチ
ャージ回路760 におけるｐチャネルＭＯＳトランジスタ
760aおよび760bが導通状態となり、Ｉ／Ｏ線ＩＯ1 およ
び／ＩＯ1 が図14の(h) に示すように電源電位Ｖccにプ
リチャージされる。
でロウアドレスストローブ信号／ＲＡＳが活性化（Ｌレ
ベル）されると、これを受けてビット線イコライズ信号
ＢＬＥＱ1 が図14の(e) に示すようにＬレベルになり、
ビット線プリチャージ回路733 におけるｎチャネルＭＯ
Ｓトランジスタ733a、733bおよび733cが非導通状態とな
り、ビット線ＢＬ1 および／ＢＬ1 に第１の中間電位発
生装置740 からの中間電位ＶBLが供給されなくなる。ま
た、プリチャージ回路760 におけるｎチャネルＭＯＳト
ランジスタ760c、760dおよび760eも非導通状態となり、
Ｉ／Ｏ線ＩＯ1および／ＩＯ1 に中間電位ＶBLが供給さ
れなくなる。さらにプリチャージ信号／φp1が上記ビッ
ト線イコライズ信号ＢＬＥＱ1 がＬレベルになったのを
受け、図14の(k) に示すようにＬレベルとなり、プリチ
ャージ回路760 におけるｐチャネルＭＯＳトランジスタ
760aおよび760bが導通状態となり、Ｉ／Ｏ線ＩＯ1 およ
び／ＩＯ1 が図14の(h) に示すように電源電位Ｖccにプ
リチャージされる。
【００８４】さらに、上記ロウアドレスストローブ信号
／ＲＡＳが活性化したのを受け、外部から行アドレス信
号が取り込まれ、この行アドレス信号に基づき選択信号
φ1RがＬレベルとなり、Ｉ／Ｏコントロール回路736 に
おけるｎチャネルＭＯＳトランジスタ736aおよび736bが
非導通状態となり、ビット線ＢＬ2 および／ＢＬ2 がビ
ット線プリチャージ回路733 、Ｉ／Ｏゲート回路734 お
よびセンスアンプ735から切り離される。一方、選択信
号φ1LはＨレベルのままで、ビット線ＢＬ1 および／Ｂ
Ｌ1 はビット線プリチャージ回路733 、Ｉ／Ｏゲート回
路734 およびセンスアンプ735 に接続されたままであ
る。そして、上記行アドレス信号は行デコーダ710 にも
与えられ、この行デコーダ710 が上記行アドレス信号に
基づきワード線ＷＬ1aを図14の(f) に示すように電源電
位Ｖcc以上の電位に立ち上げると、メモリセル731 にお
けるｎチャネルＭＯＳトランジスタ731aが導通し、キャ
パシタ731bに蓄積されていたデータがビット線ＢＬ1 に
出力され、このビット線の電位が図14の(g) に示すよう
に中間電位 (1/2)Ｖccからわずかに上昇し、この後時刻
ｔ3 でセンスアンプ735 が活性化され、上記ビット線Ｂ
Ｌ1 と／ＢＬ1 との間の電位差は増幅される。
／ＲＡＳが活性化したのを受け、外部から行アドレス信
号が取り込まれ、この行アドレス信号に基づき選択信号
φ1RがＬレベルとなり、Ｉ／Ｏコントロール回路736 に
おけるｎチャネルＭＯＳトランジスタ736aおよび736bが
非導通状態となり、ビット線ＢＬ2 および／ＢＬ2 がビ
ット線プリチャージ回路733 、Ｉ／Ｏゲート回路734 お
よびセンスアンプ735から切り離される。一方、選択信
号φ1LはＨレベルのままで、ビット線ＢＬ1 および／Ｂ
Ｌ1 はビット線プリチャージ回路733 、Ｉ／Ｏゲート回
路734 およびセンスアンプ735 に接続されたままであ
る。そして、上記行アドレス信号は行デコーダ710 にも
与えられ、この行デコーダ710 が上記行アドレス信号に
基づきワード線ＷＬ1aを図14の(f) に示すように電源電
位Ｖcc以上の電位に立ち上げると、メモリセル731 にお
けるｎチャネルＭＯＳトランジスタ731aが導通し、キャ
パシタ731bに蓄積されていたデータがビット線ＢＬ1 に
出力され、このビット線の電位が図14の(g) に示すよう
に中間電位 (1/2)Ｖccからわずかに上昇し、この後時刻
ｔ3 でセンスアンプ735 が活性化され、上記ビット線Ｂ
Ｌ1 と／ＢＬ1 との間の電位差は増幅される。
【００８５】次に、コラムアドレスストローブ信号／Ｃ
ＡＳが図14の(d) に示すように時刻ｔ4 で活性化（Ｌレ
ベル）されると、外部から列アドレス信号が取り込まれ
列デコーダに与えられる。すると、上記列アドレス信号
に基づきコラム選択線ＣＳＬ1 が図14の(j) に示すよう
に時刻ｔ5 までの所定時間Ｈレベルとなり、Ｉ／Ｏゲー
ト回路734 におけるｎチャネルＭＯＳトランジスタ734a
および734bが導通状態となり、ビット線ＢＬ1 、／ＢＬ
1 とＩ／Ｏ線ＩＯ1 、／ＩＯ1 とが接続され、Ｉ／Ｏ線
／ＩＯ1 の電位が図14の(h) に示すようにわずかに低下
し、このＩ／Ｏ線間の電位差がプリアンプ770 で増幅さ
れ出力される。そして、コラムアドレスストローブ信号
／ＣＡＳが図14の(d) に示すように時刻ｔ6 で非活性化
（Ｈレベル）され、ロウアドレスストローブ信号／ＲＡ
Ｓが図14の(c) に示すように時刻ｔ7 で非活性化（Ｈレ
ベル）されると、このロウアドレスストローブ信号／Ｒ
ＡＳを受け、プリチャージ信号／φp1が図14の(k) に示
すようにＨレベルとなり、プリチャージ回路760 におけ
るｐチャネルＭＯＳトランジスタ760aおよび760bが非導
通状態となる。
ＡＳが図14の(d) に示すように時刻ｔ4 で活性化（Ｌレ
ベル）されると、外部から列アドレス信号が取り込まれ
列デコーダに与えられる。すると、上記列アドレス信号
に基づきコラム選択線ＣＳＬ1 が図14の(j) に示すよう
に時刻ｔ5 までの所定時間Ｈレベルとなり、Ｉ／Ｏゲー
ト回路734 におけるｎチャネルＭＯＳトランジスタ734a
および734bが導通状態となり、ビット線ＢＬ1 、／ＢＬ
1 とＩ／Ｏ線ＩＯ1 、／ＩＯ1 とが接続され、Ｉ／Ｏ線
／ＩＯ1 の電位が図14の(h) に示すようにわずかに低下
し、このＩ／Ｏ線間の電位差がプリアンプ770 で増幅さ
れ出力される。そして、コラムアドレスストローブ信号
／ＣＡＳが図14の(d) に示すように時刻ｔ6 で非活性化
（Ｈレベル）され、ロウアドレスストローブ信号／ＲＡ
Ｓが図14の(c) に示すように時刻ｔ7 で非活性化（Ｈレ
ベル）されると、このロウアドレスストローブ信号／Ｒ
ＡＳを受け、プリチャージ信号／φp1が図14の(k) に示
すようにＨレベルとなり、プリチャージ回路760 におけ
るｐチャネルＭＯＳトランジスタ760aおよび760bが非導
通状態となる。
【００８６】さらに、ワード線ＷＬ1aは図14の(f) に示
すようにＬレベルとなり、メモリセル731 におけるｎチ
ャネルＭＯＳトランジスタ731aは非導通状態となり、キ
ャパシタ731bにＨレベルのデータが蓄積され、また、ビ
ット線イコライズ信号ＢＬＥＱ1 が図14の(e) に示され
るようにＨレベルとなり、ビット線プリチャージ回路73
3 におけるｎチャネルＭＯＳトランジスタ733a、733bお
よび733cが導通状態となり、ビット線ＢＬ1 および／Ｂ
Ｌ1 が図14の(g) に示すように中間電位 (1/2)Ｖccにさ
れ、このビット線イコライズ信号ＢＬＥＱ1 を受け、プ
リチャージ回路760 におけるｎチャネルＭＯＳトランジ
スタ760c、760dおよび760eも導通状態となりＩ／Ｏ線Ｉ
Ｏ1 および／ＩＯ1 も図14の(h) に示すように中間電位
(1/2)Ｖccにされる。
すようにＬレベルとなり、メモリセル731 におけるｎチ
ャネルＭＯＳトランジスタ731aは非導通状態となり、キ
ャパシタ731bにＨレベルのデータが蓄積され、また、ビ
ット線イコライズ信号ＢＬＥＱ1 が図14の(e) に示され
るようにＨレベルとなり、ビット線プリチャージ回路73
3 におけるｎチャネルＭＯＳトランジスタ733a、733bお
よび733cが導通状態となり、ビット線ＢＬ1 および／Ｂ
Ｌ1 が図14の(g) に示すように中間電位 (1/2)Ｖccにさ
れ、このビット線イコライズ信号ＢＬＥＱ1 を受け、プ
リチャージ回路760 におけるｎチャネルＭＯＳトランジ
スタ760c、760dおよび760eも導通状態となりＩ／Ｏ線Ｉ
Ｏ1 および／ＩＯ1 も図14の(h) に示すように中間電位
(1/2)Ｖccにされる。
【００８７】このとき電位がＶccだったＩ／Ｏ線ＩＯ1
および／ＩＯ1 を中間電位 (1/2)Ｖccにするため、第１
の中間電位発生装置740 から出力される中間電位ＶBLは
図14の(i) に示すようにわずかに上昇するが、駆動能力
切換信号発生回路780 は上記時刻ｔ7 でＨレベルになっ
たロウアドレスストローブ信号／ＲＡＳを受け、駆動能
力切換信号／φe1を図14の(m) に示すようにＬレベルに
し、上記第１の中間電位発生装置740 の駆動能力を上げ
ているので素早く中間電位 (1/2)Ｖccに戻る。そして、
この駆動能力切換信号／φe1は時刻ｔ7 から所定時刻た
った時刻ｔ8 になると、駆動能力切換信号発生回路780
における遅延回路780aがＨレベルの信号をインバータ78
0bに出力し、このインバータ780bはＮＡＮＤ回路780cに
Ｌレベルの信号を出力し、このＮＡＮＤ回路780cはＨレ
ベルの信号を出力し、インバータ780dはＬレベルの信号
をＮＯＲ回路780fに出力するので、図14の(m) に示すよ
うに再びＨレベルとなる。
および／ＩＯ1 を中間電位 (1/2)Ｖccにするため、第１
の中間電位発生装置740 から出力される中間電位ＶBLは
図14の(i) に示すようにわずかに上昇するが、駆動能力
切換信号発生回路780 は上記時刻ｔ7 でＨレベルになっ
たロウアドレスストローブ信号／ＲＡＳを受け、駆動能
力切換信号／φe1を図14の(m) に示すようにＬレベルに
し、上記第１の中間電位発生装置740 の駆動能力を上げ
ているので素早く中間電位 (1/2)Ｖccに戻る。そして、
この駆動能力切換信号／φe1は時刻ｔ7 から所定時刻た
った時刻ｔ8 になると、駆動能力切換信号発生回路780
における遅延回路780aがＨレベルの信号をインバータ78
0bに出力し、このインバータ780bはＮＡＮＤ回路780cに
Ｌレベルの信号を出力し、このＮＡＮＤ回路780cはＨレ
ベルの信号を出力し、インバータ780dはＬレベルの信号
をＮＯＲ回路780fに出力するので、図14の(m) に示すよ
うに再びＨレベルとなる。
【００８８】上記したこの発明の実施例４においては、
第１の中間電位発生装置740 からの出力ＶBLが大きく変
動する、電源電位Ｖccが投入された時（時刻ｔ0 ）と、
ロウアドレスストローブ信号／ＲＡＳがＨレベルに立ち
上がる時（時刻ｔ7 ）に駆動能力切換信号／φe1を活性
化（Ｌレベル）し、この第１の中間電位発生装置740の
駆動能力を上げているので、素早く上記ＶBLが (1/2)Ｖ
ccになる。同様に第２の中間電位発生装置750 からの出
力Ｖcpが大きく変動する、電源電位Ｖccが投入された時
（時刻ｔ0 ）に駆動能力切換信号／φe2を活性化（Ｌレ
ベル）し、この第２の中間電位発生装置750 の駆動能力
を上げているので、素早く上記Ｖcpが (1/2)Ｖccにな
る。また、上記のとき以外は駆動能力切換信号／φe1お
よびφe2を非活性化（Ｈレベル）しているので、上記第
１の中間電位発生装置740 および第２の中間電位発生装
置750 の消費電力が少ない。
第１の中間電位発生装置740 からの出力ＶBLが大きく変
動する、電源電位Ｖccが投入された時（時刻ｔ0 ）と、
ロウアドレスストローブ信号／ＲＡＳがＨレベルに立ち
上がる時（時刻ｔ7 ）に駆動能力切換信号／φe1を活性
化（Ｌレベル）し、この第１の中間電位発生装置740の
駆動能力を上げているので、素早く上記ＶBLが (1/2)Ｖ
ccになる。同様に第２の中間電位発生装置750 からの出
力Ｖcpが大きく変動する、電源電位Ｖccが投入された時
（時刻ｔ0 ）に駆動能力切換信号／φe2を活性化（Ｌレ
ベル）し、この第２の中間電位発生装置750 の駆動能力
を上げているので、素早く上記Ｖcpが (1/2)Ｖccにな
る。また、上記のとき以外は駆動能力切換信号／φe1お
よびφe2を非活性化（Ｈレベル）しているので、上記第
１の中間電位発生装置740 および第２の中間電位発生装
置750 の消費電力が少ない。
【００８９】ところで、上記実施例４においては第２の
中間電位発生装置750 は駆動能力切換信号として／φe2
を受けているが、時刻ｔ7 でロウアドレスストローブ信
号／ＲＡＳが立ち上がる時に、ビット線およびＩ／Ｏ線
の中間電位 (1/2)ＶCCへのプリチャージなどで上記第２
の中間電位発生装置750 から出力される中間電位ＶCPが
ノイズを受けることを考慮し、上記駆動能力切換信号／
φe2の変わりに時刻ｔ7 で活性化（Ｌレベル）する駆動
能力切換信号／φe1を受けてもよい。
中間電位発生装置750 は駆動能力切換信号として／φe2
を受けているが、時刻ｔ7 でロウアドレスストローブ信
号／ＲＡＳが立ち上がる時に、ビット線およびＩ／Ｏ線
の中間電位 (1/2)ＶCCへのプリチャージなどで上記第２
の中間電位発生装置750 から出力される中間電位ＶCPが
ノイズを受けることを考慮し、上記駆動能力切換信号／
φe2の変わりに時刻ｔ7 で活性化（Ｌレベル）する駆動
能力切換信号／φe1を受けてもよい。
【００９０】
【発明の効果】この発明の第１の発明における中間電位
発生装置は、負荷をトランジスタで形成したので、レイ
アウト面積が小さく低消費電力であり、上記トランジス
タをトリプルウェル構造の基板に形成したので、精度よ
く中間電位を得ることができる。また、この発明の第２
の発明における中間電位発生装置は、駆動能力切換信号
により駆動能力を切り換えられるようにしたので、定常
時は駆動能力を抑え、低消費電力化することが可能であ
る。また、この発明の第３の発明における中間電位発生
装置は、定常時の消費電力が少ない補助ドライバ手段を
備えているので、低消費電力である。
発生装置は、負荷をトランジスタで形成したので、レイ
アウト面積が小さく低消費電力であり、上記トランジス
タをトリプルウェル構造の基板に形成したので、精度よ
く中間電位を得ることができる。また、この発明の第２
の発明における中間電位発生装置は、駆動能力切換信号
により駆動能力を切り換えられるようにしたので、定常
時は駆動能力を抑え、低消費電力化することが可能であ
る。また、この発明の第３の発明における中間電位発生
装置は、定常時の消費電力が少ない補助ドライバ手段を
備えているので、低消費電力である。
【図１】この発明の実施例１を示す回路図である。
【図２】この発明の実施例１の第１の回路および第２の
回路が形成されたｐ型半導体基板の概略断面図である。
回路が形成されたｐ型半導体基板の概略断面図である。
【図３】この発明の実施例１の第３の回路および第４の
回路が形成されたｐ型半導体基板の概略断面図である。
回路が形成されたｐ型半導体基板の概略断面図である。
【図４】この発明の実施例１のドライバ回路が形成され
たｐ型半導体基板の概略断面図である。
たｐ型半導体基板の概略断面図である。
【図５】この発明の実施例１の第１の回路および第２の
回路が形成されたｎ型半導体基板の断面図である。
回路が形成されたｎ型半導体基板の断面図である。
【図６】この発明の実施例１の第３の回路および第４の
回路が形成されたｎ型半導体基板の断面図である。
回路が形成されたｎ型半導体基板の断面図である。
【図７】この発明の実施例１のドライバ回路が形成され
たｎ型半導体基板の概略断面図である。
たｎ型半導体基板の概略断面図である。
【図８】この発明の実施例２を示す回路図である。
【図９】この発明の実施例２の第１の回路および第２の
回路が形成されたｐ型半導体基板の断面図である。
回路が形成されたｐ型半導体基板の断面図である。
【図１０】この発明の実施例２の第３の回路および第４
の回路が形成されたｐ型半導体基板の断面図である。
の回路が形成されたｐ型半導体基板の断面図である。
【図１１】この発明の実施例３を示す回路図である。
【図１２】この発明の実施例４を示す回路図である。
【図１３】この発明の実施例４における駆動能力切換信
号発生回路の回路図である。
号発生回路の回路図である。
【図１４】この発明の実施例４の動作を示すタイミング
図である。
図である。
【図１５】従来の中間電位発生装置である。
【図１６】従来の中間電位発生装置における基準電位発
生回路の回路図である。
生回路の回路図である。
100 電源電位ノード 200 接地電位ノード 300 基準電位発生回路 310 第１の回路 311 第１の基準電位出力ノード 312 第１の負荷回路 313 ｎチャネルＭＯＳトランジスタ 320 第１の中間ノード 330 第２の回路 331 第１の接続ノード 332 第２の負荷回路 340 第３の回路 341 第２の基準電位出力ノード 342 第３の負荷回路 343 ｐチャネルＭＯＳトランジスタ 350 第２の中間ノード 360 第４の回路 361 第２の接続ノード 362 第４の負荷回路 400 ドライバ回路 410 出力ノード 420 ドライバ用ｎチャネルＭＯＳトランジスタ 430 ドライバ用ｐチャネルＭＯＳトランジスタ 500 第１の補助ドライバ回路 600 第２の補助ドライバ回路 610 第２のドライバ用ｎチャネルＭＯＳトランジスタ 630 第２のドライバ用ｐチャネルＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/413 Ｈ０１Ｌ 27/04 Ｂ 8427−4Ｍ 27/10 ４８１ 7210−4Ｍ
Claims (3)
- 【請求項１】 第１の電位ノードと出力ノードとの間に
接続され、半導体基板と電気的に絶縁され上記出力ノー
ドに電気的に接続されたｐ型ウェルに設けられたドライ
バ用ｎチャネルＭＯＳトランジスタと、上記出力ノード
と第２の電位ノードとの間に接続され、上記半導体基板
と電気的に絶縁され上記出力ノードに電気的に接続され
たｎ型ウェルに設けられたドライバ用ｐチャネルＭＯＳ
トランジスタとを有したドライバ手段、 第３の電位ノードと上記ドライバ用ｎチャネルＭＯＳト
ランジスタのゲート電極との間に接続され、上記半導体
基板と電気的に絶縁されたウェル内に設けられたＭＯＳ
トランジスタからなる第１の負荷回路手段と、上記ドラ
イバ用ｎチャネルＭＯＳトランジスタのゲート電極と第
１の中間ノードとの間に接続され、上記半導体基板と電
気的に絶縁され上記第１の中間ノードに電気的に接続さ
れたｐ型ウェルに設けられたｎチャネルＭＯＳトランジ
スタとを有した第１の回路手段、 上記第１の中間ノードと第１の接続ノードとの間に接続
され、上記半導体基板と電気的に絶縁されたウェル内に
設けられたＭＯＳトランジスタにより、上記第１の負荷
回路手段と同様に構成された第２の負荷回路手段と、上
記第１の接続ノードと第４の電位ノードとの間に接続さ
れ、上記半導体基板と電気的に絶縁され上記第４の電位
ノードに電気的に接続されたｐ型ウェルに設けられたｎ
チャネルＭＯＳトランジスタとを有した第２の回路手
段、 上記第４の電位ノードと上記ドライバ用ｐチャネルＭＯ
Ｓトランジスタのゲート電極との間に接続され、上記半
導体基板と電気的に絶縁されたウェル内に設けられたＭ
ＯＳトランジスタからなる第３の負荷回路手段と、上記
ドライバ用ｐチャネルＭＯＳトランジスタのゲート電極
と第２の中間ノードとの間に接続され、上記半導体基板
と電気的に絶縁され上記第２の中間ノードに電気的に接
続されたｎ型ウェルに設けられたｐチャネルＭＯＳトラ
ンジスタとを有した第３の回路手段、 上記第２の中間ノードと第２の接続ノードとの間に接続
され、上記半導体基板と電気的に絶縁されたウェル内に
設けられたＭＯＳトランジスタにより、上記第３の負荷
回路手段と同様に構成された第４の負荷回路手段と、上
記第２の接続ノードと第３の電位ノードとの間に接続さ
れ、上記半導体基板と電気的に絶縁され上記第３の電位
ノードに電気的に接続されたｎ型ウェルに設けられたｐ
チャネルＭＯＳトランジスタとを有した第４の回路手段
を備えた中間電位発生装置。 - 【請求項２】 ソース電極が出力ノードに接続されたド
ライバ用ｎチャネルＭＯＳトランジスタとソース電極が
上記出力ノードに接続されたドライバ用ｐチャネルＭＯ
Ｓトランジスタとを有し、上記出力ノードに第１の電位
と第２の電位との間の出力電位を発生するドライバ手
段、 上記ドライバ用ｎチャネルＭＯＳトランジスタのゲート
電極に、上記第１の電位と第２の電位との中間電位と上
記ドライバ用ｎチャネルＭＯＳトランジスタの閾値電圧
との和からなる電位、もしくはこの電位より若干低い電
位である第１の基準電位を出力するとともに、上記ｐチ
ャネルＭＯＳトランジスタのゲート電極に、上記中間電
位と上記ドライバ用ｐチャネルＭＯＳトランジスタの閾
値電圧の絶対値との差からなる電位、もしくはこの電位
より若干高い電位である第２の基準電位を出力する基準
電位発生手段、 駆動能力切換信号を受け、この駆動能力切換信号が活性
化信号であると活性化され、上記ドライバ用ｎチャネル
ＭＯＳトランジスタに電流が流れると上記出力ノードに
電荷を供給し、上記ドライバ用ｐチャネルＭＯＳトラン
ジスタに電流が流れると上記出力ノードに電荷を引き抜
く補助ドライバ手段を備えた中間電位発生装置。 - 【請求項３】 ソース電極が出力ノードに接続され、半
導体基板と電気的に絶縁され上記出力ノードに電気的に
接続されたｐ型ウェルに設けられた第１のドライバ用ｎ
チャネルＭＯＳトランジスタと、ソース電極が上記出力
ノードに接続され、上記半導体基板と電気的に絶縁され
上記出力ノードに電気的に接続されたｎ型ウェルに設け
られた第１のドライバ用ｐチャネルＭＯＳトランジスタ
とを有し、第１の電位と第２の電位との間の出力電位を
発生するドライバ手段、 ソース電極が出力ノードに接続され、半導体基板と電気
的に絶縁され上記出力電位より低い電位が与えられるｐ
型ウェルに設けられた第２のドライバ用ｎチャネルＭＯ
Ｓトランジスタと、ソース電極が上記出力ノードに接続
され、上記半導体基板と電気的に絶縁され上記出力電位
より高い電位が与えられるｎ型ウェルに設けられた第２
のドライバ用ｐチャネルＭＯＳトランジスタとを有し、
第１の電位と第２の電位との間に出力電位を発生する補
助ドライバ手段、 上記第１のドライバ用ｎチャネルＭＯＳトランジスタお
よび第２のドライバ用ｎチャネルＭＯＳトランジスタの
ゲート電極に、上記第１の電位と第２の電位との中間電
位と上記第１のドライバ用ｎチャネルＭＯＳトランジス
タの閾値電圧との和からなる電位、もしくはこの電位よ
り若干低い電位である第１の基準電位を出力するととも
に、上記第１のドライバ用ｐチャネルＭＯＳトランジス
タおよび第２のｐチャネルＭＯＳトランジスタのゲート
電極に、上記中間電位と上記第１のドライバ用ｐチャネ
ルＭＯＳトランジスタの閾値電圧の絶対値との差からな
る電位、もしくはこの電位より若干高い電位である第２
の基準電位を出力する基準電位発生手段を備えた中間電
位発生装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013650A JPH06223568A (ja) | 1993-01-29 | 1993-01-29 | 中間電位発生装置 |
| DE4402433A DE4402433C2 (de) | 1993-01-29 | 1994-01-27 | Vorrichtung zur Erzeugung eines Zwischenpotentials, insb. geeignet für Halbleiterspeichereinrichtungen |
| KR1019940001567A KR0136888B1 (ko) | 1993-01-29 | 1994-01-28 | 중간전위 발생장치 |
| US08/190,329 US5610550A (en) | 1993-01-29 | 1994-01-31 | Intermediate potential generator stably providing an internal voltage precisely held at a predeterminded intermediate potential level with reduced current consumption |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5013650A JPH06223568A (ja) | 1993-01-29 | 1993-01-29 | 中間電位発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06223568A true JPH06223568A (ja) | 1994-08-12 |
Family
ID=11839107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5013650A Pending JPH06223568A (ja) | 1993-01-29 | 1993-01-29 | 中間電位発生装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5610550A (ja) |
| JP (1) | JPH06223568A (ja) |
| KR (1) | KR0136888B1 (ja) |
| DE (1) | DE4402433C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237859A (ja) * | 2005-02-23 | 2006-09-07 | Rohm Co Ltd | Ｄ級アンプ、それを用いた信号増幅回路ならびに電子機器 |
| US7536246B2 (en) | 2005-12-09 | 2009-05-19 | Hyundai Motor Company | Method for controlling vehicle |
| JP2019185786A (ja) * | 2018-04-12 | 2019-10-24 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | 高駆動能力を有する低電力ハーフｖｄｄ生成回路 |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| JP3626521B2 (ja) | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| JPH08251010A (ja) * | 1995-03-10 | 1996-09-27 | Mitsubishi Electric Corp | 半導体装置 |
| US5696721A (en) * | 1995-05-05 | 1997-12-09 | Texas Instruments Incorporated | Dynamic random access memory having row decoder with level translator for driving a word line voltage above and below an operating supply voltage range |
| JP3556328B2 (ja) * | 1995-07-11 | 2004-08-18 | 株式会社ルネサステクノロジ | 内部電源回路 |
| JP3229809B2 (ja) * | 1995-08-31 | 2001-11-19 | 三洋電機株式会社 | 半導体装置 |
| TW325599B (en) * | 1995-09-01 | 1998-01-21 | Toshiba Co Ltd | Semiconductor integrated circuit device |
| JPH09162713A (ja) * | 1995-12-11 | 1997-06-20 | Mitsubishi Electric Corp | 半導体集積回路 |
| US6750527B1 (en) * | 1996-05-30 | 2004-06-15 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having a plurality of wells, test method of testing the semiconductor integrated circuit device, and test device which executes the test method |
| US5872464A (en) * | 1996-08-12 | 1999-02-16 | Cypress Semiconductor Corp. | Input buffer with stabilized trip points |
| JPH10269775A (ja) * | 1997-03-27 | 1998-10-09 | Mitsubishi Electric Corp | 半導体集積回路および位相同期ループ回路 |
| US5923212A (en) * | 1997-05-12 | 1999-07-13 | Philips Electronics North America Corporation | Bias generator for a low current divider |
| US5973374A (en) * | 1997-09-25 | 1999-10-26 | Integrated Silicon Solution, Inc. | Flash memory array having well contact structures |
| US5959444A (en) * | 1997-12-12 | 1999-09-28 | Micron Technology, Inc. | MOS transistor circuit and method for biasing a voltage generator |
| US6278295B1 (en) | 1998-02-10 | 2001-08-21 | Cypress Semiconductor Corp. | Buffer with stable trip point |
| US6094089A (en) * | 1998-03-06 | 2000-07-25 | Hewlett-Packard Company | Current limiting receiver with impedance/load matching for a powered down receiver chip |
| US6043690A (en) * | 1998-03-10 | 2000-03-28 | Photobit Corporation | Bidirectional follower for driving a capacitive load |
| US6009017A (en) * | 1998-03-13 | 1999-12-28 | Macronix International Co., Ltd. | Floating gate memory with substrate band-to-band tunneling induced hot electron injection |
| US6023176A (en) * | 1998-03-27 | 2000-02-08 | Cypress Semiconductor Corp. | Input buffer |
| US6368933B1 (en) * | 1999-12-15 | 2002-04-09 | Intel Corporation | Tap connections for circuits with leakage suppression capability |
| JP4194237B2 (ja) * | 1999-12-28 | 2008-12-10 | 株式会社リコー | 電界効果トランジスタを用いた電圧発生回路及び基準電圧源回路 |
| US20020125537A1 (en) * | 2000-05-30 | 2002-09-12 | Ting-Wah Wong | Integrated radio frequency circuits |
| JP4476501B2 (ja) * | 2001-01-30 | 2010-06-09 | Ｏｋｉセミコンダクタ株式会社 | パワーオンリセット回路 |
| JP3992449B2 (ja) * | 2001-03-29 | 2007-10-17 | 富士通株式会社 | 半導体記憶装置 |
| US20040075468A1 (en) * | 2002-10-16 | 2004-04-22 | Bryan Haskin | Digital signal driver circuit |
| US6914791B1 (en) * | 2002-11-06 | 2005-07-05 | Halo Lsi, Inc. | High efficiency triple well charge pump circuit |
| KR100464435B1 (ko) * | 2002-11-08 | 2004-12-31 | 삼성전자주식회사 | 저 전력의 하프 전압 발생 장치 |
| TWI246154B (en) * | 2004-08-04 | 2005-12-21 | Realtek Semiconductor Corp | Method for forming junction varactor by triple-well process |
| JP4764086B2 (ja) * | 2005-07-27 | 2011-08-31 | パナソニック株式会社 | 半導体集積回路装置 |
| JP2007042797A (ja) * | 2005-08-02 | 2007-02-15 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
| JP4814705B2 (ja) * | 2005-10-13 | 2011-11-16 | パナソニック株式会社 | 半導体集積回路装置及び電子装置 |
| US8035455B1 (en) | 2005-12-21 | 2011-10-11 | Cypress Semiconductor Corporation | Oscillator amplitude control network |
| EP2062110A1 (en) * | 2006-06-26 | 2009-05-27 | Nxp B.V. | A constant voltage generating device |
| US8564252B2 (en) * | 2006-11-10 | 2013-10-22 | Cypress Semiconductor Corporation | Boost buffer aid for reference buffer |
| US8035401B2 (en) | 2007-04-18 | 2011-10-11 | Cypress Semiconductor Corporation | Self-calibrating driver for charging a capacitive load to a desired voltage |
| JP5531848B2 (ja) * | 2010-08-06 | 2014-06-25 | 富士通セミコンダクター株式会社 | 半導体装置、半導体集積回路装置、ＳＲＡＭ、Ｄｔ−ＭＯＳトランジスタの製造方法 |
| US8364870B2 (en) | 2010-09-30 | 2013-01-29 | Cypress Semiconductor Corporation | USB port connected to multiple USB compliant devices |
| JP2012142562A (ja) | 2010-12-17 | 2012-07-26 | Semiconductor Energy Lab Co Ltd | 半導体記憶装置 |
| US8264214B1 (en) * | 2011-03-18 | 2012-09-11 | Altera Corporation | Very low voltage reference circuit |
| US9667240B2 (en) | 2011-12-02 | 2017-05-30 | Cypress Semiconductor Corporation | Systems and methods for starting up analog circuits |
| CN107533090B (zh) * | 2015-05-08 | 2019-10-22 | 华为技术有限公司 | 一种漏电流测试电路及方法 |
| US9449969B1 (en) * | 2015-06-03 | 2016-09-20 | Futurewei Technologies, Inc. | Device and method for a high isolation switch |
| EP3396839B1 (en) * | 2017-04-28 | 2021-12-15 | Infineon Technologies AG | Semiconductor arrangement with controllable semiconductor elements |
| KR102233406B1 (ko) | 2021-01-28 | 2021-03-30 | 일성보산업(주) | 수평 구조의 유압식 가동보 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52156580A (en) * | 1976-06-23 | 1977-12-27 | Hitachi Ltd | Semiconductor integrated circuit device and its production |
| JPS60103827A (ja) * | 1983-11-11 | 1985-06-08 | Fujitsu Ltd | 電圧変換回路 |
| JPS61221812A (ja) * | 1985-03-27 | 1986-10-02 | Mitsubishi Electric Corp | 電圧発生回路 |
| US4663584B1 (en) * | 1985-06-10 | 1996-05-21 | Toshiba Kk | Intermediate potential generation circuit |
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JPS6240697A (ja) * | 1985-08-16 | 1987-02-21 | Fujitsu Ltd | 半導体記憶装置 |
| JP2509596B2 (ja) * | 1987-01-14 | 1996-06-19 | 株式会社東芝 | 中間電位生成回路 |
| JPH0679263B2 (ja) * | 1987-05-15 | 1994-10-05 | 株式会社東芝 | 基準電位発生回路 |
| JP2652061B2 (ja) * | 1989-06-06 | 1997-09-10 | 三菱電機株式会社 | 中間電位発生回路 |
| US5212440A (en) * | 1990-05-14 | 1993-05-18 | Micron Technology, Inc. | Quick response CMOS voltage reference circuit |
| US5136182A (en) * | 1990-08-31 | 1992-08-04 | Advanced Micro Devices, Inc. | Controlled voltage or current source, and logic gate with same |
| US5260646A (en) * | 1991-12-23 | 1993-11-09 | Micron Technology, Inc. | Low power regulator for a voltage generator circuit |
| JPH07112049B2 (ja) * | 1992-01-09 | 1995-11-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ダイナミック・ランダム・アクセス・メモリ・デバイスおよび製造方法 |
| JP3114391B2 (ja) * | 1992-10-14 | 2000-12-04 | 三菱電機株式会社 | 中間電圧発生回路 |
-
1993
- 1993-01-29 JP JP5013650A patent/JPH06223568A/ja active Pending
-
1994
- 1994-01-27 DE DE4402433A patent/DE4402433C2/de not_active Expired - Fee Related
- 1994-01-28 KR KR1019940001567A patent/KR0136888B1/ko not_active IP Right Cessation
- 1994-01-31 US US08/190,329 patent/US5610550A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006237859A (ja) * | 2005-02-23 | 2006-09-07 | Rohm Co Ltd | Ｄ級アンプ、それを用いた信号増幅回路ならびに電子機器 |
| US7536246B2 (en) | 2005-12-09 | 2009-05-19 | Hyundai Motor Company | Method for controlling vehicle |
| JP2019185786A (ja) * | 2018-04-12 | 2019-10-24 | アナログ・ディヴァイシス・グローバル・アンリミテッド・カンパニー | 高駆動能力を有する低電力ハーフｖｄｄ生成回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0136888B1 (ko) | 1998-04-24 |
| DE4402433A1 (de) | 1994-08-04 |
| US5610550A (en) | 1997-03-11 |
| DE4402433C2 (de) | 1998-04-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06223568A (ja) | 中間電位発生装置 | |
| KR970006622B1 (ko) | 기준전압을 소정레벨에 클램핑 하는 클램프 회로 | |
| US4760561A (en) | MOS static type RAM having a variable load | |
| KR960000890B1 (ko) | 반도체 메모리 장치 | |
| JP2001053167A (ja) | 半導体記憶装置 | |
| JPH07211079A (ja) | スタティックｒａｍ | |
| JP3093771B2 (ja) | 半導体記憶装置 | |
| JPH0817226B2 (ja) | ワード線ドライバ回路 | |
| US6292413B1 (en) | Semiconductor device, semiconductor memory device and semiconductor integrated circuit device | |
| US20020051393A1 (en) | Semiconductor memory provided with data-line equalizing circuit | |
| JPS60191499A (ja) | ダイナミツク型ランダムアクセスメモリ | |
| KR930000759B1 (ko) | 다이나믹 메모리 | |
| US4803664A (en) | Dynamic random access memory having a gain function | |
| US5528545A (en) | Semiconductor memory device | |
| JP2003051184A (ja) | メモリ装置 | |
| KR940005515B1 (ko) | 디코더 회로 | |
| JP2760326B2 (ja) | 半導体記憶装置 | |
| US4409672A (en) | Dynamic semiconductor memory device | |
| US5452246A (en) | Static semiconductor memory device adapted for stabilization of low-voltage operation and reduction in cell size | |
| US20080198676A1 (en) | Semiconductor memory device and method with a changeable substrate potential | |
| US5761112A (en) | Charge storage for sensing operations in a DRAM | |
| JPH06326272A (ja) | 半導体記憶装置 | |
| KR100326236B1 (ko) | 모스/바이폴라복합트랜지스터를이용한반도체메모리장치의감지증폭기 | |
| JPH0883489A (ja) | メモリ・アレイ集積回路 | |
| US5023842A (en) | Semiconductor memory having improved sense amplifiers |