JPH07211079A - スタティックｒａｍ - Google Patents

スタティックｒａｍ

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JPH07211079A
JPH07211079A JP6006025A JP602594A JPH07211079A JP H07211079 A JPH07211079 A JP H07211079A JP 6006025 A JP6006025 A JP 6006025A JP 602594 A JP602594 A JP 602594A JP H07211079 A JPH07211079 A JP H07211079A
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memory cell
transistor
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transistors
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    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
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    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

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Abstract

(57)【要約】 【目的】低電源電圧の下におけるデータ保持動作の安定
性と、スタンバイ時の消費電力の低減化とを図る。 【構成】アクセス時には、ドライバ・トランジスタ１
４、１５のバックバイアス電圧ＶＢＢとして接地電圧Ｖ
ＳＳ＝０Ｖを供給し、ドライバ・トランジスタ１４、１
５のスレッショルド電圧を、例えば、０.４Ｖとし、ス
タンバイ状態時には、ドライバ・トランジスタ１４、１
５のバックバイアス電圧ＶＢＢとして負電圧ＶＡＡ＝−
２Ｖを供給し、ドライバ・トランジスタ１４、１５のス
レッショルド電圧を、例えば、０.９Ｖとする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スタティック形のメモ
リセルを設けてなる半導体記憶装置、いわゆる、スタテ
ィックＲＡＭ（Ｓtatic Ｒandom Ａccess Ｍemory．以
下、ＳＲＡＭという）に関する。
【０００２】
【従来の技術】従来、ＳＲＡＭとして、例えば、図１４
に示すようなメモリセルを備えてなるものが知られてい
る。
【０００３】図１４中、１はフリップフロップ回路であ
り、２は電源電圧ＶＣＣを供給するＶＣＣ電源線、３、
４は負荷素子をなす抵抗、５、６はｎＭＯＳトランジス
タからなる駆動用のトランジスタ、いわゆるドライバ・
トランジスタである。
【０００４】また、７、８はｎＭＯＳトランジスタから
なるデータ転送用のトランジスタ、いわゆるトランスフ
ァ・トランジスタ、ＷＬはワード線、ＢＬ、／ＢＬはビ
ット線である。
【０００５】このメモリセルにおいては、選択時のデー
タ保持安定性は、ドライバ・トランジスタ５、６の電流
駆動能力と、トランスファ・トランジスタ７、８の電流
駆動能力との比で決定される。
【０００６】即ち、ドライバ・トランジスタ５、６の電
流駆動能力／トランスファ・トランジスタ７、８の電流
駆動能力＞１でないと、安定したデータ保持動作（ラッ
チ動作）を行うことができない。
【０００７】ここに、ドライバ・トランジスタ５、６の
ドレイン電流ＩＤは、ゲート電圧をＶＧ、スレッショル
ド電圧をＶＴＨとすれば、バックバイアス電圧ＶＢＢ＝
０Ｖの場合には、ＩＤ＝１／２・β（ＶＧ−ＶＴＨ）2
となる。
【０００８】したがって、ドライバ・トランジスタ５、
６の電流駆動能力を大きくし、安定したデータ保持動作
を行わせるためには、そのスレッショルド電圧ＶＴＨを
低くする必要がある。
【０００９】例えば、電源電圧ＶＣＣ＝２.５Ｖの場合
には、ドライバ・トランジスタ５、６のスレッショルド
電圧ＶＴＨを０.９Ｖ以下にしないと、ドライバ・トラ
ンジスタ５、６のドレイン電流ＩＤは充分大きくなら
ず、安定したデータ保持動作を行わせることができな
い。
【００１０】また、電源電圧ＶＣＣ＝２.０Ｖの場合に
は、ドライバ・トランジスタ５、６のスレッショルド電
圧ＶＴＨを０.４Ｖ以下にしないと、ドライバ・トラン
ジスタ５、６のドレイン電流ＩＤは充分大きくならず、
安定したデータ保持動作を行わせることができない。
【００１１】このように、このメモリセルにおいては、
ドライバ・トランジスタ５、６のスレッショルド電圧Ｖ
ＴＨを低くしなければ、低電源電圧の下での安定したデ
ータ保持動作を行わせることができない。
【００１２】
【発明が解決しようとする課題】しかし、ドライバ・ト
ランジスタ５、６のスレッショルド電圧ＶＴＨを余りに
低くすると、非選択とされたメモリセルにおいては、サ
ブ・スレッショルド電流によるリーク電流が顕著になっ
てしまう。
【００１３】このサブ・スレッショルド電流は、ゲート
電圧ＶＧが一定の場合には、スレッショルド電圧ＶＴＨ
が０.１Ｖ上がると、１／１０程度の割合で減少するも
のである。
【００１４】したがって、例えば、ゲート電圧ＶＧ＝０
Ｖの場合において、スレッショルド電圧ＶＴＨが０.４
Ｖの場合におけるサブ・スレッショルド電流は、スレッ
ショルド電圧ＶＴＨが０.９Ｖの場合における１０5倍と
なる。
【００１５】ここに、例えば、ソース電圧＝０Ｖの場合
におけるＶＧ（ゲート電圧）−ＩＤ（ドレイン電流）特
性において、ドレイン電流ＩＤ＝１２ｎＡの場合のゲー
ト電圧ＶＧをスレッショルド電圧ＶＴＨと定義すること
ができる。
【００１６】すると、スレッショルド電圧ＶＴＨ＝０.
４Ｖでは、ゲート電圧ＶＧ＝０Ｖでサブ・スレッショル
ド電流＝１.２ｐＡとなり、１Ｍビットの場合には、サ
ブ・スレッショルド電流の合計値は、１.２μＡとな
り、スタンバイ時の消費電力が大きくなってしまう。
【００１７】また、更に、低電源電圧化が進み、電源電
圧ＶＣＣ＝１.５Ｖとされた場合には、ドライバ・トラ
ンジスタ５、６のスレッショルド電圧ＶＴＨを０Ｖ〜
０.１Ｖにしないと、選択された場合に、安定したデー
タ保持動作を行わせることができない。
【００１８】しかし、このようにすると、非選択とされ
た場合のリーク電流は２０ｎＡ程度となり、負荷素子を
なす抵抗３、４が供給しうる電流である１ｎＡを大幅に
上回り、スタンバイ時のデータ保持動作が不可能となっ
てしまう。
【００１９】本発明は、かかる点に鑑み、低電源電圧の
下におけるデータ保持動作の安定性と、スタンバイ時の
消費電力の低減化とを図ることができるようにしたＳＲ
ＡＭを提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明によるＳＲＡＭ
は、アクセス時には、メモリセルを構成するｎＭＩＳト
ランジスタからなるドライバ・トランジスタのうち、少
なくとも、選択されたメモリセルを構成するｎＭＩＳト
ランジスタからなるドライバ・トランジスタのスレッシ
ョルド電圧が第１の電圧となるように制御し、スタンバ
イ時には、メモリセルを構成するｎＭＩＳトランジスタ
からなるドライバ・トランジスタのスレッショルド電圧
が第１の電圧よりも高い第２の電圧となるように制御す
るスレッショルド電圧制御手段を設けて構成するという
ものである。
【００２１】
【作用】本発明においては、選択されたメモリセルを構
成するドライバ・トランジスタについては、そのスレッ
ショルド電圧が非選択時の場合よりも低い電圧とされる
ので、選択されたメモリセルを構成するドライバ・トラ
ンジスタの電流駆動能力を高め、低電源電圧下でのデー
タ保持動作の安定性を図ることができる。
【００２２】また、非選択時には、メモリセルを構成す
るドライバ・トランジスタのスレッショルド電圧を選択
された場合よりも高い電圧とされるので、サブ・スレッ
ショルド電流によるリーク電流を小さくすることがで
き、スタンバイ時の消費電力の低減化を図ることができ
る。
【００２３】
【実施例】以下、図１〜図１３を参照して、本発明の第
１実施例〜第４実施例について説明する。
【００２４】第１実施例・・図１〜図５ 図１は本発明の第１実施例の要部を示す回路図であり、
図１中、９はメモリセルである。
【００２５】このメモリセル９において、１０はフリッ
プフロップ回路であり、１１は電源電圧ＶＣＣを供給す
るＶＣＣ電源線、１２、１３は負荷素子をなす抵抗、１
４、１５はｎＭＯＳトランジスタからなるドライバ・ト
ランジスタである。
【００２６】また、１６、１７はｎＭＯＳトランジスタ
からなるトランスファ・トランジスタ、ＷＬはワード
線、ＢＬ、／ＢＬはビット線である。
【００２７】ここに、ドライバ・トランジスタ１４、１
５は、基板上、図２にその概略的断面図を示すように構
成されている。図２中、１８はＮ型シリコン基板、１９
はＰ型ウエル、２０はＰ型拡散層、２１〜２３はＮ型拡
散層、２４、２５はポリシリコン層である。
【００２８】ここに、Ｎ型拡散層２１、２２と、ポリシ
リコン層２４とで、Ｎ型拡散層２１をドレイン、Ｎ型拡
散層２２をソース、ポリシリコン層２４をゲート電極と
するドライバ・トランジスタ１４が構成されている。
【００２９】また、Ｎ型拡散層２２、２３と、ポリシリ
コン層２５とで、Ｎ型拡散層２２をソース、Ｎ型拡散層
２３をドレイン、ポリシリコン層２５をゲート電極とす
るドライバ・トランジスタ１５が構成されている。
【００３０】また、図１において、２６はＰ型ウエル１
９に対してドライバ・トランジスタ１４、１５及びトラ
ンスファ・トランジスタ１６、１７のバックバイアス電
圧ＶＢＢを供給するバックバイアス電圧供給回路であ
り、その回路構成は後述する。
【００３１】また、２７は外部からチップセレクト信号
／ＣＳが入力されるチップセレクト信号入力端子、２８
はチップセレクト信号／ＣＳを取り込んで、チップセレ
クト信号／ＣＳを反転してなる内部チップセレクト信号
ＣＳを出力するＣＳバッファである。
【００３２】また、２９は内部チップセレクト信号ＣＳ
に制御されてバックバイアス電圧供給回路２６から出力
されるバックバイアス電圧ＶＢＢの電圧値を制御するバ
ックバイアス電圧値制御回路であり、その回路構成は後
述する。
【００３３】ここに、バックバイアス電圧供給回路２６
は、図３に示すように構成されており、図３中、３０は
バックバイアス電圧ＶＢＢとして負電圧ＶＡＡ、たとえ
ば、−２Ｖを供給するための負電圧発生回路、３１はバ
ックバイアス電圧ＶＢＢとして接地電圧ＶＳＳを供給す
るための接地電圧出力回路である。
【００３４】また、負電圧発生回路３０において、３２
はリング発振器であり、３３はＮＡＮＤ回路、３４、３
５はインバータである。
【００３５】また、３６はチャージポンプ回路であり、
３７はバッファをなすインバータ、３８はキャパシタ、
３９、４０はｎＭＯＳトランジスタ、４１は接地電圧Ｖ
ＳＳに設定されるＶＳＳ電源線である。
【００３６】また、接地電圧出力回路３１において、４
２はｐＭＯＳトランジスタ、４３、４４はｎＭＯＳトラ
ンジスタ、４５はＶＣＣ電源線、４６はＶＳＳ電源線で
ある。
【００３７】ここに、バックバイアス電圧値制御回路２
９から出力されるバックバイアス電圧値制御信号ＳＢＢ
＝Ｌレベルの場合、負電圧発生回路３０においては、Ｎ
ＡＮＤ回路３３の出力＝Ｈレベルに固定され、リング発
振器３２は動作しないので、チャージポンプ回路３６は
負電圧ＶＡＡを生成しない。
【００３８】他方、接地電圧出力回路３１においては、
ｐＭＯＳトランジスタ４２＝ＯＮ、ｎＭＯＳトランジス
タ４３＝ＯＦＦ、ｎＭＯＳトランジスタ４４のゲート電
圧＝ＶＣＣとされ、ｎＭＯＳトランジスタ４４＝ＯＮと
される。
【００３９】したがって、この場合には、バックバイア
ス電圧ＶＢＢとして接地電圧ＶＳＳ＝０Ｖが、ＶＳＳ電
源線４６及びｎＭＯＳトランジスタ４４を介して出力さ
れ、これがＰ型ウエル１９に供給される。
【００４０】これに対して、バックバイアス電圧値制御
回路２９から出力されるバックバイアス電圧値制御信号
ＳＢＢ＝Ｈレベルの場合には、ＮＡＮＤ回路３３は、イ
ンバータ３５の出力に対してインバータとして動作する
ので、リング発振器３２は発振動作を行い、チャージポ
ンプ回路３６は、負電圧ＶＡＡを出力する。
【００４１】他方、接地電圧出力回路３１においては、
ｐＭＯＳトランジスタ４２＝ＯＦＦ、ｎＭＯＳトランジ
スタ４３＝ＯＮ、ｎＭＯＳトランジスタ４４のゲート電
圧＝負電圧ＶＡＡとなり、ｎＭＯＳトランジスタ４４＝
ＯＦＦとされる。
【００４２】したがって、この場合には、負電圧発生回
路３０から出力される負電圧ＶＡＡ＝−２Ｖがバックバ
イアス電圧ＶＢＢとしてＰ型ウエル１９に供給される。
【００４３】また、バックバイアス電圧値制御回路２９
は、図４に示すように構成されており、図４中、４７は
遅延回路、４８はインバータ、４９はフリップフロップ
回路であり、５０、５１はＮＯＲ回路である。
【００４４】ここに、図５はバックバイアス電圧値制御
回路２９の動作を説明するための波形図であり、図５Ａ
はチップセレクト信号入力端子２７に入力されるチップ
セレクト信号／ＣＳ、図５ＢはＣＳバッファ２８から出
力される内部チップセレクト信号ＣＳ、図５Ｃはバック
バイアス電圧値制御回路２９から出力されるバックバイ
アス電圧値制御信号ＳＢＢを示している。
【００４５】即ち、このバックバイアス電圧値制御回路
２９は、アクセスが連続して行われる場合には、バック
バイアス電圧値制御信号ＳＢＢとしてＬレベルを出力
し、一定期間、アクセスがないと、即ち、スタンバイ状
態にされると、バックバイアス電圧値制御信号ＳＢＢと
してＨレベルを出力するものである。
【００４６】したがって、本実施例においては、チップ
セレクト信号／ＣＳ＝Ｌレベルとされ、アクセスされる
と、バックバイアス電圧値制御回路２９はバックバイア
ス電圧値制御信号ＳＢＢとしてＬレベルを出力し、これ
に対応してバックバイアス電圧供給回路２６はバックバ
イアス電圧ＶＢＢとして接地電圧ＶＳＳ＝０Ｖを出力
し、これをＰ型ウエル１９に供給する。
【００４７】これに対して、チップセレクト信号／ＣＳ
＝Ｈレベルとされた後、一定期間、アクセスされない
と、即ち、スタンバイ状態にされると、バックバイアス
電圧値制御回路２９はバックバイアス電圧値制御信号Ｓ
ＢＢとしてＨレベルを出力し、これに対応してバックバ
イアス電圧供給回路２６はバックバイアス電圧ＶＢＢと
して負電圧ＶＡＡ＝−２Ｖを出力し、これをＰ型ウエル
１９に供給する。
【００４８】ここに、バックバイアス電圧ＶＢＢを０Ｖ
とする場合、ドライバ・トランジスタ１４、１５のスレ
ッショルド電圧ＶＴＨが、例えば、０.４Ｖとなるよう
にすると、バックバイアス電圧ＶＢＢを−２Ｖとする場
合には、ドライバ・トランジスタ１４、１５のスレッシ
ョルド電圧ＶＴＨを０.９Ｖとすることができる。
【００４９】このように、本実施例においては、アクセ
ス時、メモリセルを構成するドライバ・トランジスタの
スレッショルド電圧ＶＴＨを低く、例えば、０.４Ｖと
することができるので、安定したデータ保持動作を行わ
せることができる。
【００５０】また、アクセス時、非選択とされたメモリ
セルにおいては、ドライバ・トランジスタのゲート電圧
ＶＧ＝０Ｖにおけるリーク電流を、例えば、１.２ｐＡ
に抑えることができ、負荷素子をなす抵抗が供給できる
電流１ｎＡに対して、十分に小さくすることができるの
で、非選択セルにおけるデータ保持の安定性も確保する
ことができる。
【００５１】また、スタンバイ時においては、メモリセ
ルを構成するドライバ・トランジスタのスレッショルド
電圧ＶＴＨを、例えば、０.９Ｖとすることができるの
で、ゲート電圧ＶＧ＝０Ｖにおけるリーク電流を１.２
×１０-5ｐＡに抑えることができ、１Ｍビットの場合に
は、リーク電流の合計値を１２ｐＡに抑えることができ
る。
【００５２】したがって、バックバイアス電圧供給回路
２６の消費電流を０.５μＡに設計する場合には、スタ
ンバイ電流を、従来のスタンバイ電流１.２μＡの１／
２にすることができる。
【００５３】このように、本実施例によれば、抵抗負荷
型のメモリセルを有するＳＲＡＭについて、低電源電圧
下におけるデータ保持動作の安定性と、スタンバイ時の
消費電力の低減化とを図ることができる。
【００５４】第２実施例・・図６、図７ 図６は本発明の第２実施例の要部を示す回路図である。
図６中、５３はメモリセルである。
【００５５】このメモリセル５３において、５４はフリ
ップフロップ回路であり、５５はＶＣＣ電源線、５６、
５７は負荷素子をなす抵抗、５８〜６１はｎＭＯＳトラ
ンジスタからなるチャネル幅を同一とするドライバ・ト
ランジスタである。
【００５６】また、６２はドライバ・トランジスタ５８
〜６１のスレッショルド電圧を制御するスレッショルド
電圧制御線、６３、６４はｎＭＯＳトランジスタからな
るトランスファ・トランジスタ、ＷＬ１はワード線、Ｂ
Ｌ、／ＢＬはビット線である。
【００５７】即ち、本実施例では、ドライバ・トランジ
スタ５８、５９は、そのソースを接地され、ドライバ・
トランジスタ６０、６１は、そのソースをスレッショル
ド電圧制御線６２に接続されている。
【００５８】なお、図７は、このメモリセル５３の平面
構造を概略的に示す図である。図中、６５はＶＳＳ電源
線、６６〜７１はＮ型拡散層、７２、７３はポリシリコ
ン層、７４はＮ型拡散層７０とＶＳＳ電源線６５との接
続を図るコンタクトホール、７５はＮ型拡散層７１とス
レッショルド電圧制御線６２との接続を図るコンタクト
ホールである。
【００５９】ここに、Ｎ型拡散層６８、７０とポリシリ
コン層７２とでｎＭＯＳトランジスタ５８が構成され、
Ｎ型拡散層６９、７０とポリシリコン層７３とでｎＭＯ
Ｓトランジスタ５９が構成されている。
【００６０】また、Ｎ型拡散層６８、７１とポリシリコ
ン層７２とでｎＭＯＳトランジスタ６０が構成され、Ｎ
型拡散層６９、７１とポリシリコン層７３とでｎＭＯＳ
トランジスタ６１が構成されている。
【００６１】また、７６はメモリセル５３と同一の回路
構成を有するメモリセルであり、ＷＬ２はワード線、７
７はスレッショルド電圧制御線、７８〜８２はＮ型拡散
層、８３、８４はポリシリコン層、８５はＮ型拡散層８
２とスレッショルド電圧制御線７７との接続を図るコン
タクトホールである。
【００６２】また、８６〜８９はドライバ・トランジス
タ５８〜６１に対応するドライバ・トランジスタ、９
０、９１はトランスファ・トランジスタ６３、６４に対
応するトランスファ・トランジスタである。
【００６３】また、図６において、９２はロウデコーダ
であり、９３はＮＡＮＤ回路、９４はインバータ、９
５、９６はｎＭＯＳトランジスタである。
【００６４】本実施例においては、メモリセル５３が選
択される場合、ＮＡＮＤ回路９３の出力＝Ｌレベル、イ
ンバータ９４の出力＝Ｈレベル、ワード線ＷＬ１＝Ｈレ
ベル、ｎＭＯＳトランジスタ９５＝ＯＮ、スレッショル
ド電圧制御線６２＝Ｌレベルとされる。
【００６５】即ち、この場合には、ドライバ・トランジ
スタ５８〜６１のソースは接地電圧とされるので、ドラ
イバ・トランジスタ５８、６０及びドライバ・トランジ
スタ５９、６１は、それぞれ、並列動作を行うことにな
る。
【００６６】ここに、ドライバ・トランジスタ５８〜６
１について、そのスレッショルド電圧がそれぞれ０.５
Ｖになるように設計すると、ドライバ・トランジスタ５
８、６０及びドライバ・トランジスタ５９、６１をそれ
ぞれ並列動作させる場合には、ドライバ・トランジスタ
６０、６１を使用せず、ドライバ・トランジスタ５８、
５９のチャネル幅を２倍にしたことと同一となる。
【００６７】したがって、この場合、ドライバ・トラン
ジスタ５８〜６１は、スレッショルド電圧を０.４Ｖと
するトランジスタとして動作する。
【００６８】これに対して、ワード線ＷＬ１が非選択と
される場合、ＮＡＮＤ回路９３の出力＝Ｈレベル、イン
バータ９４の出力＝Ｌレベル、ワード線ＷＬ１＝Ｌレベ
ル、ｎＭＯＳトランジスタ９５＝ＯＦＦ、スレッショル
ド電圧制御線６２＝ｎＭＯＳトランジスタ９６のスレッ
ショルド電圧、例えば、０.４Ｖとされる。
【００６９】即ち、この場合、メモリセル５３において
は、ドライバ・トランジスタとして、ドライバ・トラン
ジスタ５８、５９のみが動作し、ドライバ・トランジス
タ５８、５９は、スレッショルド電圧を０.５Ｖのトラ
ンジスタとして動作する。
【００７０】このように、本実施例においては、選択さ
れたメモリセルのドライバ・トランジスタのスレッショ
ルド電圧を低く、例えば、０.４Ｖとすることができる
ので、安定したデータ保持動作を行うことができる。
【００７１】また、スタンバイ時においては、メモリセ
ルのドライバ・トランジスタのスレッショルド電圧を、
例えば、０.５Ｖとすることができるので、ゲート電圧
ＶＧ＝０Ｖにおけるリーク電流を０.１２ｐＡに抑える
ことができ、１Ｍビットの場合におけるリーク電流の合
計値を１２０ｎＡに抑えることができる。
【００７２】このように、本実施例によっても、抵抗負
荷型のメモリセルを有するＳＲＡＭについて、低電源電
圧下におけるデータ保持動作の安定性と、スタンバイ時
の消費電力の低減化とを図ることができる。
【００７３】第３実施例・・図８〜図１１ 図８は本発明の第３実施例の要部を示す図である。図８
中、９７〜１００はＮ型ウエル、１０１〜１０３はＰ型
ウエル、ＷＬ１〜ＷＬ６はワード線である。
【００７４】ここに、破線１０４で囲まれている各領域
にはＣＭＯＳ型のメモリセルが形成されており、図９
は、領域１０５に形成されているメモリセルを代表して
示している。
【００７５】図９中、１０６はフリップフロップ回路、
１０７はＶＣＣ電源線、１０８、１０９はｐＭＯＳトラ
ンジスタからなる負荷用のトランジスタ、いわゆるロー
ド・トランジスタ、１１０、１１１はｎＭＯＳトランジ
スタからなるドライバ・トランジスタである。
【００７６】また、１１２、１１３はｎＭＯＳトランジ
スタからなるトランスファ・トランジスタ、ＢＬ、／Ｂ
Ｌはビット線である。
【００７７】ここに、ｐＭＯＳトランジスタからなるロ
ード・トランジスタ１０８、１０９はＮ型ウエル９７に
形成され、ｎＭＯＳトランジスタからなるドライバ・ト
ランジスタ１１０、１１１及びトランスファ・トランジ
スタ１１２、１１３はＰ型ウエル１０１に形成されてい
る。
【００７８】かかるＣＭＯＳ型のメモリセルにおいて
は、負荷素子をｐＭＯＳトランジスタ１０８、１０９で
形成しているが、書込み後、セルノードを電源電圧ＶＣ
Ｃまで充電するのには数ｎｓの時間を要する。
【００７９】したがって、サイクル２ｎｓ程度の高速に
なると、書込み後、直ちに、読出しを行う場合のセルの
安定性は、抵抗負荷型のメモリセルの場合と同様にドラ
イバ・トランジスタ１１０、１１１の電流駆動能力と、
トランスファ・トランジスタ１１２、１１３の電流駆動
能力との比で決定されることになる。
【００８０】また、図８において、１１４〜１１９はロ
ウデコーダであり、１２０〜１２５はＮＡＮＤ回路、１
２６〜１３１はインバータ、１３２〜１３４はそれぞれ
Ｐ型ウエル１０１〜１０３にバックバイアス電圧ＶＢＢ
を供給するバックバイアス電圧供給回路である。
【００８１】ここに、バックバイアス電圧供給回路１３
２〜１３４は、同一の回路構成とされており、バックバ
イアス電圧供給回路１３２を代表して示すと、図１０に
示すように構成されている。
【００８２】図１０中、１３５はＮＡＮＤ回路、１３６
はインバータ、１３７、１３８はｐＭＯＳトランジス
タ、１３９〜１４２はｎＭＯＳトランジスタ、１４３は
ＶＣＣ電源線、１４４はＶＳＳ電源線、１４５は負電圧
ＶＡＡ、例えば、−２Ｖを供給するＶＡＡ線である。
【００８３】ここに、ＶＡＡ線１４５が供給する負電圧
ＶＡＡを発生する負電圧発生回路は、図１１に示すよう
に構成されており、図１１中、１４６はリング発振器で
あり、１４７〜１４９はインバータである。
【００８４】また、１５０はチャージポンプ回路であ
り、１５１はバッファをなすインバータ、１５２はキャ
パシタ、１５３、１５４はｎＭＯＳトランジスタ、１５
５はＶＳＳ電源線である。
【００８５】なお、この負電圧発生回路は、バックバイ
アス電圧供給回路１３２〜１３４に共用される。
【００８６】ここに、図１０において、ワード線ＷＬ１
が選択される場合には、ＮＡＮＤ回路１２０の出力＝Ｌ
レベル、インバータ１２６の出力＝Ｈレベル、ワード線
ＷＬ１＝Ｈレベル、ＮＡＮＤ回路１２１の出力＝Ｈレベ
ル、インバータ１２７の出力＝Ｌレベル、ワード線ＷＬ
２＝Ｌレベルとされる。
【００８７】また、ＮＡＮＤ回路１２０の出力＝Ｌレベ
ル、ＮＡＮＤ回路１２１の出力＝Ｈレベルとされること
から、ＮＡＮＤ回路１３５の出力＝Ｈレベル、インバー
タ１３６の出力＝Ｌレベルとされる。
【００８８】この結果、ｐＭＯＳトランジスタ１３７＝
ＯＮ、ｎＭＯＳトランジスタ１３９＝ＯＦＦ、ｐＭＯＳ
トランジスタ１３８＝ＯＦＦ、ｎＭＯＳトランジスタ１
４２＝ＯＮ、ｎＭＯＳトランジスタ１４０＝ＯＮ、ｎＭ
ＯＳトランジスタ１４１＝ＯＦＦとされる。
【００８９】したがって、この場合には、ＶＳＳ電源線
１４４及びｎＭＯＳトランジスタ１４２を介して接地電
圧ＶＳＳ＝０Ｖが出力され、Ｐ型ウエル１０１に対して
バックバイアス電圧ＶＢＢとして接地電圧ＶＳＳ＝０Ｖ
が供給されることになる。
【００９０】これに対して、ワード線ＷＬ１、ＷＬ２が
非選択とされる場合には、ＮＡＮＤ回路１２０の出力＝
Ｈレベル、インバータ１２６の出力＝Ｌレベル、ワード
線ＷＬ１＝Ｌレベル、ＮＡＮＤ回路１２１の出力＝Ｈレ
ベル、インバータ１２７の出力＝Ｌレベル、ワード線Ｗ
Ｌ２＝Ｌレベルとされる。
【００９１】また、ＮＡＮＤ回路１２０の出力＝Ｈレベ
ル、ＮＡＮＤ回路１２１の出力＝Ｈレベルとされること
から、ＮＡＮＤ回路１３５の出力＝Ｌレベル、インバー
タ１３６の出力＝Ｈレベルとされる。
【００９２】この結果、ｐＭＯＳトランジスタ１３７＝
ＯＦＦ、ｎＭＯＳトランジスタ１３９＝ＯＮ、ｐＭＯＳ
トランジスタ１３８＝ＯＮ、ｎＭＯＳトランジスタ１４
２＝ＯＦＦ、ｎＭＯＳトランジスタ１４０＝ＯＦＦ、ｎ
ＭＯＳトランジスタ１４１＝ＯＮとされる。
【００９３】したがって、この場合には、ＶＡＡ線１４
５及びｎＭＯＳトランジスタ１４１を介して負電圧ＶＡ
Ａ＝−２Ｖが出力され、Ｐ型ウエル１０１に対してバッ
クバイアス電圧ＶＢＢとしてこの負電圧ＶＡＡ＝−２Ｖ
が供給されることになる。
【００９４】即ち、図８に示すワード線ＷＬ１〜ＷＬ６
のうち、選択されたワード線に接続されているメモリセ
ルを構成するドライバ・トランジスタが形成されている
Ｐ型ウエルに対してはバックバイアス電圧ＶＢＢとして
接地電圧ＶＳＳ＝０Ｖが供給され、その他のＰ型ウエル
に対しては、バックバイアス電圧ＶＢＢとして負電圧Ｖ
ＡＡ＝−２Ｖが供給される。
【００９５】ここに、バックバイアス電圧ＶＢＢ＝０Ｖ
の場合に、ドライバ・トランジスタ１１０、１１１のス
レッショルド電圧ＶＴＨが、例えば、０.４Ｖとなるよ
うにすると、バックバイアス電圧ＶＢＢ＝−２Ｖとする
場合には、ドライバ・トランジスタ１１０、１１１のス
レッショルド電圧ＶＴＨを０.９Ｖとすることができ
る。
【００９６】このように、本実施例においては、アクセ
ス時、ドライバ・トランジスタ１１０、１１１のスレッ
ショルド電圧ＶＴＨを低く、例えば、０.４Ｖとするこ
とができるので、安定したデータ保持動作を行わせるこ
とができる。
【００９７】また、アクセス時、非選択とされたメモリ
セルにおいては、ドライバ・トランジスタのリーク電流
を、例えば、１.２ｐＡに抑えることができ、負荷素子
をなすｐＭＯＳトランジスタが供給できる電流１μＡに
対して、十分に小さくすることができるので、非選択セ
ルにおけるデータ保持の安定性も確保することができ
る。
【００９８】また、スタンバイ時においては、ドライバ
・トランジスタ１１０、１１１のスレッショルド電圧Ｖ
ＴＨを、例えば、０.９Ｖとすることができるので、ゲ
ート電圧ＶＧ＝０Ｖのリーク電流を１.２×１０-5ｐＡ
に抑えることができ、１Ｍビットの場合には、リーク電
流の合計値を１２ｐＡに抑えることができる。
【００９９】このように、本実施例によれば、ＣＭＯＳ
型のメモリセルを備えるＳＲＡＭについて、低電源電圧
下におけるデータ保持動作の安定性と、スタンバイ時の
消費電力の低減化とを図ることができる。
【０１００】第４実施例・・図１２、図１３ 図１２は本発明の第４実施例の要部を示す回路図であ
る。図中、１５６〜１６３は同一のロウアドレス及び同
一のコラムアドレスを有し、ブロックアドレス信号によ
って選択されるブロックと称されるメモリセル領域であ
る。
【０１０１】これらブロック１５６〜１６３には、図１
に示すメモリセル９と同様のメモリセルが構成されてお
り、そのメモリセル容量は、それぞれ、１２８Ｋビット
とされており、合計で１Ｍビットとされている。
【０１０２】また、１６４は外部からチップセレクト信
号／ＣＳが入力されるチップセレクト信号入力端子、１
６５はチップセレクト信号／ＣＳを取り込み、このチッ
プセレクト信号／ＣＳを反転してなる内部チップセレク
ト信号ＣＳを出力するＣＳバッファである。
【０１０３】また、１６６〜１６８はブロックアドレス
信号ＢＡ０〜ＢＡ２が入力されるブロックアドレス信号
入力端子、１６９はブロックアドレス信号ＢＡ０〜ＢＡ
２を取り込むブロックアドレスバッファである。
【０１０４】また、１７０はブロックアドレス信号ＢＡ
０〜ＢＡ２をデコードしてブロック選択信号ＢＳ０〜Ｂ
Ｓ７を出力するブロックアドレス・デコーダである。
【０１０５】また、１７１〜１７８はそれぞれブロック
１５６〜１６３に対応して設けられ、ブロック１５６〜
１６３に配列されているメモリセルを構成するドライバ
・トランジスタが形成されているＰ型ウエルに対してバ
ックバイアス電圧ＶＢＢを供給するバックバイアス電圧
供給回路である。
【０１０６】これらバックバイアス電圧供給回路１７１
〜１７８は同一の回路構成とされており、バックバイア
ス電圧供給回路１７１を代表して示せば、図１３に示す
ように構成されている。
【０１０７】図１３中、１７９はインバータ、１８０、
１８１はｐＭＯＳトランジスタ、１８２〜１８５はｎＭ
ＯＳトランジスタ、１８６はＶＣＣ電源線、１８７はＶ
ＳＳ電源線である。
【０１０８】また、１８８は負電圧ＶＡＡ＝−２Ｖを発
生する負電圧発生回路であり、この負電圧発生回路１８
８において、１８９はリング発振器であり、１９０〜１
９２はインバータである。
【０１０９】また、１９３はチャージポンプ回路であ
り、１９４はバッファをなすインバータ、１９５はキャ
パシタ、１９６、１９７はｎＭＯＳトランジスタ、１９
８はＶＳＳ電源線である。
【０１１０】このバックバイアス電圧供給回路１７１に
おいては、ブロック選択信号ＢＳ０＝Ｈレベルで、ブロ
ック１５６が選択された場合、インバータ１７９の出力
＝Ｌレベル、ｐＭＯＳトランジスタ１８０＝ＯＮ、ｎＭ
ＯＳトランジスタ１８２＝ＯＦＦ、ｐＭＯＳトランジス
タ１８１＝ＯＦＦ、ｎＭＯＳトランジスタ１８３＝Ｏ
Ｎ、ｎＭＯＳトランジスタ１８４＝ＯＮ、ｎＭＯＳトラ
ンジスタ１８５＝ＯＦＦとなる。
【０１１１】したがって、この場合には、ＶＳＳ電源線
１８７及びｎＭＯＳトランジスタ１８４を介して接地電
圧ＶＳＳ＝０Ｖが出力され、ブロック１５６のメモリセ
ルのドライバ・トランジスタが形成されているＰ型ウエ
ルに対してバックバイアス電圧ＶＢＢとして接地電圧Ｖ
ＳＳ＝０Ｖが供給されることになる。
【０１１２】これに対して、ブロック選択信号ＢＳ０＝
Ｌレベルで、ブロック１５６が非選択とされた場合に
は、インバータ１７９の出力＝Ｈレベル、ｐＭＯＳトラ
ンジスタ１８０＝ＯＦＦ、ｎＭＯＳトランジスタ１８２
＝ＯＮ、ｐＭＯＳトランジスタ１８１＝ＯＮ、ｎＭＯＳ
トランジスタ１８３＝ＯＦＦ、ｎＭＯＳトランジスタ１
８４＝ＯＦＦ、ｎＭＯＳトランジスタ１８５＝ＯＮとな
る。
【０１１３】したがって、この場合には、負電圧発生回
路１８８及びｎＭＯＳトランジスタ１８５を介して負電
圧ＶＡＡ＝−２Ｖが出力され、ブロック１５６のメモリ
セルのドライバ・トランジスタが形成されているＰ型ウ
エルに対してバックバイアス電圧ＶＢＢとして負電圧Ｖ
ＡＡ＝−２Ｖが供給されることになる。
【０１１４】即ち、図１２に示すブロック１５６〜１６
３のうち、選択されたブロックのメモリセルを構成する
ドライバ・トランジスタが形成されているＰ型ウエルに
対しては、バックバイアス電圧ＶＢＢとして接地電圧Ｖ
ＳＳ＝０Ｖが供給され、その他のブロックのメモリセル
を構成するドライバ・トランジスタが形成されているＰ
型ウエルに対しては、バックバイアス電圧ＶＢＢとして
負電圧ＶＡＡ＝−２Ｖが供給される。
【０１１５】ここに、メモリセルを図１に示すメモリセ
ル９と同様に構成する場合、バックバイアス電圧ＶＢＢ
＝０Ｖの場合においては、メモリセルのドライバ・トラ
ンジスタのスレッショルド電圧が、例えば、０.４Ｖと
なるようにすることができる。
【０１１６】そして、このようにする場合には、バック
バイアス電圧ＶＢＢ＝−２Ｖとする場合、メモリセルの
ドライバ・トランジスタのスレッショルド電圧を０.９
Ｖとすることができる。
【０１１７】したがって、本実施例においては、選択さ
れたブロックのメモリセルのドライバ・トランジスタの
スレッショルド電圧を低く、例えば、０.４Ｖとするこ
とができるので、安定したデータ保持動作を行わせるこ
とができる。
【０１１８】また、非選択とされたブロックのメモリセ
ルにおいては、ドライバ・トランジスタのリーク電流
を、例えば、１.２ｐＡに抑えることができ、負荷素子
をなす抵抗が供給できる電流１ｎＡに対して、十分に小
さくすることができるので、非選択とされたブロックに
おけるデータ保持の安定性も確保することができる。
【０１１９】したがって、また、アクセス時において
は、選択されたブロックにおいては、メモリセル１個あ
たりのリーク電流は、スレッショルド電圧＝０.４Ｖで
あることから、１.２ｐＡとなり、リーク電流の合計値
は、１.２×１０-12×１２８×１０3＝１５０ｎＡとな
る。
【０１２０】また、非選択とされたブロックにおいて
は、メモリセル１個あたりのリーク電流は、スレッショ
ルド電圧＝０.９Ｖであることから、１.２×１０-5ｐＡ
となり、リーク電流の合計値は、１.２×１０-17×１２
８×１０3×７＝１０.５ｐＡとなる。
【０１２１】したがって、本実施例においては、アクセ
ス時におけるリーク電流の合計値は約１５０ｎＡとな
り、従来の場合（１.２μＡ）の１／８となる。
【０１２２】また、スタンバイ時においては、ブロック
１５６〜１６３のメモリセルのドライバ・トランジスタ
のスレッショルド電圧を、例えば、０.９Ｖとすること
ができるので、ゲート電圧ＶＧ＝０Ｖにおけるリーク電
流を１.２×１０-5ｐＡに抑えることができ、１Ｍビッ
トの場合には、リーク電流の合計値を１２ｐＡに抑える
ことができる。
【０１２３】このように、本実施例によれば、複数のブ
ロックを有してなるＳＲＡＭについて、低電源電圧下に
おけるデータ保持動作の安定性と、スタンバイ時の消費
電力の低減化とを図ることができる。
【０１２４】
【発明の効果】以上のように、本発明によれば、選択さ
れたメモリセルを構成するドライバ・トランジスタにつ
いては、そのスレッショルド電圧が非選択時の場合より
も低い電圧とされるので、選択されたメモリセルを構成
するドライバ・トランジスタの電流駆動能力を高め、低
電源電圧下でのデータ保持動作の安定性を図ることがで
きると共に、非選択時には、メモリセルを構成するドラ
イバ・トランジスタのスレッショルド電圧を選択された
場合よりも高い電圧とされるので、サブ・スレッショル
ド電流によるリーク電流を小さくすることができ、スタ
ンバイ時の消費電力の低減化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例の要部を示す回路図であ
る。
【図２】本発明の第１実施例が備えているメモリセルを
構成するドライバ・トランジスタの部分の概略的断面図
である。
【図３】本発明の第１実施例が設けているバックバイア
ス電圧供給回路を示す回路図である。
【図４】本発明の第１実施例が設けているバックバイア
ス電圧値制御回路を示す回路図である。
【図５】本発明の第１実施例が設けているバックバイア
ス電圧値制御回路の動作を示す波形図である。
【図６】本発明の第２実施例の要部を示す回路図であ
る。
【図７】本発明の第２実施例が備えているメモリセルの
概略的平面図である。
【図８】本発明の第３実施例の要部を示す回路図であ
る。
【図９】本発明の第３実施例が備えているメモリセルを
示す回路図である。
【図１０】本発明の第３実施例が備えているバックバイ
アス電圧供給回路を示す回路図である。
【図１１】本発明の第３実施例が備えてなる負電圧発生
回路を示す回路図である。
【図１２】本発明の第４実施例の要部を示す回路図であ
る。
【図１３】本発明の第４実施例が備えているバックバイ
アス電圧供給回路及び負電圧発生回路を示す回路図であ
る。
【図１４】従来のＳＲＡＭが備えているメモリセルの一
例を示す図である。
【符号の説明】
（図１） ／ＣＳ チップセレクト信号 ＣＳ 内部チップセレクト信号 ＳＢＢ バックバイアス電圧値制御信号 ＶＢＢ バックバイアス電圧

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】アクセス時には、メモリセルを構成するｎ
    ＭＩＳトランジスタからなるドライバ・トランジスタの
    うち、少なくとも、選択されたメモリセルを構成するｎ
    ＭＩＳトランジスタからなるドライバ・トランジスタの
    スレッショルド電圧が第１の電圧となるように制御し、
    スタンバイ時には、前記メモリセルを構成するｎＭＩＳ
    トランジスタからなるドライバ・トランジスタのスレッ
    ショルド電圧が前記第１の電圧よりも高い第２の電圧と
    なるように制御するスレッショルド電圧制御手段を設け
    て構成されていることを特徴とするスタティックＲＡ
    Ｍ。
  2. 【請求項２】アクセス時には、メモリセルを構成するｎ
    ＭＩＳトランジスタからなるドライバ・トランジスタが
    形成されているＰ型ウエルに対してバックバイアス電圧
    として第１の電圧を供給し、スタンバイ時には、前記メ
    モリセルを構成するｎＭＩＳトランジスタからなるドラ
    イバ・トランジスタが形成されているＰ型ウエルに対し
    てバックバイアス電圧として前記第１の電圧よりも低い
    第２の電圧を供給するバックバイアス電圧供給手段を設
    けて構成されていることを特徴とするスタティックＲＡ
    Ｍ。
  3. 【請求項３】接続されているワード線が選択された場合
    には、対をなす一方及び他方のドライバ・トランジスタ
    が、それぞれ、並列接続された２個のｎＭＩＳトランジ
    スタにより構成され、接続されているワード線が非選択
    とされた場合には、前記一方及び他方のドライバ・トラ
    ンジスタが、それぞれ、１個のｎＭＩＳトランジスタに
    より構成されるスタティック形のメモリセルを設けて構
    成されていることを特徴とするスタティックＲＡＭ。
  4. 【請求項４】アドレスの異なる複数のワード線を２本１
    組とし、この２本１組としたワード線に接続されたメモ
    リセルを構成するｎＭＩＳトランジスタからなるドライ
    バ・トランジスタを同一のＰ型ウエルに形成すると共
    に、選択されたワード線に接続されているメモリセルを
    構成するｎＭＩＳトランジスタからなるドライバ・トラ
    ンジスタが形成されているＰ型ウエルに対してはバック
    バイアス電圧として第１の電圧を供給し、前記２本１組
    とされたワード線の２本を非選択とされたメモリセルを
    構成するｎＭＩＳトランジスタからなるドライバ・トラ
    ンジスタが形成されているＰ型ウエルに対してはバック
    バイアス電圧として前記第１の電圧よりも低い第２の電
    圧を供給するバックバイアス電圧供給手段を設けて構成
    されていることを特徴とするスタティックＲＡＭ。
  5. 【請求項５】同一のロウアドレス及び同一のコラムアド
    レスを有し、ブロックアドレス信号により選択される複
    数のメモリセル領域と、選択されたメモリセル領域に配
    置されているメモリセルを構成するｎＭＩＳトランジス
    タからなるドライバ・トランジスタが形成されているＰ
    型ウエルに対してはバックバイアス電圧として前記第１
    の電圧を供給し、非選択とされたメモリセル領域に配置
    されているメモリセルを構成するｎＭＩＳトランジスタ
    からなるドライバ・トランジスタが形成されているＰ型
    ウエルに対してはバックバイアス電圧として前記第１の
    電圧よりも低い第２の電圧を供給するバックバイアス電
    圧供給手段を設けて構成されていることを特徴とするス
    タティックＲＡＭ。
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