-
Die
Erfindung betrifft eine Halbleiteranordnung wie im Oberbegriff von
Anspruch 1 dargelegt. Eine solche Anordnung ist aus US 5708599A
bekannt. Eine gleichartige Anordnung ist aus einer Veröffentlichung
von K. L. Anderson und L. M. Arzubi in dem IBM Technical Disclosure
Bulletin Bd. 17, Nr. 6, November 1974, S. 1567, 1568 bekannt.
-
Diese
Anordnung nutzt eine sogenannte dynamische 4T-Speicherzelle, d.
h. eine dynamische Speicherzelle, die ein kreuzgekoppeltes Paar
aus NMOS-Transistoren zum Speichern von Information und zwei NMOS-Zugrifftransistoren
zum Zugreifen auf die gespeicherte Information verwendet. In dem kreuzgekoppelten
Paar ist das Gate eines ersten Transistors mit dem Drain eines zweiten
Transistors gekoppelt und umgekehrt. Die Sources der Transistoren
sind miteinander verbunden.
-
Diese
dynamische Speicherzelle kann im Gegensatz zu einer herkömmlichen
dynamischen 1T-Speicherzelle stehen, d. h. einer Speicherstelle mit
einem Speicherkondensator und einem einzigen Zugriffstransistor
zum Zugreifen von auf dem Kondensator gespeicherter Information.
Eine 4T-Speicherzelle erlaubt einen schnelleren Zugriff und eine kürzere Zyklusdauer
als die dynamische 1T-Speicherzelle. Andererseits erfordert eine
4T-Speicherzelle
eine größere Menge
an Substratfläche
für Transistoren
als die 1T-Speicherzelle, aber dies wird durch die Tatsache ausgeglichen,
dass zur Verwendung in einer Speichermatrix die 1T-Speicherzelle
einen relative großen
Kondensator benötigt,
was für eine
4T-Speicherzelle nicht der Fall ist. Dies macht es interessant,
4T-Speicherzellen ohne solche relativ großen Kondensatoren zu verwenden,
insbesondere in Halbleiterfertigungsprozessen, die nicht speziell zur
Herstellung von Speicherkondensatoren optimiert sind, z. B. "Logik"-Fertigungsprozesse,
die zur Herstellung von Signalprozessoren, Mikrocontrollern usw.
entworfen sind.
-
Die
Verwendung einer 4T-Speicherzelle ohne einen relativ großen Speicherkondensator
hat jedoch den Nachteil, dass Leckströme in der Speicherzelle stärker hervortreten,
was zu einer kürzeren Speicherzeit
führt.
Die Veröffentlichung
von Anderson et al. begegnet diesem Problem durch Steigerung der
in der Speicherzelle gespeicherten Spannung. Dies stellt jedoch
besondere Anforderungen an die Fähigkeiten
der Transistoren im Umgang mit Spannungen, es kompliziert die Schaltung
und verschafft nur eine geringe Verstärkung.
-
Der
Erfindung liegt unter anderem als Aufgabe zugrunde, die Speicherzeit
einer Speicherzelle in einer Halbleiteranordnung gemäß dem Oberbegriff zu
erhöhen,
ohne eine verstärkte
Drainspannung zu verwenden.
-
Die
erfindungsgemäße Halbleiteranordnung ist
durch den kennzeichnenden Teil von Anspruch 1 gekennzeichnet. Wenn
der erste und der zweite Transistor NMOS- oder PMOS-Transistoren sind, wird die
Spannung an der Source der kreuzgekoppelten Transistoren erhöht oder
verringert, relativ zur Spannung der ersten Speisespannung, welche
die Spannung ist, mit der die Backgates der kreuzgekoppelten Transistoren
verbunden sind. Somit wird der Leckstrom unterhalb der Schwelle
durch die kreuzgekoppelten Transistoren verringert und folglich
die Speicherzeit erhöht.
Diese Technik ist besonders für Logikschaltungen
mit eingebettetem Speicher geeignet, bei denen die Backgates der
für Logikfunktionen verwendeten
NMOS-Transistoren auch mit dem Anschluss für die erste Speisespannung
verbunden sind.
-
Eine
Ausführungsform
der erfindungsgemäßen Halbleiteranordnung
wird in Anspruch 2 beschrieben. Durch Verwendung eines gemeinsamen Anschlusses
für die
Sources der Transistoren einer Anzahl von Speicherzellen wird die
Menge von Schaltungsflächen
pro Zelle verringert.
-
Die
Erfindung richtet sich primär
auf dynamische Speicherzellen, wo es keine Koppelung zwischen dem
Anschluss für
die zweite Speisespannung und den Drains entweder des ersten oder
des zweiten Transistors gibt, wenn nicht auf die Speicherzelle zugegriffen
wird, oder zumindest nur eine solche parasitäre Kopplung, dass der durch
einen nichtleitenden entweder ersten oder zweiten Transistor fließende Leckstrom
größer als
irgendein vom Anschluss für die
zweite Speicherspannung aus zum Drain dieses Transistors fließender Ladestrom
ist. Die Erfindung kann jedoch auch bei statischen Speicherzellen brauchbar
sein, wo PMOS-Transistoren in der Speicherzelle zwischen den Drains
und dem Anschluss für
die zweite Speisespannung vorliegen. In diesem Fall verringert die
Erfindung die Leistungsaufnahme.
-
Die
Schaltungsanordnung kann wie in Anspruch 5 beschrieben ausgeführt werden.
Im Fall von ersten und zweiten NMOS-Transistoren kann der Kanal
eines PMOS-Transistors
zwischen dem Anschluss für
die erste Stromversorgung und den Sources des ersten und zweiten
Transistors angeordnet werden, wobei das Gate des PMOS-Transistors
mit dem Anschluss für
die erste Stromversorgung verbunden ist. Somit kann die erhöhte Spannung
an den Sources des ersten und zweiten Transistors in einfacher Weise
realisiert werden.
-
Die
Erfindung ist speziell für
integrierte Logikschaltungen mit eingebettetem Speicher geeignet, die
beispielsweise Logikschaltungen wie einen Mikrocontroller oder einen
Signalprozessor enthalten, wobei die Source und das Backgate der
meisten NMOS-Transistoren
in den Logikschaltungen mit dem Anschluss für die erste Stromversorgung
gemeinsam verbunden sind (soweit die Source dieser Transistoren
mit einer festen Spannung verbunden ist).
-
Diese
und andere vorteilhafte Aspekte der Erfindung sind in der Zeichnung
dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
-
1 eine schematische Darstellung
einer Halbleiteranordnung mit einem Speicher
-
2 eine Speicherzelle
-
3 eine weitere Speicherzelle.
-
1 zeigt eine schematische
Darstellung einer Halbleiteranordnung mit einem Speicher. Die Anordnung
enthält
eine Speichermatrix 12, Logikschaltungen 14, Zeilenadressierschaltungen 16 und Spaltenadressierschaltungen 18.
Die Logikschaltungen 14 enthalten beispielsweise die Schaltungsgesamtheit
eines Mikrocontrollers (nicht abgebildet) oder eines digitalen Signalprozessors
(nicht abgebildet). Typischerweise ist die Anordnung ein Prozessor mit
eingebettetem Speicher und alle diese Schaltungen sind auf dem gleichen
Halbleitersubstrat kombiniert.
-
Die
Logikschaltungen 14 haben Adressenausgänge, die mit den Zeilenadressierschaltungen 16 und
den Spaltenadressierschaltungen 18 gekoppelt sind, und
einen Dateneingang/-ausgang, der mit den Spaltenadressierschaltungen 18 gekoppelt
ist. Die Zeilenadressierschaltungen 16 sind mit Zeilenleitungen 16a,b gekoppelt.
Die Spaltenadressier schaltungen 18 sind mit Paaren von
Bitleitungen 11a–d gekoppelt.
Die Speichermatrix enthält
Speicherzellen 10a–d,
die in Zeilen und Spalten angeordnet sind (der Deutlichkeit halber
zwei Zeilen und zwei Spalten, aber natürlich wird in der Praxis eine
viel größere Zahl
von Zeilen und Spalten verwendet). Die Speicherzellen 10a–d jeder
Zelle sind mit eine jeweiligen Zeilenleitung 16a, b verbunden.
Die Speicherzellen 10a–d jeder
Spalte sind mit einem jeweiligen Paar von Bitleitungen 11a–b, 11c–d verbunden.
-
Die
Halbleiteranordnung hat Anschlüsse
für Speisespannungen
VDD und VSS. Diese Anschlüsse
werden mit Logikschaltungen 14, Zeilenadressierschaltungen 16 und
Spaltenzugriffsschaltungen 18 verbunden dargestellt. Allgemein
gesagt enthalten diese Schaltungen 14, 16, 18 NMOS-Transistoren und
PMOS-Transistoren mit Hauptstromkanälen, die zwischen die Anschlüsse für VDD und
VSS geschaltet sind. Die NMOS- und PMOS-Transistoren haben Backgates
(Substrat oder Wanne), die mit VSS bzw. VDD verbunden sind. Dies
sorgt dafür,
dass die Source-Substrat/Wannen-Dioden und die Drain-Substrat/Wannen-Dioden
dieser Transistoren nicht in Durchlassrichtung vorgespannt sind.
Als Beispiel werden die Speisespannungsanschlüsse eines NMOS-Transistors 140 und
eines PMOS-Transistors 142 in den Logikschaltungen 14 gezeigt:
Source und Backgate des NMOS-Transistors 140 sind mit VSS verbunden,
Source und Backgate des PMOS-Transistors 142 sind
mit VDD verbunden.
-
Im
Betrieb verarbeiten die Logikschaltungen 14 Daten und lesen
und schreiben Zwischenergebnisse aus oder in die Speichermatrix 12.
Wenn die Logikschaltungen 14 Zugriff zu einer Speicherzelle anfordern,
werden sie eine Zeilenadresse an die Zeilenadressierschaltungen 16 liefern
und eine Spaltenadresse an die Spaltenzugriffsschaltungen 18.
Die Zeilenadresse wird bewirken, dass die Zeilenadressierschaltungen
aktiviert werden und eine der Zeilenleitungen 16a,b adressiert
wird, die ihrerseits bewirkt, dass alle mit dieser Zeilenleitung 16a,b verbundenen Speicherzellen 10a–d Daten
an das Bitleitungspaar 11a–d ausgeben, mit dem
diese Speicherzelle 10a–d verbunden ist.
Die Spaltenadresse wird bewirken, dass die Spaltenzugriffsschaltung 18 auf
eines der adressierten Leitungspaare 11a–d zugreift
und am Kreuzungspunkt der adressierten Zeile und Spalte Daten aus
der oder in die Speicherzelle 10a–d ausliest oder einschreibt
und sie an die Logikschaltungen 14 oder von diesen her
liefert. Diese Zugriffsbetriebsart wird nur als Beispiel beschrieben.
Ohne von der Erfindung abzuweichen, können andere Zugriffsbetriebsarten
verwendet werden: Zugriff zu allen Spalten parallel oder zu einer
Anzahl Spalten, die ein Informationswort erstellen usw.
-
2 zeigt eine Speicherzelle 10a;
die anderen Zellen 10b–d sind
mit dieser Speicherzelle 10a identisch. Die Speicherzelle 10a enthält einen
kreuzgekoppelten ersten und zweiten Speichertransistor 22a,b vom
NMOS-Leitungstyp, einen ersten und zweiten Zugriffstransistor 24a,b vom
NMOS-Leitungstyp und eine erste Klemme der Source-Speiseschaltung 26.
Die Sources des ersten und zweiten Speichertransistors 22a b sind
miteinander und mit der Source-Speiseschaltung 26 gekoppelt.
Das Gate des ersten Speichertransistors 22a ist mit der
Drain des zweiten Speichertransistors 22b gekoppelt und umgekehrt.
Die Drain des ersten Speichertransistors 22a ist mit einer
ersten Bitleitung 11a aus einem Bitleitungspaar über den
Hauptstromkanal des ersten Zugriffstransistors 24a gekoppelt.
Die Drain des zweiten Speichertransistors 22b ist mit einer
zweiten Bitleitung 11b des Bitleitungspaars über einen
Hauptstromkanal des zweiten Zugriffstransistors 24b gekoppelt.
Die Gates des ersten und zweiten Zugrifftransistors sind mit einer
Wortleitung 16a gekoppelt. Die Backgates des ersten und
zweiten Speichertransistors 22a,b sind mit dem
Anschluss für
die erste Speisespannung VSS zusammen mit einer zweiten Klemme der
Source-Speiseschaltung 26 gekoppelt.
-
Im
Betrieb wird die Speicherzelle 10a in einen von zwei Speicherzuständen gebracht,
die einen logisch wahren bzw. falschen Wert repräsentieren. In einem ersten
Speicherzustand liegt die Gatespannung des ersten Speichertransistors 22a mehr
als eine Schwelle oberhalb der Spannung bei den Sources und die
Gatespannung des zweiten Speichertransistors 22b liegt
im Wesentlichen auf der Spannung der Sources. Somit ist der erste
Speichertransistor 22a leitend und der zweite Speichertransistor 22b ist
nichtleitend. In einem zweiten Speicherzustand sind die Rollen des
ersten und des zweiten Speichertransistors 22a,b hinsichtlich
des ersten Speicherzustandes umgetauscht.
-
In
einem Ruhezustand der Speicherzelle 10a liegt die Zeilenleitung 16a auf
einer niedrigen Spannung. Dies macht die Zugrifftransistoren 24a,b nichtleitend
und ermöglicht,
dass die Speicherzelle 10a in ihrem Speicherzustand verbleibt.
Wenn auf die Zeile zugegriffen wird, zu der die Speicherzelle 10a gehört, wird
die Spannung der Zeilenleitung 16a erhöht, wodurch die Zugrifftransistoren 24a,b leitend
werden. In dem Fall, dass in die Speicherzelle 10a geschrieben wird,
wird auf die Bitleitungen 11a,b eine Spannung gebracht,
die die Speicherzelle 10a dazu zwingt, einen ihrer Speicherzustände anzunehmen.
Vorzugsweise wird die Breiten/Längenverhältnisse
von Speichertransistoren 22a,b zumindest so groß gewählt, dass
diese Transistoren Daten auf den Bitleitungen 11a,b beim
Zugriff verriegeln. Im Fall des Lesens aus der Speicherzelle darf
von den ersten und zwei ten Speichertransistoren 22a,b der
leitende Transistor seine Bitleitung 11a,b auf
den niedrigen Zustand ziehen.
-
Im
Ruhezustand leidet die Speicherzelle 10a unter Lecken,
hauptsächlich
durch die Speichertransistoren 22a,b hindurch,
weil diese gewöhnlich
viel größer als
die Zugrifftransistoren 24a,b sind. Der nichtleitende
Speichertransistor aus den Transistoren 22a,b wird
geringfügig
leiten, wodurch die Spannung an seiner Drain verschwindet. Wenn
die Spannung an dieser Drain zu stark verschwindet, werden beide
Speichertransistoren 22a,b nichtleitend werden,
wodurch der Logikwert der Speicherzelle 10a verloren geht.
Um zu verhindern, dass dies eintritt, muss die Anordnung den Inhalt
der Speicherzelle 10a–d regelmäßig auffrischen,
beispielsweise durch Lesen ihres Inhalts und erneutes Schreiben
dieses Inhalts. Die maximal zulässige
Zeit zwischen erfolgreichen Auffrischhandlungen wird durch den Leckstrom
bestimmt. Es ist daher wünschenswert,
dass dieser Leckstrom möglichst
klein ist.
-
Mit
Hilfe der Source-Speiseschaltung 26 wird der Leckstrom
verringert. Die Source-Speiseschaltung 26 erhöht die Spannung
an den Sources des ersten und des zweiten Speichertransistors 22a,b über die
Spannung der Backgates dieser Speichertransistoren 22a,b hinaus,
d. h. sie lässt
die Spannung an den Sources eine Spannung zwischen der ersten und
der zweiten Speisespannung annehmen, während die Backgates im Wesentlichen
auf der ersten Speisespannung gehalten werden. Daher wird die Drain
des leitenden Transistors der Speichertransistoren 22a,b auch
die erhöhte
Spannung haben, ebenso wie das Gate des nichtleitenden Transistors der
Speichertransistoren 22a,b. Dies führt zu einem wesentlich
geringeren durch den nichtleitenden Transistor der Speichertransistoren 22a,b fließenden Leckstrom
unterhalb der Schwelle, weil der Leckstrom unterhalb der Schwelle
exponentiell proportional zur Spannungsdifferenz zwischen der Spannung am
Gate und der Spannung am Backgate des nichtleitenden Speichertransistors 22a,b ist.
-
Wenn
beispielweise die Differenz zwischen der ersten und zweiten Speisespannung
VSS, VDD 3 V beträgt,
kann die Spannung an den Sources auf 1 V über der Spannung der ersten
Speisespannung VSS erhöht
werden.
-
Somit
ist die Spannung an den Sources der Speichertransistoren 22a,b höher als
die Spannung VSS an den Sources der NMOS-Transistoren, die in den
Logikschaltungen 14, der Zeilenadressierschaltung 16 und
der Spaltenzugriffschaltung 18 (einschließlich Leseverstärkern für die Bitleitungen
und Schreibschaltungen für
die Bitleitungen) eine feste Spannung an ihrer Source haben.
-
In
diesem Zusammenhang sei bemerkt, dass Erhöhen der Spannung an den Sources
der Speisetransistoren 22a,b von der ersten Speisespannung hin
zur zweiten Speisespannung an sich die Menge von an der Drain des
nichtleitendenden Transistors der Speichertransistoren 22a,b gespeicherter
Ladung verringert. Die Spannungsdifferenz zwischen dem Logikzustand
WAHR und dem Logikzustand FALSCH des Speichers wird nämlich kleiner.
An sich würde
dies die Länge
der Zeit, in der die Speicherzelle Information festhalten kann,
bevor sie aufgefrischt werden muss, verringern. Es hat sich jedoch
gezeigt, dass diese Verringerung durch die auf diese Weise erreichte
Leckstromverringerung mehr als ausgeglichen wird. Bei einer Speisespannungsdifferenz
von 3 V, einer Sourcespannung von 1 V oberhalb der ersten Stromversorgungsspannung,
könnte
eine Verbesserung der Speicherzeit mit einem Faktor 15 bei
einer Betriebstemperatur von 125° realisiert
werden.
-
Wie
in 2 gezeigt sind die
Sources des ersten und des zweiten Speichertransistors 22a,b miteinander
verbunden. Eine einzige Source-Speiseschaltung 26 liefert
die Sourcespannung an beide Sources, aber natürlich könnte man auch die Sources voneinander
getrennt halten und unterschiedliche Spannungsquellen verwenden,
um den Sources des ersten bzw. zweiten Transistors 22a,b Spannung zuzuführen.
-
3 zeigt eine Speicherzelle 10a mit
einer speziellen Source-Speiseschaltung 36. Im Übrigen sind
die Komponenten der Speicherzelle 10a die gleichen wie
bei 2 und es werden
die gleichen Bezugszeichen verwendet. Die Source-Speiseschaltung 36 enthält einen
PMOS-Transistor 30 mit einem Hauptstromkanal, der zwischen
den Anschluss für die
erste Speisespannung VSS und die Sources der Speichertransistoren 22a,b geschaltet
ist.
-
Im
Betrieb wird das Gate des PMOS-Transistors 30 beispielsweise
auf dem VSS-Pegel gehalten. In diesem Fall wird die Spannung an
den Sources der Speichertransistoren 22a,b eine
Spannung annehmen, die um eine PMOS-Schwelle (einschließlich Backbiaseffekt)
oberhalb der ersten Speisespannung VSS liegt, d. h. ungefähr 1 V oberhalb
VSS, wenn über
die Bitleitungen 11a,b auf die Speicherzelle zugegriffen
wird.
-
Es
ist möglich,
aber nicht notwendig, dass für unterschiedliche
Speicherzellen unterschiedliche Source-Speiseschaltungen 26, 36 verwendet
werden. Stattdessen kann auch eine gemeinsame Sorurce-Speiseschaltung 26, 36 für die gesamte
Speichermatrix verwendet werden oder jeweils eine für jede Zeile
aus Speicherzellen. Somit kann die für die Source-Speiseschaltung 26, 36 benötigte Halbleitersubstratfläche pro
Speicherzelle klein gehalten werden.