KR100599130B1 - 메모리 셀을 갖는 반도체 장치 - Google Patents

메모리 셀을 갖는 반도체 장치 Download PDF

Info

Publication number
KR100599130B1
KR100599130B1 KR1019997010639A KR19997010639A KR100599130B1 KR 100599130 B1 KR100599130 B1 KR 100599130B1 KR 1019997010639 A KR1019997010639 A KR 1019997010639A KR 19997010639 A KR19997010639 A KR 19997010639A KR 100599130 B1 KR100599130 B1 KR 100599130B1
Authority
KR
South Korea
Prior art keywords
transistors
voltage
memory cell
supply voltage
transistor
Prior art date
Application number
KR1019997010639A
Other languages
English (en)
Other versions
KR20010012678A (ko
Inventor
반더산덴코넬리스지엘엠
반겔로벤조한네스에이제이
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이. filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20010012678A publication Critical patent/KR20010012678A/ko
Application granted granted Critical
Publication of KR100599130B1 publication Critical patent/KR100599130B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Abstract

메모리 셀은 제 1 트랜지스터와 제 2 트랜지스터의 교차 결합 쌍을 포함한다. 드레인의 전압은 제 1 및 제 2 공급 전압 사이의 범위 내에서 작동된다. 제 1 및 제 2 트랜지스터의 백-게이트는 제 1 공급 전압용 접속단에 결합된다. 반도체 장치는 소스를 백-게이트의 전압 및 제 2 공급 전압 사이의 값이 되도록 유도하는 회로 장치를 포함한다. 상기 회로 장치는 제 1 및 제 2 트랜지스터의 소스를 소스 전압으로 유지한다.

Description

메모리 셀을 갖는 반도체 장치{SEMI-CONDUCTOR DEVICE WITH A MEMORY CELL}
본 발명은 청구항 1의 전제부에 제시된 바와 같은 반도체 장치에 관한 것이다. 이러한 장치는 K. L. Anderson 및 L. M. Arzubi에 의한 간행물(1974년 11월자 IBM 기술 사보, Vol.17, No.6, pp.1567∼1568)로부터 알려져 있다.
이 장치는 소위 4T 동적 메모리 셀(dynamic memory cell), 즉 정보 저장을 위한 NMOS 트랜지스터와 저장된 정보를 액세스하기 위한 두 개의 NMOS 액세스 트랜지스터의 교차 결합된 쌍(cross-coupled pair)을 이용하는 동적 메모리 셀을 이용한다. 교차 결합 쌍에 있어서, 제 1 트랜지스터의 게이트(gate)는 제 2 트랜지스터의 드레인(drain)에 결합되고 또한 그 역으로도 결합된다. 트랜지스터의 소스(source)는 서로 접속된다.
이러한 동적 메모리 셀은 종래의 1T 동적 메모리 셀, 즉 캐패시터에 저장된 정보를 액세스하기 위한 하나의 액세스 트랜지스터와 저장 캐패시터(storage capacitor)를 갖는 메모리 셀과 대비될 수 있다. 4T 메모리 셀은 1T 동적 메모리 셀보다 더 빠른 액세스 및 더 짧은 사이클 시간을 가능하게 한다. 한편, 4T 메모리 셀은 1T 메모리 셀보다 트랜지스터를 위한 더 큰 기판 면적량을 필요로 하지만, 이러한 점은 메모리 매트릭스(memory matrix) 내에서 사용하는 데 있어서 1T 메모리 셀은 비교적 큰 캐패시터를 필요로 하지만 4T 메모리 셀에서는 그렇지 않다는 사실로부터 상쇄될 수 있다. 따라서, 이는 이와 같이 캐패시터가 비교적 크지 않아도 되는 4T 메모리 셀을 사용하는 것을 유리하게 하는데, 예를 들면, 신호 프로세서(signal processor), 마이크로 제어기(micro-controllers) 등을 제조하기 위해 고안된 "논리(logic)" 제조 공정 등에서와 같이 메모리 캐패시터를 제조하기 위해 특별히 최적화하지 않아도 되는 반도체 제조 공정에서는 더욱 그러하다.
그러나, 메모리 캐패시터가 비교적 크지 않아도 되는 4T 메모리 셀을 사용하면, 메모리 셀 내의 누설 전류가 더욱 현저하게 되고 이에 따라 유지 시간(retention time)이 더 짧아지게 되는 단점을 갖는다. Anderson 등에 의한 간행물에서는 메모리 셀 내에 저장된 전압을 상승시키는 것으로 이러한 문제에 대해 대처한다. 그러나, 이는 트랜지스터의 전압 처리 능력에 특별한 요구 사항을 부과하여, 회로를 복잡하게 하고, 적은 이득만을 제공한다.
특히, 본 발명의 목적은 도입부의 내용에 따라서, 상승된 드레인 전압을 사용하지 않으면서 반도체 장치에 내의 메모리 셀의 유지 시간을 증가시키는 것이다.
본 발명에 따른 반도체 장치는 청구항 1의 특징부에 의해 특징지워진다. 제 1 및 제 2 트랜지스터가 NMOS 또는 PMOS 트랜지스터일 경우, 교차 결합형 트랜지스터의 소스에서의 전압은 교차 결합형 트랜지스터의 백-게이트(back-gates)에 접속되는 전압인 제 1 공급 전압의 전압에 비해서 제각기 높아지거나, 낮아진다. 따라서, 교차 결합형 트랜지스터를 통과하는 부 임계 누설 전류(sub-threshold leakage current)가 감소되고, 결과적으로 유지 시간이 증가된다. 이러한 기법은 매립형 메모리(embedded memory)를 갖는 논리 회로(logic circuits)에 특히 적합하며, 논리 기능용으로 이용되는 NMOS 트랜지스터는 또한 제 1 공급 전압용 접속단과 접속된 백-게이트를 갖는다.
본 발명에 따른 반도체 장치의 실시예를 청구항 2에 설명하였다. 다수의 메모리 셀의 트랜지스터의 소스에 대한 공통 접속부(common connection)를 이용함으로서, 셀 당 회로 면적량이 감소된다.
본 발명은 기본적으로 동적 메모리 셀에 관한 것으로, 여기에서는 메모리 셀이 액세스되지 않는 경우 제 2 공급 전압용 접속단과 제 1 및 제 2 트랜지스터 중 어느 하나의 드레인이 결합되지 않거나, 또는 적어도, 제 1 및 제 2 트랜지스터 중 비 도전 상태인 트랜지스터를 통과하는 누설 전류가, 제 2 공급 전압의 접속단으로부터 해당 트랜지스터의 드레인으로의 충전 전류(charging current)보다 큰 기생 결합(parasitic coupling)이 존재하는 것에 지나지 않는다. 그러나, 본 발명은 또한 드레인과 제 2 공급 전압의 접속단 사이에 PMOS 트랜지스터가 존재하는 정적 메모리 셀(static memory cell)에도 유효하다. 이 경우에, 본 발명은 전력 소모를 감소시킨다.
청구항 5에 설명된 바와 같은 회로 장치를 구현할 수 있다. NMOS 제 1 및 제 2 트랜지스터의 경우에, PMOS 트랜지스터의 채널은 제 1 전력 공급을 위한 접속단과 제 1 및 제 2 트랜지스터의 소스 사이에 정렬될 수 있고, PMOS 트랜지스터의 게이트는 제 1 전력 공급을 위한 접속단에 접속된다. 따라서, 제 1 및 제 2 트랜지스터의 소스에서 상승된 전압을 용이하게 실현할 수 있다.
본 발명은 예를 들면 마이크로 제어기 또는 신호 프로세서 등과 같은 논리 회로를 포함하는 매립형 메모리(embedded memory)를 갖는 논리 집적화 회로(logic integrated circuits)에 특히 적합하며, 여기에서 논리 회로 내의 대부분의 NMOS 트랜지스터는 (이 트랜지스터들의 소스가 고정 전압에 접속되어 있는 한) 그 소스 및 백-게이트가 제 1 전력 공급을 위한 접속단에 공통적으로 접속된다.
이하의 도면을 이용하여 본 발명의 이러한 유용한 특성 및 다른 특성을 설명할 것이다.
도 1은 메모리를 갖는 반도체 장치에 대한 개략도,
도 2는 메모리 셀을 도시하는 도면,
도 3은 다른 메모리 셀을 도시하는 도면.
도 1에는 메모리 셀을 갖는 반도체 장치에 대한 개략도가 도시되어 있다. 반도체 장치는 메모리 매트릭스(memory matrix)(12), 논리 회로(14), 행 어드레스 회로(row addressing circuits)(16) 및 열 액세스 회로(column accessing circuits)(18)를 포함한다. 논리 회로(14)는 예를 들면 마이크로 제어기(도시하지 않음) 또는 디지털 신호 프로세서(도시하지 않음)와 같은 회로를 포함한다. 전형적으로, 반도체 장치는 매립형 메모리를 갖는 프로세서이며, 이러한 모든 회로는 동일 반도체 기판 위에 결합된다.
논리 회로(14)는 행 어드레스 회로(16)와 열 액세스 회로(18)에 결합된 어드레스 출력단(address outputs) 및 열 액세스 회로(18)에 결합된 데이터 입력/출력단을 포함한다. 행 어드레스 회로(16)는 행 라인(16a, 16b)에 결합된다. 열 액세스 회로(18)는 비트 라인의 쌍(11a-11d)에 결합된다. 메모리 매트릭스는 행 및 열로 정렬된 메모리 셀(10a-10d)을 포함한다(간결성을 위해 두 개의 행 및 두 개의 열을 도시하였으나, 실제적으로는 훨씬 더 많은 개수의 행 및 열을 사용할 수 있음은 당연하다). 각 행의 메모리 셀(10a-10d)은 행 라인(16a, 16b)에 제각기 하나씩 접속된다. 각 열의 메모리 셀(10a-10d)은 비트 라인의 쌍(11a-11b, 11c-11d)에 제각기 접속된다.
반도체 장치는 공급 전압(VDD 및 VSS)용 접속단을 갖는다. 이러한 접속단은 논리 회로(14), 행 어드레스 회로(16) 및 열 액세스 회로(18)와 접속되는 것으로 도시되었다. 대체로, 이러한 회로(14, 16, 18)는 VDD 및 VSS의 접속단들 사이에 접속된 주 전류 채널(main current channels)을 갖는 NMOS 트랜지스터 및 PMOS 트랜지스터를 포함한다. NMOS 및 PMOS 트랜지스터는 VSS 및 VDD에 제각기 접속된 백-게이트(back-gate)(벌크(bulk)형 또는 웰(well)형)를 갖는다. 이것으로 이들 트랜지스터의 소스-벌크/웰 다이오드 및 드레인-벌크/웰 다이오드가 순방향으로 바이어스(forward biased)되지 않게 한다. 예로서, 논리 회로(14) 내의 NMOS 트랜지스터(140) 및 PMOS 트랜지스터(142)의 공급 전압 접속단이 도시되어 있는데, 여기에서 NMOS 트랜지스터(140)는 VSS에 접속된 소스 및 백-게이트를 갖고, PMOS 트랜지스터(142)는 VDD에 접속된 소스 및 백-게이트를 갖는다.
동작시에, 논리 회로(14)는 데이터를 처리하고, 메모리 매트릭스(12)로부터 중간 결과(intermediate results)를 판독하며 메모리 매트릭스(12)에 중간 결과를 기록한다. 논리 회로(14)가 메모리 셀로의 액세스를 필요로 한다면, 논리 회로(14)는 행 어드레스 회로(16)에 행 어드레스를 공급하고 열 액세스 회로(18)에 열 어드레스를 공급할 것이다. 행 어드레스는 행 어드레스 회로가 행 라인(16a, 16b) 중에서 어드레스된 어느 하나를 활성화시켜서, 해당되는 행 라인(16a, 16b)에 접속된 각 메모리 셀(10a-10d)이 메모리 셀(10a-10d)이 접속되어 있는 비트 라인 쌍(11a-11d)에 데이터를 출력하게 할 것이다. 열 어드레스는 열 액세스 회로(18)가 라인 쌍(11a-11d) 중 어드레스된 어느 하나를 액세스하게 하여, 어드레스된 행과 열의 교차점에 있는 메모리 셀(10a-10d)로부터 데이터를 판독하거나 해당 메모리 셀(10a-10d) 내에 데이터를 기록하게 하여, 그 데이터를 논리 회로(14)에 공급하거나 논리 회로(14)로부터 공급받는다. 이러한 액세스 모드는 단지 예시적으로만 설명되었다. 본 발명을 벗어나지 않으면서, 모든 열을 병렬로 액세스하거나, 또는 정보의 워드(word)를 구성하는 다수의 열에 액세스 하는 것 등과 같은 다른 액세스 모드를 이용할 수 있다.
도 2에는 메모리 셀(10a)이 도시되어 있으며, 다른 셀들(10b-10d)은 이 메모리 셀(10a)과 동일하다. 메모리 셀(10a)은, NMOS 도전형(conductivity type)의 교차 결합형 제 1 및 제 2 저장 트랜지스터(22a, 22b), NMOS 도전형의 제 1 및 제 2 액세스 트랜지스터(24a, 24b) 및 소스 공급 회로(26)의 제 1 터미널(terminal)을 포함한다. 제 1 및 제 2 저장 트랜지스터(22a, 22b)의 소스는 서로 결합되고, 소스 공급 회로(26)에도 결합되어 있다. 제 1 저장 트랜지스터(22a)의 게이트는 제 2 저장 트랜지스터(22b)의 드레인에 결합되며, 또한 그 역으로도 마찬가지이다. 제 1 저장 트랜지스터(22a)의 드레인은, 제 1 액세스 트랜지스터(24a)의 주 전류 채널을 거쳐 비트 라인쌍의 제 1 비트 라인(11a)에 결합된다. 제 2 저장 트랜지스터(22b)의 드레인은 제 2 액세스 트랜지스터(24b)의 주 전류 채널을 거쳐 비트 라인 쌍의 제 2 비트 라인(11b)에 결합된다. 제 1 및 제 2 액세스 트랜지스터의 게이트는 워드 라인(16a)에 결합된다. 제 1 및 제 2 저장 트랜지스터(22a, 22b)의 백-게이트는 소스 공급 회로(26)의 제 2 터미널과 함께 제 1 공급 전압(VSS)의 접속단에 결합된다.
작동 중에, 메모리 셀(10a)은, 비트의 참(true) 논리값 또는 거짓(false) 논리값을 각각 나타내는 두 개의 저장 상태 중 어느 한 상태에 놓인다. 제 1 저장 상태에서, 제 1 저장 트랜지스터(22a)의 게이트 전압은 소스 전압보다 어느 임계치이상 더 크고, 제 2 저장 트랜지스터(22b)의 게이트 전압은 실질적으로 소스 전압과 같다. 따라서, 제 1 저장 트랜지스터(22a)는 도전 상태이고, 제 2 트랜지스터는 비도전 상태이다. 제 2 저장 상태에서, 제 1 및 제 2 저장 트랜지스터(22a, 22b)의 역할은 제 1 저장 상태와 반대가 된다.
메모리 셀(10a)의 휴지 상태(quiescent state)에서, 행 라인(16a)은 저 전압 상태에 있다. 이는 액세스 트랜지스터(24a, 24b)가 비 도전 상태가 되게 하고, 메모리 셀(10a)이 그 저장 상태를 계속 유지할 수 있게 한다. 메모리 셀(10a)이 속하는 행이 액세스되면, 행 라인(16a)의 전압이 상승하여, 액세스 트랜지스터(24a, 24b)가 도전 상태가 되게 한다. 메모리 셀(10a)에 기록하는 경우에, 비트 라인(11a, 11b)에 전압을 인가하여 메모리 셀(10a)이 저장 상태 중 어느 하나가 되게 한다. 적어도 액세스 도중에 이 트랜지스터들이 비트 라인(11a, 11b) 위의 임의의 데이터를 래치(latch)할 수 있도록, 저장 트랜지스터(22a, 22b)의 W/L 비를 크게 선택하는 것이 바람직하다. 메모리 셀로부터 데이터를 판독하는 경우에, 제 1 및 제 2 저장 트랜지스터(22a, 22b) 중 도전 상태인 트랜지스터는 그 자신의 비트 라인(11a, 11b)이 로우(low)가 되게 할 수 있다.
휴지 상태에서, 메모리 셀(10a)에서는 대체로 저장 트랜지스터(22a, 22b)를 통해 누설(leakage)이 발생되는데, 이는 일반적으로 저장 트랜지스터(22a, 22b)가 액세스 트랜지스터(24a, 24b)보다 훨씬 더 크기 때문이다. 저장 트랜지스터(22a, 22b) 중 비 도전 상태인 트랜지스터는 약한 도전 상태을 갖게 되고, 이로 인해 그 드레인 전압을 감소시킨다. 이 드레인에서의 전압이 너무 많이 감소되면, 저장 트랜지스터(22a, 22b) 모두가 비 도전 상태가 되어, 메모리 셀(10a)의 논리값이 상실되게 한다. 이러한 현상이 발생되는 것을 막기 위해서, 장치는 예를 들면 메모리 셀(10a-10d)의 컨텐츠를 판독하고 이 컨텐츠를 재기록하는 것 등에 의해, 메모리 셀(10a-10d)의 컨텐츠를 정기적으로 리프레싱(refresh)해야 한다. 연속적인 리프레싱 동작들간의 최대 허용 시간은 누설 전류에 의해 결정된다. 그러므로, 이러한 누설 전류는 가능하면 작은 것이 바람직하다.
누설 전류는 소스 공급 회로(26)에 의해 감소된다. 소스 공급 회로(26)는 제 1 및 제 2 저장 트랜지스터(22a, 22b)의 소스 전압이 저장 트랜지스터(22a, 22b)의 백-게이트 전압을 초과하도록 상승(즉, 소스 전압이 제 1 및 제 2 공급 전압 사이의 전압이 되게 함)시키는 반면, 백-게이트 전압은 실질적으로 제 1 공급 전압으로 유지시킨다. 결과적으로, 저장 트랜지스터(22a, 22b) 중 도전 상태인 트랜지스터의 드레인의 전압도 저장 트랜지스터(22a, 22b) 중 비 도전 상태인 트랜지스터의 게이트에서와 마찬가지로 상승된 전압 상태일 것이다. 이로써, 비도전 상태인 저장 트랜지스터(22a, 22b)의 게이트 전압과 백게이트 전압 사이의 전압차와 부 임계 누설 전류 사이의 관계에 의해서, 저장 트랜지스터(22a, 22b) 중 비 도전 상태인 트랜지스터를 통과하는 부 임계 누설 전류가 실질적으로 낮아지게 된다.
예를 들면, 제 1 및 제 2 공급 전압(VSS, VDD)간의 차이가 3V일 때, 소스 전압을 제 1 공급 전압(VSS)의 전압보다 1V를 높게 할 수 있다.
따라서, 저장 트랜지스터(22a, 22b)의 소스 전압은 논리 회로(14), 행 어드레스 회로(16) 및 열 액세스 회로(18)(해당 비트 라인에 대한 감지 증폭기 및 해당 비트 라인에 대한 기록 회로를 포함함) 내에서 소스 전압이 고정된 NMOS 트랜지스터의 소스 전압(VSS)보다 높다.
이와 관련하여, 저장 트랜지스터(22a, 22b)의 소스 전압을 제 1 공급 전압으로부터 그의 제 2 공급 전압을 향하여 상승시키면, 저장 트랜지스터(22a, 22b) 중 비 도전 상태인 트랜지스터의 드레인에 저장된 전하량이 감소되는 것을 주지해야 한다. 이는 메모리의 참(TRUE) 논리 상태와 거짓(FALSE) 논리 상태 사이의 전압차가 작아지기 때문이다. 본질적으로, 이는 메모리 셀(10a)이 정보를 리프레싱하기 이전에 정보를 유지할 수 있는 시간량을 감소시킬 것이다. 그러나, 이러한 시간량의 감소는 이 방식에 의해 달성되는 누설 전류 감소에 의해 그 이상으로 보상된다는 것이 확인되었다. 예를 들면, 3V의 공급 전압과, 제 1 전력 공급 전압을 1V 초과하는 소스 전압을 가지고, 125℃의 작동 온도에서, 계수 15배 만큼의 유지 시간의 향상을 실현할 수 있었다.
도 2에 도시된 바와 같이, 제 1 및 제 2 저장 트랜지스터(22a, 22b)의 소스는 서로 접속된다. 하나의 소스 공급 회로(26)는 두 개의 소스 모두에 소스 전압을 공급하지만, 이 하나의 소스 공급 회로(26)는 또한 제 1 및 제 2 트랜지스터(22a, 22b)의 소스들을 분리된 채로 유지시키고, 상이한 전압 소스를 이용하여 제 1 및 제 2 트랜지스터(22a, 22b)의 소스들에 제각기 전압을 공급하는 것은 당연하다.
도 3에는 특정한 소스 공급 회로(36)를 갖는 메모리 셀(10a)이 도시되어 있다. 메모리 셀(10a)의 나머지 부품들은 도 2와 동일하며, 동일 참조 번호를 사용한다. 소스 공급 회로(36)는 제 1 공급 전압(VSS)의 접속단 및 저장 트랜지스터(22a, 22b)의 소스 사이에 접속된 주 전류 채널을 갖는 PMOS 트랜지스터를 포함한다.
작동 시에, PMOS 트랜지스터(30)의 게이트는, 예를 들면 VSS 레벨로 유지된다. 이 경우에, 저장 트랜지스터(22a, 22b)의 소스 전압은 임의의 전압이 제 1 공급 전압(VSS)을 초과하는 1개의 PMOS 임계값(백-바이어스 효과(back-bias effect)를 포함함)이 되게 하는데, 이는 비트 라인(11a, 11b)을 거쳐 메모리 셀이 액세스될 때 VSS보다 대략 1V를 초과하는 값이다.
서로 다른 메모리 셀용으로 서로 다른 소스 공급 회로(26, 36)를 사용할 수 있으나 이는 필수적이지 않다. 그 대신에, 공통 소스 공급 회로(26, 36)를 전체 메모리 매트릭스데 대해서, 또는 메모리 셀의 각 행에 대해서 제각기 하나씩 이용할 수 있다. 따라서, 소스 공급 회로(26, 36)에 요구되는 메모리 셀당 반도체 기판 표면 면적을 작게할 수 있다.

Claims (7)

  1. 반도체 장치로서,
    제 1 및 제 2 공급 전압용 각각의 접속단(connections)과,
    교차 결합된 쌍(cross-coupled pair)의 제 1 및 제 2 트랜지스터를 갖는 메모리 셀-상기 제 1 및 제 2 트랜지스터의 게이트(gates)는 제각기 상기 제 2 및 제 1 트랜지스터의 드레인(drains)에 접속됨-을 포함하고,
    상기 드레인의 반도체 장치 동작 전위는 상기 제 1 공급 전압과 제 2 공급 전압 사이의 범위 내에 있으며,
    상기 제 1 및 제 2 트랜지스터의 백-게이트(back-gates)는 상기 제 1 공급 전압용 접속단에 결합되고,
    상기 반도체 장치는 상기 제 1 및 제 2 공급 전압으로부터 소스 전압을 유도하기 위한 회로 장치를 포함하되, 상기 소스 전압은 상기 백-게이트 전압과 상기 제 2 공급 전압 사이의 범위에 있고, 상기 회로 장치는 상기 제 1 및 제 2 트랜지스터의 소스를 상기 소스 전압으로 유지하는
    반도체 장치.
  2. 제 1 항에 있어서,
    상기 반도체 장치는 행 및 열로 정렬되는 메모리 셀의 매트릭스를 포함하되,
    상기 매트릭스 내의 각 메모리 셀은 상기 메모리 셀과 동일하고,
    모든 상기 메모리 셀 중 적어도 두 개의 메모리 셀로부터의 상기 트랜지스터들의 상기 소스들이 공통적으로 접속되며,
    상기 회로 장치는 상기 적어도 두 개의 메모리 셀의 제 1 및 제 2 트랜지스터의 상기 소스들을 상기 소스 전압으로 유지하도록 구성되는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 적어도 두 개의 메모리 셀이 메모리 셀의 하나의 행(row)의 일부를 형성하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 메모리 셀로의 액세스가 없는 경우에 있어서는, 상기 제 1 및 제 2 트랜지스터의 드레인들과 상기 제 2 공급 전압용 접속단 사이의 유효 임피던스(effective impedence)는, 액세스가 발생하지 않을 때의 적어도 상기 제 1 및 제 2 트랜지스터의 상기 드레인으로부터 상기 제 1 공급 전압용 접속단으로의 누설 전류(leakage currents)가 상기 제 2 공급 전압용 접속단으로부터 상기 드레인으로 흐르는 전류보다 클 정도로 높게 한 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 회로 장치는, 상기 제 1 및 제 2 트랜지스터의 도전형과는 상보적인 도전형의 제 3 트랜지스터를 포함하되, 상기 제 3 트랜지스터의 주 전류 채널(main current channel)은 상기 제 1 전압 공급용 접속단과 상기 제 1 및 제 2 트랜지스터의 소스 사이에 결합되고, 상기 제 3 트랜지스터의 게이트는 상기 제 1 공급 전압과 결합되는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 제 1 공급 전압용 접속단에 접속된 소스 및 백-게이트를 갖는 트랜지스터를 포함한 논리 회로(logic circuits)와, 상기 논리 회로에 의해 생성되는 논리 결과값을 상기 메모리 셀에 기록하고 메모리 셀로부터 판독하기 위한, 상기 논리 회로와 상기 메모리 셀간의 메모리 액세스 인터페이스(memory access interface)를 포함하는 반도체 장치.
  7. 제 6 항에 있어서,
    상기 논리 회로는 마이크로 프로세서(micro-processor) 또는 신호 프로세서(signal processor)를 포함하는 반도체 장치.
KR1019997010639A 1998-03-18 1999-02-25 메모리 셀을 갖는 반도체 장치 KR100599130B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP98200866.6 1998-03-18
EP98200866 1998-03-18
PCT/IB1999/000331 WO1999048100A2 (en) 1998-03-18 1999-02-25 Semi-conductor device with a memory cell

Publications (2)

Publication Number Publication Date
KR20010012678A KR20010012678A (ko) 2001-02-26
KR100599130B1 true KR100599130B1 (ko) 2006-07-12

Family

ID=8233480

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019997010639A KR100599130B1 (ko) 1998-03-18 1999-02-25 메모리 셀을 갖는 반도체 장치

Country Status (6)

Country Link
US (1) US5999442A (ko)
EP (1) EP0983593B1 (ko)
JP (1) JP2001527682A (ko)
KR (1) KR100599130B1 (ko)
DE (1) DE69914142T2 (ko)
WO (1) WO1999048100A2 (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6181621B1 (en) * 1999-12-10 2001-01-30 Cypress Semiconductor Corp. Threshold voltage mismatch compensated sense amplifier for SRAM memory arrays
DE10031173C1 (de) * 2000-06-27 2002-01-24 Siemens Ag Verfahren zum Steuern einer Brennkraftmaschine
US6621726B2 (en) * 2001-11-13 2003-09-16 Intel Corporation Biasing technique for a high density SRAM
US7224024B2 (en) * 2002-08-29 2007-05-29 Micron Technology, Inc. Single transistor vertical memory gain cell
US6838723B2 (en) 2002-08-29 2005-01-04 Micron Technology, Inc. Merged MOS-bipolar capacitor memory cell
US20040090820A1 (en) * 2002-11-08 2004-05-13 Saroj Pathak Low standby power SRAM
US6804142B2 (en) * 2002-11-12 2004-10-12 Micron Technology, Inc. 6F2 3-transistor DRAM gain cell
US7030436B2 (en) 2002-12-04 2006-04-18 Micron Technology, Inc. Embedded DRAM gain memory cell having MOS transistor body provided with a bi-polar transistor charge injecting means
US6934181B2 (en) * 2003-02-06 2005-08-23 International Business Machines Corporation Reducing sub-threshold leakage in a memory array
JP4330516B2 (ja) * 2004-08-04 2009-09-16 パナソニック株式会社 半導体記憶装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3662356A (en) * 1970-08-28 1972-05-09 Gen Electric Integrated circuit bistable memory cell using charge-pumped devices
US3870901A (en) * 1973-12-10 1975-03-11 Gen Instrument Corp Method and apparatus for maintaining the charge on a storage node of a mos circuit
US4805148A (en) * 1985-11-22 1989-02-14 Diehl Nagle Sherra E High impendance-coupled CMOS SRAM for improved single event immunity
JPH0745077A (ja) * 1993-08-02 1995-02-14 Nec Corp 記憶装置
US5708509A (en) * 1993-11-09 1998-01-13 Asahi Kogaku Kogyo Kabushiki Kaisha Digital data processing device
JP3085073B2 (ja) * 1994-01-24 2000-09-04 富士通株式会社 スタティックｒａｍ
JPH09282885A (ja) * 1996-04-11 1997-10-31 Mitsubishi Electric Corp 半導体記憶装置

Also Published As

Publication number Publication date
US5999442A (en) 1999-12-07
WO1999048100A3 (en) 1999-11-18
EP0983593B1 (en) 2004-01-14
JP2001527682A (ja) 2001-12-25
EP0983593A2 (en) 2000-03-08
DE69914142D1 (de) 2004-02-19
KR20010012678A (ko) 2001-02-26
DE69914142T2 (de) 2004-10-28
WO1999048100A2 (en) 1999-09-23

Similar Documents

Publication Publication Date Title
US5289432A (en) Dual-port static random access memory cell
US4096584A (en) Low power/high speed static ram
KR100200887B1 (ko) 낮은 전원전압 동작에서도 빠르고 안정된 동작이 가능한 스태틱형 반도체기억장치
US6781870B1 (en) Semiconductor memory device
US4204277A (en) Dynamic read-write random access memory
US20080008018A1 (en) Low voltage operation dram control circuits
US20100271865A1 (en) Semiconductor Memory and Program
JP2007328906A (ja) レベル変換器を備える行デコーダ
US3969708A (en) Static four device memory cell
EP0154547B1 (en) A dynamic read-write random access memory
KR100599130B1 (ko) 메모리 셀을 갖는 반도체 장치
US6859386B2 (en) Semiconductor memory device with memory cell having low cell ratio
KR100674105B1 (ko) 다치 디램
US20180374856A1 (en) Semiconductor memory device
US5973965A (en) Method for operating a SRAM MOS transistor memory cell
US5677889A (en) Static type semiconductor device operable at a low voltage with small power consumption
US4023149A (en) Static storage technique for four transistor IGFET memory cell
US4120047A (en) Quasi-static MOS memory array with standby operation
CA1160742A (en) Static ram memory cell
US7158404B2 (en) Power management circuit and memory cell
US20040256663A1 (en) Semiconductor memory device having memory cells requiring no refresh operation
JPS5855597B2 (ja) 双安定半導体メモリセル
US6829179B2 (en) Semiconductor storage device having substrate potential control
US20040052123A1 (en) Semiconductor memory device comprising memory having active restoration function
US6377494B1 (en) Semiconductor device and electronic apparatus

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120628

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee