JPH0745077A - 記憶装置 - Google Patents
記憶装置Info
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- JPH0745077A JPH0745077A JP19104493A JP19104493A JPH0745077A JP H0745077 A JPH0745077 A JP H0745077A JP 19104493 A JP19104493 A JP 19104493A JP 19104493 A JP19104493 A JP 19104493A JP H0745077 A JPH0745077 A JP H0745077A
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- memory
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/20—Memory cell initialisation circuits, e.g. when powering up or down, memory clear, latent image memory
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【目的】フリップフロップをメモリ・セルとする記憶装
置において、フリップフロップを構成するトランジスタ
に接続される電源ラインを制御することにより、書込み
以外の手段でメモリの内容を設定できるようにする。 【構成】メモリセルのフリップフロップを構成するトラ
ンジスタ１，２に接続される電源ラインを、配列の一部
でそれぞれ相互接続し、相互接続されたラインを電源／
グランド電位に接続するスイッチと制御回路３１を有す
る。
置において、フリップフロップを構成するトランジスタ
に接続される電源ラインを制御することにより、書込み
以外の手段でメモリの内容を設定できるようにする。 【構成】メモリセルのフリップフロップを構成するトラ
ンジスタ１，２に接続される電源ラインを、配列の一部
でそれぞれ相互接続し、相互接続されたラインを電源／
グランド電位に接続するスイッチと制御回路３１を有す
る。
Description
【０００１】
【産業上の利用分野】本発明は記憶装置に関し、特にメ
モリ・セルを書込み以外の方法で任意の状態に設定でき
る半導体メモリに関する。
モリ・セルを書込み以外の方法で任意の状態に設定でき
る半導体メモリに関する。
【０００２】
【従来の技術】従来の半導体メモリとして、トランジス
タをたすき掛けにしたフリップフロップをメモリ・セル
とし、複数のメモリ・セルを配列した記憶装置（スタテ
ィック・ランダム・アクセス・メモリ：以下ＳＲＡＭと
いう）の回路動作について説明する。図６は、このＳＲ
ＡＭの機能ブロックを示したものである。１Ｍワード×
１ビット構成の１Ｍビット・タイプのＳＲＡＭを示して
いる。メモリ・セル３０は１０２４×１０２４に配列さ
れている。
タをたすき掛けにしたフリップフロップをメモリ・セル
とし、複数のメモリ・セルを配列した記憶装置（スタテ
ィック・ランダム・アクセス・メモリ：以下ＳＲＡＭと
いう）の回路動作について説明する。図６は、このＳＲ
ＡＭの機能ブロックを示したものである。１Ｍワード×
１ビット構成の１Ｍビット・タイプのＳＲＡＭを示して
いる。メモリ・セル３０は１０２４×１０２４に配列さ
れている。
【０００３】リード動作では、アドレス入力Ａ10〜Ａ19
４１がデコーダ４２に入力され、アドレス入力４１に従
って１本のワード線をアクティブとする。アクティブと
なったワード線Ｗn ７に接続されている１０２４個のメ
モリ・セル３０が動作し、１０２４本のビット線９に各
メモリ・セルの内容が出力される。アドレス入力Ａ0〜
Ａ9 ４１に従ってセレクタ４２でそのうち１本がＩＯ４
３に接続され、１つのデータが出力される。
４１がデコーダ４２に入力され、アドレス入力４１に従
って１本のワード線をアクティブとする。アクティブと
なったワード線Ｗn ７に接続されている１０２４個のメ
モリ・セル３０が動作し、１０２４本のビット線９に各
メモリ・セルの内容が出力される。アドレス入力Ａ0〜
Ａ9 ４１に従ってセレクタ４２でそのうち１本がＩＯ４
３に接続され、１つのデータが出力される。
【０００４】ライト動作の場合、アドレス入力Ａ10〜Ａ
19４１がデコーダ４２に入力され、アドレス入力にした
がって１本のワード線をアクティブとする。アクティブ
となったワード線Ｗn ７に接続された１０２４個のメモ
リ・セル３０が動作し、１０２４本のビット線に各メモ
リ・セルの内容が出力される。アドレス入力Ａ0 〜Ａ9
４１にしたがってセレクタ４２で選択された１本にＩＯ
４３から入力された書き込みデータがセットされ、それ
がメモリ・セルに書き込まれる。
19４１がデコーダ４２に入力され、アドレス入力にした
がって１本のワード線をアクティブとする。アクティブ
となったワード線Ｗn ７に接続された１０２４個のメモ
リ・セル３０が動作し、１０２４本のビット線に各メモ
リ・セルの内容が出力される。アドレス入力Ａ0 〜Ａ9
４１にしたがってセレクタ４２で選択された１本にＩＯ
４３から入力された書き込みデータがセットされ、それ
がメモリ・セルに書き込まれる。
【０００５】ＳＲＡＭのメモリ・セルの回路図を、図７
に示す。ここで示すメモリ・セルはＭＯＳ型４トランジ
スタ・タイプと呼ばれるもので、これ以外にも６トラン
ジスタ型等種々のメモリ・セルがあるが、動作原理はフ
リップフロップを構成するものである。４つのトランジ
スタは、Ｎチャネル・トランジスタで、それぞれのバッ
ク・ゲートはグランド電位（以下ＧＮＤという）に接続
されている。トランジスタ１，２のドレインは抵抗５，
６を通して電源電位（以下ＶDDという）に、ソースはＧ
ＮＤに接続されている。左のトランジスタ１のゲートは
右のトランジスタ２のドレインに、反対に右のトランジ
スタ２のゲートは左のトランジスタ１のドレインに接続
されている。それぞれのトランジスタのドレインは、２
つのＮチャネル・トランジスタ３，４のソースに接続さ
れ、それぞれのドレインが２本のビット線Ｂm ９とＢm
８に、それぞれのゲートはワード線Ｗn ７に接続されて
いる。
に示す。ここで示すメモリ・セルはＭＯＳ型４トランジ
スタ・タイプと呼ばれるもので、これ以外にも６トラン
ジスタ型等種々のメモリ・セルがあるが、動作原理はフ
リップフロップを構成するものである。４つのトランジ
スタは、Ｎチャネル・トランジスタで、それぞれのバッ
ク・ゲートはグランド電位（以下ＧＮＤという）に接続
されている。トランジスタ１，２のドレインは抵抗５，
６を通して電源電位（以下ＶDDという）に、ソースはＧ
ＮＤに接続されている。左のトランジスタ１のゲートは
右のトランジスタ２のドレインに、反対に右のトランジ
スタ２のゲートは左のトランジスタ１のドレインに接続
されている。それぞれのトランジスタのドレインは、２
つのＮチャネル・トランジスタ３，４のソースに接続さ
れ、それぞれのドレインが２本のビット線Ｂm ９とＢm
８に、それぞれのゲートはワード線Ｗn ７に接続されて
いる。
【０００６】図６では１つのメモリ・セル３０に対して
１本のビット線しか示さなかったが、普通２本のビット
線を使い、一方を書き込みに、他方を読出しに使用する
ようになっている。ここでは、左の反転ビット線Ｂm ８
を書込みに、右のビット線Ｂm ９を読出しに使うものと
して説明する。メモリ・セルへのデータの書込みには、
先に説明したように書き込みたいデータを左の反転ビッ
ト線Ｂm ８に設定し、ワード線Ｗn ７をアクティブとす
る。
１本のビット線しか示さなかったが、普通２本のビット
線を使い、一方を書き込みに、他方を読出しに使用する
ようになっている。ここでは、左の反転ビット線Ｂm ８
を書込みに、右のビット線Ｂm ９を読出しに使うものと
して説明する。メモリ・セルへのデータの書込みには、
先に説明したように書き込みたいデータを左の反転ビッ
ト線Ｂm ８に設定し、ワード線Ｗn ７をアクティブとす
る。
【０００７】まず、書き込みデータを’０’とすると、
トランジスタ３がＯＮとなり、’０’がトランジスタ１
のドレインとトランジスタ２のゲートに加えられる。ト
ランジスタ２のゲートが’０’なのでトランジスタ２は
ＯＦＦとなり、そのドレインは電源電圧ＶDDすなわち’
１’となる。するとトランジスタ１のゲートが’１’と
なりトランジスタがＯＮとなりドレインはＧＮＤ、すな
わち’０’となる。ワード線Ｗn ７がインアクティブと
なり、反転ビット線Ｂm が切り離されても上記たすき掛
けのループでデータが保持される。’１’を書き込んだ
場合も同様の動作となる。反転ビット線Ｂm とビット線
Ｂm ９は論理が反転しているので、読出し動作（あるい
は書込み動作）の際にインバータで論理をあわせる必要
がある。
トランジスタ３がＯＮとなり、’０’がトランジスタ１
のドレインとトランジスタ２のゲートに加えられる。ト
ランジスタ２のゲートが’０’なのでトランジスタ２は
ＯＦＦとなり、そのドレインは電源電圧ＶDDすなわち’
１’となる。するとトランジスタ１のゲートが’１’と
なりトランジスタがＯＮとなりドレインはＧＮＤ、すな
わち’０’となる。ワード線Ｗn ７がインアクティブと
なり、反転ビット線Ｂm が切り離されても上記たすき掛
けのループでデータが保持される。’１’を書き込んだ
場合も同様の動作となる。反転ビット線Ｂm とビット線
Ｂm ９は論理が反転しているので、読出し動作（あるい
は書込み動作）の際にインバータで論理をあわせる必要
がある。
【０００８】このような動作をするＳＲＡＭのメモリ・
セルを初期化する必要がしばしばある。この場合、上記
書込みを繰返して全メモリ・セルにデータを書き込むこ
とになる。例えば、書き込みサイクル・タイムが１５ｎ
Ｓ、１Ｍワード×１ビットのＳＲＡＭでは、最小で１５
×１０-9Ｓ×２20個＝１５７２８６４０×１０-9Ｓ≒１
６ｍＳかかることになる。マイクロプロセッサのデータ
・バスに接続されたＳＲＡＭでは、プログラムで初期化
を行なうため、もっと長時間かかることになる。
セルを初期化する必要がしばしばある。この場合、上記
書込みを繰返して全メモリ・セルにデータを書き込むこ
とになる。例えば、書き込みサイクル・タイムが１５ｎ
Ｓ、１Ｍワード×１ビットのＳＲＡＭでは、最小で１５
×１０-9Ｓ×２20個＝１５７２８６４０×１０-9Ｓ≒１
６ｍＳかかることになる。マイクロプロセッサのデータ
・バスに接続されたＳＲＡＭでは、プログラムで初期化
を行なうため、もっと長時間かかることになる。
【０００９】この初期化の手順を図８のフローチャート
を用いて説明する。まずステップＳ１で初期化するＳＲ
ＡＭのマイクロプロセッサから見えるベース・アドレス
とループ・カウンタを設定する。ループ・カウンタは上
記１Ｍワード×１ビットのＳＲＡＭ全領域を初期化する
のであれば、１Ｍ（２20＝１０４８５７６）に設定す
る。指定されたアドレスに初期化データを書込み、アド
レスをインクリメント、ループ・カウンタをデクリメン
トする。レープ・カウンタがゼロでなければ初期化が終
了していないので、処理を繰返すループに入り、ループ
・カウンタがゼロであれば初期化終了になる。一命令当
り４０ｎＳかかるマイクロプロセッサであれば、 ｛１＋１＋（１＋１＋１）×２20｝［ステップ］×４０
×１０-9Ｓ ＝１２５８２９２００×１０-9Ｓ≒１２６ｍＳかかるこ
とになる。
を用いて説明する。まずステップＳ１で初期化するＳＲ
ＡＭのマイクロプロセッサから見えるベース・アドレス
とループ・カウンタを設定する。ループ・カウンタは上
記１Ｍワード×１ビットのＳＲＡＭ全領域を初期化する
のであれば、１Ｍ（２20＝１０４８５７６）に設定す
る。指定されたアドレスに初期化データを書込み、アド
レスをインクリメント、ループ・カウンタをデクリメン
トする。レープ・カウンタがゼロでなければ初期化が終
了していないので、処理を繰返すループに入り、ループ
・カウンタがゼロであれば初期化終了になる。一命令当
り４０ｎＳかかるマイクロプロセッサであれば、 ｛１＋１＋（１＋１＋１）×２20｝［ステップ］×４０
×１０-9Ｓ ＝１２５８２９２００×１０-9Ｓ≒１２６ｍＳかかるこ
とになる。
【００１０】設定するデータはプログラムによって任意
に設定できるが、通常このような初期化では、すべての
メモリ・セルに同一のデータを設定するが、使用用途に
よっては特定のパターンで初期化する場合がある。その
場合、書込みアドレスに従ってパターンを生成し、各書
込みサイクルで異なるデータを書き込むことになる。例
えば、前記ＳＲＡＭをマイクロプロセッサのキャッシュ
・メモリとして使用する場合、アドレスをキャッシュ・
ラインのアドレスとし、各ＩＯをキャッシュしているデ
ータを表すキャッシュ・データ、そのデータのメイン・
メモリ上でのアドレスを保持するためのキャッシュ・タ
グ、キャッシュ・データが有効か無効かを表すキャッシ
ュ・バリッド・ビットに接続する。このようなキャッシ
ュ・システムでの初期化では、すべてのバリッド・ビッ
トを’０’にクリアする（キャッシュ・データが無効）
必要がある。通常の初期化以外にキャッシュのインバリ
デート動作と呼ばれるキャッシュ・ビットを’０’にク
リアすることもある。
に設定できるが、通常このような初期化では、すべての
メモリ・セルに同一のデータを設定するが、使用用途に
よっては特定のパターンで初期化する場合がある。その
場合、書込みアドレスに従ってパターンを生成し、各書
込みサイクルで異なるデータを書き込むことになる。例
えば、前記ＳＲＡＭをマイクロプロセッサのキャッシュ
・メモリとして使用する場合、アドレスをキャッシュ・
ラインのアドレスとし、各ＩＯをキャッシュしているデ
ータを表すキャッシュ・データ、そのデータのメイン・
メモリ上でのアドレスを保持するためのキャッシュ・タ
グ、キャッシュ・データが有効か無効かを表すキャッシ
ュ・バリッド・ビットに接続する。このようなキャッシ
ュ・システムでの初期化では、すべてのバリッド・ビッ
トを’０’にクリアする（キャッシュ・データが無効）
必要がある。通常の初期化以外にキャッシュのインバリ
デート動作と呼ばれるキャッシュ・ビットを’０’にク
リアすることもある。
【００１１】
【発明が解決しようとする課題】上述のようにＳＲＡＭ
に対してその内容を初期化するには、通常のアクセス・
パスを通じてデータを書込むことによって初期化を行な
っていたため、その処理に時間がかかっていた。特に従
来例の最後に示したキャッシュのインバリデート動作で
は、より高速にバリッド・ビットをクリアすることが必
要になる。マイクロプロセッサによるデータの初期化で
は、約１２６ｍＳ間クリア処理にかかり、その間マイク
ロプロセッサは動作が停止してしまう。
に対してその内容を初期化するには、通常のアクセス・
パスを通じてデータを書込むことによって初期化を行な
っていたため、その処理に時間がかかっていた。特に従
来例の最後に示したキャッシュのインバリデート動作で
は、より高速にバリッド・ビットをクリアすることが必
要になる。マイクロプロセッサによるデータの初期化で
は、約１２６ｍＳ間クリア処理にかかり、その間マイク
ロプロセッサは動作が停止してしまう。
【００１２】この時間を短縮するために、全てのワード
線を同時にアクティブにする機能を持たせたＳＲＡＭも
ある。図９にそのようなＳＲＡＭの一列の回路図を示
す。図６のＳＲＡＭに対し、デコーダ４２の出力に２入
力のＯＲゲート４６が入り、他方の入力はすべて初期化
動作の時にアクティブとなる信号（以下反転ＩＮＴ信号
という：アクティブ・ロー）１０をインバータ２８で反
転した信号（すなわち論理的にはＩＮＩＴ信号）に接続
されている。反転ＩＮＴ信号１０がアクティブ、つま
り’０’となると全てのワード線’１’となり、すべて
のメモリ・セルが書込み状態になる。この時、ビット線
に接続されたトランジスタ４７がＯＮとなりビット線に
は’０’が設定されることになる。これによってビット
線方向に一括してメモリ内容を設定することができるよ
うにしたものである。しかし、この場合デコーダ４２の
出力にＯＲゲート４５が挿入されるため、反転ＩＮＴ信
号が’１’、すなわち通常動作時のアクセス・タイムも
このゲート遅延時間だけ遅れることになる。先に示した
アクセス・タイム１５ｎＳクラスのＳＲＡＭの場合この
ゲート遅延３ｎＳ程度になり、トータルのアクセス・タ
イムは１５＋３＝１８ｎＳとなってしまう。
線を同時にアクティブにする機能を持たせたＳＲＡＭも
ある。図９にそのようなＳＲＡＭの一列の回路図を示
す。図６のＳＲＡＭに対し、デコーダ４２の出力に２入
力のＯＲゲート４６が入り、他方の入力はすべて初期化
動作の時にアクティブとなる信号（以下反転ＩＮＴ信号
という：アクティブ・ロー）１０をインバータ２８で反
転した信号（すなわち論理的にはＩＮＩＴ信号）に接続
されている。反転ＩＮＴ信号１０がアクティブ、つま
り’０’となると全てのワード線’１’となり、すべて
のメモリ・セルが書込み状態になる。この時、ビット線
に接続されたトランジスタ４７がＯＮとなりビット線に
は’０’が設定されることになる。これによってビット
線方向に一括してメモリ内容を設定することができるよ
うにしたものである。しかし、この場合デコーダ４２の
出力にＯＲゲート４５が挿入されるため、反転ＩＮＴ信
号が’１’、すなわち通常動作時のアクセス・タイムも
このゲート遅延時間だけ遅れることになる。先に示した
アクセス・タイム１５ｎＳクラスのＳＲＡＭの場合この
ゲート遅延３ｎＳ程度になり、トータルのアクセス・タ
イムは１５＋３＝１８ｎＳとなってしまう。
【００１３】本発明の目的は、このような問題を解決
し、書込回路以外でメモリセルを一括初期化できると共
に、高速駆動が可能な記憶装置を提供することにある。
し、書込回路以外でメモリセルを一括初期化できると共
に、高速駆動が可能な記憶装置を提供することにある。
【００１４】
【課題を解決するための手段】本発明の構成は、一方の
トランジスタの入力を他方のトランジスタの出力に、出
力を入力に接続してたすき掛け接続したフリップフロッ
プをメモリ・セルとし、このメモリ・セルを複数個配列
した記憶装置において、前記配列されたフリップフロッ
プを構成するたすき掛けされたトランジスタに接続され
る電源ラインを電源から切離し、この切離された電源ラ
インを配列の一部でそれぞれ相互接続し、これら相互接
続されたラインを電源またはグランド電位に接続するス
イッチ回路を備えたことを特徴とする。
トランジスタの入力を他方のトランジスタの出力に、出
力を入力に接続してたすき掛け接続したフリップフロッ
プをメモリ・セルとし、このメモリ・セルを複数個配列
した記憶装置において、前記配列されたフリップフロッ
プを構成するたすき掛けされたトランジスタに接続され
る電源ラインを電源から切離し、この切離された電源ラ
インを配列の一部でそれぞれ相互接続し、これら相互接
続されたラインを電源またはグランド電位に接続するス
イッチ回路を備えたことを特徴とする。
【００１５】
【実施例】図１は、本発明による第１の実施例を示すメ
モリ・セルの回路図である。フリップフロップを構成す
るトランジスタ１，２、抵抗５，６、ビット線との接続
を制御するトランジスタ３，４、ワード線Ｗn ７、ビッ
ト線Ｂm ８，ビット線Ｂm９、は従来例と同じものであ
る。従来例においてＶDDに接続されていた抵抗５，６は
それぞれ２入力ＯＲゲート１２，１３の出力にＯＲゲー
ト１２，１３の一つの入力は反転ＩＮＴ信号１０に、も
う一方の入力は設定する値（Ｂm 側の値）が’１’の場
合’１’に、’０’の場合に’０’に設定される信号
（以下Ｓ／Ｒという）１１とインバータ１４によって論
理反転された信号に接続されている。この追加回路の動
作を、次の表１の真理値表を用いて説明する。この表の
Ａ，Ｂは、図１の回路中のＡ，Ｂの電位を表している。
モリ・セルの回路図である。フリップフロップを構成す
るトランジスタ１，２、抵抗５，６、ビット線との接続
を制御するトランジスタ３，４、ワード線Ｗn ７、ビッ
ト線Ｂm ８，ビット線Ｂm９、は従来例と同じものであ
る。従来例においてＶDDに接続されていた抵抗５，６は
それぞれ２入力ＯＲゲート１２，１３の出力にＯＲゲー
ト１２，１３の一つの入力は反転ＩＮＴ信号１０に、も
う一方の入力は設定する値（Ｂm 側の値）が’１’の場
合’１’に、’０’の場合に’０’に設定される信号
（以下Ｓ／Ｒという）１１とインバータ１４によって論
理反転された信号に接続されている。この追加回路の動
作を、次の表１の真理値表を用いて説明する。この表の
Ａ，Ｂは、図１の回路中のＡ，Ｂの電位を表している。
【００１６】
【表１】
【００１７】まず反転ＩＮＴ信号１０が’１’の場合、
Ｓ／Ｒ信号１１の値に無関係にＲＯゲート１２，１３の
出力Ａ，Ｂは’１’、つまりＶDDとなる。すなわち反転
ＩＮＴ信号１０がインアクティブの場合、従来例で示し
たメモリ・セルと同じ状態となりメモリ素子（フリップ
フロップ）として動作する。次に反転ＩＮＴ信号１０
が’０’、Ｓ／Ｒ信号１１が’０’の場合、ＯＲゲート
１３の２入力はともに’０’の場合、ＯＲゲート１３の
２入力はともに’０’なのでその出力Ｂは’０’、つま
りＧＮＤとなる。逆にＯＲゲート１２の一方の入力（こ
の場合で右の入力）はインバータ１４によってＳ／Ｒ信
号１１が論理反転された信号が入力されるので’１’と
なりＯＲゲート１２の出力Ａは’１’、つまりＶDDとな
る。逆に反転ＩＮＴ信号が’０’、Ｓ／Ｒ信号が’１’
の場合、Ｂが’１’（ＶDD）、Ａが’０’（ＧＮＤ）と
なる。
Ｓ／Ｒ信号１１の値に無関係にＲＯゲート１２，１３の
出力Ａ，Ｂは’１’、つまりＶDDとなる。すなわち反転
ＩＮＴ信号１０がインアクティブの場合、従来例で示し
たメモリ・セルと同じ状態となりメモリ素子（フリップ
フロップ）として動作する。次に反転ＩＮＴ信号１０
が’０’、Ｓ／Ｒ信号１１が’０’の場合、ＯＲゲート
１３の２入力はともに’０’の場合、ＯＲゲート１３の
２入力はともに’０’なのでその出力Ｂは’０’、つま
りＧＮＤとなる。逆にＯＲゲート１２の一方の入力（こ
の場合で右の入力）はインバータ１４によってＳ／Ｒ信
号１１が論理反転された信号が入力されるので’１’と
なりＯＲゲート１２の出力Ａは’１’、つまりＶDDとな
る。逆に反転ＩＮＴ信号が’０’、Ｓ／Ｒ信号が’１’
の場合、Ｂが’１’（ＶDD）、Ａが’０’（ＧＮＤ）と
なる。
【００１８】次にこのように動作する制御回路３１を付
加した場合のメモリ・セルの動作を説明する。反転ＩＮ
Ｔ信号１０が’１’の状態（すなわち通常の動作状態）
でメモリ・セルが’１’を保持（すなわちトランジスタ
２のドレインがＶDD）している時に、反転ＩＮＴ信号１
０がアクティブ（’０’）、Ｓ／Ｒ信号１１が’０’と
なると、前述の表１に示した真理値表に従って動作す
る。
加した場合のメモリ・セルの動作を説明する。反転ＩＮ
Ｔ信号１０が’１’の状態（すなわち通常の動作状態）
でメモリ・セルが’１’を保持（すなわちトランジスタ
２のドレインがＶDD）している時に、反転ＩＮＴ信号１
０がアクティブ（’０’）、Ｓ／Ｒ信号１１が’０’と
なると、前述の表１に示した真理値表に従って動作す
る。
【００１９】ＢがＧＮＤすなわち’０’となりトランジ
スタ１のゲートも’０’となる。するとトランジスタ１
がＯＦＦとなり、そのドレインは抵抗５を通してＡの電
位、すなわちＶDDとなる。その電位はトランジスタ２の
ゲート電位となり、このトランジスタＯＮとなる。この
時点でＢの電位がＧＮＤであるが、反転ＩＮＴ信号１０
がインアクティブ（’１’）に戻り通常のメモリ・セル
動作状態に戻っても、トランジスタ２がＯＮであるため
のそのドレイン電位は’０’（すなわちメモリ・セル
が’０’を保持した状態）となる。反対にメモリ・セル
が最初から’０’を保持している場合、トランジスタ１
がＯＦＦ、トランジスタ２がＯＮしている状態なのでＢ
の電位に無関係にトランジスタ２のドラインはＧＮＤす
なわち’０’を保持し続けることになる。さらに反転Ｉ
ＮＴ信号１０が’０’、Ｓ／Ｒ信号１１が’１’になっ
た場合、左右の各素子の動作が上記説明と反対の状態と
なるのでメモリ・セルが’１’を保持するようになる。
以上のようにしてＡ，Ｂの電位を排他的に制御すること
でメモリ・セルの保持状態を一定の状態に変化（すなわ
ち初期化）することができるようになる。
スタ１のゲートも’０’となる。するとトランジスタ１
がＯＦＦとなり、そのドレインは抵抗５を通してＡの電
位、すなわちＶDDとなる。その電位はトランジスタ２の
ゲート電位となり、このトランジスタＯＮとなる。この
時点でＢの電位がＧＮＤであるが、反転ＩＮＴ信号１０
がインアクティブ（’１’）に戻り通常のメモリ・セル
動作状態に戻っても、トランジスタ２がＯＮであるため
のそのドレイン電位は’０’（すなわちメモリ・セル
が’０’を保持した状態）となる。反対にメモリ・セル
が最初から’０’を保持している場合、トランジスタ１
がＯＦＦ、トランジスタ２がＯＮしている状態なのでＢ
の電位に無関係にトランジスタ２のドラインはＧＮＤす
なわち’０’を保持し続けることになる。さらに反転Ｉ
ＮＴ信号１０が’０’、Ｓ／Ｒ信号１１が’１’になっ
た場合、左右の各素子の動作が上記説明と反対の状態と
なるのでメモリ・セルが’１’を保持するようになる。
以上のようにしてＡ，Ｂの電位を排他的に制御すること
でメモリ・セルの保持状態を一定の状態に変化（すなわ
ち初期化）することができるようになる。
【００２０】このような初期化方法では、反転ＩＮＴ信
号１０がアクティブになってＡまたはＢの電位が変化す
るまでの時間（ＯＲゲート１２または１３の伝播遅延時
間）、それによって対応するトランジスタ１または２の
ＯＮ／ＯＦＦが変化し、ドレイン電位がそこに接続され
た対応するトランジスタ２または１のゲート電位が変化
し、そのトランジスタのＯＮ／ＯＦＦが変化するまでの
時間（トランジスタ１，２のスイッチング遅延時間の２
倍）の総和で初期化が完了する。例えば、ＯＲゲート１
２，１３の伝播遅延時間を３ｎＳ、トランジスタ１，２
のスイッチング遅延時間を２ｎＳとすると、３ｎＳ＋２
×２ｎＳ＝７ｎｍで初期化が可能となる。この遅延時間
の値は、従来例で示したアクセス・タイム１５ｎＳのＳ
ＲＡＭで実現可能な値である。
号１０がアクティブになってＡまたはＢの電位が変化す
るまでの時間（ＯＲゲート１２または１３の伝播遅延時
間）、それによって対応するトランジスタ１または２の
ＯＮ／ＯＦＦが変化し、ドレイン電位がそこに接続され
た対応するトランジスタ２または１のゲート電位が変化
し、そのトランジスタのＯＮ／ＯＦＦが変化するまでの
時間（トランジスタ１，２のスイッチング遅延時間の２
倍）の総和で初期化が完了する。例えば、ＯＲゲート１
２，１３の伝播遅延時間を３ｎＳ、トランジスタ１，２
のスイッチング遅延時間を２ｎＳとすると、３ｎＳ＋２
×２ｎＳ＝７ｎｍで初期化が可能となる。この遅延時間
の値は、従来例で示したアクセス・タイム１５ｎＳのＳ
ＲＡＭで実現可能な値である。
【００２１】図２は、本発明による第２の実施例を示す
回路図である。第１の実施例ではすべのメモリ・セルを
任意の状態に設定できるメモリ・セル構造を示したが、
本実施例では、ビット方向に配列をブロック化し、ビッ
ト方向に同一データに初期化できるようにしたものであ
る。メモリ・セル内部は、図１で示したメモリ・セル３
０と同じになっている。説明をわかりやすくするため
に、ワード線Ｗn 、ビット線Ｂm ，反転Ｂm に接続され
たメモリ・セルをメモリ・セル（ｎ，ｍ）と表記するこ
とにする。各メモリ・セル３０の抵抗の一端（フリップ
フロップを構成するトランジスタ１，２のドレインが接
続されていない一端）をＡ，Ｂとする。
回路図である。第１の実施例ではすべのメモリ・セルを
任意の状態に設定できるメモリ・セル構造を示したが、
本実施例では、ビット方向に配列をブロック化し、ビッ
ト方向に同一データに初期化できるようにしたものであ
る。メモリ・セル内部は、図１で示したメモリ・セル３
０と同じになっている。説明をわかりやすくするため
に、ワード線Ｗn 、ビット線Ｂm ，反転Ｂm に接続され
たメモリ・セルをメモリ・セル（ｎ，ｍ）と表記するこ
とにする。各メモリ・セル３０の抵抗の一端（フリップ
フロップを構成するトランジスタ１，２のドレインが接
続されていない一端）をＡ，Ｂとする。
【００２２】本実施例では、メモリ・セル（０，ｍ），
（１，ｍ），…，（ｎ，ｍ），（ｎ＋１，ｍ），…，
（１０２３，ｍ）のＡとＢをそれぞれ接続し、ＡをＰチ
ャネル・トランジスタ１５とＮチャネル・トランジスタ
１６で構成されるインバータの出力に、ＢをＰチャネル
・トランジスタ１７とＮチャネル・トランジスタ１８で
構成されるインバータの出力に接続する。それぞれのイ
ンバータ入力は、ＮＯＲゲート１９，２０の出力に、そ
のＮＯＲゲートの入力は反転ＩＮＴ信号１０とそれぞれ
Ｓ／Ｒm 信号２２とインバータ２１で反転された信号に
接続される。ここでＰチャネル・トランジスタ１５，１
７とＮチャネル・トランジスタ１６，１８で構成される
インバータが入るので、インバータは、ビット方向の全
メモリ・セルの電流を負担できるようにそのドライブ能
力（ディメンジョン）を決めておく。反転ＩＮＴ信号１
０をアクティブにすることで、ビット線方向のメモリ・
セル（０，ｍ），（１，ｍ），…，（ｎ，ｍ），（ｎ＋
１，ｍ），…，（１０２３，ｍ）を一括してＳ／Ｒm ２
２の状態に初期化することができる。
（１，ｍ），…，（ｎ，ｍ），（ｎ＋１，ｍ），…，
（１０２３，ｍ）のＡとＢをそれぞれ接続し、ＡをＰチ
ャネル・トランジスタ１５とＮチャネル・トランジスタ
１６で構成されるインバータの出力に、ＢをＰチャネル
・トランジスタ１７とＮチャネル・トランジスタ１８で
構成されるインバータの出力に接続する。それぞれのイ
ンバータ入力は、ＮＯＲゲート１９，２０の出力に、そ
のＮＯＲゲートの入力は反転ＩＮＴ信号１０とそれぞれ
Ｓ／Ｒm 信号２２とインバータ２１で反転された信号に
接続される。ここでＰチャネル・トランジスタ１５，１
７とＮチャネル・トランジスタ１６，１８で構成される
インバータが入るので、インバータは、ビット方向の全
メモリ・セルの電流を負担できるようにそのドライブ能
力（ディメンジョン）を決めておく。反転ＩＮＴ信号１
０をアクティブにすることで、ビット線方向のメモリ・
セル（０，ｍ），（１，ｍ），…，（ｎ，ｍ），（ｎ＋
１，ｍ），…，（１０２３，ｍ）を一括してＳ／Ｒm ２
２の状態に初期化することができる。
【００２３】次の表２に、従来例で示した１Ｍワード×
１ビット構成のメモリとした場合の初期化された状態で
ＳＲＡＭのアドレスからみた場合のデータの並びを示
す。０００００H 番地はＳ／Ｒ0 ，００００１H 番地は
Ｓ／Ｒ1 ，…，００３ＦＦH 番地はＳ／Ｒ1023，００４
００H 番地はＳ／Ｒ0 ，００４０１H 番地Ｓ／Ｒ1 ，
…，００７ＦＦH 番地はＳ／Ｒ1023となり、００８００
H 番地からその繰返しとなる。
１ビット構成のメモリとした場合の初期化された状態で
ＳＲＡＭのアドレスからみた場合のデータの並びを示
す。０００００H 番地はＳ／Ｒ0 ，００００１H 番地は
Ｓ／Ｒ1 ，…，００３ＦＦH 番地はＳ／Ｒ1023，００４
００H 番地はＳ／Ｒ0 ，００４０１H 番地Ｓ／Ｒ1 ，
…，００７ＦＦH 番地はＳ／Ｒ1023となり、００８００
H 番地からその繰返しとなる。
【００２４】
【表２】
【００２５】図３は、本発明によるＳＲＡＭの第３の実
施例を示す回路図である。本実施例では、ワード方向に
配列をブロック化している。構成素子は第２の実施例と
同じであるが、メモリ・セルのＡ，Ｂをワード線方向に
接続し、制御回路出力に接続されている。すなわち、メ
モリ・セル（ｎ，０），（ｎ，１），…，（ｎ，ｍ），
（ｎ，ｍ＋１），…（ｎ，１０２３）を一括してＳ／Ｒ
n+1 ２２の状態に初期化することができる。
施例を示す回路図である。本実施例では、ワード方向に
配列をブロック化している。構成素子は第２の実施例と
同じであるが、メモリ・セルのＡ，Ｂをワード線方向に
接続し、制御回路出力に接続されている。すなわち、メ
モリ・セル（ｎ，０），（ｎ，１），…，（ｎ，ｍ），
（ｎ，ｍ＋１），…（ｎ，１０２３）を一括してＳ／Ｒ
n+1 ２２の状態に初期化することができる。
【００２６】次の表３に従来例で示した１Ｍワード×１
ビット構成のメモリとした場合の初期化された状態でＳ
ＲＡＭのアドレスからみた場合のデータの並びを示す。
０００００H 番地から００３ＦＦH 番地はＳ／Ｒ0 に、
００４００H 番地から００７ＦＦH 番地はＳ／Ｒ1 に、
順次１０２４番地づつブロック化された繰り返しとな
る。
ビット構成のメモリとした場合の初期化された状態でＳ
ＲＡＭのアドレスからみた場合のデータの並びを示す。
０００００H 番地から００３ＦＦH 番地はＳ／Ｒ0 に、
００４００H 番地から００７ＦＦH 番地はＳ／Ｒ1 に、
順次１０２４番地づつブロック化された繰り返しとな
る。
【００２７】
【表３】
【００２８】図４は、本発明によるＳＲＡＭの第４の実
施例を示すブロック図である。本実施例では、ワード方
向／ビット方向に配列をブロック化している。メモリ・
セル３０、制御回路３１は第１〜３の実施例と同じであ
る。従来例で説明した１０２４×１０２４のメモリ・セ
ルを２５６×２５６のメモリ・セルを含む１６個（４×
４）のブロックに分割している。メモリ・ブロックを識
別するためにメモリ・セルと同様に〈ｉ，ｊ〉の添字で
説明する。ｉはワード方向、ｊはビット方向を表してい
る。各メモリ・ブロック〈ｉ，ｊ〉内のメモリ・セルの
Ａ，Ｂはすべて接続され制御回路<i,j> に接続されてい
る。制御回路<i,j> は反転ＩＮＴ信号１０とＳ／Ｒ<i,j
> ２２が入力されており、反転ＩＮＴ信号１０がアクテ
ィブとなるとメモリ・ブロック〈ｉ，ｊ〉内の２５６×
２５６個すべてのメモリ・セルは、一括してＳ／Ｒ<i,j
> ２２の状態に初期化される。
施例を示すブロック図である。本実施例では、ワード方
向／ビット方向に配列をブロック化している。メモリ・
セル３０、制御回路３１は第１〜３の実施例と同じであ
る。従来例で説明した１０２４×１０２４のメモリ・セ
ルを２５６×２５６のメモリ・セルを含む１６個（４×
４）のブロックに分割している。メモリ・ブロックを識
別するためにメモリ・セルと同様に〈ｉ，ｊ〉の添字で
説明する。ｉはワード方向、ｊはビット方向を表してい
る。各メモリ・ブロック〈ｉ，ｊ〉内のメモリ・セルの
Ａ，Ｂはすべて接続され制御回路<i,j> に接続されてい
る。制御回路<i,j> は反転ＩＮＴ信号１０とＳ／Ｒ<i,j
> ２２が入力されており、反転ＩＮＴ信号１０がアクテ
ィブとなるとメモリ・ブロック〈ｉ，ｊ〉内の２５６×
２５６個すべてのメモリ・セルは、一括してＳ／Ｒ<i,j
> ２２の状態に初期化される。
【００２９】次の表４に、従来例で示した１Ｍワード×
１ビット構成のメモリとした場合の初期化された状態で
ＳＲＡＭのアドレスからみた場合のデータの並びを示
す。
１ビット構成のメモリとした場合の初期化された状態で
ＳＲＡＭのアドレスからみた場合のデータの並びを示
す。
【００３０】
【表４】
【００３１】図５は、本発明によるＳＲＡＭの第５の実
施例を示す回路図である。本実施例は、図２に示したビ
ット線方向にブロック化したＳＲＡＭに対して初期化デ
ータを固定した場合を示している。メモリ・セル（０，
ｍ），（１，ｍ），…，（１０２３，ｍ）はＢの電位が
ＶDDに固定されており、Ａの電位はインバータ２１およ
びトランジスタ１５，１６で構成されるインバータを通
して反転ＩＮＴ信号１０と同じになる。反転ＩＮＴ信号
１０がインアクティブ、つまりＶDDならばＡはＶDDとな
り、メモリ・セルは通常のフリップフロップとして動作
する。反転ＩＮＴ信号１０をアクティブ、つまりＧＮＤ
にするとＡの電位がＧＮＤとなりビット線Ｂm ９が’
１’になる初期化が行なわれる。
施例を示す回路図である。本実施例は、図２に示したビ
ット線方向にブロック化したＳＲＡＭに対して初期化デ
ータを固定した場合を示している。メモリ・セル（０，
ｍ），（１，ｍ），…，（１０２３，ｍ）はＢの電位が
ＶDDに固定されており、Ａの電位はインバータ２１およ
びトランジスタ１５，１６で構成されるインバータを通
して反転ＩＮＴ信号１０と同じになる。反転ＩＮＴ信号
１０がインアクティブ、つまりＶDDならばＡはＶDDとな
り、メモリ・セルは通常のフリップフロップとして動作
する。反転ＩＮＴ信号１０をアクティブ、つまりＧＮＤ
にするとＡの電位がＧＮＤとなりビット線Ｂm ９が’
１’になる初期化が行なわれる。
【００３２】同様にメモリ・セル（０，ｍ＋１），
（１，ｍ＋１），…，（１０２３，ｍ＋１）はＡの電位
がＶDDに固定されており、Ｂの電位はインバータ２１お
よびトランジスタ１５，１６で構成されるインバータを
通して反転ＩＮＴ信号１０と同じになる。反転ＩＮＴ信
号１０がインアクティブ、つまりＶDDならばＢはＶDDと
なり、メモリ・セルは通常のフリップフロップとして動
作する。この反転ＩＮＴ信号１０をアクティブ、つま
り’０’にするとＢの電位がＧＮＤとなりビット線Ｂm
９が’０’になる初期化が行なわれる。メモリ・セル
（ｎ，ｍ）と（ｎ，ｍ＋１）３０では、反転ＩＮＴ信号
１０が左右逆に接続されているため、逆の値に初期化が
できるようになっている。
（１，ｍ＋１），…，（１０２３，ｍ＋１）はＡの電位
がＶDDに固定されており、Ｂの電位はインバータ２１お
よびトランジスタ１５，１６で構成されるインバータを
通して反転ＩＮＴ信号１０と同じになる。反転ＩＮＴ信
号１０がインアクティブ、つまりＶDDならばＢはＶDDと
なり、メモリ・セルは通常のフリップフロップとして動
作する。この反転ＩＮＴ信号１０をアクティブ、つま
り’０’にするとＢの電位がＧＮＤとなりビット線Ｂm
９が’０’になる初期化が行なわれる。メモリ・セル
（ｎ，ｍ）と（ｎ，ｍ＋１）３０では、反転ＩＮＴ信号
１０が左右逆に接続されているため、逆の値に初期化が
できるようになっている。
【００３３】このように初期値を決められるシステム、
例えば従来例の最後に示したシャッシュ・メモリ・シス
テムにおけるバリッド・ビット（初期化では’０’にク
リアする）等では制御回路が簡単になるというメリット
がある。また、ビット線方向の配線密度が３／４となり
集積度が向上できるメリットもある。
例えば従来例の最後に示したシャッシュ・メモリ・シス
テムにおけるバリッド・ビット（初期化では’０’にク
リアする）等では制御回路が簡単になるというメリット
がある。また、ビット線方向の配線密度が３／４となり
集積度が向上できるメリットもある。
【００３４】
【発明の効果】以上説明したように本発明によれば、書
込み以外の手段でメモリ・セルを任意のブロックで一括
して初期化できるという効果を有する。このように書込
み以外の手段で初期化できるため、メモリ・セルへのア
クセス経路に制御回路がなくアクセス・タイムに変化が
ない、すなわちＳＲＡＭのひとつのメリットである高速
性を損うことがないという利点がある。また、従来の構
成では、一括して初期化するのはビット方向にしかでき
ないが、本発明では、ワード方向（図２）、任意のブロ
ック（図３）、最終的にはすべてのビット（図１）を任
意の状態に初期化することもできるという効果がある。
込み以外の手段でメモリ・セルを任意のブロックで一括
して初期化できるという効果を有する。このように書込
み以外の手段で初期化できるため、メモリ・セルへのア
クセス経路に制御回路がなくアクセス・タイムに変化が
ない、すなわちＳＲＡＭのひとつのメリットである高速
性を損うことがないという利点がある。また、従来の構
成では、一括して初期化するのはビット方向にしかでき
ないが、本発明では、ワード方向（図２）、任意のブロ
ック（図３）、最終的にはすべてのビット（図１）を任
意の状態に初期化することもできるという効果がある。
【図１】本発明の第１の実施例のメモリ・セル部分の回
路図。
路図。
【図２】本発明の第２の実施例のビット線方向にブロッ
ク化したメモリの回路図。
ク化したメモリの回路図。
【図３】本発明の第３の実施例のワード線方向にブロッ
ク化したメモリの回路図。
ク化したメモリの回路図。
【図４】本発明の第４の実施例のワード線／ワード線方
向にブロック化したメモリのブロック図。
向にブロック化したメモリのブロック図。
【図５】本発明の第５の実施例のビット線方向にブロッ
ク化したメモリ（初期値固定）の回路図。
ク化したメモリ（初期値固定）の回路図。
【図６】従来のＳＲＡＭの一例の機能ブロック図。
【図７】図６に用いられるメモリ・セルの回路図。
【図８】従来例のマイクロプロセッサのプログラムによ
るＳＲＡＭの初期化を説明するフローチャート。
るＳＲＡＭの初期化を説明するフローチャート。
【図９】従来例の初期化機能付ＳＲＡＭの機能ブロック
図。
図。
１〜４，１６，１８ Ｎチャネル・トランジスタ ５，６ 抵抗 ７ ワード線（Ｗn ） ８ ビット線（反転：Ｂm ） ９ ビット線（Ｂm ） １０ 初期化信号（ＩＮＴ） １１ 初期値信号（Ｓ／Ｒ） １２，１３，４６ ＯＲゲート １４，２１，４５ インバータ １５，１７ Ｐチャネル・トランジスタ １９，２０ ＮＯＲゲート ２２ 初期値信号 ３０ メモリセル ３１ 制御回路 ４１ アドレス入力（Ａ0 〜Ａ19） ４２ デコーダ ４３ セレクタ ４４ データ入出力（ＩＯ） ４７ トランジスタ
Claims (2)
- 【請求項１】 一方のトランジスタの入力を他方のトラ
ンジスタの出力に、出力を入力に接続してたすき掛け接
続したフリップフロップをメモリ・セルとし、このメモ
リ・セルを複数個配列した記憶装置において、前記配列
されたフリップフロップを構成するたすき掛けされたト
ランジスタに接続される電源ラインを電源から切離し、
この切離された電源ラインを配列の一部でそれぞれ相互
接続し、これら相互接続されたラインを電源またはグラ
ンド電位に接続するスイッチ回路を備えたことを特徴と
する記憶装置。 - 【請求項２】 スイッチ回路が、両方のトランジスタを
同時に電源ラインに接続するか、または一方のトランジ
スタのみを電源ラインに接続するように制御する制御回
路に接続される請求項１記載の記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19104493A JPH0745077A (ja) | 1993-08-02 | 1993-08-02 | 記憶装置 |
| KR94018966A KR0132636B1 (en) | 1993-08-02 | 1994-08-01 | Memory device |
| EP94112075A EP0642131A3 (en) | 1993-08-02 | 1994-08-02 | Static RAM memory device with reset circuit. |
| US08/284,194 US5450353A (en) | 1993-08-02 | 1994-08-02 | Static random access memory device having reset controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19104493A JPH0745077A (ja) | 1993-08-02 | 1993-08-02 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745077A true JPH0745077A (ja) | 1995-02-14 |
Family
ID=16267961
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19104493A Pending JPH0745077A (ja) | 1993-08-02 | 1993-08-02 | 記憶装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5450353A (ja) |
| EP (1) | EP0642131A3 (ja) |
| JP (1) | JPH0745077A (ja) |
| KR (1) | KR0132636B1 (ja) |
Cited By (2)
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| US6310795B1 (en) | 1999-12-06 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with data retention characteristic of improved stability |
| KR100417225B1 (ko) * | 1996-04-16 | 2004-04-21 | 삼성전자주식회사 | 서보 어드레스마크 검출 향상을 위한 장치 |
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| US5793682A (en) * | 1996-11-01 | 1998-08-11 | Cypress Semiconductor Corp. | Circuit and method for disabling a bitline load |
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| DE69914142T2 (de) * | 1998-03-18 | 2004-10-28 | Koninklijke Philips Electronics N.V. | Halbleiteranordnung mit einer speicherzelle |
| US6166946A (en) * | 2000-01-21 | 2000-12-26 | Hewlett-Packard Company | System and method for writing to and reading from a memory cell |
| US6772277B2 (en) * | 2001-04-30 | 2004-08-03 | Hewlett-Packard Development Company, L.P. | Method of writing to a memory array using clear enable and column clear signals |
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| US7057918B2 (en) * | 2004-03-01 | 2006-06-06 | Faraday Technology Corp. | Memory unit and memory module using the same |
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| US7570537B2 (en) * | 2007-07-12 | 2009-08-04 | Sun Microsystems, Inc. | Memory cells with power switch circuit for improved low voltage operation |
| KR101672979B1 (ko) | 2015-09-15 | 2016-11-04 | (주)금부치아 | 박판가공장치 및 박판가공방법 |
| KR102619195B1 (ko) | 2023-04-26 | 2023-12-29 | 주식회사 쥬미에르 | 우수한 강성 및 내구성을 가지는 순금 세공 방법 및 이를 이용한 금 가공품 |
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- 1994-08-01 KR KR94018966A patent/KR0132636B1/ko not_active IP Right Cessation
- 1994-08-02 EP EP94112075A patent/EP0642131A3/en not_active Withdrawn
- 1994-08-02 US US08/284,194 patent/US5450353A/en not_active Expired - Fee Related
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|---|---|---|---|---|
| KR100417225B1 (ko) * | 1996-04-16 | 2004-04-21 | 삼성전자주식회사 | 서보 어드레스마크 검출 향상을 위한 장치 |
| US6310795B1 (en) | 1999-12-06 | 2001-10-30 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device with data retention characteristic of improved stability |
Also Published As
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| US5450353A (en) | 1995-09-12 |
| KR950006859A (ko) | 1995-03-21 |
| EP0642131A2 (en) | 1995-03-08 |
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