JPH02143992A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔九業上の第１ｊ用分野〕 この発明は、半導体制ｔＵ装置ＫｌνＩするもので、例
えば、マイクロコンピュータ等の論理集積回路に内蔵さ
れるスタティックｒＨ２Ｆ、、　Ａ　Ｍ　（ランダム・
アクセス・メモリ）等て利用して特に有効な技術に関す
るものである。 〔従来の技術〕 マイクロコンピュータ等のｌｉ−理集積回路に内蔵され
るスタティック型１（Ａ　Ｍがある。スタティック型１
ｔＡＭは、例えばＣＭ　Ｏδ（相ｆｌｉ１型八１０δ）
スタティック型メモリセルが格子状に配置されてなるメ
モリアレイを基本構成とする。 上記メモリアレイを構成するスタティック型メモリセル
け、例えば第２図（ａｌに示されるように、Ｐチャンネ
ルＭＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３及びＮチャンイルＭ　Ｕ
　ＳＦ　Ｅ’ｌ’　Ｏ３７からなるＣム１０Ｓインバー
タ回路と、ＰチャンネルＭ　Ｕ　Ｓ　）’　Ｉ’、　ｉ
’　Ｑ　４及びＮチャンネルｈｉ　ＯＳ　ｌ”　Ｅ　ｉ
’　Ｑ　３８からなるもう一つのＣＰｖｉ　（Ｊ　Ｓイ
ンバータ回路が交差接続されてなるノリツブフロップ回
路を含む。このうち、ＮチャンネルＮＩＵＳＦＥＴＱ　
３７及びＯ３８１ｄ、ＩＳＫ　動Ｍ　Ｏ８Ｆ　Ｅ　ｉ”
として機能し７、Ｐチャンネル〜ｌ　Ｕ　Ｓ　ｌ”　Ｅ
ＴＱ３及びＱ４は、負荷Ｍ　ＯＳ　Ｆ　Ｅ　’ｌ’と

【
７て帰化する。両インバータ回路の共通結合さ１＋た入
出力端子は、フリップフロップ回路の入出力ノードとさ
れ、一対の伝送ゲートＭ　ＯＳ　Ｆ　Ｅ　ｉ”　Ｑ　３
９及びＱ４０を介１〜て、対応する相補データ＠　Ｄ　
Ｏ・ＤＯに結合される。上記伝送ゲー）ＭＯ８ＦＥＴＱ
３９及び９４０のゲートは、対応するワード線ｖｖＯに
共通結合される。 スタティック型ＲＡＭについては、例えば、特開昭６１
−１８４７９０号公報等がある。 〔発明が解決しようとする昧題〕 第２図（ａ）及び（ｂ）は、本発明者らによって明らか
とされた問題点が示されている。上記第２図（ａｌ及び
（ｂｌＫもとづいて以下にそのｍ１題点について述べる
。 第２図（ａ）には、スタブ４２２１１月（、ＡＭのスト
レジ手段としての１つのメモリセルＭＣ，ワード線ＷＱ
、相補データ線対ＤＯ及びＤＯ及びプルアップ用Ｍ　Ｏ
Ｓ　ｌ＝’　Ｅ　ＴＱ、　２５及びＱ２６が示されてい
る。第２図伸）のスタティック型メモリセルは、論理′
″１″又は論理”０”の記憶情報は、対応する相補デー
タ線対１）０及びＤＯから伝送ゲートＮ１０ＳＦ　Ｅ　
１’　Ｑ　３９及びＱ４０を介してＭ　Ｏ８Ｆ　ｌ！し
′１゛Ｑ３．Ｑ４．Ｑ、３７及びＱ３８ケ含むフリップ
フロップの一対の入出力ノードａ及びｂ［入力される。 これに対応して上記フリップフロップ回路がセット状態
（論理″１”を保持する状態）又はリセット状態（開環
”０″を保持する状態）とされる。７■い換λるならば
、記憶すｌｆ報は、駆動ＡＩ　（Ｉ　８１”　Ｅ　’ｌ
’　Ｑ　３７及び（，１３８（７）ケート容ｉＫ膚荷の
形で保持さね、これらの電荷は、相補的にオン状塵とさ
ｉｌる負荷ｋｔ　Ｕ　Ｓ　Ｆ’　Ｉ弓’１’　Ｑ　３又
ｉｄ　Ｑ４　′ｆ：介して、そのリーク分が補充される
。メモリセルの高集積化のため、ｔ１荷＆１（）Ｓ　Ｆ
　Ｅ　ｉ’　Ｑ　３及びＱ４は、上記電荷のリーク分を
補充しつる朽度のコンダクタンスを持つような必要最小
限のサイズとされる。 第２図（ｂ）は、上記第２図（ａ）のメモリセル特性内
のＭＯＳ）’Ｅ’ｌ’Ｑ３　、Ｑ４　、Ｑ３７及びＱ３
８が拡大されて示されるとともに、メモリセル内配糾Ｘ
及びＹが示されている。尚、図中の８を１ン一ス拡散層
を示し、Ｄけドレイン拡散層を示１〜ている。 同図で注目すべきことは、八ｌ　Ｓ　Ｆ　Ｅ’Ｉ’Ｑ３
．Ｑ４　。 Ｑ３７及びＱ３８のドレイン拡散ｔｕＤはポリシリコン
やアルミニウムで形成されたセル内配線Ｘ及びＹとＡ　
、　Ｈ、Ｃ及びＥで示される箇所で１４１．気的Ｖｒ、
、接続ｉｆ１ていることである。上述の様に負荷Ｍ（Ｊ
　Ｓ　Ｆ　ｈ、　ｉ’　Ｑ　３及びＱ４の素子サイズが
小さくされているため、負荷Ａｔ　（Ｊ　８　ｋ’　］
・ｉ　’Ｉ’　Ｑ　３及びＱ４のドレインＤとセル内配
線Ｘ及びＹとの接続はｓ　ＪＪ常】つのコンタクトホー
ルによって電気的導通がとられる。一方、駆動へ１０８
　Ｆ　Ｉ＝：　’ｌ’　Ｑ３７及びＱ３８のドレインＤ
とセル内配線Ｘ及びＹとの接続は、駆ＩｌｔＪＪＭＵ　
Ｓ　Ｆ　ＩシＴＱ３７及びＱ３８の素子サイズが大き（
されることＫよってｓ　）Ｉ！１常２〜３つのコンタク
トホールによって電気的に導通が取られる。 このため、同図Ａ及びＢで示される部分、す々わち、コ
ンタクト部で電気的導叩不良（断線）が発生する可能性
が醐〈なってきたことがわかった。 この導通不良は、メモリセルのレイアウト面積が高集積
化のため、小さくされることによって、発生率が高くな
ると推定される。尚、Ｃ及びＤ部分での４通不良は極ぬ
て少ない。 第２図（ａ）Ｋは、上記コンタクト部へ及びＢに対応す
る部分が×叩で示しである。上記ｘ印の部分で断線が発
生した場合、すなわち、負＃ｒＭＯ８Ｔ！’Ｅ　Ｔ　Ｑ
　３又はＱ４のソース・ドレインバスと記憶ノードａ及
びｂとが接続されていない４局合でも、メモリセルは、
駆動ｒｓＨＪｓ　１ＩＥｉ’Ｑ３７又はＱ３８のケート
容量ＣｇＶＣ畜λ−らねる穎、荷によって、そのダイナ
ミックな＋＃報保持時間に相当する期間、正常に記憶デ
ータを保持する仁とができる。そのため、メモリセル特
性のチエツク時において、メモリセルは、その負荷Ｍ　
ＯＳ　）’　Ｅ　Ｔが記憶ノードに接続されていないに
もかかわらず、接続さｉｌているものと見々されてし甘
う可能性が存在する。 これに対処するため、全メモリセルに対する舊き込み・
絖み出し試験を、ゲート芥にのティスチャージ時間すな
わちメモリセルのダイナミックな情報保持時間よりも長
い時間間隔を置きながら実行しようとすると、試験時間
が厖大となり、製造コストが増大する。また、電源電圧
を低く［７あるいは周辺温度を高くしてメモリセルのダ
イナミックな情報保持時間を短縮することで、上記試験
時間を短縮することも考えられる。ところが、特にスタ
ティック型ＲＡＭがマイクロコンピュータ等の論理集積
回路に内蔵される場合ｓ　ｖｉ［株］電圧が低くされ、
あるいＩＩ″１周辺温度が高くされることで、スタティ
ック型ＲＡ　Ｍの周辺部に配置される試験用回路、たと
えば、スキャンバス法による。テストティング時、スタ
ティック型ＲＡＭＫ誓き込むべきデータ及びスタティッ
ク型ＲＡＭから出力されるべきデータを保持するレジス
タ又は、ラッチ回路がｙＪ４動作することも考えられる
。そのため、試験結果の信頼性が低下してしまうことと
々る。 〔銖題を解決するための手段〕 本願において開示される発明のうち代表的なものの概要
′５ｒ：簡単に説、明すれば、下記の通りである。 すなわち、スタティック型メモリセルを構成する２　４
１１のインバータ回路ｆ対応して２本のηＵ　諒’邂圧
供給屑を設け、通常こＪｌらの電源電圧供給Ｍ−に回路
の電源電圧を供給しＰＩ３足の制御ｆＫ号が有効とされ
るときいずれか一方の電源電圧供給線に回路の接地電位
を選択的に供給するデータセット回路を設けるものであ
る。 〔作用〕 従来のメモリセルへの情報の舎き込みは一対の伝送ゲー
トＩ’ｌｌ　Ｕ　８　Ｆ　Ｅ　’Ｌ’をＯＮ状独として
相補データ線対上の相補信号をフリッフ゛７０ツブＩｊ
ｌ路に入力するようにしているため、フリラグフロッグ
内の負荷素子と記憶ノードの接続不良が存在していたと
しても、短時間でその接４ｙｚ不ａを発見することがで
きなかった。本発明においては、その接続不良を短時間
で発見する為に、テスティング時におけるメモリセルへ
のデータＶ）き込みは、負荷素子を介（、て行なうよう
如される。具体的には、メモリセル内の一対の負荷素子
のおのおのに対［７て、１本の電圧供給線が設けられる
。そして、それぞれの電圧供給線には、回路の第１動作
電圧（Ｖｃｃ）及び第２動作事１圧（Ｕ　Ｎ　Ｄ　）を
供給再供給手段は、通常、一対の電圧供給線に共に第１
動作省圧（ＶＣＣ）を供給するけれども、テスティング
時に−、テスト信号及びメモリセルに畳き込むべきデー
タに応答してその供給′Ｍ圧が変化させらＪする。すな
わち、一対の電圧供給線はそれぞれ第１動作電圧と＠　
２　ｍｂ作１１圧又は第２動作４Ｃ圧と第１＠作甫圧を
電圧供給手段から供給される。 本発明に従うと、デスティング時において、メモリセル
へのデータの書き込みは上記一対の電圧供給手段を制（
財）信号によって制＠Ｉｌｌするだけで実行できる。す
なわち、通常の書き込み方法を使用する必要がなく、短
時間でメモリセルへのデータ書き込みが実行できる。 サラに、メモリセルの保持データの反転も上記一対の電
圧供給手段のＩＩＩＩＪ御で短時間に実行できる。 メモリセル保持データの反転は、負荷素子と記憶ノード
との接←Ｚが正常か否かの判断の為に実行される。すな
わち、負荷素子と記１ｇ、？ノードとが接続されている
場合は、保持データの反転が可能とさ、臥・−”・１１
０“ｋ　Ｎｄｔ、ｔ、（／　−）＆”ＩＧ−＃−ａｔｘ
ていない場合、保持データの反転は不可能とされる。な
ぜならメモリセルへのデータ癲き込みＵ−対負荷素子を
介して行なっている為、メモリセルの記憶ノードの電位
はデータ反転に必要な電位に変化させられない。この場
合、一対の１ｌ）ＩＩＬＩＩＩＣ）ＳＦ　Ｅ　７１’は
、同時に（ＪＮ状態とされる場合と、以前の状〃１４を
その壕ま持続する場合とが存在する。 上記により、メモリセルの試験時間を短縮できるため、
スタティック型に−ＬＡＭ５？けそＩＴｈ含む、誦理集
槓回路の試験時間を短縮（７、その低コスト化を図るこ
とができる。 〔実施例〕 本発明が適用されるスタティック型１（ＡＭ　　ＳＲ・
ＡＭは、例えば、第３図に示される様に、マイクロコン
ピュータの様な論理集積回路Ｌ　Ｃの一部と

【７て、特
に制限されないが、Ｎ型単結晶シリコンの様は、１つの
半導体基板内圧形成される。上記マイクロコンピュータ
は、同図に示される様に、中央処理ユニツ）ＣＰＵ、メ
モリ制御二二、トＭ自体で１つのデータ処理装置とし７
て動作させることができる様に構成される。尚、Ｐａｄ
は、半導体基板上に形成さｔまた外部接続端子を示して
、す・・す、外部に接続されるべき外部装置巌の入出力
端子に接続される。 第４図には、第３図に示されたブイクロコンピユータの
システム図が模式的に示されている。マイクロコンピュ
ータは例えば、内部アドレスバスＡ−ｂｕｓ、内部制御
バスＣ−ｂｕｓ及び内部データバス１）−ｂｕｓを含む
。中央処理二二ッ）ＣＰＬＪ［、内部アドレスバスＡ−
ｂｕｓＶｃアドレス信号を、内部制闘パスＣ−ｂｕｓに
リード／ライト制御信号の様な制御４４信号を、出力可
能に接続される。さらに、中央処理ユニッ）　ＣＰ　Ｕ
は内部データバス１）−ｂｕｓにデータを出力しあるい
は、内部データバスＤ−ｂｕｓ上のデータを入力できる
ように双方向バッファを介して内部データバス１）−ｂ
ｕｓ上のデータを入力できるように双方向バッファを介
Ｌ２て内部データバスＩＪ　−ｂ　ｕ　ｓと結ドレスパ
スＡ−ｂｕｓ及び内部制御バス（ニーｂｕｓＫ結合され
、内部アドレスバスＡ−ｂｕｓ上のアドレス信号及び内
部制御バスＣ−ｂｕｓ上の制御信号に応答して、スタテ
ィック型ｉＬＡＭ　　ＳＲ，ＡＭにアドレス信号及びチ
ップセレク）１号などの制御１８号を供給する。上記ス
タティック型１（Ａ　Ｍ８）１．ＡＭＦｉ、上記メモリ
制御ユニットＭＣＵから供給されたアドレス信号及び制
御４６号に応答して。 上記内部データバス１）−ｂｕｓへのデータ出力及び上
記内部データパスｌ）　−ｂ　ｕ　ｓ上のデータの取り
込みを実行できる様に上記内部データバスＤ−ｂｕｓと
結合される。 第１図には、この発明がコ閥用されたＣへ１０８スタテ
ィック型１（、ＡＭの回路ブロック図が拡大されて示さ
れている。なお、第１図において、チャンネル（バック
ゲート）部に矢印が付加されるＭＯ８ＦＥＴＪ−ｊＰチ
ャンネル型で心シ、矢印の付加されないＮチャンネルＭ
　０８　）’　Ｅ　’ｌ’と区別して示される。 この実施例のスタティック型ＲＡＭは、特に制眠さ台な
いが、チップ！ｙ１択信号Ｃ８がハイレベルからロウレ
ベルに変化されることで起動される。 このとき、データセクトモード信号ＩＪ８がノ・イレペ
ルであると、スタティック型ＲＡ　ｈｉは通常の動作モ
ードとされ、フィトイネーブル信号〜Ｖ　Ｈに従って、
選択的に４＋き込み動作モード又は読み出し７動作モー
ドとされる。チップ選択信号Ｃ８がロウレベルＫＷ化さ
れるとき、上記データセクトモード信号ＤＳがロウレベ
ルであると、スタティック型ＲＡ　Ｍ　Ｈデータセット
モードとされる。このとき、スタデイツク型Ｈ，Ａ　Ｍ
は、メモリアレイＭ　Ａ）（Ｙを＋４′＆成するすべて
のメモリセルＭＣの保持データを、データ入力端子ＬＩ
Ｉを介（７て供給される穫き込みデータに従って選択的
に処理００″又は１１−理″１”とする。 々↓１　［’４において、メモリアレイＭＡＩもＹけ、
水平方向に平行１．て配置されるｍ＋１本のワード線〜
′ｖＯ〜〜■ｍと、′＠石力方向平行（−て配置歳され
るｎ＋　Ｉ　Ｊ＋１の相補データ酬対１）Ｏ・ｌ）０〜
Ｄｎ　・Ｄｎ及びおのおのが１つのワード線と１つの相
補データ、＠対ＫＭ合すｉル（ＩＴ＋＋　１　）　Ｘ　
＜　ｎ　＋　１）個のスタティック型メモリセルＭＣか
ら構成される。 メモリセルＭＣのそれぞれは、特に制限されないが、第
１図に例示的に示されるように、ｉ−−列形叩とされる
Ｐチャンネルｈ＋　ＯＳ　Ｆ　Ｅ　ｉ’　Ｑ　１及びＮ
チャンネルＭ　Ｕ　Ｓ　Ｆ　Ｅ　ｉ、’　Ｑ、　２１な
らびにＰチャンネルＭ（ＪＳ）’Ｊ≦ｉ’　Ｑ２及びＮ
チャンネルｋｌ　＜Ｊ　、Ｓ　）’ＥＴＱ２２からなる
第１及び第２のＣＭ　Ｕ　Ｓインバータ回路を含む。こ
れらのインバータ回路において、Ｎチャン坏ルへ１（Ｊ
ＳＦＥ’ｌ’Ｑ２１及びＱ２２は部所υＭ　０８　Ｆ　
Ｅ　Ｔとし、て機丁化【７、ＰチャンネルＭ　Ｏｓ　Ｆ
　ｌ！；　ＴＱ］及びＱ２は上記駆動Ｍ　ＯＳ　ｋ’　
ＥＴに対する負荷手段と（７て機能する。上記２組のイ
ンバータ回路は、その入力端子及び出力端子が互いに交
差接続されることで、１個のフリップフロップ回路を構
成する。上記２組の共通結合きれ差入力端子及び出力端
子は、フリップフロップ回路の入出力ノードａ及びｂと
される。 メモリアレイＮｉＡ　）１．　Ｙの同一の列に配置され
るｎｌ　−１−］個のメモリセルＭＣを構成するフリッ
グフロップ回路の入出力ノードａ及びｂは、対応する一
対のへチャンネル型伝送ゲートＮｉ　ＯＳ　Ｆ　）；　
ｉ’　Ｑ。 ２３及びＱ２４を介して、対応する相補データ綾対ＤＯ
・ｌ）Ｏ〜ｌ）ｎ　−ＤｎＶＣそれぞれ結合される。 メモリアレイＭＡ）ｔＹの同じ行に配置されるｎ＋１個
のメモリセルＭＣの上記伝送ゲートＭ　ＯＳ　ＦＥｉ’
Ｑ２３及びＱ２４のゲートは、対応するワード線〜ν０
〜Ｗ　ｎｌ　Ｋそれぞれ共通結合さｆする。 この実施例のスタティック型Ｒ，ＡＭにおいて、メモリ
アレイＭＡ）（、Ｙの同一の行に配置されるｎ＋１個の
メモリセルＭＣの一方の負荷ＭすＳｌ・゛ト；’ｌ’　
Ｑ　１のソースは、対応する電圧供給線ＶＡＯ〜Ｖ　Ａ
　ｍ　（第２の電圧供給線）にそれぞれ共ｊＩｈ結合さ
れる。同様に、メモリアレイＭＡＲＹの同一の行に配置
されるｎ＋１個のメモリセルＭ　Ｃの他方の９荷Ｎｌ　
ＯＳ　Ｆ）；　ｉ’　（１）　２のソースは、対応する
電圧（Ｊ４給Ｎｐ　Ｖ　ｋ３０−　Ｖ　Ｂ　ｍ　（第３
の電圧供給＃）にそ引ぞれ共通結合される。さらに、メ
モリアレイＭ　Ａ　ｌ（ＹのＦｌ−の行に配置されるｎ
＋１個のメモリセル〜１Ｃの駆動１１．Ｉ　Ｕ　８　Ｆ
Ｅ　ｉ’　Ｑ　２１及びＱ、２２のソースは、対応する
接地電位供給線Ｇ　Ｑ　−Ｇ　ｍ（第１の市、圧供給線
）にそれぞれ共通結合される。 上記電圧供給線ＶＡＯ〜ＶＡｍは、特に制限されないが
、データセット回路ＤＳＣの対応するＣＭＯＳインバー
タ回路Ｎ１〜Ｎ２の出力端子にそれぞれ結合をれる。イ
ンバータ回路Ｎ１〜Ｎ２を構成するＰチャンネルＭ（Ｊ
８１”ＥＴＱ５１及びＮ−ｆヤンネルＭＵ８ＦＥ’ｌ’
Ｑ５２ｔｒｊｓ　　％圧供給線ＶＡＯ〜ＶＡｍの大きな
寄生容殖の充放電を行なう為に比較的大きなコンタクタ
ンスを持つように設計される。インバータ回路Ｎ］〜Ｎ
２の入力端子は、さらに対応するノアケート回路Ｎ０Ｇ
Ｉ〜Ｎ　Ｏ（ｉ　２の出力端子に結合される。ノアゲー
ト回路Ｎ０ＧＩ〜Ｎ（ＪＧ２の一方の入力端子には、後
述するデータ入力バッファＤＩＢから、非反転内部８き
込み信号ｗｄが共通に供給される。ノアゲート回路ＮＯ
Ｃ÷１〜Ｎ０Ｇ２の他方の入力端子には、後述するタイ
ミング発生回路１’　Ｇから、反転タイミング信号φＳ
ａが共通に供給される。非反転内部書き込み信号ｗｄは
、後述するように、データ入力端子１）　Ｉを介して供
給される書き込みデータに従って形成される。″また、
反転タイミング信号φＳａは、スタティック型几Ａへ１
が通常の動作モードとされるときハイレベルとされ、ス
タティック型ｆ１Ｍが所定の試験モードとされるとき所
輩のタイミングで一時的にロウレベルとされる。 同様に、上記な圧供給線ＶＢＯ〜ＶＨｍは、特に制限さ
れないが、データセット回路１Ｊ８Ｃの対応するＣＭ（
ＪＳインバータ回路へ３〜Ｎ４の出力端子にそれぞれ結
合場ねる。インバータ回路Ｎ３及びＮ４を構成するＰチ
ャンネル〜１（ＪＳＦＥＴＱ５３及びＮチャンネルＭ０
８１・’　Ｅ　Ｔ　Ｑ５４は、を圧供給線ＶＢＯ〜ＶＢ
ｔｎの大きな寄生″８にの充放′セを行なう為に比較的
大きなコンダクタンスを持つように股引さｉする。イン
バータ回路Ｎ３〜Ｎ４の入カシＮ子は、きらに対応する
ノアゲート回路Ｎ００３〜Ｎ　Ｏ（＋　４の出力端子に
結合される。ノアゲート回路Ｎ００３〜Ｎ０Ｇ４の一方
の入力端子には、上記データ入力バッファ１）ＩＢから
、反転内部書き込み信号〜ｖｄが共通に供給される。廿
た、ノアゲート回路ＷＯ０３〜Ｎ０Ｇ４の他方の入力端
子には、タイミング発生回路ＴＧから、上記反転タイミ
ング信号φｓａが共通に供給される。反転内部書き込み
信号ｗｄは、データ入力端子Ｊ）　Ｉを介［２て供給さ
れる書き込みデータに従って、上記非反転内部書き込み
信号ｗｄと相補的に形成される。 さらに、上記接地電位供給線Ｇ　Ｏ−Ｇ　ｍ　Ｉｄ　、
対応するＮチャンネルＭＯ８）ｉ’ＥＴＱ３３〜Ｑ、３
４（第１のＭ　ＯＳ　Ｉ−Ｅ　’Ｌ’　）を介して、回
路の接地電位（第１の電源電圧）に結合される。こねら
のＮ４０８１！”　Ｅ　１’　Ｑ　３３〜Ｑ３４は、比
較的小さなコンダクタンスを持つように設計され、その
ゲートがそれぞわのドレインに結合されることでダイオ
ード形態とされる。接地電位供給４ｔＪ　ＧＯ〜Ｑｍは
、さらに上記Ｍ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　３３〜Ｑ３４
に並列形態に設けられるＮチャンネルＭ　ＣＪ　Ｓ　Ｆ
　ｌら’１’　Ｑ、　３５〜Ｑ、３６を介して、回路の
接地電位に結合される。 こわらのＭ　０８　Ｆｌ！〕Ｔ　Ｑ　３３〜Ｑ３４！−
ｊ、比較的大きなコンダクタンスを持つように設計され
る。 Ｎｌ　（Ｊ　８　Ｆ　Ｅ　Ｔ　Ｑ　３５〜Ｑ３６のゲー
トには、タイミンク発生回路ＴＧから、反転タイ９フフ
４１号φｓｂが共通に供給される。この反転タイミング
信号φ＠ｂは、スタティック型ＲＡＭが通常の動作モー
ドとされるときハイレベルとされ、スタティック型ＲＡ
Ｍが所定の試験モードとされるとき上記反転タイミング
信号φｓａとともに一時的にロウレベルとされる。 これらのことから、スタデイツク型１（、ＡＭが通常の
動作モードとされ上記反転タイミング信号φＳａがハイ
レベルとされるとき、ノアゲート回路へＯＧＩ〜Ｎ０Ｇ
２及びＮＵＯ３〜Ｎ（ＪＵ４の出力（１号は、非反転内
部曹き込み信号Ｗ（ｌ及び反転内部書き込み信号ｗｄＫ
関係なくすべてロウレベルとなる。したがって、インバ
ータ回路Ｎ１〜Ｎ２及びＮ３〜Ｎ４の出力信号はノ・イ
レベルとなり、電圧供給線Ｖ　Ａ　Ｏ〜Ｖ　Ａ　ｍ及び
■ＢＯ〜■Ｂｍには、ＣＭＯＳインバータ回路へ］〜Ｎ
２及びＮ３〜Ｎ４のＰチャンネルＭ　０８　Ｆ　Ｅ　Ｔ
を介して、回路の電源電圧Ｖｃｃ（第２の電源電圧）が
供給される。このとき、上記反転タイミング信号φ８ｂ
が同様にハイレベルとされることから、比較的大きなコ
ンダクタンスヲ持つＭ　０８　Ｆ　Ｅ　’１’　Ｑ　３
５〜Ｑ３６がオン状態とされる。このため、接地電位供
給線Ｇ　Ｏ〜Ｇ　ｍ　Ｋ　ｕ　、上記Ｍ　ＯＳ　Ｆ　Ｅ
　’ｆ’　Ｑ　３５〜Ｑ３６と比較的小さなコンダクタ
ンスを持つＱ３３〜Ｑ３４を介して、回路の接地電位が
供給される０これにより、メモリアレイＭＡＩもＹのす
べてのメモリセルＭＣは、通常のスタティック型メモリ
セルとして機能する。 一方、スタティック型ＲＡＭが所定の試験モードとされ
上記反転タイミング信号φＳａ及びφｓｂが一時的にロ
ウレベルとされると、データセット回路ＤＳＣでは、１
ず反転タイミング信号φｓｂがロウレベルとされること
で、比較的大きなコンダクタンスを持つＭＯ８ＦＥＴＱ
３５〜Ｑ３６がオフ状態となる。このため、上記接地電
位供給線ＧＯ〜Ｑｍは、比較的小さなコンダクタンスを
持つＭ　０８１ｉ”　Ｅ　’１’　Ｑ　３３〜Ｑ３４の
みを介して、回路の接地電位に結合される。データセッ
ト回路ＤＳＣでは、さらに反転タイミング信号φＳａが
ロウレベルとされることで、ノアゲート回路ＮＯＧ　ｓ
〜Ｎ０Ｇ２及びＮ　Ｏ０３〜Ｎ０Ｇ４の出力信号が、非
反転内部Ｖき込み信号ｗｄ及び反転内＠曹き込み信号ｗ
ｄに従って、選択的にハイレベルとされる。すなわち、
反転タイミング信号φＳａがロウレベルとされるとき、
データ入力端子Ｄｌｉ介して供給される書き込みデータ
が論理″０″であって上記非反転内部番き込み信号ｗｄ
がロウレベルとされる場合、ノアゲート回路Ｎ００１〜
Ｎ０Ｇ２の出力信号が選択的にハイレベルとされる。し
たがって、インバータ回路Ｎ１〜Ｎ２の出カイＳ号がロ
ウレベルとｆ！２、ｉｌ圧供給１ＶＡＯ〜Ｖ　Ａ　ｎｌ
には、インバータ回路Ｎｌ〜Ｎ２のへチャンイ・ルＭ０
８ＦＥＴＱ５２を介して、回路の接地電位が供給される
。このとき、ノアゲート回路Ｎ００３〜Ｎ０Ｇ４の出力
信号はロウレベルとされ、′１托圧供給線ＶＢＯ−ＶＢ
ｍ！／ｃは、インバータ回路Ｎ３゜Ｎ４のＰチャンネル
ＭＵＳＦＥ’ｌ’Ｑ５３を介して回路の電源電圧ＶＣＣ
が供給される。このため、セルＭＣは、その負荷Ｍ　Ｏ
Ｓ　Ｆ　Ｅ　’１’　Ｑ　１が正常圧機能する場合に限
って、論理″′θ″の記憶データを保持するリセット状
態とされる。このとき、接地電位供給線ＧＯ〜Ｑｍは、
前述のように、比較的小さなコンダクタンスを持つＩｕ
ｌＵＳＦＥｉ’Ｑ３３〜Ｑ３４を介して、回路の接地１
１位に結合される。 このため、各メモリセルＭＣの７リップフロノブ回路の
ノードａ及びｂのレベル差は圧縮≧れ、各メモリセルＭ
Ｃのリセット状態への反転動作’ｄ？に速比される。い
ずれかのメモリセルＭＣＬにおいて断線等の障害が発生
し、負荷Ｍ　Ｏ８ｋ’　Ｅ　Ｔ　Ｑ　１が正常に機能で
１！！々い場合、そのメモリセルＭＣは、ノードｂがロ
ウレベルのｔ−ｔとなり、セット状態からリセット状態
に反転できない。 反転タイミング信号φＳａがロウレベルとされるとき、
データ入力端子１）Ｉを介して供給される４Ｆ＠込みデ
ータが論理１１”であって上記反転内部書き込み信号ｗ
ｄがロウレベルとされる場合、ノアゲート回路Ｎ００３
〜Ｎ０Ｇ４の出力信号が漢訳龍にハイレベルとされる。 したがりて、インバータ回路Ｎ３〜Ｎ４の出力信号はロ
ウレベルとなり、電圧供給線ＶＨＯ−ＶＨｍＶｃは、イ
ンバータ回路Ｎ３〜Ｎ４のＮチャンネルＭ０８ＦＥｉ’
Ｑ５４を介して、回路の接地電位が供給される。このと
き、ノアゲート回路Ｎ００１〜Ｎ　ＯＧ　２の出力信号
はロウレベルとされ、電圧供給線ＶＡＯ〜ＶＡｍには、
回路の電源電圧ＶＣＣが供給される。また、接地電位供
給線ＧＯ％Ｇｍは、前述のように、比較的小さなコンダ
クタンスを持つＭ　０８　Ｆ　Ｅ　ＴＱ、３３〜Ｑ３４
を介して、回路の接地電位に結合される。このため、メ
モリアレイＭ　Ａ　ＲＹを構成するずべてのメモリセル
ＭＣは、その負荷ＭＯ８Ｆ　Ｅ　’Ｉ’　Ｑ　２が正常
に機能する場合に限って、論理″′１″の記憶データを
保持するセット状態とされる。いずれかのメモリセルＭ
Ｃにおいて断線等の障害が発生し、負荷Ｍ　Ｕ　Ｓ　Ｆ
　Ｅ　’１’　Ｑ　２が正常に機能できない場合、その
メモリセルＭ　Ｃは、ノードａがロウレベルのま１とな
り、リセット状態からセット状態に反転できない。 以−ヒから理解できる仰に、データセットモードにおい
て、ノアゲートＮ０ＧＩ　、Ｎ０Ｇ２の出力レベルとノ
アゲートＮ０Ｇ３　、Ｎ０Ｇ４の出力レベルとは相補的
にされる。すなわち、ノアゲートＮ０ＧＩ、Ｎ０Ｇ２と
ノアゲートＮ０Ｇ３　、Ｎ０Ｇ４は相補的に動作させら
れる。 第１図において、メモリアレイＭＡＢＹを構成するワー
ド線ＷＯ〜Ｗｍは、ＸアドレスデコーダＸ　Ｄ　ＣＩｔ
に結合され、Ｘアドレス信号ＡＸＯ〜ｈｘ＋に従って択
一的に選択状態とされる。 ＸアドレスデコーダＸＤＣＲＫ＃′ｉ、後述するＸアド
レスバッファＸＡＩ）Ｂから、ｉ＋１ビットの相補内部
アドレス信号ａＸＱ〜ａｘｉ（ここで、例えば非反転内
部アドレス信号ａｘＱと反転内部アドレス信号ａＸＱを
あわせて相補内部アドレス信号ａＸＱのように表す。以
下同じ。）が供給される。また、タイミング発生回路Ｔ
Ｏから、タイミング信号φｃｅが供給される。このタイ
ミング信号φｃｅは、通常ロウレベルとされ、スタティ
ック型ＲＡＭがセット状態とされるとき所定のタイミン
グでハイレベルとされる。 ＸアドレスデコーダＸＤＣＲは、上記タイミング信号φ
ｃｅがハイレベルとされることで、選択的に前作状態と
される。この動作状態において、ＸアドレステコーダＸ
ＤＣＲは、上記相補内部アドレス信号ａＸＱ〜ａＸ：ｆ
デコードし、対応する一本のワード線ＷＯ〜Ｗｍを択一
的にハイレベルの選択状態とする。 ＸアドレスバッファＸＡＤＢは、論理集積回路内のメモ
リ制御ユニットＭＣｔＪから、そのアドレス入力端子ｘ
ｏ、）（ｉ［供給されるＸアドレス信号ＡＸｏ−ＡＸｉ
を取り込み、保持する。また、これらのＸアドレス信号
ＡＸＯ−ＡＸｉをもとに、上記相補内部アドレス信号ａ
ｘ□−ａｘｉを形成して、上記ＸアドレスデコーダＸＬ
ＩＣＨに供給する。尚アドレス入力端子に入力されるＸ
アドレス信号は外部から供給されても良い。 一方、メモリアレイＭＡＩＬＹを構成する相補データ線
対ＤＯ−ＤＯ〜１）ｎ−Ｄｎは、その一方において、対
応するＭＵ８ＦＥＴＱ２５・Ｑ２６〜Ｑ、２７−Ｑ２８
を介［７て、回路ｏ電ＨＭｔ圧Ｖ　ｃ　ｃに結合される
。これらのＭ　０８　Ｆ　Ｅ　’ＩＩ’は、そのゲート
とドレインが共通結合されることでダイオード形態とさ
れ、相補データ線対ＤＯ・ＤＯ〜ｌ）ｎ・ｌ）ｎに対す
る負荷Ｍ　０８　Ｆ　Ｂ　’ｌ”として機能する。 メモリアレイＭＡＪｔＹを構成する相補データ線対ＤＯ
・ＤＯ〜ｐｎ−１）ｎは、その他方において、カラムス
イッチＣ８Ｗの対応するスイッチｋｌ　（Ｊ　ＳＦ　Ｅ
　Ｔ　Ｑ　２９・Ｑ３０〜Ｑ３１−Ｑ３２にそれぞれ結
合される。これらのスイッチＭ　（Ｊ　Ｓ　Ｆ　１；’
ｌ”の他方は、相補共通データ一対の非反転信号線ＣＤ
及び反転信号線ＣＤにそれぞれ共通結合される。 ６対のスイッチＭ　０８　Ｆ　Ｅ　ｉ’のゲートはそれ
ぞれ共通結合され、ＹアドレスデコーダＹ　Ｄ　ＣＲか
ら対応するデータ線対選択信号Ｙ８０〜ＹＳｎが供給さ
れる。これにより、カラムスイッチＣ８Ｗの各スイッチ
Ｍ　ＯＳ　ｌ”　Ｅ　Ｔは、対応するデータ線対選択信
号Ｙ８０−ｙｓｎが択一的にハイレベルとされることで
オン状態となり、対応する相補データ線対Ｄｏ−ＤＯ〜
Ｄｎ−］）ｎと相補共通データ線対ＣＤ−ＣＤを選択的
に接続する。 ＹアドレスデコーダＹＤＣＲには、後述するＹアドレス
バッファＹＡＤＨから％　　Ｊ　＋　１ビツトの相補内
部アドレス信号！、ｙＯ〜三ｙｊが供給される。また、
タイミング発生回路１゛Ｇから、上述のタイミング信号
φｃｅが供給される。 ＹアドレスナコーダＹＤＣＲは、上記タイミング信号φ
ｃｅがハイレベルとされることで、選択的に動作状態と
される。この動作状悲において、ＹアドレスデコーダＹ
ＤＣＲは、上記相補内部アドレス信号三ｙＯ〜ａｙｊを
デコードし、対応するデータ線対選択信号ＹＳＯ〜ＹＳ
ｎを択一的にハイレベルの選択状態とする。 ＹアドレスバッファＹＡＤＢは、論理集積回路内のメモ
リ制御ユニットＭＣＬＩから、そのアドレス入力端子Ｙ
Ｏ−ＹＪＫ：供給されるＹアドレス信号ＡＹＯ〜ＡＹＪ
を取り込み、保持する。″また、これらのＹアドレス信
号ＡＹＯ−ＡＹＪをもとに１上記相補内部アドレス信号
ａｙｏ〜ａｙｊを形成し、上記ＹアドレスデコーダＹＤ
Ｃ）（、に供給する。 尚、アドレス入力端子に供給されるＹアドレス信号は外
部から供給されても良い。 相補共通データ線対ＣＤ−ＣＤＫは、特に制限されない
が、リードアンプＫＡの入力端子が結合されるとともに
、ライトアンプＷＡの出力端子が結合される。上記リー
ドアンプＩ（Ａの出力端子は、さらにデータ出力バッフ
ァＤＵＢの入力端子に結合される。また、上記ライトア
ンプＷＡの入力端子峰、さらにデータ入力バッファＤＩ
Ｂの出力端子に結合される。リードアンプＫＡ、ライト
アンプＷＡ及びデータ出力バッファＤＵＢには、タイミ
ング発生回路’ｌ’　Ｇから、タイミング信号φｒａ。 φｗｅ及びφｏｅがそれぞれ供給される。このうち、タ
イミング信号φｒａ及びφｏｅは、スタティック型ＲＡ
Ｍが読み出し動作モードで選択状態とされるとき、所定
のタイミングで選択的に〕）イレベルとされる。また、
タイミング信号φｗｅは。 スタティック型ＲＡＭが書き込み動作モードで選択状押
とされるとき、所だのタイミングで選択的にハイレベル
とされる。 リードアンプＫＡは、上記タイミング信号φｒａがハイ
レベルとされることで１選択的に動作状態とされる。こ
の動作状態において、リードアンプＲＡは、メモリアレ
イＭＡＲＹの選択されたメモリセルＭＣから相補共通デ
ータ線対ＣＤ　−ＣＤを介（７て出力される杭み出し信
号を増幅し、データ出力バッ７アＤ　Ｏｋ３に伝達する
。 データ出力バッファＤＯＨｉｌｔ、上記タイミング侶号
φＯｅがハイレベルとされることで、選択的に動作状態
とされる。この動作状類において、データ出力バッファ
１）ＯＢは、リードアンプＫＡがら伝達される読み出し
信号を、データ出力端子ＤＯを介」２て、論理集積回路
のデータバスＤｂｕｓ又は外部に送出する。タイミング
信号φＯｅがロウレベルとされるとき、データ出力バッ
ファＬ）０１１の出力は、ハイインピーダンス状態トサ
れる。 データ入力バッファ１）ＩＢは、論理集積回路のデータ
バス１）ｂｕｓ又は外部がらデータ入力端子ＤＩを介し
て供給される書き込みデータを、相補内部書き込み信号
とし、ライトアンプＷＡに伝達する。これらの相補書き
込み信号すなわち非反転内部書き込み信号ｗｄ及び反転
内部書き込み信号ｗｄは、前述のように、データセット
回路Ｄ８ＣＫも供給される。 ライトアンプＷＡｉ、上記タイミング信号φｗｅがハイ
レベルとされることで、選択的に動作状態とされる。こ
の動作状態において、ライトアンズＷＡｉ−１．上記デ
ータ人カバノファ１）　ｌ　Ｂから伝達される相補内部
書き込み信号ｗｄ及び■ｄ［従って、相補書き込み事、
流を形成し、相補共通チータ一対ＣＤ−ＣＤを介して、
メモリプレイＭ　Ａ　）（、Ｙの選択されたメモリセル
ＭＣに供給する。タイミング信号φｗｅがロウレベルと
されるとき、ライトアンプＷＡの出力はハイインピーダ
ンス４Ｇ９とされる。 タイミング発生回路ＴＧは、ｌｉＩ！ｉｌ珪果槓回路の
メモリ制御ユニッ）　ｋｌ　ＣＵ又は外部から、入力端
子Ｃ８，ＷＥ及びｌ）　Ｓを介して供治されるチップ遣
損信号Ｃ８，ライトイネーブル信号ＷＥ及びデータセッ
トモード信号１）Ｓをもとに、上記６揮のタイミング１
昌号を形成し、各回路に供給する。 第５図及び第６図には、この実施例のスタティック型Ｒ
Ａ　Ｍの動作タイミングが示されている。 上記第５図には通常の誓き込みモード及び通常の読み出
しモードの動作タイミングが示され、上記第６図にはデ
ー１タセツトモードの動作タイミングが示されている。 この実施例のスタティック型ＩＬＡＭにおいて、メモリ
セルΔ４Ｃの情報保持特性を確認するための試験動作は
、たとえば次のように行うことができる。すなわち、ス
タティック型）１．ＡＭは、特Ｋ　ＩＩＩＩＩ限されな
いが、塘ずポ１常の臀き込み動作モードで繰り返し選択
状態とされ、メモリアレイＭＡ　ｋＹ内のすべてのメモ
リセルＭＣに、例えば論理″０”の記憶データが寝き込
まれる。このとき、データセットモード信号ＤＳｄハイ
レベルとされ、論理″０″の書き込みデータは、データ
バス１）ｂｕｓ又は外部からデータ入力端子ＤＩを介し
て供給される。通常の（Ｆき込み動作モードは第５図に
ライトモードと示されたタイミングによって実行される
。すなわち、ライトイネーブル信号ｖｖＥのローレベル
によって書き込み動作モードが指示され、チップセレク
ト信号Ｃ８がローレベルにされることによって、タイミ
ング傷゛号φｃｅ及びφｗｅがハイレベルとされる。−
ｆ：れにより答して、内部相補アドレス信号ａｘｉに対
応するワード線Ｖｖ　ｍが活性化されて、ワード線■゛
口１の電位がハイレベルとさ第１る。また、データ入力
端子１１１に供給きれたローレベルのデータ（実線で示
される）に応答して、非反転内部省き込みイご号ｗｄ及
び反転内部書き込み信号ｗｄが実線の様に変化されると
ともに、タイミング信号φｃｅのハイレベル及び内部相
補アドレス信号旦ｙノに応答して、Ｙアドレステコーダ
ＹＤＣ几からデータ線対選択信号ＹＳｊｌが出力される
。カラムスイッチＣ３ＶＶ内の対応するスイッチＮｌ　
（Ｊ　ｂ　Ｆ　Ｅ　Ｔは上記データ線対選択信号ＹＳｎ
ＫよってＯＮ状態とされることによって、相補データ線
対１）ｎ及びｌ）ｎの電位が実線の様にイψ化される。 そハによって、選択され次メモリセル〜ＩＣの記憶ノー
ドａ及びｂの電位が実線の球圧変化されて、上Ｈピメモ
リセルＭ　ＣＫ　ｉｔ理″′０″が書き込まれる。その
陵、上記チップセレクト信号Ｃ８がハイレベルに変化さ
れることにル゛ム答して、タイミング信号φｃｅ及びφ
ｗｅがローレベルに変化される。ワード線■ｍの電位は
上記タイミング信号のローレベルに応答して、ローレベ
ル、すなわち、非選択レベルとされる。尚タイミング匂
号φｒａ及びφＯｅはローレベル、データセットモード
随号ＤＳ、反転タイミングイぎ号φｓａ及びφｓｂ及び
電圧供給線ＶＡｍ及びＶＨｍの電位はハイレベルに維持
される。尚、メモリセルｈＩ　ＣＫ論理”ｌ”を書き込
む場合、データ入力端子Ｄ１゜非反転及び反転内■；書
き込み信号ｗ　ｄ及びｗｄは点線で示されたレベルとさ
れ、それによって、相補データ線対１）ｎ及びＩ）　ｎ
及びメモリセルｋｉ　Ｃの記憶ノードａ及びｂの電位は
点線で示すレベルとされる。 メモリアレイＭ　Ａ　Ｉ（ＹのすべてのメモリセルＭＣ
に対する４）き込み動作が終了すると、スタティック型
ＲＡＭは通常の曾、み出し動作モードで縁り返し選択状
傅とさｉｌ、全メモリセルＭＣに論理″ｏ″の記憶デー
タが正常に４１き込まれていることが確認される。この
とき、各メモリセルＭｅから読み出される論理″Ｏ″の
読み出（７テータは、データ出力端子１）０を介して送
出される。 通′帛の読み出（７＃Ｉ作モードは第５因にリードモー
ドと示されたタイミングによって実行することができる
。すなわち、ライトイネーブル信号′ｖｖ１弓のハイレ
ベルによって、絖み出（７動作モードが指示され、チッ
プセレクト信号Ｃδがローレベルとされることによって
、タイミング信号φｃｅ、φｒａ及びφＯｅがハイレベ
ルとされる。タイミングｉｆＪ号φｃｅのハイレベルに
応答して、内部相補アドレス（ｆｉｒ号ａＸＩに対応す
るワード線Ｗｍが選択状＋ｙとされる。すなわち、ワー
ド線ＷＩｎの電位がハイレベルとされるとともに内部相
補アドレス信号ａＹＪに対応する相補データ線対Ｊ）ｎ
　、　Ｄｎが選択状態とされる。ワード、１ｉｌｉｌ　
Ｗ　ｍのハイレベルに応答（〜て、相補データ線対Ｄｎ
及びＪ）ｎ及び選択さｔ１ｊｔメモリセルの記憶ノード
ａ及びｂの電位が図の蒸綻で示される様に変化される。 上記タイミン′瘍量 グ信号φｏｅのハイレベルに応答して、データ出力バッ
ファ１）ＯＢは活性化状態とされるため、データ出力端
子１１０からは無効データが出力されるが、記憶ノード
ａ及びｂの電位変化及び相補データ線対し）０及びＤＯ
の電位変化に応答して、一定時間経過後、データ出力端
子ＤＯからは有効データ（論理′″０″）が出力させる
。その後、上記チップセレクト信号Ｃ８がハイレベルと
されることＫよって、タイミング記号φｃｅ、φｒａ及
びφＯｅがローレベルとされる。上記タイミング信号φ
ｃｅのローレベルに応答して、ワードｉｗｍＦｉ非選択
状態とされ、その電位はローレベルにされる。ｔた、上
記タイミング記号φｏｅのローレベルに応答して、デー
タ出力バッファＩ）Ｃ１の出力はハイインピーダンス状
態”２″とされる。 尚、タイミング信号φｗｅはローレベル、データセット
モード信号ＤＢ、反転タイミング信号φｓａ及びφｓｂ
及び電圧供給ｉＶＡｍ及びＶＢｍの電位はハイレベルに
維持される。さらに、メモリセルＭＣの記憶データが論
理″ｌ”の場合、相補データ線対ＤＯ及びＤＯ及び記憶
ノードａ及びｂの電位変化は、点線で示される様に変化
する。 以上の様に通常の曹き込み動作及び通常の読み出しｓ作
モードによって全メモリセルへのデータ書き込み及び全
メモリセルからのデータ読み出しを行なうことＫよって
、通常動作モードで使用される回路の試験が実行されて
いることとなる。 次に、スタティック型ｌ′ｔＡＭは、データセットモー
ドとされ、メモリアレイＭ　Ａ　Ｉ（Ｙのすべてのメモ
リセルＭＣの記ｔはデータが、論理″′］”に反転され
る。このとき、データセットモード信号Ｌ）Ｓはロウレ
ベルとされ、データ入力端子１）１には論理″１”の曹
き込みデータが供給される。スタティック型ＩもＡＭの
データセットモードにおいて、データセット回路Ｄ８Ｃ
Ｋ、け、タイミング発生回路ＴＧから反転タイミング（
Ｉｔ号φｓａ及びφｓｂが供給され、またデータ人カパ
ッファＤＩＬＩからハイレベルの非反転内部書き込み信
号ｗｄ及びローレベルの反転内部書き込み信号ｗｄが供
給される。その結果、前述のように、メモリアレイＭＡ
１七ＹのすべてのメモリセルＰｖｌ　Ｃの記憶データが
。 −斉にかつ短時間で論理″１”に曹き換えられる。 このデータセットモードは第６図にデータセットモード
と示されたタイミングによって実行することができる。 すなわち、データセットモード信号ＤＢＣＤローレベル
によってデータセットモードが指示され、チップセレク
ト信号Ｃ８がローレベルとされることによって、反転タ
イミング（ｉ号φ３ａ及びφｓｂがローレベルとされる
。上記反転タイミング信号φＳａのローレベル及び反転
内部省き込み信号ｗｄのローレベルに応答して、電圧供
給線Ｖ　Ｂ　ｍの電位がハイレベルからローレベルに変
化される。電圧供給線ＶＡｍの電位は〕１イレベルを維
持する。メモリセルｋｉ　Ｃの記憶ノードｂ側に接続さ
れた負荷Ｍ　ＯＳ　Ｆ　Ｅ　ＴＱ　２と記す、はノード
ｂとの接線が正常な場合、記憶ノードｂの電位は実線で
示される様にローレベル側に変化し、それに応答して、
記憶ノードａの電位はハイレベル側圧変化する。その結
果メモリセルＭＣの記憶情報は論理″′０”から論理”
１″ＫＭ速に薔き換見られる。もし、負荷Ｍ　０８　Ｆ
　Ｅ　ＴＱ　２と記憶ノードｂとの間に断線が存在する
場合には、記憶ノードａ及びｂの電位は変化せず点線で
示されるように、その電位が維持されたままとなる。チ
ップセレクト信号Ｃ８がローレベルからハイレベルに変
化されると、それに応答【７て反転タイミング記号φＳ
ａ及びφｓｂがハイレベルに変化される。 上記反転タイミング信号φＳａのノーイレペルへの変化
に応答して、電圧供給線ＶＢｍの電位はハイレベルに変
化される。反転タイミング信号φｓｂのハイレベルへの
変化に応答して、データセット回路ＤＥＣ内のＭＵＳＦ
ＥＴＱ３５及びＱ３６がＯＮ状態とされ、それによって
、記憶ノードｂの電位はさらにローレベル側に変化させ
られる。尚、データセットモード時、ライトイネーブル
信号ＷＥはハイレベルタイミング信号φｃｅ、φｗｅ、
φｒａ及びφｏｅ及びワードＭＷｍの電位はローレベル
、に維持され、データ出力端子ＤＯｉｊハイインピーダ
ンス状態１Ｚ”とされる〇 データセットモードによる記憶データの反転が終了する
と、スタティック型Ｒ，ＡＭは再１屹通常の読み出し動
作モードで繰り返し選択状態とされ、全メモリセルＭＣ
の記憶データが論理″′ｌ”に反転されたことが確認さ
れる。このとき、いずれかのメモリセルＭＣから論理！
′０″の読み出しデータが出力されるとき、そのメモリ
セルＭＣの負荷Ｍ　０８　ＦＥ　’ｌ”　Ｑ　２は、例
えばそのドレイン側罠断線等の障害を持つものと判定さ
れる。 さらに、スタティック型几ＡＭは、再度データセットモ
ードとされ、メモリアレイＭＡＲＹのすべてのメモリセ
ルＭＣの記憶データが、論理″０”に反転される。この
とき、データセットモード信号ＤＢは第６図同様にロウ
レベルとされ、データ入力端子ＤＩには論理＠　ｏ　Ｉ
’ｌの書き込みデータが供給される。すなわち、データ
入力端子ＤＩは、ローレベルの信号が入力される。それ
によって、非反転及び反転内部書き込み信号ｗｄ及びｗ
ｄはそれぞれローレベル及びハイレベルとされる。さら
に、第６図に示される電圧供給線ＶＡｍ及びＶＢｍのそ
れぞれの電位及び記憶ノードａ及びｂのそれぞれ電位は
入れ換えられる様になる。 ２回目のデータセットモードが終了すると、スタティッ
ク型ＲＡＭＶｉふたたび通常の読み出し動作モードで繰
り返し選択状態とされ、全メモリセルＭＣの記憶データ
が論理″ｏ″に反転されたことが確認される。このとき
、いずれかのメモリセルＭ　Ｃから論理″１”の読み出
しデータが出力されるとき、そのメモリセルＭＣの負荷
ＭＯ８ＦＨＴ　Ｑ、　１は、例えばそのドレイン側に＠
線等の障害を持つものと判定される。 メモリセル特性の試験工程は上述した工程、すなわち、 （１）　　全メモリセルへの通常曹き込み動作を用いた
データ″′０”書き込み工程、 （２）全メモリセルからの通常読み出〔７動作を用いた
データ″′０”読み出し工程、 （３）データセット回路ＩＪ　Ｓ　Ｃを用いたデータ反
転（１０″→”０″）工程、 （４）全メモリセルからの通常読み出し動作を用いｔデ
ータ”１′読み出し工程、 （５）データセット回路ＤＳＣを再び用いたデータ反転
（′１″→″’ｏ”）工程、及び、（６）全メモリセル
からの通常読み出し動作を用いたデータ″０″再読み出
］〜工程、 に限定されるものではなく、穐々変更することができる
ことは営うまでもない。メモリセル特性のみ検査する場
合には、少なくとも、上述の工程の内のｉｌｌ　、　（
３）　、　ｆ４）　、　（５Ｊ及び（６）の工程を用い
ることによって実施可能である。この場合、工程（１）
は、データセット回路ＤＥＣを用いる曹き込み方法でも
良い。 第７図には、第１図に示されたＣん１０８スタテイツク
型ＲＡｆ’ｉ４のメモリセルに対応するレイアウト図面
が示されている。このＣＭ　ＯＳメモリセルは、１層の
多結晶シリコンＡｌｐｏｌｙ−８ｉ及び２層のアルミニ
ウム配線Ａｌｌ、Ａ１２で形成されている。多結晶シリ
コン／１ｌｐｏｌｙ　　８ｉはトラン７アーＭＯ８ＦＥ
ＴＱ２３及びＱ、２４のゲート電極。 Ｍ　ＯＳＦ　Ｅ　’ｌ’　Ｑ　１及びＱ２１のゲート電
極、Ｎ１０８　Ｐ”　ｈ、　Ｔ　Ｑ　２及びＱ、２２の
ゲート電極及びセイ内配線が用いられており、図中では
点線によって示される。尚図中では理解を容易とするた
め、各Ｎ１０８　ＦＥ　Ｔのゲート電極に灼応する部分
に、各ＮＩＵ　８　Ｆ　Ｅ　Ｔの符号が記載されている
。図中−点鎖線Ｌｌ、Ｌ２．Ｌ３及びＬ４はフィールド
酸化膜、たとえば、ローカル・オキザイテーシ可ン・オ
ブ・シリコン技術による酸化物（Ｌ　ＯＣ０８酸化１ｊ
、Ｑ　）と素子形成＠域との境界を示している。−点鎖
線Ｌ１で囲１れた領域には、ＭＯＳ）”Ｅ’ｌ’Ｑ２１
及びＱ２３のｎ型リース・ドレイン領域がＬＯＧＯ８酸
化膜と、ポリシリコンで形成されたゲート電極とを、イ
オン導入マスクとして、リンＰ又はヒ素Ａｓなどのｎ型
不純物が半導体基板内に形成された、ｐ型つェル内に導
入されることによって形成されている。−点＃ｌ線Ｌ２
で囲まれた領域には、Ｍ（Ｌ８ＦＥＴＱ２２及びＱ２４
（ｉｎｎ型ソース−ドレイン領域がＬ　ＯＣ０８酸化膜
と、ポリシリコンのゲートｍ＋ｂとを不純物導入マスク
として、リンＰ又はヒ素Ａ８などのｎ型不純物が半導体
基板内に、形成されたｐ型つェル内に導入されることに
よりて、形成される。−点鉗線Ｌ３及びＣ４で囲まれた
領域には、ＭＵＳＦＥＴＱＩ及びＱ２のｐ型ソース・ド
レイン領域が、ＬｏｃＯ８酸化膜とポリシリコンのゲー
ト電極を不純物導入マスクとして、ボロンＢなどのｐ型
不純物が半導体基板内に形成されたｎ型ウェル内に導入
されることによって、それぞれ形成されている。相補デ
ータ線対ＤＯ、ＭびＤＯＶ′ｉ、ｎｉｌ目フルミニウム
配＋ｖｉ１ＡＩＩＫ、！：りて形り兄することができる
。１　ｊｆｉｌ目アルミニウム配線Ａｌｌは、さらに、
図示される様に他のセル内配線ｐｏｌｙ　　Ｓ＋ゲート
又はソース領域と２層目アルミニウム配線Ａ／２との接
線配線に用いられる。２ノ輌目アルミニクム配線ＡＪ２
は、ワード線ＷＯ９接地電位供給＠ＧＯ及び第１及び第
２観圧供給線ＶＡＯ及びＶＢＯに用いられる。尚Ｃ（Ｊ
ＮＴはコンタクトホールを示し、ＴＨはスルホールを示
している。 同図において、庄目されることは、駆ｍＭＯ８ＦＢ’ｉ
”Ｑ２１及びＱ２２のドレイン領域と、アルミニウム配
線Ａ／１囚、Ａｌ１１山）との接続はＣ０ＮＴ（Ｃ）及
びＣ０ＮＴ（Ｅ）で示される様にそれぞれ２つのコンタ
クトホールによって行なわれている点である。一方、上
記アルミニウム配置ＡＪｌ囚及びＡ　ｌ　ｌ　（Ｂ）と
負荷Ｍ　Ｕ　８　Ｆ　Ｅ　１’　Ｑ　１及びＱ２とのＨ
１４６Ｂ、ＣＯＮ　’１’ｃＡ）及ヒＣＯＮ　１’（Ｉ
（）ｆ示すれる様にそれぞれ１つのコンタクトホールに
よって行なわれている。そねゆえ、霜、気的４ｉｆＥｌ
不良は上記コンタクトホールＣＯＮ　ｉ’（Ｃ）及びＣ
（Ｊ　Ｎ　’Ｉ’　（）、）の部分より上記コンタクト
ホールＣＯＮ　Ｔい）及びＣＵＮｌ”　（Ｂ）の部分で
発生Ｌ２やすいことがわかる。 以上のように、この実施例のスタデイツク型ＲＡＭは、
ＣＭＯＳスタティック型メモリセル〜ＩＣが格子状Ｋａ
ｒ：ｔｐｉｔされてなるメモリアレイＭ　Ａ　１もＹを
基本構成とする。各メモリセルＭＣは、それぞれ直列形
態とされるＰチャンネル型の負荷ｂ１（Ｊ　ＳＩＩ′Ｅ
ＴとＮチャンネル型の駆動ｈｌ　ＯＳ　Ｐ　Ｅ　Ｔから
なる２個のＣＭ　ＯＳインバータ回路が交差接続場れて
なるフリップフロッグ回路を含む。このうち、一方のイ
ンバータ回路を構成するＰチャンネルＮＩＱ　８　Ｆ　
Ｅ　Ｔのソースは、対応する電圧供給線ＶＡＯ〜ＶＡｍ
にそれぞれ共ｙｋ　ｌ＋”＋合され、他方のインバータ
回路を憚反するＰナヤンネルｈＩ（Ｊ　Ｓ　Ｆ　Ｌ！ｌ
　’ｌ’のソース０、対工乙：する重圧イ共鮒線ｖＢＯ
〜Ｖｂｍ＆てそれぞれ共通結合される。ブた、両インバ
ータ回路を構成するＮチャンネルｆ’、ｌ　（Ｊ　Ｓ　
Ｉ−Ｅ　ｉ’のソースは、対応スル接ｔ！ｇ　′＠、位
供給−＋ｉり！　Ｃ３Ｑ　〜Ｑ　ｍ　Ｋそねぞね共］ｌ
ｔｌ結合される。′「Ｔｉ圧供給、ｌ′ｖＡＯ〜ＶＡｍ
及びＶ　ＢＯ〜Ｖ　ＢｍＶｃＶｉ、　スタブ４ツク型１
（Ａへｊが通常の動作モードとされるとき、ともに回路
の電源’４’圧νＣＣが供給される。甘た、スタティッ
ク型）ｔＡＭが所尼の試験モードすなわちデータセット
モードとさｔすると轡、反転タイミング（ｇ号φＳａ。 φｓｂ及び相補内部￥１き込み信号ｗｄ−ｗｄに従って
、そのいずれかに回路の接地電位が供給される。接地′
醒位供給組（＊０〜Ｇ　ｍ　Ｋは、通常比収的大キ々コ
ンタクタンスヲ持つＰＶＩ（Ｊ　Ｓ　Ｆ　Ｅ’ｌ’　Ｑ
　３５〜Ｑ３６と比較的小さなコンタクタンスを持つＮ
１０　Ｓ　ＦＥ　Ｔ　Ｑ　３３〜９３４を介［７て、回
路の接地電位が供給される。また、上記反転タイミング
イメ号φ８ａ及びφｓｂがロウレベルとされるとき、比
較的小さなコンダクタンスを持つＭ　ＣＩ　Ｓ　Ｆ）、
　’Ｉ’Ｑ、３３〜（３４のみを介して、回路の接地＃
Ｌ位が供給される。これらのことから、この実ｍ？＋１
のスタティック型１＜、　Ａ　Ｍでは、メモリアレイＭ
Ａ　ｌ（、ＹノスべてのメモリセルＭＣの記憶ブータラ
、曹き込みデータに従って強制的に論理″０°゛又は論
理”１″とすることができる。擾た、このデータセット
モードを記憶データ全反転しつつ行うことで、メモリセ
ルｈｃの負荷へＩｃＩＪ・’　Ｅ　’ｌ’　Ｑ　ｉ及び
Ｑ２が正常であるかどうかを識別できる。こｔｌＫより
、スタティック型几Ａｋｉの試験時間を短縮［７、スタ
デイツク型ｉｔ、　Ａ　Ｍを内蔵するυＰＪＸ集檀回路
等の低コスト化を推進することができるＯＨう１でもな
く、こり、らの試験動作は、論理集積（ＰＪ路の電σ５
し電圧を低くしたり、その周辺温度を闘＜シて行う必要
はない。 また、上記のようなデータセットモードは、スタティッ
ク型Ｈ，Ａ　Ｍの初期セットに＋１」用することもでき
る。Ｅ、かし々がら、スタティック型ｉｔ　Ａ　Ｍの初
期セット又は／及び初期リセソ）Ｋ関する公鎖側として
下記出願が存在する。１つは米国特許出願％６８６９６
４（出願日１９８４年１２月２８日、発明者マーク・ジ
ー・ジョンソン、鎗受入トムソン　コンボーネンソーモ
ステック　コーボレーシ冒ン）に基づき１９８６年ｌθ
月２日に公開された日本公開特許公報６１−２２２０９
０及び１９８６年８月６日に公開されたヨーロッパ特許
公開公報１８９７００Ａ２である。他の１つけ、本願の
発明者の１人である伊ＭＨＩＨＣよってなされ１９８７
年４月１日に公開された日本公開特許公報６２−７１０
８８（ＩＩ受入：日立製作所対応未開特許出願Ｎｎ８９
８５９９）である。さらに他の１つは、山中隆ｆよって
なされ、１９８７年１２月１８日に公開さｉた日本公Ｉ
４￥４特許公報６２−２９１７９３　（ｋｎ受入：日本
１ｕ気株式会社）である。 上記日本公開特許公報６１−２２２０９０には、フラッ
シュクリア及びフラッシュセット機能を有するスタティ
ックＲＡＭＫついて記載されている。 このスタティックＲ，，Ａ　Ｍ　ｉ　、おのおののイン
バータがＰチャンネル　プルアップ　トランジスタとデ
ータ記憶トランジスタとを含み、互いに入力ノードと出
力ノードとが父差接続された一対のＣＭＵＳインバータ
を含むスタティックメモリセルと、上記一対のデータ記
憶トランジスタのソース端子にそれぞれ結合されたセッ
ト手段及びリセット手段を含んでいる。セット動作は、
そのセット手段が接続されたデータ記憶トランジスタの
ソース電位をそのセット手段によってクランド電位から
クランド電位以上の高１イ位にすることによって実行さ
れる。同様て、リセット動作はそのリセット手段 上記日本公開特許公報６１−７１０８８及び６１−２９
１７９３は、スタティック型ｆｔ　Ａ　Ｍの全メモリセ
ルを所定のリセット状態とするために、メモリセル内の
一対の負荷Ｍ　Ｏ８１”　Ｅ　’１”又はロード抵抗の
一方に供給される電位が制御信号によって電源′６イ圧
（ＶＣＣ）又は、クランド電位（ＧＮＤ）に変化可能と
するリセット技術てついて開示している。したがって、 が接続されたデータ記憶トランジスタのソース電位をそ
のリセット手段によってグランド宵１位からグランド電
位以上の高電位にすることによって実行される。しかし
ながら、この文献によって開示された技術は、−見発明
と同様に思われるけれども、下記の点で異なっている。 すなわち、本願のｖ、ｌの目的は、スタティックメモリ
セル内に含まれる負荷Ｍ　ＯＳ　Ｆ　ＩＩ：　１’とそ
れが接続されるべき記憶ノードとの１イ気的接続が正常
か否を検査することにある。その為、負荷Ｍ　Ｕ　Ｓ　
Ｆ　Ｅ　’ｌ”のソース・ドレインバス全弁してそれが
接続されたメモリセルの記ｔｔｔノードの′重信がデー
タセット１０１路１）ＳＣＫよって１むり御される。 したがって、この文献の様に駆動Ｍ　ＯＳ　Ｆ　Ｅ　’
１のソース・ドレインパスを介して、そのソース・ドレ
インバスが接続された記憶ノードの′ｒｉｆ位を制御］
またとしても、負荷Ｍ　（Ｊ　ＳＦ　Ｅ　’１’のソー
ス・ドレインバスと記憶ノードとの接Ｈ４が正常か否か
判別でき々い。なぜなら、駆）釣Ｍ　ＯＳ　Ｆ　Ｅ　’
ｌ’のンーフ■ドレインバスと記憶ノードとの接続部と
負荷Ｍ　Ｃ）　Ｓ　ＩＩ’　ＥＴのソース・ドレインパ
スとその場ノードとの接続部はメモリセルのレイアウト
において、異った部分に設けられて 以上の本実施例に示されるように、この発明をマイクロ
コンビーータ等の論理集積回路に内ばされるスタティッ
ク型）ｔＡＭＫＡ用（また場合、次のような効果を得る
ことができる。すなわち、（１＋　　スタティック型メ
モリセルを構成する２組のインバータ回路に対応して２
本の′電圧供給線を設け、通常これらの１に圧供給線に
回路のＴＪＬ源電圧電圧給し所定の制御信号が有効とさ
れるときいずれか一方の電圧供給線に回路の接地電位を
、１８択的に供給するデータセット回路を設けることで
、メモリセルの保持データを任意にかつ短時間で反転で
きるという効果が得られる。 （２）上記（１）項により、メそリセルの保持データの
反転が可能であるかを判定することで、スタティック型
メモリセルの負荷ＮＩ　ＯＳ　Ｆ’　Ｅ　Ｔに発生する
断線等の障害を、その電源電圧や周辺温度を変化が得ら
れる。 （３）上記（１）項及び（２）項により、スタティック
型ＲＡＭのメモリセルの情報保持特性忙関する試験時間
を短縮できるといり効果が祷られる。 （４）上記（１）項〜（３）項によジ、スタティック型
１（ＡＭ等を含むマイクロコンピュータ等の論理集積回
路の試験時間を短縮し、その低コスト化を図ることがで
きるという効果が得られる。 （５）上記＋１１項及び（２）項により、スタティック
型ＲＡＭ４にのメモリセルに保持される記憶データを、
短時間で論理”Ｏ”又は論理”】”に初期セットできる
という効果が得られる。 以上本発明者によってなされた発明を笑施例に基づき具
体的に説明りまたが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で釉々変更
可能であることはいうまでもない。例えば、第１図の実
施例において、各メモリセルＭＣはＳ負荷んｊ　ＯＳ　
ＦＥ　ｉ’　Ｑ　Ｉ及びＱ２に代えて、ポリシリコン等
圧よって形成される高批０８　Ｆ”　Ｅ　Ｔ負荷を用い
るものであってもよい。また、データセット回路ＤＳＣ
のｋｌ　０８　Ｆ　Ｅ　’１’　Ｑ　３３〜Ｑ、３４は
、設けなくてもよいし、またそのゲートは、回路の電源
電圧ＶＣＣＫ結合してもよい。 −１１１’圧供給線ＶＡＯ〜ＶＡｍ及びｖＢＯ〜ＶＨｍ
に結合されるデータセット回路ＤＥＣのインバータ回路
へｌ〜Ｎ４及びノアゲート回路Ｎ　Ｏ０１〜Ｎ（ｌｊ４
等は、その論理が同一であることを条件に１他の論理ケ
ート回路に置き換えることができる。 びに相補内部曹き込み信号ｗｄ−ｗｄのレベルは、任意
に組み合わせることができる。スタティック型１ｔＡＭ
Ｋ与えられる事、源１［圧は、−収約なＥＣＬＩ４ＡＭ
の様に回路の電源電圧ＶＣＣを接地電位とし回路の接地
電位を負の電源電圧とすることもよいし　ＩＪチャンネ
ルｂｔ　ＯＳ　Ｆ　Ｅ　’１’とＮチャンネルＭ０８　
ｋ’　Ｅ　Ｔを入れ換えることで電源電圧の極性を反転
してもよい。メモリアレイＭ　Ａ　ＲＹは、複数のメモ
リマットによって構成されるものでありｎＫ設けられる
負荷Ｍ０８Ｆｈ、ｉ’Ｑ２５−Ｑ２６〜Ｑ２７・Ｑ２８
は、例えばタイミング信号φｃｅ等によって選択的にオ
ン状態とさｉすることもよい。 さらに、第１図のスタティック型ＲＡＭの回路ブロック
構成や、アドレス信号及びｌｔｔ制御信号の４１み合わ
せ等、榴々の実施形態を採りうるものである。 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマイクロコンピュー
タ等の論理集積回路に内蔵されるスタティック型ＩＬ　
Ａ　Ｍに適用した場合について説明したが、千ｈＫ限定
されるものではなく、例えば、スタティック型ＲＡＭと
（７て単体で用いられるものやスタティック型ＲＡＭｆ
言む仙の各種のディジタル処理装置等にも適用できる。 さらＫ。 スタデイツク型ＲＡＭはＭ　ＯＳ　Ｆ　Ｈｉ’で形成さ
れるもの、ＡＩＵＳ１１’ＥＴとバイポーラトランジス
タで形成さオ］るもの（いわゆう、Ｂｔ　−ＣＭＵＳ８
１（ＡＭ）、及びヒラ化ガリウムを半導体基板として形
成されたスタティック型Ｉｔ　Ａ　Ｍを含む。本発明は
少なくともそのメモリアレイが負荷手段を含むスタティ
ック型メモリセルによって構成される＃！−導体記憶装
置及びそのような半導体配憶装置を内蔵するディジタル
装置に広く適用できる。 〔発明の効果〕 本願において開示される発明のうち代表的なものによっ
て得られる効果を１＠単に説明すれは′、下記のとおり
である。すなわち、スタティック型メモリセルを構成す
る２組のインバータ回路に対応して２本の管圧供給線を
設け、通常これらの重圧供給線に回路の電源電圧を供給
し所定の制御信号が有効とされるときいずれか一方の′
電圧供給線に回路の接地電位を選択的に供給するデータ
セット回路を設けることで、メモリセルの保持データを
任意にかつ短時間で反転できる。また、メモリセルの保
持データの反転が可能であるかを判定することで、スタ
ティック型メモリセルの負荷へ１０８Ｆ　Ｅ　Ｔに発生
する断線等の障害を、その電源電圧や周辺温度を変化さ
せることなく、短時間で検出できる。これＫより、スタ
ティック型ｌもＡＭ等を含ムマイクロコンピュータ等の
論理集積（０回路の試験時間を短縮し、その低コスト化
を図ることかで真るものである。

【図面の簡単な説明】

第１図は本発明が適用されたスタティック型ＲＡＭの回
路図、 第２図体）及び第２図（ｂ）は本発明者らによって明ら
かとされた問題点１ｆｒ説明するための本ので、第２図
（ａ）はメモリセル％Ｉ　Ｃの×印の部分で断線が発生
しやすいことを示し、＠２図（ｂ）はその理由を示；７
六図、 第３図は本発明が適用されたスタティック型ＲＡＭを含
むシングル・チップのマイクロコンピュータ等の論理集
積回路の平面図、 ８ｇ４図は、上記第３図に示されたマイクロコンピュー
タなどの論理集積回路のシステム図、第５図は、本発明
が適用されたスタティック型１４、　Ａ〜１の通常のり
＃き込み動作モード及び通常の読み出し動作モードのタ
イミングチャートを示した図、 第６図は、不発明が適用さり、たスタティック型第７図
は、本発明が適用されたスタティック型ＲＡＭの一つの
メモリセルの平面レイアウト図でめるＯ Ｃｌ）　Ｕ・・・中央処理ユニッ）、ｋｌｃＵ・・・メ
モリ制御ユニッ）、ＳＩＬＡＭ・・・スタティック型Ｒ
ＡＭ％Ａｂｕｓ・・・内部アドレスバス、Ｃｂｕｓ・・
・内部制御バス、ｐｂｕｓ・・・内部データバス、ＭＣ
・・・メモリセル、ＸＡＤＢ・・・Ｘアドレスバッファ
、Ｘｌ）ＣＲ・・・Ｘアドレスデコーダ、ＴＧ・・・タ
イミング発生回路、ＹＡＤＢ・・・Ｙアドレスバッファ
、ＹＤＣｌも・・・Ｙアドレスデコーダ、ＬＩＯＢ・・
・データ出力バッファ、ＤＩＢ・・・データ入力バッフ
ァ、ＲＡ・・・リードアンプ、ＶｖＡ・・・ライトアン
プ。 第 ２（ａ） 図 第 ２（ｂ） 図 第 図 隼 図 Ｍ　６図 一一一沼りセ？トモード′ニ ー（Ｊ

Claims (1)

【特許請求の範囲】
1. 第１、第２及び第３ラインと上記第１ラインと上記第３
   ラインとの間に直列接線された、第１負荷素子及び第１
   駆動素子を含む第１インバータと上記第２ラインと上記
   第３ラインとの間に直列接線され第２負荷素子及び第２
   駆動素子を含み、その入力ノードと出力ノードが上記第
   １インバータの出力ノードと入力ノードに結合された第
   ２インバータと上記第１及び第２ラインに接続されると
   ともに、所定の制御信号に応答して、上記第１及び第２
   ラインの選択された１つのラインに第３ラインに供給さ
   れるべき電位を供給するための電圧供給手段とを含むこ
   とを特徴とする半導体記憶装置。