JPS60134436A - マスタスライスｌｓｉ - Google Patents
マスタスライスｌｓｉInfo
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- JPS60134436A JPS60134436A JP58242010A JP24201083A JPS60134436A JP S60134436 A JPS60134436 A JP S60134436A JP 58242010 A JP58242010 A JP 58242010A JP 24201083 A JP24201083 A JP 24201083A JP S60134436 A JPS60134436 A JP S60134436A
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- Japan
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- buried
- wiring
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- cell
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はマスタスライス方式で設計する大規模集積回路
（ＬＳＩ）に係り、特にレジスタファイルやシフトレジ
スタ等のように多数のメモリ素子を必要とする機能ブロ
ックをコンパクトに内蔵できるマスクスライスＬＳＩの
構成に関する。
（ＬＳＩ）に係り、特にレジスタファイルやシフトレジ
スタ等のように多数のメモリ素子を必要とする機能ブロ
ックをコンパクトに内蔵できるマスクスライスＬＳＩの
構成に関する。
計算機にはバッファ記憶や制御記憶のような大容量のメ
モリの他に、汎用レジスタのような小容量のメモリが使
われており、論理ＬＳＩの集積度が向上するのにともな
い、小容量のメモリはＬＳＩに内蔵できないと、ＬＳＩ
のゲート・ビン比が悪くなってその集積度が生かせなか
ったり、外部のメモＩＪ ｔ−アクセスするために遅延
時間が増大することになる。また、性能向上のためには
２つのアドレスを同時に読み出せるよりな２ボートメモ
リが必要になり、従来は論理ゲートを組合せてメモリ素
子を構成するようにしていたため多くのゲート数を必要
としていた。そこで最近では文献、１９８３ ｌ５８Ｃ
Ｃｌ）ｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓ、 ＰＰ、 １４６−１４７ などに示されている
論理ゲート回路とメモリ回路を混在させたマスタスライ
スＬＳＩが作られるようになってきている。
モリの他に、汎用レジスタのような小容量のメモリが使
われており、論理ＬＳＩの集積度が向上するのにともな
い、小容量のメモリはＬＳＩに内蔵できないと、ＬＳＩ
のゲート・ビン比が悪くなってその集積度が生かせなか
ったり、外部のメモＩＪ ｔ−アクセスするために遅延
時間が増大することになる。また、性能向上のためには
２つのアドレスを同時に読み出せるよりな２ボートメモ
リが必要になり、従来は論理ゲートを組合せてメモリ素
子を構成するようにしていたため多くのゲート数を必要
としていた。そこで最近では文献、１９８３ ｌ５８Ｃ
Ｃｌ）ｉｇｅｓｔ ｏｆ ＴｅｃｈｎｉｃａｌＰａｐｅ
ｒｓ、 ＰＰ、 １４６−１４７ などに示されている
論理ゲート回路とメモリ回路を混在させたマスタスライ
スＬＳＩが作られるようになってきている。
しかし、これらは、論理ゲート部はマスクスライス方式
で設計できるが、メモリＳは作りつけであるので、メモ
リ容量やピント構成などの自由度が小さく、また２ボー
トメモリなどに構造を変更して使うことは不可能である
。さらに、メモリ部と論理ゲート部おるいはメモリ用素
子と論理ゲート用素子が別個に作られているので、メモ
ＩＪ を便わない場合に素子の利用率やチップ面積の利
用率が低くなり、メモリの必要がない場合にはメモリ部
を含まないＬ８Ｉｔ別に設計しなければならなかった。
で設計できるが、メモリＳは作りつけであるので、メモ
リ容量やピント構成などの自由度が小さく、また２ボー
トメモリなどに構造を変更して使うことは不可能である
。さらに、メモリ部と論理ゲート部おるいはメモリ用素
子と論理ゲート用素子が別個に作られているので、メモ
ＩＪ を便わない場合に素子の利用率やチップ面積の利
用率が低くなり、メモリの必要がない場合にはメモリ部
を含まないＬ８Ｉｔ別に設計しなければならなかった。
本発明の目的は、上記の欠点を改善することのできる、
多数のメモリ素子を含んだ任意の機能ブロックをコンパ
クトに内蔵できるマスタスライスＬＳＩを提供すること
にある。
多数のメモリ素子を含んだ任意の機能ブロックをコンパ
クトに内蔵できるマスタスライスＬＳＩを提供すること
にある。
本発明は、ランダム論理の部分はゲート間を配線するた
めに大きな配線領域を必要とするが、メモリ素子を含ん
だ機能ブロック、特にそのメモリ素子の周辺は、回路構
成が規則的になるために集子間の配線領域が少なくてよ
いことに着目して、論理ゲート部の配線領域の下にフリ
ップフロップ回路を構成できる素子から成るセルを埋込
んだものである。これにより回路構成が規則的で多数の
メモリ素子が必要な機能ブロックは、そのメモリ素子と
して埋込みセルを使用し、その他に必要な論理ゲートに
は論理ゲート用の素子から成る基本セルを用いて構成す
る。一方、ランダム論理ゲート部は基本セルのみ金柑い
て構成し、埋込みセルは使用しないで、その素子上を論
理ゲート間を配線するために利用する。
めに大きな配線領域を必要とするが、メモリ素子を含ん
だ機能ブロック、特にそのメモリ素子の周辺は、回路構
成が規則的になるために集子間の配線領域が少なくてよ
いことに着目して、論理ゲート部の配線領域の下にフリ
ップフロップ回路を構成できる素子から成るセルを埋込
んだものである。これにより回路構成が規則的で多数の
メモリ素子が必要な機能ブロックは、そのメモリ素子と
して埋込みセルを使用し、その他に必要な論理ゲートに
は論理ゲート用の素子から成る基本セルを用いて構成す
る。一方、ランダム論理ゲート部は基本セルのみ金柑い
て構成し、埋込みセルは使用しないで、その素子上を論
理ゲート間を配線するために利用する。
以下、本発明を実施例により詳細に説明する。
第１図は本発明の実施例を示すＬＳＩ構成図であり、ｌ
はチップ、２は入出力回路セルやボンディング・バンド
の置かれる周辺領域、３は内部領域である。４Ｆｓ、論
理ゲート用のトランジスタから成る基本セルであり、こ
れ全横方向に並べて基本セル列とする。５はフリップフ
ロップ回路用のトランジスタから成る埋込みセルである
。埋込みセル５は、基本セル４が各種の論理ゲートを構
成できるようにレイアウトされているのに比べ、フリッ
プフロップ回路専用であり、埋込みセル５を使用しない
場合にはこの領域を配線に使えるように、配線チャネル
下は大きな段差を生じないよう素子がレイアウトされて
いる。基本セル列の上下に配置しているが、基本セル４
と埋込みセル５０間の配線が短くでき、かつ基本セル列
と埋込みセル列の間のチャネル本数が少なくできるよう
に、基本セルの上側の埋込みセルと下側の埋込みセルを
互い・にずらして配置している。６は基本セル４と埋込
みセル５を用いた機能ブロックを構成する場合の配線領
域であり、埋込みセル５を使用しないランダム論理ゲー
トのときは５と６が配線領域となる。次に、第２図は埋
込みセル５で構成するフリップフロップの回路図であり
、第３図はそのレイアクト図である。第２図においてＱ
ｌ、 Ｑｚ 、 ＱｓはＰチャネルＭＯＢ）ランジスタ
、Ｑ４ｍ Ｑｓｓ ＱｓはＮチャネルＭＯ８）ランジス
タであり、Ｑｌと蟻でトランスファ・ゲート、Ｑ２とＱ
ｓ、ＱｓとＱｓで各々インバータを形成している。また
、ＤＦｉデータ入力、φ、Ｖは書き込みクロックの正極
性と負極性の入力、Ｑはスリップフロップの出力であり
、ＶＤＤは電源電圧である。第３図において、７はＮチ
ャネルＭ０Ｓトランジスタの拡散領域、８ＪＩ′ｉＰチ
ャネルＭＯ８）ランジスタの拡散領域、９はゲート、１
０は第１層Ａｔ配線、１１は拡散領域７゜８またはゲー
ト９と第１Ｎｋｔ配線１０を接続するためのコンタクト
である。１２と１３はこのセルを使用せずに配線領域と
した場合（１０のＡｔ配線、１１のコンタクトがない）
のＡｔ配線を通すべきチャネルを示しており、１２が第
１層Ａｔ配線チャネル、１３が第２層Ａ４配線チャネル
である。図かられかるように、拡散領域７．８の境界線
やゲート９とＡｔ配線チャネル１２．１３が重ならない
ようにレイアウトしており、段差の大きな領域上をＡｔ
配線が通らないようにして、Ａｔ配線の断線を防いでい
る。また、トランジスタＱｓ、ＱａはトランジスタＱｌ
、 Ｑ４や、図示していないＤ人カバツファ（基本セ
ル４のトランジスタを用いて構成する）のトランジスタ
に比べてゲ−ト幅とゲート長の比が小さＸ設計されてお
り、フリップフロップにデータを書き込むため、クロッ
ク信号によりトランスファ・ゲートのトランジスタＱｉ
ｓＱ４を導通させた場合に、強制的にフリップフロップ
の出力Ｑをデータ人力りの状態に変化させることができ
る。トランジスタＱ鵞、 Ｑｔのゲート幅、ゲート長は
本回路をフリップフロップとして動作させるための制約
はないが、本実施例ではレイアウトの都合によりトラン
ジスタＱｓ、 Ｑｓと同じにしている。
はチップ、２は入出力回路セルやボンディング・バンド
の置かれる周辺領域、３は内部領域である。４Ｆｓ、論
理ゲート用のトランジスタから成る基本セルであり、こ
れ全横方向に並べて基本セル列とする。５はフリップフ
ロップ回路用のトランジスタから成る埋込みセルである
。埋込みセル５は、基本セル４が各種の論理ゲートを構
成できるようにレイアウトされているのに比べ、フリッ
プフロップ回路専用であり、埋込みセル５を使用しない
場合にはこの領域を配線に使えるように、配線チャネル
下は大きな段差を生じないよう素子がレイアウトされて
いる。基本セル列の上下に配置しているが、基本セル４
と埋込みセル５０間の配線が短くでき、かつ基本セル列
と埋込みセル列の間のチャネル本数が少なくできるよう
に、基本セルの上側の埋込みセルと下側の埋込みセルを
互い・にずらして配置している。６は基本セル４と埋込
みセル５を用いた機能ブロックを構成する場合の配線領
域であり、埋込みセル５を使用しないランダム論理ゲー
トのときは５と６が配線領域となる。次に、第２図は埋
込みセル５で構成するフリップフロップの回路図であり
、第３図はそのレイアクト図である。第２図においてＱ
ｌ、 Ｑｚ 、 ＱｓはＰチャネルＭＯＢ）ランジスタ
、Ｑ４ｍ Ｑｓｓ ＱｓはＮチャネルＭＯ８）ランジス
タであり、Ｑｌと蟻でトランスファ・ゲート、Ｑ２とＱ
ｓ、ＱｓとＱｓで各々インバータを形成している。また
、ＤＦｉデータ入力、φ、Ｖは書き込みクロックの正極
性と負極性の入力、Ｑはスリップフロップの出力であり
、ＶＤＤは電源電圧である。第３図において、７はＮチ
ャネルＭ０Ｓトランジスタの拡散領域、８ＪＩ′ｉＰチ
ャネルＭＯ８）ランジスタの拡散領域、９はゲート、１
０は第１層Ａｔ配線、１１は拡散領域７゜８またはゲー
ト９と第１Ｎｋｔ配線１０を接続するためのコンタクト
である。１２と１３はこのセルを使用せずに配線領域と
した場合（１０のＡｔ配線、１１のコンタクトがない）
のＡｔ配線を通すべきチャネルを示しており、１２が第
１層Ａｔ配線チャネル、１３が第２層Ａ４配線チャネル
である。図かられかるように、拡散領域７．８の境界線
やゲート９とＡｔ配線チャネル１２．１３が重ならない
ようにレイアウトしており、段差の大きな領域上をＡｔ
配線が通らないようにして、Ａｔ配線の断線を防いでい
る。また、トランジスタＱｓ、ＱａはトランジスタＱｌ
、 Ｑ４や、図示していないＤ人カバツファ（基本セ
ル４のトランジスタを用いて構成する）のトランジスタ
に比べてゲ−ト幅とゲート長の比が小さＸ設計されてお
り、フリップフロップにデータを書き込むため、クロッ
ク信号によりトランスファ・ゲートのトランジスタＱｉ
ｓＱ４を導通させた場合に、強制的にフリップフロップ
の出力Ｑをデータ人力りの状態に変化させることができ
る。トランジスタＱ鵞、 Ｑｔのゲート幅、ゲート長は
本回路をフリップフロップとして動作させるための制約
はないが、本実施例ではレイアウトの都合によりトラン
ジスタＱｓ、 Ｑｓと同じにしている。
第４図に８ワード・ｎビット構成のＢ、ＡＭの回路図を
示す。第４図において、１４はアドレス・デコーダであ
り、アドレス人力信号１５に応じて８本のデコード出力
信号１６のいずれか１本のみがＬＯＷレベルになり、他
ぼすべで）ｌｉｇｈレベルになる。１７〜２４は第２図
のフリップフロップである。２５，２６．３５〜４２．
４６はインバータ、２７〜３４．４５はＮＯＲ回路、４
３゜４４は４ ｗｉｄｅ ０Ｒ−ＡＮＤ−ＩＮＶＥＲＴ
ＥＲであり、機能的には２５はデータ人力信号４７のバ
ッファ回路、２６は書き込みクロック信号４８のバッフ
ァ回路、２７〜４２は１７〜２４の各７リツプフロツプ
の書き込みクロックφ、Ｔを発生させるゲートであり、
４３〜４５はセレクタ、４６は出力バッファ回路である
。５０の破線に囲まれた部分はｎビット分繰り返し置か
れる。第５図はこの５゜の部分のレイアウト図である。
示す。第４図において、１４はアドレス・デコーダであ
り、アドレス人力信号１５に応じて８本のデコード出力
信号１６のいずれか１本のみがＬＯＷレベルになり、他
ぼすべで）ｌｉｇｈレベルになる。１７〜２４は第２図
のフリップフロップである。２５，２６．３５〜４２．
４６はインバータ、２７〜３４．４５はＮＯＲ回路、４
３゜４４は４ ｗｉｄｅ ０Ｒ−ＡＮＤ−ＩＮＶＥＲＴ
ＥＲであり、機能的には２５はデータ人力信号４７のバ
ッファ回路、２６は書き込みクロック信号４８のバッフ
ァ回路、２７〜４２は１７〜２４の各７リツプフロツプ
の書き込みクロックφ、Ｔを発生させるゲートであり、
４３〜４５はセレクタ、４６は出力バッファ回路である
。５０の破線に囲まれた部分はｎビット分繰り返し置か
れる。第５図はこの５゜の部分のレイアウト図である。
９はゲート、ｌ。
は第１層Ａｔ配線であり、実際には第３図のようにある
幅を持っているが、図の簡単のため線で示している。１
１はコンタクトであり、第３図に示したようにある領域
を持つているが、点で示している。一点鎖線５１は第２
層Ａｔ配線、白抜きの四角５２は第１層Ａｔ配線と第２
層Ａｔ配線を接続するためのスルーホールである。Ｄ１
．Ｄｏ、几０〜）Ｌ７．Ｗ０〜ｗ７．ｗｏ−Ｆｉは第４
図と対応するノードを示す記号である。埋込みセル５ｔ
−用いてフリップフロップ１７〜２４を構成し、その間
にはさまれた基本セル４を用いてデータ人力バッファ回
路２５と、セレクタ４３〜４５を構成する。ここでは３
入力型の基本セル４を用いた場合を示しているが、別の
形の基本セルであってもよい。第５図から明、らかなよ
うに、基本セル４の両側の埋込みセル５ｉ！互いにずら
して配置することにより、基本セル４と埋込みセル５の
間の配線を短くすることができる。第４図のその他のゲ
ートは従来のマスタスライスＬＳＩと同様に基本セル５
を用いて構成し、配置配線を行なう。専用Ｂ、ＡＭでは
、アドレス信号によりメモリセルから読み出したデータ
信号はセンス回路を用いて増幅するようになっている。
幅を持っているが、図の簡単のため線で示している。１
１はコンタクトであり、第３図に示したようにある領域
を持つているが、点で示している。一点鎖線５１は第２
層Ａｔ配線、白抜きの四角５２は第１層Ａｔ配線と第２
層Ａｔ配線を接続するためのスルーホールである。Ｄ１
．Ｄｏ、几０〜）Ｌ７．Ｗ０〜ｗ７．ｗｏ−Ｆｉは第４
図と対応するノードを示す記号である。埋込みセル５ｔ
−用いてフリップフロップ１７〜２４を構成し、その間
にはさまれた基本セル４を用いてデータ人力バッファ回
路２５と、セレクタ４３〜４５を構成する。ここでは３
入力型の基本セル４を用いた場合を示しているが、別の
形の基本セルであってもよい。第５図から明、らかなよ
うに、基本セル４の両側の埋込みセル５ｉ！互いにずら
して配置することにより、基本セル４と埋込みセル５の
間の配線を短くすることができる。第４図のその他のゲ
ートは従来のマスタスライスＬＳＩと同様に基本セル５
を用いて構成し、配置配線を行なう。専用Ｂ、ＡＭでは
、アドレス信号によりメモリセルから読み出したデータ
信号はセンス回路を用いて増幅するようになっている。
しかし、各種の回路定数會必袈とするセンス回路をマス
タスライスＬＳＩで用意しているトランジスタのみで構
成することはできないし、センス回路以外もＲＡＭの構
成に応じて各トランジスタの大きさを適当に設計しない
とＲＡＭとして動作しない。従って、従意の構成のＲＡ
Ｍｔ容易に構成することのできる回路として第４図の回
路を採用した。この回路は専用ＲＡＭに比べてデータの
読み出しをセレクタ４３〜４５により行なうため、面積
が大きくなるが、本発明ではフリップフロップとして使
用した埋込みセル５にはさまれた基本セル４は他に使用
することができなくなるので、これを用いてセレクタを
構成するようにし、ＲＡＭの面積が大きくならないよう
にしてい ・る。従って、第４図の回路構成によりメモ
リのビット構成は全く任意にでき、ワード構成もアドレ
ス・デコーダのヒツト敷金変更するのみで任意に選ぶこ
とができる。
タスライスＬＳＩで用意しているトランジスタのみで構
成することはできないし、センス回路以外もＲＡＭの構
成に応じて各トランジスタの大きさを適当に設計しない
とＲＡＭとして動作しない。従って、従意の構成のＲＡ
Ｍｔ容易に構成することのできる回路として第４図の回
路を採用した。この回路は専用ＲＡＭに比べてデータの
読み出しをセレクタ４３〜４５により行なうため、面積
が大きくなるが、本発明ではフリップフロップとして使
用した埋込みセル５にはさまれた基本セル４は他に使用
することができなくなるので、これを用いてセレクタを
構成するようにし、ＲＡＭの面積が大きくならないよう
にしてい ・る。従って、第４図の回路構成によりメモ
リのビット構成は全く任意にでき、ワード構成もアドレ
ス・デコーダのヒツト敷金変更するのみで任意に選ぶこ
とができる。
次にシフトレジスタを埋込みセルを用いて構成する例を
示す。第６図（ａ）がシフトレジスタ（４ビット分）の
回路図、第７図がそのレイアウト図である。第６図（ａ
）において、５３〜６０は第２図のフリップフロップで
あり、５３〜５６がマスタフリップフロップ、５７〜６
０がスレーブフリップフロップである。６１〜６４はＮ
ＡＮＩ）回路、６５〜７２はインバータである。７３は
シフトインするデータ人力信号、７４はシフト全するか
しないかを制御する信号であり、ｌ（ｉｇｈレベルのと
きシフトをし、ＬＯＷレベルのときシフトラ禁止する。
示す。第６図（ａ）がシフトレジスタ（４ビット分）の
回路図、第７図がそのレイアウト図である。第６図（ａ
）において、５３〜６０は第２図のフリップフロップで
あり、５３〜５６がマスタフリップフロップ、５７〜６
０がスレーブフリップフロップである。６１〜６４はＮ
ＡＮＩ）回路、６５〜７２はインバータである。７３は
シフトインするデータ人力信号、７４はシフト全するか
しないかを制御する信号であり、ｌ（ｉｇｈレベルのと
きシフトをし、ＬＯＷレベルのときシフトラ禁止する。
７５．７６はマスタクロック信号、７７．７８はスレー
ブクロック信号であり、第６図（ｂ）に波形を示すよう
に７５．７７は各々７６．７８の否定信号である。７９
〜８２はシフトデータの出力信号であり、データは７９
から８２へ順にシフトされる。第７図にも各信号線に対
応した番号を示している。ここでも埋込みセル５を上下
で互いにずらしているために、配線を短くできているこ
とがわかる。
ブクロック信号であり、第６図（ｂ）に波形を示すよう
に７５．７７は各々７６．７８の否定信号である。７９
〜８２はシフトデータの出力信号であり、データは７９
から８２へ順にシフトされる。第７図にも各信号線に対
応した番号を示している。ここでも埋込みセル５を上下
で互いにずらしているために、配線を短くできているこ
とがわかる。
以上、本発明によれば、論理ゲートのときはゲート間の
配線に使用する領域にフリップフロップ回路用のトラン
ジスタを埋込んでおき、これと論理ゲート用のトランジ
スタを組合せてメモリ回路を構成するので、任意のワー
ド・ビット構成のメモリ回路をコンパクトに作ることが
できる。しかも、このメモリ回路はマスタスライスＬＳ
Ｉの任意の位置にいくつでも置くことができる。従って
ＬＳＩ上に実現しようとする機能に対応して最適な構成
のメモリ回路を、他の部分との関連においてＬＳＩのな
かの最適な位置に置くことができ、結果として高性能な
メモリ管マスタスライスＬ８１に論理ゲートを混在して
内蔵することが可能になる。さらに埋込みセルをフリッ
プフロップ回路として利用し、実施例に示したシフトレ
ジスタの他にもＦｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ
Ｍｅｍｏｒｙやスタック等、メモリ素子を多く含んだ
論理機能ブロックをコンパクトに構成することが可能で
ある。また、埋込みセルは第２図のクリップフロップ回
路とは異なるフリップフロップ回路用の素子より成るも
のであってもよい。
配線に使用する領域にフリップフロップ回路用のトラン
ジスタを埋込んでおき、これと論理ゲート用のトランジ
スタを組合せてメモリ回路を構成するので、任意のワー
ド・ビット構成のメモリ回路をコンパクトに作ることが
できる。しかも、このメモリ回路はマスタスライスＬＳ
Ｉの任意の位置にいくつでも置くことができる。従って
ＬＳＩ上に実現しようとする機能に対応して最適な構成
のメモリ回路を、他の部分との関連においてＬＳＩのな
かの最適な位置に置くことができ、結果として高性能な
メモリ管マスタスライスＬ８１に論理ゲートを混在して
内蔵することが可能になる。さらに埋込みセルをフリッ
プフロップ回路として利用し、実施例に示したシフトレ
ジスタの他にもＦｉｒｓｔ−ｉｎ Ｆｉｒｓｔ−ｏｕｔ
Ｍｅｍｏｒｙやスタック等、メモリ素子を多く含んだ
論理機能ブロックをコンパクトに構成することが可能で
ある。また、埋込みセルは第２図のクリップフロップ回
路とは異なるフリップフロップ回路用の素子より成るも
のであってもよい。
第１図は本発明の実施例のマスクスライスＬＳＩ構成図
、第２図は埋込みセルにより構成するフリップ・フロッ
プ回路図、第３図は第２図のフリップ・フロップ回路の
レイアウト図、第４図は埋込みセルと論理ゲート用の基
本セルを用いて構成するＲＡＭの回路図、第５図は第４
図のメモリ素子を含む部分のレイアウト図、第６図（ａ
）は埋込みセルラ利用したシフトレジスタの回路図、第
６図（ｂ）はその波形図、第７図は第６図（ａ）のレイ
アウト図である。 ４・・・論理ケート用基本セル、５・・・フリツプフロ
ンプ回路用配線領域下埋込みセル、６・・・配線領域、
Ｑ１〜Ｑｓ・・・ＰチャネルＭＯ８）ランジスタ、Ｑ４
〜Ｑ６ ・・・ＮチャネルＭＯＳトランジスタ、Ｄ・・
・データ人力、φ、φ・・・畳き込みクロック入力、Ｑ
・・・データ出力、７・・・ヘチャネルＭＯ８）ランジ
スタの拡散領域、８・・・ＰチャネルＭＯ８）ランジス
タの拡散領域、９・・・ゲート、１０・・・第１層ｋｔ
配緋、１１・・・コンタクト、１２・・・第１層Ａｔ配
線チャネル、１３・・・第２層Ａｔ配線チャネル、１４
・・・アドレス・デコーダ、１７〜２４．５３〜６０・
・・フリップフロップ、４３〜４５・・・セレクタ、５
１・・・第第３図 ＄６旧（わ 第６１５Ｊ（ｂン
、第２図は埋込みセルにより構成するフリップ・フロッ
プ回路図、第３図は第２図のフリップ・フロップ回路の
レイアウト図、第４図は埋込みセルと論理ゲート用の基
本セルを用いて構成するＲＡＭの回路図、第５図は第４
図のメモリ素子を含む部分のレイアウト図、第６図（ａ
）は埋込みセルラ利用したシフトレジスタの回路図、第
６図（ｂ）はその波形図、第７図は第６図（ａ）のレイ
アウト図である。 ４・・・論理ケート用基本セル、５・・・フリツプフロ
ンプ回路用配線領域下埋込みセル、６・・・配線領域、
Ｑ１〜Ｑｓ・・・ＰチャネルＭＯ８）ランジスタ、Ｑ４
〜Ｑ６ ・・・ＮチャネルＭＯＳトランジスタ、Ｄ・・
・データ人力、φ、φ・・・畳き込みクロック入力、Ｑ
・・・データ出力、７・・・ヘチャネルＭＯ８）ランジ
スタの拡散領域、８・・・ＰチャネルＭＯ８）ランジス
タの拡散領域、９・・・ゲート、１０・・・第１層ｋｔ
配緋、１１・・・コンタクト、１２・・・第１層Ａｔ配
線チャネル、１３・・・第２層Ａｔ配線チャネル、１４
・・・アドレス・デコーダ、１７〜２４．５３〜６０・
・・フリップフロップ、４３〜４５・・・セレクタ、５
１・・・第第３図 ＄６旧（わ 第６１５Ｊ（ｂン
Claims (1)
- １．６梱の論理ゲートを構成するための素子群から成る
基本セルと、該基本セルを並べた基本セル列の両側に７
リツプフロツク回路ｔ−構成するための素子群から成る
埋込みセルを配置し、該埋込みセルを使用しないときは
、該埋込みセル上を該基本セル間の配線を行なうための
領域として使用するようにしたマスタスライスＬＳＩ。 ２ 上記埋込みセルを基本セル列の一方の側と他方の側
で互いにずらして配置したことを特徴とする特許請求の
範囲第１項記載のマスタスライスＬＳＩ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242010A JPS60134436A (ja) | 1983-12-23 | 1983-12-23 | マスタスライスｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58242010A JPS60134436A (ja) | 1983-12-23 | 1983-12-23 | マスタスライスｌｓｉ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60134436A true JPS60134436A (ja) | 1985-07-17 |
Family
ID=17082914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58242010A Pending JPS60134436A (ja) | 1983-12-23 | 1983-12-23 | マスタスライスｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60134436A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258661A (ja) * | 1985-09-02 | 1987-03-14 | Ricoh Co Ltd | 複合ゲ−トアレイ方式の半導体集積回路装置 |
| JPS63249350A (ja) * | 1987-04-03 | 1988-10-17 | Nec Corp | ゲ−トアレ−半導体装置 |
| JPH01207946A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | ゲートアレイ方式半導体集積回路 |
| JPH0334570A (ja) * | 1989-06-30 | 1991-02-14 | Nec Corp | マスタースライス方式集積回路装置 |
| JPH0499061A (ja) * | 1990-08-07 | 1992-03-31 | Nec Corp | ゲートアレイ方式半導体集積回路 |
| JP2003338508A (ja) * | 2002-02-22 | 2003-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
-
1983
- 1983-12-23 JP JP58242010A patent/JPS60134436A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58169937A (ja) * | 1982-03-31 | 1983-10-06 | Hitachi Ltd | 半導体集積回路装置 |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258661A (ja) * | 1985-09-02 | 1987-03-14 | Ricoh Co Ltd | 複合ゲ−トアレイ方式の半導体集積回路装置 |
| JPS63249350A (ja) * | 1987-04-03 | 1988-10-17 | Nec Corp | ゲ−トアレ−半導体装置 |
| JPH01207946A (ja) * | 1988-02-15 | 1989-08-21 | Nec Corp | ゲートアレイ方式半導体集積回路 |
| JPH0334570A (ja) * | 1989-06-30 | 1991-02-14 | Nec Corp | マスタースライス方式集積回路装置 |
| JPH0499061A (ja) * | 1990-08-07 | 1992-03-31 | Nec Corp | ゲートアレイ方式半導体集積回路 |
| JP2003338508A (ja) * | 2002-02-22 | 2003-11-28 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
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