CN114097037A - 可移位存储器和操作可移位存储器的方法 - Google Patents

可移位存储器和操作可移位存储器的方法 Download PDF

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CN114097037A CN202080049078.6A CN202080049078A CN114097037A CN 114097037 A CN114097037 A CN 114097037A CN 202080049078 A CN202080049078 A CN 202080049078A CN 114097037 A CN114097037 A CN 114097037A
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巴巴克·穆罕默迪
H·帕布
R·梅尔拉吉
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Abstract

本公开涉及一种可移位存储器，包括：布置成行和列的多个存储器单元，其中，行的存储器单元互连，从而形成存储器单元链；至少一个第一串行输出数据端口；输出数据逻辑，其用于将存储器单元链中的任一个的输出连接到第一串行输出数据端口，或至少一个第一并行输出数据端口和至少一个读取移位寄存器，其被配置为串行地收集来自存储器单元链中的任一个的输出的串行输出数据；和/或至少一个第一串行输入数据端口；输入数据逻辑，其用于将第一串行输入数据端口连接到存储器单元链中的任一个的输入，或至少一个并行输入数据端口和至少一个写入移位寄存器，其用于将输入数据串行移位到存储器单元链中的任一个的输入；和控制器，其被配置为控制存储器单元链中的数据的移位，该控制器还被配置为控制输出数据逻辑和/或输入数据逻辑。本公开还涉及一种用于操作可移位存储器的方法。

Description

可移位存储器和操作可移位存储器的方法
技术领域
本公开涉及可移位存储器，例如静态随机存取存储器或动态随机存取存储器，以及操作可移位存储器的方法。
背景技术
在许多现代的先进片上系统(SoC)设计中，需要大存储器子系统(MSS)来满足各种要求。就存储元件的数量而言，许多应用需要大存储器。例如，计算机通常包括用于提供算术和逻辑操作以及其他操作的中央处理单元(CPU)，并且通常许多CPU操作涉及从存储器读取数据或向存储器写入数据。
RAM有两种类型：静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)。计算机中的主存储器通常是DRAM。静态随机存取存储器广泛用于集成电路中，并且可能占电路面积和功耗的很大一部分。SRAM比DRAM更快且更昂贵，并且可用于例如CPU高速缓存中。SRAM通常用于速度比成本和面积更重要的情况中。SRAM存储器的典型存储器单元是由六个MOSFET组成的六晶体管(6T)存储器单元。每个位存储在形成两个交叉耦合的反相器的四个晶体管上。除了四个晶体管之外，两个交叉耦合的反相器通过两个另外的访问晶体管连接到位线和反相位线，该两个另外的存取晶体管由标准单端口6T SRAM单元中的公共字线控制。
DRAM将每个位存储在小电容器中，该电容器可以被充电或放电。DRAM的优点是存储器单元的小尺寸和简单性。然而，DRAM必须被周期性刷新，这在复杂性时序和功耗方面是不利的。DRAM广泛用于需要低成本和高容量存储器的数字电子设备中。
存储器的存储器单元通过位线访问，位线通常布置在通过晶体管连接到存储节点的存储器单元阵列的列的方向上。通过字线控制访问，字线通常布置在存储器单元阵列的行的方向上。对各个位线和字线的控制通常基于存储器端口上的指令或地址。在双端口(或多端口)RAM的情况下，双端口(或多端口)RAM是允许同时进行多个读取或写入的一种存储器，必须将附加的位线和附加的逻辑添加到存储器中，这在面积和功率方面通常代价很高。
为了各种目的，已经尝试在存储器中引入移位功能。这种移位功能通常涉及多路复用器和/或附加逻辑，并且通常具有重新排列数据、在例如数据矩阵、向量重新定位或数据处理相关任务中操纵数据的目的。移位功能通常会向存储器添加功能，但也会增加复杂性和尺寸。
发明内容
本公开的第一方面涉及一种可移位存储器，其目的是降低复杂性，从而降低面积和功率成本或开销。特别地，在一个实施例中，本申请公开的可移位存储器可以在完全没有内部位线的情况下实现，这可以显著降低功耗。在优选实施例中，该可移位存储器可以包括：
-布置成行和列的多个存储器单元，其中，行的存储器单元互连，从而形成存储器单元链；
-至少一个第一串行输出数据端口；输出数据逻辑，其用于将存储器单元链中的任一个的输出连接到第一串行输出数据端口，或至少一个第一并行输出数据端口和至少一个读取移位寄存器，其被配置为串行地收集来自存储器单元链中的任一个的输出的串行输出数据；和/或
-至少一个第一串行输入数据端口；输入数据逻辑，其用于将第一串行输入数据端口连接到存储器单元链中的任一个的输入，或至少一个并行输入数据端口和至少一个写入移位寄存器，其用于将输入数据串行移位到存储器单元链中的任一个的输入；和
-控制器，其被配置为控制存储器单元链中的数据的移位，该控制器还被配置为控制输出数据逻辑和/或输入数据逻辑。
根据一个实施例，可移位存储器因此可在不需要内部位线的情况下操作。在读取访问中，控制器被配置为移位行的数据，直到数据被顺序读取到串行输出数据端口或读取移位寄存器，然后所述数据可以从并行输出数据端口访问。在写入访问中，控制器被配置为将第一串行输入数据端口连接到存储器单元链中的任一个的输入并顺序地移位数据，替代地将来自并行输入数据端口的数据写入到写入移位寄存器，然后将数据串行移位到存储器单元链中的任一个的输入。
发明人已经发现可移位存储器对于双端口和多端口存储器可以尤其是高效的。通过并行移位几行，从/向多个可配置端口读取和写入的附加成本非常低，这与常规存储器的双端口和多端口能力形成对比。输出数据逻辑可以被配置为将存储器单元链中的任一个的输出连接到第二串行输出数据端口，或者至少一个第二并行输出数据端口和至少一个第二读取移位寄存器，其被配置为串行地收集来自存储器单元链中的任一个的输出的串行输出数据。这可以针对多个行进行，使得n个存储器单元链可以并行地移位到n个串行输出数据端口，或者到n个移位寄存器。以同样的方式，输入数据逻辑可以被配置为将第二串行输入数据端口连接到存储器单元链中的任一个的输入，或者第二并行输入数据端口和第二写入移位寄存器，以将输入数据串行移位到存储器单元链中的任一个的输入。这可以针对几行进行，使得m个存储器单元链可以被移位，其中，控制器被配置为将数据从m个串行输入数据端口并行移位到m个存储器单元链。读取和写入也可以同时进行。
在行内的存储器单元的互连可以通过开关元件来实现。为了保持简单和稳健的实施方式，存储器单元可以通过例如晶体管分隔。使能信号可以由常规存储器单元中的位线以字线信号控制对存储节点的访问的方式来控制移位。为了避免值在链的错误方向上移位和值被意外地覆写，本发明的可移位存储器的每个存储器单元可以包括两个串联连接的存储器元件，例如由另外的开关元件(例如晶体管)分隔的位单元。这意味着每个存储器单元可以具有两个存储器元件和两个开关元件。可以使用两个不同的控制信号来控制两个串联连接的存储器元件的移位，其中，两个不同的控制信号以两个不同的相位进行操作。这可以是例如第一时钟信号和相对于第一时钟反相或延迟的第二时钟信号。
申请公开的可移位存储器的进一步使用包括用于动态随机存取存储器的刷新过程。发明人已经意识到所有行的并行移位或包括所有行的移位(移位少至仅一步)的序列，将导致所有存储器单元被重写并因此被刷新。
本公开还涉及一种用于操作可移位存储器的方法。在第一实施例中，该方法包括以下步骤：
-移位可移位存储器的至少一行的数据，该可移位存储器具有布置成行和列的多个存储器单元，其中，行的存储器单元互连，从而形成存储器单元链；
-从连接到存储器单元链中的任一个的输出的可移位存储器的第一串行输出数据端口顺序地读取移位的数据，或顺序地将数据移位到内部读取移位寄存器并通过并行输出数据端口从内部读取移位寄存器读取数据，或将数据顺序地写入连接到存储器单元链中的任一个的输入的可移位存储器的第一串行输入端口，或将数据从并行输入数据端口写入内部写入移位寄存器并将数据顺序地从内部写入移位寄存器移位到存储器单元链中的任一个的输入。
一个实施例涉及移位每个行至少一步的另一步骤。发明人已经意识到这可以是执行动态随机存取存储器的刷新操作的高效方式。刷新过程也可以与存储器的读取/写入操作并行无缝地进行。在DRAM的情况下，通常刷新操作会阻止存储器访问，即部分或整个存储器进入刷新状态，其中，正常的读取/写入操作被阻止。发明人已经意识到存储器的刷新可以与读取/写入访问并行进行。在一个实施例中，控制器因此被配置为同时执行刷新操作和从/向存储器单元链读取和/或写入数据。此外，可以使用较慢的时钟执行刷新，该较慢的时钟还可以基于保留时间进行配置。
附图说明
图1是本申请公开的可移位存储器的概念性顶层示例性图示。
图2示出了本申请公开的可移位存储器的移位和读取操作的示例。
图3示出了本申请公开的可移位存储器对于两个读取端口的移位和读取操作的示例。
图4示出了多个并行的移位操作的示例。
图5示出了在同一行中同时读取和写入数据的示例。
图6示出了复位操作的示例。
图7示出了静态随机存取存储器的存储器单元链的实施例。
图8示出了静态随机存取存储器的存储器单元链的存储器单元或存储器元件的实施例。
图9示出了动态随机存取存储器的存储器单元链的实施例。
图10示出了用于在可移位存储器中移位数据的控制信号的改进配置的示例。
图11示出了用于在可移位存储器中移位数据的控制信号的改进配置的另一示例。
图12示出了本申请公开的可移位存储器的时钟方案的示例，其中，数据被单独移位。
图13示出了行内的每个存储器单元的单独的控制信号的示例。
图14示出了本申请公开的可移位存储器的示例，该可移位存储器具有输出逻辑，例如算术逻辑，以对从存储器单元链移出的数据执行逻辑操作。
图15示出了本申请公开的具有包括多个操作单元的输出逻辑的可移位存储器的示例。
具体实施方式
本公开涉及一种可移位存储器，其包括布置成行和列的多个存储器单元，其中，行的存储器单元互连，从而形成存储器单元链。该可移位存储器还可以包括至少一个第一串行输出数据端口和输出数据逻辑，用于将存储器单元链中的任一个的输出连接到第一串行输出数据端口。输出数据逻辑可以实现为由控制器控制的多路复用器，其中，存储器单元链的输出可通过多路复用器连接到第一串行输出数据端口。替代地，可移位存储器可以具有至少一个内部读取移位寄存器，用于串行地收集来自存储器单元链中的任一个的输出的串行输出数据。当收集到读取数据时，可以通过第一并行输出数据端口读取数据。优选地，可移位存储器还包括至少一个第一串行输入数据端口和输入数据逻辑，用于将第一串行输入数据端口连接到存储器单元链中的任一个的输入。输入数据逻辑可以是例如由控制器控制的存储器单元链的每个输入上的开关。替代地，数据可以从并行输入数据端口写入到写入移位寄存器，然后被串行移位到存储器单元链中的任一个的输入。控制器可以被配置为控制存储器单元链中的数据的移位。控制器还可以被配置为控制输出数据逻辑和输入数据逻辑。控制器可以包括解码器，用于解码存储器的地址和使能信号并将它们传递到移位操作中。作为示例，由例如读使能信号和读地址提供的特定地址的读取操作可以生成用于移位存储器的特定行并可选地通过内部读取移位寄存器将链的输出路由到输出端口的内部使能信号。优选地，在读取操作期间，链中最后一个单元的输出被路由回链的第一存储器单元的输入，除非同时存在链的写入。
可移位存储器可以具有用于控制数据对存储器单元的访问的字线或其他控制线。
在并行读取或写入仍然可以像常规存储器一样使用位线来执行的意义上来说，可移位存储器也可以是并行和串行存储器的组合。在该实施例中，存储器可以例如包括用于常规并行读取的一个端口和用于移位的串行读取的另一端口。
可以在没有列内的内部位线的情况下实现和操作本申请公开的可移位存储器。这可以减少存储器的面积和功耗。不是将位线连接到列中的存储器单元，可以使用移位逻辑元件将存储器单元彼此连接。移位逻辑元件可以是例如开关，其可以被实现为门元件，例如以单个晶体管的形式。
两级存储器单元
如上所述，存储器单元可以在每个单元之间通过例如晶体管形式的开关分离。使能信号可以通过闭合开关来控制链的移位。本发明的可移位存储器的每个存储器单元可以包括两个串联连接的存储器单元，例如位单元，其由另外的开关元件(例如晶体管)分隔。图7D中示出了示例。每个存储器单元(2)被实现为两个串联连接的存储器元件(3)。数据在两个步骤被移位，其中，第一使能信号(EN1，图7D；SHIFT EN1，图7B)控制第一存储器元件的移位，而第二使能信号(EN2，图7D；SHIFT EN2，图7B)控制第二存储器元件的移位。每个存储器单元由此可以包括两个存储器元件和两个开关元件。可以使用两个不同的控制信号来控制两个串联连接的存储器元件的移位，其中，两个不同的控制信号以两个不同的相位进行操作。这可以是例如第一时钟信号和相对于第一时钟反相或延迟的第二时钟信号，如图7B和图9B所示。控制信号(时钟信号和/或使能信号)例如可以相对于彼此反相或偏离。控制信号可以相应地控制移位逻辑元件。
操作
本申请公开的可移位存储器的一个优点是通过并行地移位几行并添加任何期望数量的输入和/或输出和/或双向端口，可以以相对低的附加成本获得双端口和多端口存储器。在常规存储器中，由于例如需要附加的晶体管和位线的复杂布线，实现真正的双端口功能是代价高的。更多的端口甚至更复杂，有时由于拥塞而在实践中甚至不可能。控制器然后可以基于对多个存储器端口的访问或指令来控制链的单独移位。此外，可以同时对行读取和写入和/或自由组合以及读取和写入组合。因此，可移位存储器可以被配置为同时通过串行输入数据端口将数据移入并通过串行输出数据端口将数据移出。图3示出了多个并行移位操作的示例。在图3A中，两个行在两个串行输出端口上被串行地读取和移出。在图3B中，两个行被移位到两个读取移位寄存器，然后可以通过并行数据端口对其进行访问。图4示出了多个并行移位操作的另一示例。读取和写入操作都利用了第一行的移位。这同样适用于第二行。读取第三行的数据。写入第四行的数据。读取第六行的数据，并将最后一个存储器单元的数据移回第一单元，就像在循环移位寄存器中一样。在一个实施例中，控制器还被配置为将数据从行中的最后一个存储器单元移位到该行中的第一存储器单元。控制器可以被配置为基于外部命令或基于可移位存储器的输入端口上的逻辑值来执行存储器单元链中的一个或若干个的移位操作。
输出数据逻辑可以被配置为将存储器单元链中的任一个的输出连接到第二串行输出数据端口，或者至少一个第二并行输出数据端口和至少一个第二读取移位寄存器，其被配置为串行地收集来自存储器单元链中的任一个的输出的串行输出数据。这可以针对多个行进行，使得可以并行移位n个存储器单元链。因此，可移位存储器可以包括至少一个第二串行输出数据端口，其中，输出数据逻辑还被配置为将存储器单元链中的任一个的输出连接到第二串行输出数据端口，或者至少一个第二并行输出数据端口和至少一个第二读取移位寄存器，其被配置为从存储器单元链中的任一个的输出串行地收集串行输出数据。控制器可以相应地被配置为分别与第一串行输出数据端口和第二串行输出数据端口并行地移位两个存储器单元链。在一个实施例中，可移位存储器还包括可配置数量的n个串行输出数据端口，其中，控制器被配置为将n个存储器单元链并行地移位到n个串行输出数据端口。根据一个实施例，控制器被配置为以两个存储器单元链之间的任意可配置延迟并行地移位两个存储器单元链。这意味着，例如，根据数据的用途以及何时需要数据，单独移位存储器单元链可能会很有用。
由于多个链可以被移位，从而可以被并行读取，因此添加连接在链的输出或读取移位寄存器和存储器输出端口之间的输出逻辑(例如算术逻辑)可能是另一选项。优选地，算术逻辑可配置为对读取的数据执行操作。以这种方式，存储器可以用于例如并行读取几行，并在读取操作期间对读取的数据执行逻辑操作。控制器可以被配置为使用输出逻辑来对第一串行数据输出、第二串行输出数据端口和可选的可配置数量的n个串行输出数据端口执行逻辑操作。在一个实施例中，本申请公开的可移位存储器还包括输出逻辑，例如算术逻辑，其中，控制器被配置为使用输出逻辑对第一串行数据输出和/或第二串行输出数据端口和可选的可配置数量的n个串行输出数据端口执行逻辑操作。这样的操作可以基于外部命令或基于可移位存储器的输入端口上的逻辑值来执行。控制器还可配置成将逻辑操作的结果连接到至少一个第一串行输入数据端口并将结果串行地移位到存储器单元链中的任一个。输出逻辑可以包括多个操作单元，其中，每个操作单元的输出可以连接到存储器输出端口、另一操作单元或回到至少一个第一串行输入数据端口。本申请公开的可移位存储器可以包括“存储器内逻辑(logic-in-memory)”，即通过在存储器中集成逻辑操作来减少能量和时延。发明人已经意识到，将这些逻辑操作与本申请公开的与可移位存储器相关的特征相结合，可以获得显著的优势。
可移位存储器还可以包括至少一个第二串行输入数据端口，其中，输入数据逻辑还被配置为将第二串行输入数据端口连接到存储器单元链中的任一个的输入，或者至少一个第二并行输入数据端口和至少一个第二写入移位寄存器，其用于将输入数据串行地移位到存储器单元链中的任一个的输入。以这样的方式，可以实现双端口存储器。控制器可以被配置为将数据从第一串行输入数据端口和第二串行输入数据端口并行移入到并行的两个存储器单元链。该构思可以扩展到任意数量的行/链。因此，在一个实施例中，可移位存储器还包括可配置数量的m个串行输入数据端口，其中，控制器被配置为并行地将数据从m个串行输入数据端口移入到m个存储器单元链。
可以通过移位所有行直到所有存储器单元都被写入到预定复位值来进行可移位存储器的复位。这样的操作可以通过写入过程访问行来手动启动，优选地通过并行地写入所有行。替代地，存储器可以具有复位端口，其可触发复位指令进入移位所有行直到所有存储器单元都被写入的操作。
本公开涉及可移位存储器。可以在没有位线的情况下实现可移位存储器。在其他实施例中，仍然可以使用位线。在没有位线的实施例中，数据将必须在写入和读取操作期间串行地移入和移出存储器单元链。这意味着操作可能占用多个时钟周期，即当读取数据时，例如，从存储器进行的过程或单元读取将不得不等待多个时钟周期，直到数据在输出端口上准备好。对于某些应用，这种延迟可能是可以接受的。由于可接受的延迟通常在应用之间不同，因此发明人已经意识到，具有更快且可配置的内部时钟信号(或用于移位过程的使能信号)可以提供具有可移位存储器的功率和面积效率，但仍对于应用保持合适的访问速度的解决方案。在一个实施例中，可移位存储器包括用于在存储器单元链中移位数据的内部动态可配置使能信号，该内部动态可配置使能信号具有可配置频率。存储器可以从端口接收这样的信号，例如时钟信号。开关逻辑元件可以基于端口上的时钟由使能信号控制。在一个实施例中，可移位存储器接收用于在存储器单元链中移位数据的第一时钟信号或使能信号，并且可移位存储器包括用于基于第一时钟信号生成第二时钟信号或使能信号的时钟生成单元。
在本申请公开的可移位存储器的一个实施例中，控制器还被配置为将数据移向输出数据端口，其中，仅将下一相邻存储器单元中没有有效数据的存储器单元中的数据移向输出数据端口。这在图12中举例说明。在该实施例中，数据可以逐个地单独移位。在示例中，数据1是最靠近输出端口的数据。在第一时钟周期中，数据1被移出。在第二时钟周期中，数据2被移向输出端口一步。在第三时钟周期中，由于数据2和数据3之间存在一个未被占用的存储器单元，因此数据2和数据3都可以被移位，以此类推。在一个实施例中，可移位存储器还包括用于行内的每个位的单独控制信号。
行内的存储器储器单元的互连可以通过开关元件来实现。在一个实施例中，存储器单元由两个串联连接的开关元件(例如第一开关元件，例如第一晶体管，和第二开关元件，例如第二晶体管)分隔，如图10和11所示，其中，20和21表示第一开关元件和第二开关元件。
每个行可以连接到与该行的所有第一开关元件连接的字线信号，如图11所示。每个列可以连接到与该列的所有第二开关元件连接的选择信号，如图11所示。替代地，每个行可以连接至少两个字线信号，其中，至少两个字线信号交替连接到该行的第一开关元件，如图10所示。可以看出，对于第一行，存在两个字线信号WLA0和WLB0，其中，WLA0连接到第一开关元件中的第一和第三个，并且其中，WLB0连接到第一开关元件中的第二和第四个。同样在该情况下，每个列可以连接到选择信号，该选择信号连接到该列的所有第二开关元件。
在一个实施例中，可移位存储器的行被分成多个部分。如上所述，每个部分可以连接到输入和/或输出数据端口，或者连接到读取和/或写入移位寄存器。通过并行地移位这些部分，与整行的顺序移位相比，可以更快地执行读取和写入操作。
本申请公开的可移位存储器的控制器还可以被配置为控制行和/或列和/或可移位存储器的各个存储器单元的电源电压电平。在一个实施例中，在对例如6T位单元的存储器单元的写入操作期间，控制器可以被配置为降低整个列的电压以使其更容易写入。在一个实施例中，在读取操作期间，控制器可以被配置为增加被读取的位单元的电源电压，以使其更容易/更快地读取。电源电压的调整可以被看作是按行、按列或甚至在单独的单元级别临时升高或降低。
静态随机存取存储器
在一个实施例中，可移位存储器是静态随机存取存储器。金属氧化物半导体场效应晶体管(MOSFET)具有绝缘门(gate)，其电压确定器件的电导率。这种随施加的电压量改变电导率的能力可以用于放大或切换电子信号。在本申请公开的可移位存储器的一个实施例中，使用MOSFET来实现存储器单元。MOSFET技术用于数字互补金属氧化物半导体(CMOS)逻辑，其使用p沟道和n沟道MOSFET作为构建块。
在本申请公开的可移位存储器的一个实施例中，存储器单元是五晶体管(5T)或六晶体管(6T)CMOS静态随机存取存储器类型，优选地没有位线连接和/或没有位线通过门(pass gate)。在示例中，该存储器单元包括：
-第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)和第四晶体管(M4)，其形成限定第一存储节点(Q)和反相的第一存储节点
Figure BDA0003455315070000111
的两个交叉耦合的反相器；
-连接到反相的第一存储节点
Figure BDA0003455315070000112
的第五晶体管(M5)；
-可选地，连接到第一存储节点(Q)的第六晶体管(M6)；
-连接到第五晶体管(M5)的第一字线(WL1)，所述第一字线(WL1)控制对第一反相存储节点
Figure BDA0003455315070000113
的访问；和
-可选地，连接到第六晶体管(M6)的第二字线(WL2)，所述第二字线(WL2)控制对第一存储节点(Q)的访问。
图8示出了6T存储器单元的示例。在本申请公开的可移位存储器中，不是将访问节点(10)连接到存储器的位线，节点可以连接到相邻列的存储器单元。图7D中示出了这样的串联连接的示例。用于在存储器单元中移位数据的控制/移位使能信号可以连接到存储器单元的字线(11)和/或电源线。
存储器单元也可以在实践中实现为锁存器(两个背对背的反相器)和开关。存储器单元也可以实现为基于标准单元的锁存器和触发器。
动态随机存取存储器
在一个实施例中，可移位存储器是动态随机存取存储器。DRAM将每个位存储在小电容器中，该电容器可以被充电或放电。DRAM的优点是存储器单元的小尺寸和简单性。在本申请公开的可移位存储器的DRAM实施例中，存储器单元被实现为数据恢复和放大单元，例如反相器。图9E示出了如何实现存储器单元的示例。恢复和放大单元可以实现为互补晶体管对，在示例中为一个NMOS门和一个PMOS门。每个存储器单元可以包括两个串联连接的存储器元件。替代地，每个存储器单元可以包括单个存储器元件。每个存储器元件可以包括串联连接的数据恢复和放大单元及开关元件，以及并联连接的用于存储位值的电容器。
与SRAM相比，DRAM的每位在功率和面积方面非常廉价。然而，DRAM的一个缺点是它们必须周期性地被刷新。因此，常规的DRAM需要外部存储器刷新电路。发明人已经发现，本申请公开的可移位存储器在作为动态随机存取存储器的实施方式中非常有用，因为可以通过将所有链移位至少一位来刷新所有位。所有行的一位移位会导致所有位都被更新。该过程可以通过专用刷新指令触发，例如通过启用专用刷新端口，或者通过例如并行地、逐行或成组地从所有行读取来触发。在本实施例中，每个行可以实现为循环移位寄存器，其中，当行被移位时，将行的最后一位写入到行的第一位，以便将已经被读取的数据在其被读取之后保持在行中。在一个实施例中，可移位存储器的控制器还被配置为跟踪位在存储器单元链中的当前位置。可以通过将每个行移位至少一步来执行动态随机存取存储器的刷新操作。可以同时移位所有行。
操作可移位存储器的方法
本公开还涉及一种操作可移位存储器的方法，该方法包括以下步骤：
-移位可移位存储器的至少一行的数据，该可移位存储器具有布置成行和列的多个存储器单元，其中，行的存储器单元互连，从而形成存储器单元链；
-从连接到存储器单元链中的任一个的输出的可移位存储器的第一串行输出数据端口顺序地读取移位的数据，或顺序地将数据移位到内部读取移位寄存器并通过并行输出数据端口从内部读取移位寄存器读取数据，或将数据顺序地写入连接到存储器单元链中的任一个的输入的可移位存储器的第一串行输入端口，或将数据从并行输入数据端口写入内部写入移位寄存器并将数据顺序地从内部写入移位寄存器移位到存储器单元链中的任一个的输入。
如上所述，每个存储器单元可以包括两个串联连接的存储器元件，其中，使用两个不同的控制信号来控制两个串联连接的存储器元件的移位，其中，两个不同的控制信号以两个不同的相位进行操作。因此，在一个实施例中，该方法还包括通过使用第一控制信号移位两个存储器元件中的第一存储器元件并且使用第二控制信号移位两个存储器元件中的第二存储器元件来移位可移位存储器的至少一行的步骤。第一和第二控制信号可以以两个不同的相位进行操作。例如，第一和第二控制信号可以相对于彼此反相或偏离。
在一个实施例中，至少两个行被并行移位。在双端口配置中，例如可以并行地移位两个行以在双端口存储器配置中同时从两个不同的端口读取数据。在双端口存储器配置中，两个行(相同行或其他行)也可以并行地被移位以同时从两个不同的端口写入数据。该方法还可以包括在多端口存储器配置中并行地移位n个行以同时从n个不同的端口读取数据的步骤，其中，n为3或更高。替代地或组合地，该方法还包括在多端口存储器配置中并行地移位m个行以同时从m个不同的端口写入数据的步骤，其中，m是3或更高。
操作可移位存储器的方法还可以单独地移位存储器单元的数据。在一个实施例中，将数据移向输出数据端口，其中，仅将在下一相邻存储器单元中没有有效数据的存储器单元中的数据移向输出数据端口。这在图12中举例说明。在该实施例中，数据可以逐个地单独移位。
操作可移位存储器的方法还可以包括将每个行移位至少一步的步骤，从而执行可移位存储器的刷新操作。将每个行移位至少一步的步骤可以并行执行，即同时移位所有行，这可以通过专用刷新指令触发，例如通过启用专用刷新端口，或者例如通过从所有行进行读取同时将最后一个单元的输出路由到第一单元的输入来触发。该过程也可以通过逐行或成组地移位行来执行。
在一个实施例中，可移位存储器的行被分成多个部分。因此，操作可移位存储器的方法可以包括并行移位各部分中的数据以将数据并行输入到多个部分和/或从多个部分并行输出数据的步骤。
本领域技术人员将认识到，该方法可以包括提供在本公开中描述的可移位存储器的任何变体的步骤。
附图的详细描述
下面将参考附图更详细地描述本发明。附图是示例性的并且旨在说明本申请公开的可移位存储器和操作可移位存储器的方法的一些特征，并且不应被解释为对本申请公开的发明的限制。
图1是本申请公开的可移位存储器(1)的概念性顶层示例性图示。可移位存储器(1)具有布置成行(4)和列(12)的多个存储器单元(2)，其中，行的存储器单元互连，从而形成存储器单元链。可移位存储器(1)还包括控制器(5)，其被配置为控制存储器单元链(4)中的数据的移位并控制输出数据逻辑(7)和输入数据逻辑(8)。可移位存储器可以具有标准接口，该标准接口具有例如地址和数据端口、写入使能、读取使能以及时钟信号。外围逻辑可以包括读取和/或写入解码器和/或感测放大器和/或控制和/或定时逻辑和驱动器和其他逻辑。使能和/或时钟生成单元(9)可以被配置为向链生成移位使能信号。
图2示出了本申请公开的可移位存储器(1)的移位和读取操作的示例。在图2A中，从第2行移出的数据被串行地移位到数据输出端口(13)。在图2B中，从第2行移出的数据被移位到内部读取移位寄存器(14)，并行数据端口可以从该内部读取移位寄存器读取数据。
图3示出了本申请公开的可移位存储器(1)对于两个读取端口的移位和读取操作的示例。在图3A中，数据在两个行中被并行移位。数据被串行移出到两个数据输出端口(13)。在图3B中，从行移出的数据被移位到两个内部读取移位寄存器(14)，并行数据端口可以从这两个内部读取移位寄存器读取数据。
图4示出了多个并行移位操作的示例。从第一行(4a)读取和第一数据写入第一行。从第二行(4b)读取第二数据和第二数据写入第二行。从第三行(4a)读取第三数据。第三行(4c)的数据的移位被布置成使得来自最后一个单元的数据被路由回链的第一单元，就像在循环移位寄存器中一样。第四数据被写入第四行(4d)。从第五行(4f)读取第五数据。第五行(4f)的数据的移位被布置成使得来自最后一个单元的数据被路由回链的第一单元，就像在循环移位寄存器中一样。
图6示出了行(4)的复位操作的示例。通过将一“1”或零(“0”)移位，可以复位该行。通过以这种方式并行移位所有行，可以复位整个存储器。
图7示出了静态随机存取存储器的存储器单元链的实施例。图7A示出了通过开关(15)形式的移位逻辑元件(15)分隔的存储器单元链。图7B示出了如何通过两个不同的控制信号(SHIFT EN1和EN2)来控制开关。图7C示出了存储器单元被实现为交叉耦合的反相器(16)的示例。在图7D中，每个存储器单元(2)被实现为两个串联连接的存储器元件(3)。数据在两个步骤被移位，其中，第一使能信号(EN1)控制第一存储器元件的移位，而第二使能信号(EN2)控制第二存储器元件的移位。存储器元件可以被实现为例如5T或6T存储器单元。在图7D的示例中，存储器元件被实现为6T存储器单元。
图8示出了静态随机存取存储器的存储器单元链的存储器单元(2)或存储器元件(3)的实施例。该存储器单元包括：第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)和第四晶体管(M4)，其形成限定第一存储节点(Q)和反相的第一存储节点
Figure BDA0003455315070000161
的两个交叉耦合的反相器。该存储器单元还包括连接到反相的第一存储节点
Figure BDA0003455315070000162
的第五晶体管(M5)；连接到第一存储节点(Q)的第六晶体管(M6)；连接到第五晶体管(M5)的第一字线(WL1，11)，所述第一字线(WL1)控制对第一反相存储节点
Figure BDA0003455315070000163
的访问；和连接到第六晶体管(M6)的第二字线(WL2,11’)，所述第二字线(WL2)控制对第一存储节点(Q)的访问。访问节点(10,10’)可以串联连接到相邻存储器单元的对应访问节点。例如，这可以通过将一个单元的第五晶体管(M5)连接到相邻单元的第五晶体管(M5)，并将一个单元的第六晶体管(M6)连接到相邻单元的第六晶体管(M6)来实现。链可以由此由序列..M5-M5-(M1/M2/M3/M4反相器)-M6-M6-(M1/M2/M3/M4反相器)-M5-M5等形成。第五和第六晶体管(M5,M6)可以是链的开关逻辑元件。
图9示出了动态随机存取存储器的存储器单元链的实施例。图9A示出了通过开关(15)形式的移位逻辑元件(15)分隔的存储器单元链(2)。图9B示出了如何通过两个不同的控制信号(SHIFT EN1和EN2)来控制开关。图9C示出了存储器单元被实现为恢复和放大单元(17)的示例。在图9D中，每个存储器单元(2)被实现为具有用于存储位值的电容器(19)的恢复和放大单元(17)和布置在恢复和放大单元(17)与电容器(19)之间的晶体管形式的开关元件(18)。数据在两个步骤中被移位，其中，第一使能信号(EN1)控制第一存储器元件的移位，而第二使能信号(EN2)控制第二存储器元件的移位。图9E示出了可以如何实现存储器单元(2)的示例。恢复和放大单元(17)被实现为互补晶体管对，在示例中为一个NMOS门和一个PMOS门。每个存储器单元(2)包括两个串联连接的存储器元件(3)。
图10示出了用于在可移位存储器中移位数据的控制信号的改进配置的示例。每个存储器单元之间存在第一开关元件20和第二开关元件21。对于第一行，存在两个字线信号WLA0和WLB0，其中，WLA0连接到第一开关元件中的第一和第三个，并且其中WLB0连接到第一开关元件中的第二和第四个。对于第二行，存在两个字线信号WLA1和WLB1，其中，WLA1连接到第二行的第一开关元件中的第一和第三个，并且其中，WLB1连接到第二行的第一开关元件中的第二和第四个。第三行和第四行分别使用WLA2和WLB2以及WLA3和WLB3以相同的方式进行控制。在该示例中，每个列连接到选择信号(CS0,CS1,CS2,CS3)，该选择信号连接到该列的所有第二开关元件(21)。
图11示出了用于在可移位存储器中移位数据的控制信号的改进配置的另一示例。每个存储器单元之间存在第一开关元件20和第二开关元件21。对于每个行，存在连接到该行的所有第一开关元件(20)的字线信号。对于第一行，存在连接到第一行的所有第一开关元件(20)的字线信号WL0。对于第二行，存在连接到第二行的所有第一开关元件(20)的字线信号WL1，以此类推。每个列连接到选择信号(CS0,CS1,CS2,CS3)，该选择信号连接到该列的所有第二开关元件(21)。
图12示出了本申请公开的可移位存储器的时钟方案的示例，其中，数据被单独移位。在该示例中，数据1是最靠近输出端口的数据。在第一时钟周期中，数据1被移出。在第二时钟周期中，数据2被移向输出端口一步。在第三时钟周期中，由于数据2和数据3之间存在一个未被占用的存储器单元，因此数据2和数据3都可以被移位。在第四时钟周期中，数据3和数据4被移位。在第5和第6时钟周期中，数据4被移位。
图13示出了行内的每个存储器单元的单独的控制信号(位cntrl 1、位cntrl 2、位cntrl 3和位cntrl 4)的示例。该图示出了控制信号如何在前四个时钟周期期间有效，以用于数据的单独移位。
图14示出了本申请公开的可移位存储器(1)的示例，其具有输出逻辑(22)，例如算术逻辑，以对从存储器单元链移出的数据执行逻辑操作。该存储器优选地包括输出数据逻辑，用于将存储器单元链中的任一个的输出连接到第一串行输出数据端口，或者至少一个第一并行输出数据端口和至少一个读取移位寄存器，其被配置为串行地收集来自存储器单元链中的任一个的输出的串行输出数据。然后，可以使用输出来执行逻辑/算术操作。然后，这样的操作的结果可以通过存储器读取端口发送出去或写回(23)到存储器(1)。如果没有逻辑/算术操作，则读取的数据可以绕过输出逻辑(22)。
图15示出了本申请公开的具有输出逻辑(22)的可移位存储器(1)的示例，该输出逻辑(22)包括多个操作单元(24)。每个操作单元(24)的输出可以连接到存储器输出端口、另一操作单元(24)或回到至少一个第一串行输入数据端口。
本发明的进一步细节
1.一种可移位存储器，包括：
-布置成行和列的多个存储器单元，其中，行的存储器单元互连，从而形成存储器单元链；
-至少一个第一串行输出数据端口；输出数据逻辑，用于将存储器单元链中的任一个的输出连接到第一串行输出数据端口，或至少一个第一并行输出数据端口和至少一个读取移位寄存器，其被配置为串行地收集来自存储器单元链中的任一个的输出的串行输出数据；和/或
-至少一个第一串行输入数据端口；输入数据逻辑，用于将第一串行输入数据端口连接到存储器单元链中的任一个的输入，或至少一个并行输入数据端口和至少一个写入移位寄存器，其用于将输入数据串行地移位到存储器单元链中的任一个的输入；和
-控制器，其被配置为控制存储器单元链中的数据的移位，该控制器还被配置为控制输出数据逻辑和/或输入数据逻辑。
2.根据项1所述的可移位存储器，其中，该可移位存储器可在没有互连列内的存储器单元的位线情况下操作。
3.根据前述项中任一项所述的可移位存储器，其中，输入数据端口和输出数据端口之一是并行端口。
4.根据前述项中任一项所述的可移位存储器，其中，行的存储器单元通过移位逻辑元件分隔，例如通过开关元件和/或门元件和/或晶体管分隔。
5.根据前述项中任一项所述的可移位存储器，其中，每个存储器单元包括两个串联连接的存储器元件，例如位单元。
6.根据项5所述的可移位存储器，其中，两个串联连接的存储器元件的移位使用两个不同的控制信号来控制，其中，该两个不同的控制信号以两个不同的相位进行操作。
7.根据项6所述的可移位存储器，其中，控制信号是时钟信号和/或其中两个控制信号相对于彼此反相或偏离。
8.根据项6-7中任一项所述的可移位存储器，其中，控制信号控制移位逻辑元件。
9.根据前述项中任一项所述的可移位存储器，其中，存储器单元由MOSFET组成。
10.根据前述项中任一项所述的可移位存储器，其中，存储器单元为五晶体管(5T)或六晶体管(6T)CMOS静态随机存取存储器类型，没有位线连接和/或没有位线通过门。
11.根据项10所述的可移位存储器，其中，每个存储器单元包括：
-第一晶体管(M1)、第二晶体管(M2)、第三晶体管(M3)和第四晶体管(M4)，其形成限定第一存储节点(Q)和反相的第一存储节点
Figure BDA0003455315070000191
的两个交叉耦合的反相器；
-连接到反相的第一存储节点
Figure BDA0003455315070000192
的第五晶体管(M5)；
-可选地，连接到第一存储节点(Q)的第六晶体管(M6)；
-连接第五晶体管(M5)的第一字线(WL1)，所述第一字线(WL1)控制对第一反相存储节点
Figure BDA0003455315070000193
的访问；和
-可选地，连接到第六晶体管(M6)的第二字线(WL2)，所述第二字线(WL2)控制对第一存储节点(Q)的访问。
12.根据项6和项11所述的可移位存储器，其中，控制信号连接到存储器单元的字线或控制线。
13.根据前述项中任一项所述的可移位存储器，其中，存储器单元被实现为数据恢复和放大单元，例如反相器。
14.根据第13项的可移位存储器，其中，恢复和放大单元被实现为互补晶体管对。
15.根据项13-14中任一项所述的可移位存储器，其中，每个存储器单元包括串联连接的数据恢复和放大单元及开关元件，以及并联连接的用于存储位值的电容器。
16.根据前述项中任一项所述的可移位存储器，其中，存储器单元链的输出可通过一个或多个多路复用器连接到第一串行输出数据端口。
17.根据前述项中任一项所述的可移位存储器，还包括至少一个第二串行输出数据端口，其中，输出数据逻辑还被配置为将存储器单元链中的任一个的输出连接到第二串行输出数据端口，或至少一个第二并行输出数据端口和至少一个第二读取移位寄存器，其被配置为串行地收集来自存储器单元链中的任一个的输出的串行输出数据。
18.根据项17所述的可移位存储器，其中，控制器被配置为分别与第一串行输出数据端口和第二串行输出数据端口并行地移位两个存储器单元链。
19.根据前述项中任一项所述的可移位存储器，其中，控制器还被配置为将数据移向输出数据端口，其中，仅在下一相邻存储器单元中没有有效数据的存储器单元中的数据被移向输出数据端口。
20.根据项19所述的可移位存储器，还包括用于行内的每个位的单独控制信号。
21.根据前述项中任一项所述的可移位存储器，其中，存储器单元通过两个串联连接的开关元件分隔，例如第一开关元件，例如第一晶体管；和第二开关元件，例如第二晶体管。
22.根据前述项中任一项所述的可移位存储器，其中，每个行连接到与该行的所有第一开关元件连接的字线信号，并且其中，每个列连接到与该列的所有第二开关元件连接的选择信号。
23.根据项1-21中任一项所述的可移位存储器，其中，每个行连接到至少两个字线信号，其中，该至少两个字线信号交替连接到该行的第一开关元件，并且其中，每个列连接到与该列的所有第二开关元件连接的选择信号。
24.根据前述项中任一项所述的可移位存储器，其中，控制器还被配置为控制行和/或列和/或用于可移位存储器的单个存储器单元的电源电压电平。
25.根据前述项中任一项所述的可移位存储器，还包括可配置数量的n个串行输出数据端口，其中，控制器被配置为与n个串行输出数据端口并行地移位n个存储器单元链。
26.根据项18-25中任一项所述的可移位存储器，还包括输出逻辑，其中，控制器被配置为使用输出逻辑对第一串行数据输出、第二串行输出数据端口和可选的可配置数量的n个串行输出数据端口执行逻辑操作。
27.根据项26所述的可移位存储器，其中，控制器被配置为基于外部命令或基于可移位存储器的输入端口上的逻辑值来执行操作。
28.根据前述项中任一项所述的可移位存储器，还包括至少一个第二串行输入数据端口，其中，输入数据逻辑还被配置为将第二串行输入数据端口连接到存储器单元链中的任一个的输入，或至少一个第二并行输入数据端口和至少一个第二写入移位寄存器，其用于将输入数据串行地移位到存储器单元链中的任一个的输入。
29.根据项28所述的可移位存储器，其中，控制器被配置为将数据从第一和第二串行输入数据端口并行地移入到并行的两个存储器单元链。
30.根据前述项中任一项所述的可移位存储器，还包括可配置数量的m个串行输入数据端口，其中，控制器被配置为并行地将数据从m个串行输入数据端口移入到m个存储器单元链。
31.根据前述项中任一项所述的可移位存储器，该存储器被配置为同时通过串行输入数据端口移入数据并通过串行输出数据端口移出数据。
32.根据前述项中任一项所述的可移位存储器，其中，控制器被配置为并行地移位多个行。
33.根据前述项中任一项所述的可移位存储器，其中，该可移位存储器接收用于在存储器单元链中移位数据的第一时钟信号或使能信号，并且其中，可移位存储器包括用于基于第一时钟信号生成第二时钟信号或使能信号的时钟生成单元。
34.根据前述项中任一项所述的可移位存储器，其中，该可移位存储器包括用于在存储器单元链中移位数据的内部动态可配置使能信号，该内部动态可配置使能信号具有可配置频率。
35.根据前述项中任一项所述的可移位存储器，其中，控制器还被配置为将数据从行中的最后一个存储器单元移位到该行中的第一存储器单元。
36.根据前述项中任一项所述的可移位存储器，其中，存储器单元链中的数据的移位基于可移位存储器的输入端口的解码逻辑值。
37.根据前述项中任一项所述的可移位存储器，该可移位存储器被配置为将复位指令解码为移位所有行直到所有存储器单元都已被写入的操作。
38.根据前述项中任一项所述的可移位存储器，其中，该可移位存储器是静态随机存取存储器。
39.根据前述项中任一项所述的可移位存储器，其中，该可移位存储器是动态随机存取存储器。
40.根据项39所述的可移位存储器，其中，通过将每个行移位至少一步来执行动态随机存取存储器的刷新操作。
41.根据前述项中任一项所述的可移位存储器，其中，一个/多个行被分成多个部分并且其中输入数据端口和/或输出数据端口可连接到每个部分。
42.一种操作可移位存储器的方法，该方法包括以下步骤：
-移位可移位存储器的至少一行的数据，该可移位存储器具有布置成行和列的多个存储器单元，其中，行的存储器单元互连，从而形成存储器单元链；
-从连接到存储器单元链中的任一个的输出的可移位存储器的第一串行输出数据端口顺序地读取移位的数据，或顺序地将数据移位到内部读取移位寄存器并通过并行输出数据端口从内部读取移位寄存器读取数据，或将数据顺序地写入连接到存储器单元链中的任一个的输入的可移位存储器的第一串行输入端口，或将数据从并行输入数据端口写入到内部写入移位寄存器并顺序地将数据从内部写入移位寄存器移位到存储器单元链中的任一个的输入。
43.根据项42所述的操作可移位存储器的方法，其中，并行地移位至少两个行。
44.根据项42-43中任一项所述的操作可移位存储器的方法，其中，并行地移位两个行以在双端口存储器配置中同时从两个不同的端口读取数据。
45.根据项42-44中任一项所述的操作可移位存储器的方法，其中，并行地移位两个行以在双端口存储器配置中同时从两个不同的端口写入数据。
46.根据项42-45中任一项所述的操作可移位存储器的方法，其中，并行地移位n个行以在多端口存储器配置中同时从n个不同的端口读取数据。
47.根据项42-46中任一项所述的操作可移位存储器的方法，其中，并行地移位m个行以在多端口存储器配置中同时从m个不同的端口写入数据。
48.根据项42-47中任一项所述的操作可移位存储器的方法，其中，每个存储器单元包括两个串联连接的存储器元件，例如位单元，并且其中，使用第一控制信号来移位两个存储器元件中的第一个并且使用第二控制信号来移位两个存储器元件中的第二个。
49.根据项43所述的操作可移位存储器的方法，其中，第一和第二控制信号以两个不同的相位进行操作，和/或其中，第一和第二控制信号相对于彼此反相或偏离。
50.根据项42-49中任一项所述的操作可移位存储器的方法，还包括将每个行移位至少一步的步骤，从而执行可移位存储器的刷新操作。
51.根据项42-50中任一项所述的操作可移位存储器的方法，其中，该可移位存储器是根据项1-40中任一项所述的存储器。
52.根据项42-51中任一项所述的操作可移位存储器的方法，其中，一个/多个行被分成多个部分，并且其中，并行移位各部分中的数据以将数据并行输入到多个部分和/或从多个部分并行输出数据。

Claims (20)

1.一种可移位存储器，所述可移位存储器包括：
-布置成行和列的多个存储器单元，其中，所述行的存储器单元互连，从而形成存储器单元链；
-至少一个第一串行输出数据端口；输出数据逻辑，所述输出数据逻辑用于将所述存储器单元链中的任一个的输出连接到第一串行输出数据端口，或至少一个第一并行输出数据端口和至少一个读取移位寄存器，其被配置为串行地收集来自所述存储器单元链中的任一个的输出的串行输出数据；和/或
-至少一个第一串行输入数据端口；输入数据逻辑，所述输入数据逻辑用于将第一串行输入数据端口连接到所述存储器单元链中的任一个的输入，或至少一个并行输入数据端口和至少一个写入移位寄存器，其用于将输入数据串行地移位到所述存储器单元链中的任一个的输入；和
-控制器，所述控制器被配置为控制所述存储器单元链中的数据的移位，所述控制器还被配置为控制所述输出数据逻辑和/或所述输入数据逻辑。
2.根据权利要求1的可移位存储器，其中，所述可移位存储器能够在没有互连所述列内的存储器单元的位线情况下操作。
3.根据前述权利要求中任一项所述的可移位存储器，其中，每个存储器单元包括两个串联连接的存储器元件，例如位单元。
4.根据权利要求3所述的可移位存储器，其中，使用两个不同的控制信号来控制所述两个串联连接的存储器元件的移位，其中，所述两个不同的控制信号以两个不同的相位进行操作。
5.根据前述权利要求中任一项所述的可移位存储器，还包括至少一个第二串行输出数据端口，其中，所述输出数据逻辑还被配置为将所述存储器单元链中的任一个的输出连接到第二串行输出数据端口，或至少一个第二并行输出数据端口和至少一个第二读取移位寄存器，其被配置为串行地收集来自所述存储器单元链中的任一个的输出的串行输出数据。
6.根据权利要求5所述的可移位存储器，其中，所述控制器被配置为分别向所述第一串行输出数据端口和所述第二串行输出数据端口并行地移位两个存储器单元链。
7.根据权利要求5-6中任一项所述的可移位存储器，其中，所述控制器被配置为以所述两个存储器单元链之间的任意可配置延迟并行地移位两个存储器单元链。
8.根据权利要求5-7中任一项所述的可移位存储器，还包括输出逻辑，例如算术逻辑，其中，所述控制器被配置为使用所述输出逻辑对所述第一串行数据输出数据端口和/或所述第二串行输出数据端口和可选的可配置数量的n个串行输出数据端口执行逻辑操作。
9.根据权利要求8所述的可移位存储器，其中，所述控制器被配置为基于外部命令或基于所述可移位存储器的输入端口上的逻辑值来执行操作。
10.根据权利要求8-9中任一项所述的可移位存储器，其中，所述控制器还能够配置为将所述逻辑操作的结果连接到所述至少一个第一串行输入数据端口并将所述结果串行地移位到所述存储器单元链中的任一个。
11.根据前述权利要求中任一项所述的可移位存储器，其中，所述控制器还被配置为将数据移向所述输出数据端口，其中，仅在下一相邻存储器单元中没有有效数据的存储器单元中的数据被移向所述输出数据端口，所述存储器还包括用于行内的每个位的单独的控制信号。
12.根据前述权利要求中任一项所述的可移位存储器，其中，所述存储器单元通过两个串联连接的开关元件分隔，例如第一开关元件，例如第一晶体管；和第二开关元件，例如第二晶体管。
13.根据前述权利要求中任一项所述的可移位存储器，其中，每个行连接到与该行的所有第一开关元件连接的字线信号，并且其中，每个列连接到与该列的所有第二开关元件连接的选择信号，优选地其中，每个行连接到至少两个字线信号，其中，所述至少两个字线信号交替连接到该行的第一开关元件，并且其中，每个列连接到与该列的所有第二开关元件连接的选择信号。
14.根据前述权利要求中任一项所述的可移位存储器，所述存储器被配置为同时通过所述串行输入数据端口移入数据并通过所述串行输出数据端口移出数据。
15.根据前述权利要求中任一项所述的可移位存储器，其中，所述控制器被配置为并行地移位多个行。
16.根据前述权利要求中任一项所述的可移位存储器，其中，所述可移位存储器包括用于在所述存储器单元链中移位数据的内部动态可配置使能信号，所述内部动态可配置使能信号具有可配置频率。
17.根据前述权利要求中任一项所述的可移位存储器，所述可移位存储器被配置为将复位指令解码为移位所有行直到所有存储器单元都已被写入的操作。
18.根据前述权利要求中任一项所述的可移位存储器，其中，所述可移位存储器是动态随机存取存储器，其中，通过将每个行移位至少一步来执行所述动态随机存取存储器的刷新操作。
19.根据权利要求18所述的可移位存储器，其中，所述控制器被配置为同时执行所述刷新操作和从所述存储器单元链读取数据和/或向所述存储器单元链写入数据。
20.一种操作可移位存储器的方法，该方法包括以下步骤：
-移位可移位存储器的至少一行的数据，所述可移位存储器具有布置成行和列的多个存储器单元，其中，所述行的存储器单元互连，从而形成存储器单元链；
-从连接到所述存储器单元链中的任一个的输出的所述可移位存储器的第一串行输出数据端口顺序地读取移位的数据，或顺序地将数据移位到内部读取移位寄存器并通过并行输出数据端口从所述内部读取移位寄存器读取数据，或将数据顺序地写入连接到所述存储器单元链中的任一个的输入的所述可移位存储器的第一串行输入端口，或将数据从并行输入数据端口写入内部写入移位寄存器并将数据顺序地从所述内部写入移位寄存器移位到所述存储器单元链中的任一个的输入。
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