CN101300500A - Ic测试方法及设备 - Google Patents

Abstract

一种测试电路，具有限定在并行输入(wpi[0]…wpi[N－1])与各自的并行输出(wpo[0]…wpo[N－1])之间的多个扫描链段(62、64、60)。扫描链段包括移位寄存器电路的单元组(60)、核心扫描链部分(62)、绕过核心扫描链部分(62)的第一旁路路径以及绕过移位寄存器电路单元组(60)的第二旁路路径。这一结构使得能够将数据并行地加载至核心扫描链，或者加载至移位寄存器(WBR)。此外，每个扫描链段还具有串联的锁存元件(80)，这可提供附加的测试能力。特别是，当进行内部或外部方式测试时，数据在锁存元件(80)之间的移位能用来测试旁路路径。因此，这种测试能成为单次ATPG过程的一部分。

Description

IC测试方法及设备

技术领域

本发明一般地涉及半导体集成电路测试，特别是涉及一种核心测试方法和设备。

背景技术

一种用于半导体集成电路(IC)测试的常规测试技术是扫描测试技术。该技术实质上包含将一种测试模式(称为“向量”)施加于器件封装的引脚，并且依赖于器件的时钟速度监测特定时间的输出响应。一组测试向量用于使得能够确定测试中的器件的行为。这些向量被设计成能够检测出器件中的制造缺陷。

随着集成电路中使用的晶体管数量的增加，能够重复使用集成电路设计的能力变得越来越重要。一个关于重复使用设计功能(称为“核心”)的重要问题是无需重建测试方法而测试这些核心的能力，从而能够实现测试的重复使用以及设计的重复使用。具有多个功能核心的系统级芯片(SOC)电路的测试，也越来越成为一种挑战。

在解决这些问题之前，成立了IEEE 1500工作组，发展了一种核心级解决方案以方便测试集成化以及测试的重复使用。该标准现已作为IEEESTD 1500被采用，并且提供了一种标准接口和一套限定核心与核心外逻辑之间边界的规则。该边界称为“封装器”，允许以最少的必须在系统级芯片结构外部发送的信号进行核心的隔离测试。封装器包括针对核心的每个功能输入和功能输出的所谓“封装器单元”。

图1示出了IEEE STD 1500封装器的基本布局。核心1被封装器2围绕，后者作为所有外部信号与核心之间的接口。封装器具有位于核心功能输入(FI)/输出(FO)与封装器功能输入/输出之间的封装器边界寄存器(WBR)。核心端子如图4所示，其中一些是功能输入，一些是功能输出。标准规定核心1由单向端子限定。箭头6示意地表示封装器边界寄存器作为外部功能输入和输出与核心功能输入和输出之间的接口。

封装器边界寄存器WBR包括链状的单元8，每个单元与核心的单个功能输入或输出相连。这些单元被配置成扫描链，以便提供控制核心功能输入所需要的测试向量，或者移出核心功能输出上存在的结果。因此WBR的单元通过向核心的功能输入和输出提供选定的测试向量，实质上实现扫描测试技术。

封装器2具有封装器串行输入(WSI)和封装器串行输出(WSO)，它们与指令寄存器(称为封装器指令寄存器(WIR))以及封装器边界寄存器(WBR)连通。

封装器边界寄存器WBR控制且观察功能核心的端口4。根据提供给封装器指令寄存器WIR的指令来配置WBR的单元8，并且封装器指令寄存器实质上控制测试过程。

具体地说，WIR和WBR被配置为响应指示“选择”、“捕获”、“移位”以及“更新”命令的控制信号而操作。

移位包括WBR中靠近测试输出的一个存储位置中的数据的推进(同时也包括WIR或其他寄存器中的数据的推进)。因此，移位命令将所需的测试向量加载到WBR单元。

捕获包括将WBR功能输入或输出上存在的数据存入WBR单元。

更新包括使用附加的更新存储元件存储WBR单元移位存储元件中的数据。

转移包括数据向WBR单元移位存储元件的移动。

尽管图1没有示出，封装器接收以封装器捕获信号(CaptureWR)、封装器移位信号(ShiftWR)以及更新封装器信号(UpdateWR)形式表现的信号。此外，封装器被封装器时钟信号(WRCK)、封装器复位信号(WRSTN)以及指令寄存器选择信号(SelectWIR)控制。

封装器指令寄存器(WIR)用于将封装器配置为所需的工作模式，由移位至WIR的指令确定。该指令的长度可以在几十或几百比特，并且能够限定不同的测试和诊断的工作模式。WIR的附加电路(未示出)用于解释所加载的WIR指令，并且向控制与核心交互的WBR提供合适的控制信号。

封装器使用与加载指令数据相同的串行输入用于加载要被移位至WBR单元中的串行测试向量，而SelectWIR信号确定使用哪种工作模式。

因此，WIR解码所加载的指令，然后控制封装器边界寄存器WBR执行特定的控制。WIR电路接收上面讨论的CaptureWR、ShiftWR、UpdateWR以及时钟信号WRCK、复位信号WRSTN和SelectWIR等信号。

封装器指令寄存器还可以控制封装器旁路寄存器(WBY)，旁路寄存器可操作成将封装器串行输入(WSI)传送至封装器串行输出(WSO)而不与核心发生任何相互作用。这是响应WIR指令。此外，外部测试可以由WIR控制以提供核心的外部可控性和可观测性，并且该测试把封装器边界寄存器WBR与封装器串行输入和输出(WSI和WSO)相连接。这使得能够将客户专用数据加载至WBR单元。

封装器指令寄存器从封装器串行控制(WSC)输入中接收它的控制输入。

上述端子由串行端口形成。封装器还可以具有并行端口，如图1所示的并行输入端口PI和并行输出端口PO。

本发明具体涉及被封装器围绕的多个核心的测试。在该情形下，需要在多个核心之间提供测试信号的路径，以便利用测试信号路径对选定的核心或多个核心进行测试。如果要测试一个特定的核心，就需要绕过其他的核心以便能向所需要的核心发送测试向量。

实现这一点的一种方法是将不同封装器的扫描链串联地耦连起来。对于不被测试的核心，提供旁路而绕过内部核心扫描链，例如使用与内部核心扫描链并联的单一移位寄存器旁路元件。

旁路元件可包括单一锁存元件，它使得信号能够沿着管线馈送而绕过内部核心扫描链和封装器的WBR单元。这种方法的一个问题是，必须对不同的旁路配置进行关于正确起作用的测试，作为整个测试过程的一部分。因为这些旁路配置表示封装器的不同内部配置，所以通常不可能利用自动测试模式产生(ATPG)系统的单次运行来测试不同的旁路配置。作为替代，在可以执行实际的核心内部和外部测试之前，需要对不同的配置本身进行专门的测试。

发明内容

根据本发明，提供一种测试电路，用于测试集成电路核心或集成电路核心外部的电路，该测试电路包括：

移位寄存器电路，包括多个单元，用于传送测试信号，这些单元设置成多个串联的单元组(banks of cells)；

串行输入和串行输出，用于与移位寄存器电路输入和输出连接；

多个并行输入和输出，其中并行输入用于将测试信号传送至集成电路核心以便对核心进行测试，

其中，限定多个扫描链段，每个扫描链段位于并行输入与各自的并行输出之间，扫描链段各包括移位寄存器电路的单元组、核心扫描链部分、绕过核心扫描链部分的第一旁路路径、绕过移位寄存器电路单元组的第二旁路路径。

其中，每个扫描链段还包括与单元组及核心扫描链部分串联的锁存元件。

该设置实际上使用串联元件作为旁路机构的一部分。旁路路径本身最好不要引入延迟，因此可包含一个绕过有关的扫描链部分或单元组至输出多路复用器的前馈路径。

因此，利用与核心扫描链及移位寄存器单元串联的锁存元件使得数据能够锁存在锁存元件之间，当时旁路路径被使用并且电路处于测试模式。这意味着旁路路径的测试有可能作为核心内部或外部测试的一部分，并且这使得能够进行核心、核心外部的电路和封装器硬件的完全测试，而不需要对封装器旁路结构进行专门的测试运行。典型地，将为核心内部测试进行一次测试运行，并为核心外部测试进行一次，其中之一可以包括封装器旁路路径测试。

所述电路优选地包括第一组旁路多路复用器，它可控地或者将集成电路核心的输出连接至多路复用器输出，或者实现第一旁路路径。

所述电路优选地包括第二组旁路多路复用器，它可控地或者将移位寄存器电路单元组的输出连接至多路复用器输出，或者实现第二旁路路径。

多路复用器实现零延迟旁路路径(忽略信号传送延迟)，锁存元件提供所需要的锁存延迟，从而在旁路模式中提供正确的定时。

扫描链段优选地串联连接，以限定串行输入和串行输出之间的单一管线。这一管线连接使得能够将数据锁存在不同扫描链段的锁存元件之间，使得旁路路径的测试能够在锁存元件之间建立。

测试电路优选地可按移位模式和测试模式进行操作。移位模式包括沿每个扫描链段的数据移位，测试模式则禁用这种数据移位。然而锁存元件之间的数据移位在这个测试模式期间实现，所以这不影响保存在核心扫描链或移位寄存器单元中的数据。测试模式可包括核心内部测试模式和核心外部测试模式。

在核心内部测试模式前面的移位模式期间，并行输入可耦连至核心扫描链部分，输出则耦连至移位寄存器单元组。在核心外部测试模式前面的移位模式期间，实现第一旁路路径，并行输入耦连至移位寄存器单元组。

电路可在这些测试模式中的任一或两者测试期间进行操作，以实现第一和第二旁路路径，并在连续的锁存元件之间移位数据，从而提供对所实现的旁路路径的测试。

移位寄存器电路可包括用于嵌入式核心测试结构例如IEEE STD1500嵌入式核心测试结构的封装器边界寄存器。

本发明还提供IEEE STD 1500封装器，其包括：

本发明的测试电路，包括封装器边界寄存器的移位寄存器电路；

封装器指令寄存器；以及

封装器旁路寄存器。

本发明还提供集成电路，其包括本发明的电路核心和IEEE STD 1500封装器。集成电路可包括多个电路核心，每个电路核心具有本发明的IEEESTD 1500封装器，以及围绕多个封装核心的另一个封装器。

本发明还提供一种测试集成电路核心或集成电路核心外部的电路、和用于对测试电路的一系列旁路路径进行测试的方法，所述方法包括：

按移位模式操作测试电路，其中测试向量被移位至测试电路的一组并行输入端口，测试向量被提供给集成电路核心的核心扫描链用于测试核心，或者被提供给移位寄存器电路用于测试核心外部的电路；

按测试模式操作测试电路，实现对核心或外部的电路的测试，

其中，在测试模式期间，利用绕过核心扫描链部分和移位寄存器电路部分的旁路路径，使核心扫描链和移位寄存器电路处于旁路模式；测试电路配置成在串行输入与输出之间提供多个串联的锁存元件和旁路路径；以及数据被锁存在锁存元件之间以提供对旁路路径的测试。

所述方法利用测试模式的一个周期或多个周期，对为测试电路的核心扫描链和移位寄存器提供的旁路路径进行测试。需要这些旁路路径，以便能够提供不同的测试模式，并且能够旁路多个核心配置中的一个核心。旁路路径的测试能作为核心内部或核心外部测试的一部分来执行，因此，这一测试可作为单一的测试模式过程来执行。

移位模式还用于将测试结果经过锁存元件移出测试电路的一组并行输出端口。

附图说明

移位寄存器电路可包括用于嵌入式核心测试结构(例如IEEE STD1500嵌入式核心测试结构)的封装器边界寄存器。

下面，将参考附图详细地描述本发明的示例，附图中：

图1示出一种已知的用于集成电路核心的测试电路封装器；

图2更详细地示出图1电路的一个封装器边界单元；

图3示出图1电路的封装器边界寄存器；

图4示出用于图1封装器指令寄存器的一种可能的芯片结构；

图5示出利用图4芯片形成的封装器指令寄存器；

图6示出本发明的封装器配置；

图7示出图6封装器的第一工作模式；

图8示出图6封装器的第二工作模式；

图9示出图6封装器的第三工作模式；

图10示出图6封装器的第四工作模式；以及

图11示出图6封装器的第五工作模式。

具体实施方式

下面描述的本发明示例提供一种封装器结构，其中WBR单元配置成并联的多个组，以支持从并行封装器端口接收并行数据。

扫描链段被限定在每个串行输入与各自的串行输出之间，扫描链段包括移位寄存器电路的单元组、核心扫描链部分、绕过核心扫描链部分的第一旁路路径和绕过移位寄存器电路单元组的第二旁路路径。这一结构使得能够将数据并行地加载至核心扫描链，或者加载至移位寄存器(WBR)。此外，每个扫描链段具有一个串联锁存元件，这提供附加的测试性能。特别是，当执行内部或外部模式时，在这些锁存元件之间的数据移位能用来测试旁路路径。因此，这种测试能作为单一ATPG过程的一部分。

在进一步详细描述本发明之前，将给出封装器结构和操作的更详细的概述。

如上所述，封装器边界寄存器形成多个单元，图2示出一个这种单元20的示例，对应于图1所示单元8的一个单元。

这个单元可被配置成为输入单元或者输出单元。对于输入单元，hold_inputs/outputs信号是“hold_inputs”，而对于输出单元，hold_inputs/outputs信号是“hold_outputs”。

这些保持信号控制WBR单元，并且这些保持信号是静态的，用于在核心内部(面向内)测试与核心互连(面向外)测试之间选择。响应对于WIR指令的解释生成保持信号，并依赖于选定的测试(或者诊断或者应用)模式来控制所述保持信号。应用模式实质上包括禁用封装器以启用核心的正常功能。

单元20接收串行输入“si”，它是单元测试输入“cti”。该串行输入的定时与串行输出“so”同步，当移位使能控制线“se”在高电位时，“so”是触发器22的单元测试输出“cto”。这个移位使能控制信号控制多路复用器23。因此移位使能控制线对信号沿扫描链的移位进行控制。注意，移位使能控制线“se”与“ShiftWR”命令相关。

对于输入单元，为了向核心提供信号，响应控制线“hold_inputs”上的高电位保持信号，触发器22的输出经过多路复用器24提供给单元功能输出“cfo”。它也反馈给多路复用器23，当移位使能线为低电位时，该信号馈给触发器22以维持单元功能输出稳定。因此，存储在触发器中的单元测试输入信号保持在单元测试输出上。输入单元也可观测核心外部环境，并将其传送至串行输出。

对于输出单元，可在单元功能输入处从核心接收信号，当“hold_outputs”信号在低电位时，可将所述信号传送(移位使能在低电位)至串行输出。类似地，单元测试输入可传送至单元功能输出。

可以看出，输入单元可向核心提供测试信号，而输出单元可从核心接收响应，也可向核心外部的电路提供面向外的测试信号。这些功能由保持信号值来控制，所述保持信号值提供对WBR工作方式的控制。

图3示出多个图2所示的单元20串联以限定WBR，它如图所示由N个单元形成(编号从0到N-1)。一些单元配置为输入单元(作为核心的输入端子)，其他的则配置为输出单元(作为核心的输出端子)。因此图3代表图1所示的完整的WBR。

图4示出一种实现指令寄存器块的可能途径，形成WIR构件块。

图4示出封装器指令寄存器“捕获”、“移位”和“更新”信号以及时钟“wrck”和复位“wrstn”信号。

串行输入“si”被提供给多路复用器30的“1”输入，所述多路复用器30由移位信号控制。当移位信号为高电位时，该串行输入被馈送给第一触发器32，该触发器将输入信号与串行输出“so”同步定时。这提供了一种串行链操作。

输出也反馈给第二多路复用器34，该多路复用器34实现捕获功能。在没有捕获命令时，输出被馈送给多路复用器30的“0”输入。这样维持输出稳定直至下一个高电位移位信号为止，该移位信号用下一个串行输入值代替多路复用器30的输入。

串行输出还提供给第三多路复用器36，它响应高电位更新信号将输出传送给第二触发器38。在更新信号以后，触发器38的输出稳定，因为该输出反馈给多路复用器36的“0”输入。因此，在更新操作以后，触发器38的输出稳定，并在触发器32中存储数值。这限定封装器指令寄存器(WIR)的输出。

复位信号对WIR输出进行复位，并且在复位工作模式期间也实现应用模式(有效禁用封装器)。

可以看出，图4所示电路的功能性可以选择为：

使用移位信号并且通过触发器32使串行输入移位至串行输出；

在触发器32上加载“外部”信号，所述“外部信号”可依次传送至触发器38或串行输出。

在图4中，触发器32形成部分串行指令寄存器，而触发器38形成部分并行更新寄存器。数据可并行加载至更新寄存器而与串行操作无关。因此，测试模式条件可存储在并行更新寄存器中，而一组新的测试模式条件(即指令)则加载至串行移位寄存器上。

图4的电路具有附加的测试功能，为此目的，WIR的输出经过反相器40也反馈给多路复用器34的“1”输入。

该电路使用捕获信号作为内部测试控制。当捕获信号变为高电位时，WIR输出的反相信号被提供给多路复用器30，并且当没有移位信号输入时又提供给触发器32。因此，这个反相的WIR输出可以使用更新控制信号控制为经由这个结构传送至WIR输出。

图4示出一个用于形成封装器指令寄存器的构件块，图5示出利用图4的构件块形成的封装器指令寄存器。

如图所示，WIR包括图4的元件串联链，一个的串行输出连接至下一个的串行输入。所有的单元共享同一时钟、捕获、移位、更新和复位信号。

该寄存器利用WIR串行输入(“si”)端口和并行提供的WIR输出进行数据的串行加载，可包括测试时施加给核心的测试向量。

但是，这个结构也能测试指令寄存器，特别是监测“1”和“0”经过串联触发器以及经过捕获和移位多路复用器的传送，和“1”和“0”经过更新触发器以及经过更新多路复用器的传送。“1”和“0”在芯片之间经过串行扫描链连接的传送也可以利用串行输出进行监测。

如上所述，WBR单元被控制用来实现面向内或者面向外的测试(使用保持信号)。为了高效的基于核心的测试，需要多个扫描链配置以支持高效的核心内部和核心外部测试。

例如，一个大的封装器可包含多个核心，于是希望有测试核心子集的能力，众所周知这要能利用绕过每个核心的并联旁路路径。

图6示出本发明的配置。

图6的配置使用并行封装器输入以便能够并行地提供多个测试信号。图6表示单一核心。

在图6中，示出N个并行的封装器输入wpi[0]至wpi[N-1]。这个数目小于WBR单元的数目，结果是每个并行输入需要向WBR单元的子集提供数据。每个块60是WBR单元的子链。

内部核心扫描链表示为62，这也表示块的标号。为了完整，内部核心的单独的存储器链也表示为64，这也表示块的标号。

内部核心扫描链62、存储器链64和WBR链60各自受共用的移位使能信号“se”控制，其在数据沿管线移位期间激活，在正常(内部或外部)模式测试期间失效。

每个块62、64、60都在其输出配置有多路复用器，因此能实现旁路。

每个内部核心链块62都在其输出具有多路复用器72，该多路复用器组在信号“internal_bypass”控制下实现内部核心旁路模式。当这个旁路信号为低电位时，多路复用器72将馈送给核心扫描链块62的输入直接馈送至多路复用器的输出。

每个存储器链块64都在其输出具有多路复用器74，该多路复用器组在信号“memory_bypass”控制下执行存储器旁路模式。当这个旁路信号为低电位时，多路复用器74将馈送给存储器链块64的输入直接馈送至多路复用器的输出。

每个WBR单元块60都在其输出具有多路复用器70，该多路复用器组在信号“WBR_bypass”控制下，执行WBR旁路模式。当这个旁路信号为低电位时，多路复用器70将馈送给WBR单元块60的输入直接馈送至多路复用器的输出。

该配置也能用于实现在串行输入“si”和串行输出“so”之间的单一串联链，为了这个目的，提供另一多路复用器组76。该串联链对于调试操作特别有意义，其中所有数据沿串行管线输送，而没有内部测试。多路复用器76受“cell_concat”控制线控制，该控制线控制锁存单元的级联变为连续管线。

多路复用器的这种配置使得能够实现各种旁路配置。但是，这些多路复用器和旁路路径的正确起作用也需要作为测试过程的一部分进行测试。

本发明提供串联在每个对并行输入/输出对即wpi和wpo之间的附加锁存元件80。这些锁存元件使得能够具有测试功能并为旁路操作模式提供锁存。它们可被看作串联旁路元件，它们具有简单的触发器锁存结构，用于形成连续扫描链中的联结。它们引入用来对锁存元件80定时的封装器时钟的单一时钟脉冲的延迟。

元件80起监测装置的作用，用于监测旁路配置的正确操作。因为它们与扫描链串联设置，所以它们可以作为核心内部或外部测试的一部分而用于监测旁路配置。这从下面的描述中将能明显看出。由此，不需要附加测试配置便能进行旁路多路复用器72、74、70以及旁路路径的测试。

在图6的结构中，在并行输入和输出之间的每个串联配置可被看作扫描链段，其包括移位寄存器电路部分60、核心扫描链部分62、存储器链部分64和一个锁存元件80。

下面的表格示出图6电路可使用的不同测试模式。这些测试模式用图7至11中的示例来说明，图7至11示出经过图6结构的数据路径，但简化了表示形式，没有参考标号。图7至11也示出控制线的数值。

	se	cell_concat	internal_bypass	memory_bypass	WBR_bypass
						应用	0	0	0	0	0
内部测试(Intest)	S	/S	S	S	S
						嵌入测试	S	/S	S	S	S
外部测试(Extest)	S	0	0	0	1
						存储器扫描测试	S	0	0	1	0

旁路	0	0	0	0	0
						调试	1	1	1	1	1

上面的表格示出施加在前面所讨论的控制线上的信号。

测试模式包括移位模式(多个时钟周期，se＝1)，以加载测试向量，随后是测试周期(se＝0)，随后是又一移位模式(多个时钟周期，se＝1)，以输出测试结果。数值S用来表示se的数值，/S为逻辑反相。

第一行限定应用模式，其中封装器实质上处于透明方式。控制信号全为低电位，所以沿扫描链没有数据移位。而且，配置有WBR(使用保持输入)，使它们与内部核心及外部的电路隔离，因此不影响被封装的核心正确起作用，能够进行正常的操作。

应用模式具有与旁路模式相同的配置，其中封装器实质上起到将并行输入耦连至并行输出的作用。这一点从表格第六行可以看出，图7示出这两种工作模式中经过结构的数据路径。图7的粗线表示数据路径。

锁存元件80引入一个移位周期的延迟，该单个周期的延迟在旁路模式中无论如何是需要的，以提供稳定和可靠的定时。因此，这种配置与前馈路径中提供有延迟旁路元件的常规旁路机构相比，没有给旁路模式引入附加延迟。

第二行限定核心的内部测试。这包括将测试向量扫描进入核心扫描链(se＝1)，然后扫描使能处于低电位(se＝0)，执行内部测试模式。在扫描周期中，cell_concat信号是低电位，所以提供给并行输入wpi的测试向量被馈送给扫描链。在扫描操作期间链路62、64、60串联连接，所以数据沿组合的扫描链管线输送。随着控制信号被提供给存储器单元和WBR单元，存储器链和WBR封装器单元连接成管线，作为内部测试的一部分来执行。

当在移位和测试模式之间切换时，其他控制线也被改变，因而所有的控制线具有随值“S”而变的动态值。

在测试操作(S＝0)中，cell_concat信号变为高电位，致使扫描链段全部串联连接。当旁路路径全部建立(其他三个控制信号internal_bypass、memory_bypass和WBR_bypass全都是低电位)时，测试元件80有效地串联连接于串行输入和输出si、so之间。

在测试模式期间执行的正常方式测试一般维持一个封装器时钟周期，所以在正常方式测试期间，出现在测试元件80中的数据沿串联链路移动一个位置。由此，相邻的一对测试元件80之间旁路路径被测试，在其后的串行移位模式期间数据被扫描出来时，便得到这个测试结果。

这种方法使得能够测试旁路路径并校正多路复用器的操作，作为ATPG测试的一部分。

在执行内部测试模式时，在测试元件80的位置上提供适当的数据值，便能监测“1”和“0”经过旁路路径和多路复用器传送的情况。

这个表格的第三行表示相同的条件设置，这对于嵌入式核心的测试也是适宜的。在这种情况下，并行输入wpi[0]…wpi[N-1]能用来提供测试向量，用于嵌入式核心测试进程的动态控制。

图8示出在内部方式测试(即当S＝0时)期间，经过表格中的第二和第三行配置结构的数据路径。在这一期间，没有沿存储器链、核心链或WBR单元的数据扫描，所以没有测试数据讹误(corrupt)。代替地，锁存元件使得能够进行旁路路径配置的附加测试，作为测试过程的一部分。

第四行表示外部测试模式“extest”。这一方式将WBR链60连接在并行输入和输出之间而绕过内部核心和存储器链。因此，信号cell_concat、internal_bypass和memory_bypass都是低电位，而WBR_bypass则是高电位。图9示出数据路径。WBR单元于是被配置成向围绕核心的外部电路提供加载的测试向量。

第五行表示存储器扫描测试。其中，核心扫描链和WBR链被绕过，数据路径只经过存储器链(以及锁存元件80)，如图10中所示。

旁路模式按照与应用模式相同的方式起作用，如上所述。

表格中的最后一行是调试方式，如图11中所示，其中，全部数据从单一串行管线中的扫描链移出。在这种情况下，cell_concat信号是高电位，没有实现旁路路径，因而所有控制信号都是高电位。

在上面的表格中，旁路路径的测试被解释为在核心(内部)测试模式期间实现。但是，这种测试可在任何测试模式期间进行，如果移位使能控制线为低电位并且数据不沿核心、存储器或WBR单元链移位的话。旁路路径的测试将构成整个测试过程的一部分，并且可以在不同的时间实现。

上述配置提供了有效的模块化测试，并使得能够使用标准ATPG进行全面测试。

上述结构还能形成调试数据转储的串行链路。在旁路模式中，这个结构只表现为并行输入和输出之间的单个串行元件(锁存元件80)，这在多核心结构中支持向邻近的核心有效传输数据。如上所述，附加的测试功能性补充了其他测试模式并且不妨碍其他扫描链配置。锁存元件与其他扫描链配置的串行设置，能够提供完整的扫描链以及使用标准ATPG的旁路测试。

在上面的示例中，存储器链是与扫描链分开的，但这只是作为例子，它们常常是结合在一起的。

虽然没有在图中表示，串行输入和输出将各自与WBR单元相连，用于在测试过程的旁路测试期间监测提供给扫描链及从其接收的数据。监测从并行端口输出的数据，作为测试进程的一部分，这提供了对锁存元件80中的数据值的监测，从而能够校正在测试模式期间将校验的每个锁存元件中的数据传送。但是，在串行输出“so”需要一个附加的WBR单元，使得可以监测在测试模式期间离开最后一个锁存元件80的数据。类似地，提供给第一扫描链段的数据在串行输入“si”被第一WBR单元监测/控制。

锁存元件的定时典型地使用封装器的时钟，这样就能不依赖于内部或外部测试模式期间所用的时钟信号。因此，第一时钟信号或时钟信号组可用于存储器链和核心链内部，而不同的时钟信号可用于数据沿WBR单元的移位。当数据沿连续的测试元件80移位时，测试元件80可用同一WBR单元时钟定时，或者在旁路路径测试期间使用附加的时钟信号。例如，封装器时钟可能在测试模式期间开启和关闭，在这种情况下锁存元件就需要不同的时钟信号。

已参考IEEE STD 1500封装器结构描述了本发明。但是，本发明能更普遍地应用于其中提供并行和串行输入的核心测试结构中使用的寄存器。

上面已经使用了术语多路复用器，这可简单地理解为一种可控开关装置，特别是用于向一个或多个输出发送多个输入之一的装置。

在说明书和权利要求书中，在将一个端口、端子或信号描述为“连接”至另一个或“耦连”至另一个时，不排除路径中的中间元件。例如在图6中，串行输入si能通过多路复用器76“连接”至WBR单元60，尽管在路径上显然还有其他元件，如多路复用器72和74，以及(与配置有关)核心单元链62和存储器链64。因此，在权利要求中的术语“连接”和“耦连”应以一般功能性意义来理解。

前面已用到过术语“零延迟”，这应理解为与时钟周期相比没有什么显著的延迟，所以它不会改变电路的功能。因此，零延迟旁路路径是当然会有传送延迟的连接，但是与随后的锁存器中的延迟相比，这种传送延迟可以忽略，旁路路径不会引入需要计算在内的延迟，所以可以认为它是零延迟的。

对于本领域的技术人员来说，各种其它修改将是显然可见的。

Claims (21)

1.一种测试电路，用于测试集成电路核心或集成电路核心外部的电路，所述测试电路包括：

移位寄存器电路，包括多个单元用于传送测试信号，所述单元设置成多个串联的单元组；

串行输入和串行输出，用于与移位寄存器电路的输入和输出连接；

多个并行输入和输出，其中并行输入用于将测试信号传送至集成电路核心，以便对核心进行测试，

其中，限定多个扫描链段，每个扫描链段位于并行输入与各自的并行输出之间，扫描链段各包括移位寄存器电路的单元组、核心扫描链部分、绕过核心扫描链部分的第一旁路路径以及绕过移位寄存器电路单元组的第二旁路路径，

其中，每个扫描链段还包括与单元组及核心扫描链部分串联的锁存元件。

2.如权利要求1中所述的电路，包括第一旁路多路复用器组，该第一旁路多路复用器组可控地或是将集成电路核心输出连接至多路复用器输出，或是实现第一旁路路径。

3.如权利要求2中所述的电路，包括第二旁路多路复用器组，该第二旁路多路复用器组可控地或是将移位寄存器电路单元组的输出连接至多路复用器输出，或是实现第二旁路路径。

4.如前述任一权利要求中所述的电路，其中：扫描链段可串联连接以限定串行输入与串行输出之间的单一管线。

5.如前述任一权利要求中所述的电路，其中：测试电路可按移位模式和测试模式操作。

6.如权利要求5中所述的电路，其中：电路可按核心内部测试模式和核心外部测试模式操作。

7.如权利要求6中所述的电路，其中：

在核心内部测试模式之前的移位模式期间，并行输入耦连至核心扫描链部分，并且输出耦连至移位寄存器单元组；以及

在核心外部测试模式之前的移位模式期间，实现第一旁路路径，并且并行输入耦连至移位寄存器单元组。

8.如权利要求5、6或7中所述的电路，其中：电路可在所述测试模式之一的测试周期中操作，以实现第一和第二旁路路径，并且在连续的串联锁存元件之间使数据移位，从而提供对已实现的旁路路径的测试。

9.如前述任一权利要求中所述的电路，其中：每个单元具有串行测试输入、串行测试输出、功能输入以及功能输出。

10.如前述任一权利要求中所述的电路，其中：在锁存元件的输出限定并行输出。

11.如前述任一权利要求中所述的电路，其中：移位寄存器电路包括嵌入式核心测试结构中的封装器边界寄存器。

12.如权利要求11中所述的电路，其中：移位寄存器电路包括用于IEEE STD 1500嵌入式核心测试结构的封装器边界寄存器。

13.一种IEEE STD 1500封装器，包括：

如前述任一权利要求中所述的电路，移位寄存器电路包括封装器边界寄存器；

封装器指令寄存器；以及

封装器旁路寄存器。

14.一种集成电路，包括电路核心以及如权利要求13中所述的IEEESTD 1500封装器。

15.一种集成电路，包括多个电路核心，每个电路核心具有如权利要求13中所述的IEEE STD 1500封装器，以及围绕多个封装核心的另一封装器。

16.一种测试集成电路核心或集成电路核心外部的电路、以及用于对测试电路的一系列旁路路径进行测试的方法，所述方法包括：

按移位模式操作测试电路，其中测试向量移位进入测试电路的一组并行输入端口，测试向量被提供给集成电路的核心扫描链以便测试核心，或者被提供给移位寄存器电路以便测试核心外部的电路；

按测试模式操作测试电路，实现对核心或外部的电路的测试，

其中：在测试模式期间，利用绕过核心扫描链部分和移位寄存器电路部分的旁路路径，使核心扫描链和移位寄存器电路处于旁路模式，并且，测试电路被配置成在串行输入与输出之间提供多个串联的锁存元件和旁路路径，并且数据被锁存在锁存元件之间以便提供对旁路路径的测试。

17.如权利要求16中所述的方法，包括提供多个扫描链段，每个扫描链段位于并行输入与各自的并行输出之间，扫描链段各包括移位寄存器电路单元组、核心扫描链部分、绕过核心扫描链部分的第一旁路路径和绕过移位寄存器电路单元组的第二旁路路径、以及与单元组及核心扫描链部分串联的锁存元件。

18.如权利要求16或17中所述的方法，其中：移位模式还用于从测试电路的一组并行输出端口移出测试结果。

19.如权利要求18中所述的方法，其中：测试结果经过锁存元件从并行输出端口移出。

20.如权利要求16至19中任一项所述的方法，其中：移位寄存器电路包括用于嵌入式测试结构的封装器边界寄存器。

21.如权利要求20中所述的方法，其中：移位寄存器电路包括用于IEEE STD 1500嵌入式测试结构的封装器边界寄存器。

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