TWI819520B - 測試電路與測試方法 - Google Patents

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Abstract

一種測試電路包含掃描鏈及包裝鏈。包裝鏈用以在掃描移入階段依據第一時脈移入測試資料。掃描鏈透過待測電路的第一組合邏輯區塊耦接包裝鏈。包裝鏈更用以在捕獲階段依據第二時脈向第一組合邏輯區塊傳輸測試資料至掃描鏈。包裝鏈包含第一包裝單元、第二包裝單元及非同步暫存器。第一包裝單元在掃描移入階段依序移入測試資料的第一與第二位元。第二包裝單元在掃描移入階段從第一包裝單元移入測試資料的第一位元。非同步暫存器在掃描移入階段導通第一包裝單元至第二包裝單元，及在捕獲階段栓鎖第二包裝單元的輸入端。

Description

測試電路與測試方法
本發明是關於一種測試電路與測試方法，特別是一種關於掃描鏈的測試電路與測試方法。
在測試電路時，為了要模擬電路真實運作的情形，一般會使用全速時脈來操作。然而，用來執行測試的電路裝置可能無法在全速時脈下正常的即時地傳輸測試訊號。在此情形下可能產生未知值，進而降低測試的效能。因此，要如何有效地在全速時脈下測試電路已成為本領域重要的議題之一。
本發明揭露一種測試電路用以測試待測電路，包含掃描鏈及輸入包裝鏈。包裝鏈用以在掃描移入階段依據第一時脈移入測試資料。掃描鏈透過待測電路的第一組合邏輯區塊耦接包裝鏈。包裝鏈更用以在捕獲階段依據第二時脈向第一組合邏輯區塊傳輸測試資料至掃描鏈。包裝鏈包含第一包裝單元、第二包裝單元及非同步暫存器。第一包裝單元在掃描移入階段依序移入測試資料的第一與第二位元。第二包裝單元在掃描移入階段從第一包裝單元移入測試資料的第一位元。非同步暫存器在掃描移入階段導通第一包裝單元至第二包裝單元，及在捕獲階段栓鎖第二包裝單元 的輸入端。
本發明揭露一種測試方法用以測試待測電路。測試方法包含以下步驟：在掃描移入階段下，依據第一時脈將測試資料的第一位元與第二位元移入包裝鏈；及在捕獲階段下，依據第二時脈透過待測電路的第一組合邏輯區塊傳輸測試資料至掃描鏈，以產生結果資料。在掃描移入階段下，依據第一時脈將測試資料的第一位元與第二位元移入包裝鏈的步驟包含：將第二位元移入包裝鏈的第一包裝單元；及將第一位元移入包裝鏈的第二包裝單元。在捕獲階段下，依據第二時脈透過待測電路的第一組合邏輯區塊傳輸測試資料至掃描鏈，以產生結果資料的步驟包含：利用第一非同步暫存器栓鎖第二包裝單元的輸入端。
本發明的測試電路與測試方法利用非同步暫存器在捕獲階段中防止未知值的產生與傳遞，據此來提升測試的效能。
10:測試系統
11:待測電路
12:測試訊號產生器
13:測試機台
100:測試電路
200:編解碼器
110:掃描鏈
120:包裝鏈
130:包裝鏈
TS1:測試訊號
TS2:結果訊號
TP:測試資料
RP:結果資料
RP1:結果資料
RP2:結果資料
RP3:結果資料
WC1:包裝單元
WC2:包裝單元
WC3:包裝單元
WC4:包裝單元
WC5:包裝單元
WC6:包裝單元
L1:非同步暫存器
L2:非同步暫存器
L3:非同步暫存器
L4:非同步暫存器
SC1:掃描單元
SC2:掃描單元
SC3:掃描單元
LC1:組合邏輯區塊
LC2:組合邏輯區塊
CLKS:掃描時脈
CLKAS:工作時脈
SI:輸入端
Q:輸出端
CS:控制訊號
EB1:始能訊號
EB2:始能訊號
60:測試方法
S61:步驟
S62:步驟
S63:步驟
S64:步驟
在閱讀了下文實施方式以及附隨圖式時，能夠最佳地理解本發明的多種態樣。應注意到，根據本領域的標準作業習慣，圖中的各種特徵並未依比例繪製。事實上，為了能夠清楚地進行描述，可能會刻意地放大或縮小某些特徵的尺寸。
圖1為本發明一些實施例中，測試系統的示意圖。
圖2為本發明一些實施例中，待測電路的示意圖。
圖3A、3B、3C為本發明一些實施例中，測試電路的操作示意圖。
圖4A、4B、4C為本發明一些實施例中，測試電路的操作示意圖。
圖5為本發明一些實施例中，測試電路的操作的波型圖。
圖6為本發明一些實施例中，測試方法的流程圖。
圖1為依據本發明一些實施例所繪示的測試系統10的示意圖。測試系統10包含待測電路11、測試訊號產生器12與測試機台13。測試機台13用以承載待測電路11。在一些實施例中，待測電路11為一晶片，並包含一測試電路100與編解碼器(Codec)200。測試訊號產生器12用以產生測試訊號TS1至待測電路11。待測電路11中的編解碼器200用以接收測試訊號TS1，並將測試訊號TS1解碼或編碼為測試資料TP傳輸至測試電路100。測試電路100用以將測試資料TP傳輸至待測電路11中的待測區域，接著再從待測區域接收結果資料RP。編解碼器200用以從測試電路100接收結果資料RP以進行編碼或解碼，並據此產生結果訊號TS2。在一些實施例中，待測電路11的測試結果可依據結果訊號TS2來判斷。在一些實施例中，測試訊號產生器12利用自動測試圖樣產生器(automatic test pattern generator，ATPG)來產生測試訊號TS1。
圖2為依據本發明一些實施例所繪示的測試電路100的示意圖。待測電路11還包含組合邏輯區塊LC1與組合邏輯區塊LC2，其中組合邏輯區塊LC1與組LC2為待測電路11的待測區域。為了易於理解，組合邏輯區塊LC1與組LC2亦繪示於圖2中。
測試電路100包含掃描鏈(scan chain)110、包裝鏈(wrapper chain)120與包裝鏈130。在一些實施例中，包裝鏈120設置接近於待測電路11的輸入端，亦稱為輸入包裝鏈，以及包裝鏈130設置接近於待測電路11的輸出端，亦稱為輸出包裝鏈。當測試電路100執行測試時，依據操作可分為掃描移入階段(scan in phase)、捕獲階段(capture phase)與掃描輸出階段(scan out phase)。在掃描移入階段，包裝鏈120用以從編解碼器 200接收測試資料TP，並在捕獲階段將測試資料TP透過組合邏輯區塊LC1傳輸至掃描鏈110。在掃描移出階段中，包裝鏈120與掃描鏈110將其中的資料輸出為結果資料RP並傳輸至編解碼器200。在一些實施例中，測試電路100用以執行核心包裝流程(core wrapper flow)以測試組合邏輯區塊LC1與組合邏輯區塊LC2。在一些實施例中，組合邏輯區塊LC1與組合邏輯區塊LC2為測試時無法涵蓋的電路區塊。
在更進一步的實施例中，測試電路100更使用包裝鏈130來測試。具體來說，在捕獲階段中，掃描鏈110同時將從組合邏輯區塊LC1接收的資料透過組合邏輯區塊LC2傳輸至包裝鏈130。在掃描移出階段中，包裝鏈130、包裝鏈120與掃描鏈110將其中的資料輸出為結果資料RP並傳輸至編解碼器200。為了易於理解，在掃描移出階段中，掃描鏈110、包裝鏈120與包裝鏈130移出的結果資料RP分別標示為結果資料RP1、結果資料RP2與結果資料RP3。
掃描鏈110包含掃描單元SC1、掃描單元SC2與掃描單元SC3。包裝鏈120包含包裝單元WC1、包裝單元WC2、包裝單元WC3、非同步暫存器L1與非同步暫存器L2。包裝鏈130包含包裝單元WC4、包裝單元WC5、包裝單元WC6、非同步暫存器L3與非同步暫存器L4。
在一些實施例中，掃描單元SC1~SC3與包裝單元WC1~WC6為掃描D型正反器(scan DFF)，非同步暫存器L1~L4為栓鎖單元(latch)。非同步暫存器L1耦接在包裝單元WC1與包裝單元WC2之間；非同步暫存器L2耦接在包裝單元WC2與包裝單元WC3之間；非同步暫存器L3耦接在包裝單元WC4與包裝單元WC5之間；及非同步暫存器L4耦接在包裝單元WC5與包裝單元WC6之間。在一些實施例中，包裝鏈130可不 包含非同步暫存器L3與非同步暫存器L4。
測試資料TP與結果資料RP為多個位元依序排列數位訊號。為了易於理解，本發明以4個位元的測試資料TP與結果資料RP來解說，然本發明不限於此。
參考圖3A、3B、3C、4A、4B與4C。圖3A、3B、3C分別繪示了包裝鏈120在掃描移入階段中掃描時脈CLKS的三個周期的操作。圖4A繪示了包裝鏈120與掃瞄鏈110在掃描移入階段結束後的狀態，以及圖4B、4C分別繪示了包裝鏈120與掃瞄鏈110在捕獲階段中工作時脈CLKAS的兩個周期的操作。
在掃描移入階段，包裝鏈120依據掃描時脈CLKS依序接收測試資料TP的每個位元。在捕獲階段，包裝鏈120依據工作時脈CLKAS將測試資料TP透過組合邏輯區塊LC1傳輸至掃描鏈110。在掃描輸出階段，掃描鏈110與包裝鏈120依據掃描時脈CLKS分別依序將結果資料RP1與結果資料RP2輸出至編解碼器200。在一些實施例中，在捕獲階段，掃描鏈110更依據掃描工作時脈CLKAS將從組合邏輯區塊LC1接收的資料透過組合邏輯區塊LC2傳輸至包裝鏈130，且在掃描輸出階段，包裝鏈130依據掃描時脈CLKS將結果資料RP3輸出至編解碼器200。
掃描時脈CLKS的頻率低於工作時脈CLKAS的頻率。在一些實施例中，工作時脈CLKAS為待測電路11的全速時脈(at speed clock)。
此外，在掃描移入階段，非同步暫存器L1依據控制訊號CS導通包裝單元WC1的輸出端Q與包裝單元WC2的輸入端SI。非同步暫存器L2依據控制訊號CS導通包裝單元WC2的輸出端Q與包裝單元WC3的輸入端SI。在一些實施例中，控制訊號CS在掃描移入階段具有邏輯高電 位。
為了易於理解，測試資料TP設為依序為[0101]的數位序列，並在掃描移入階段依序將[0]、[1]、[0]、[1]移入包裝鏈120。
如圖3A所示，在掃描時脈CLKS的第一個周期，包裝鏈120的包裝單元WC1移入測試資料TP中的第一個位元[0]，並在包裝單元WC1的輸出端Q上具有數位值[0]。在一些施例中，掃描時脈CLKS的速度足以使包裝單元WC1的輸出端Q上的數位值傳輸至包裝單元WC2的輸入端SI。因此，在包裝單元WC1移入測試資料TP中的第一個位元[0]後，包裝單元WC2的輸入端SI亦具有相同的數位值[0]。
如圖3B所示，在掃描時脈CLKS的第二個周期，包裝單元WC2移入測試資料TP中的第一個位元[0]，並在包裝單元WC2的輸出端Q與包裝單元WC3的輸入端SI上具有數位值[0]，以及包裝單元WC1移入測試資料TP中的第二個位元[1]，並在包裝單元WC1的輸出端Q與包裝單元WC2的輸入端SI上具有數位值[1]。同時，包裝單元WC1的輸入端SI接收測試資料TP中的第三個位元[0]。
如圖3C所示，在掃描時脈CLKS的第三個周期，包裝單元WC3移入測試資料TP中的第一個位元[0]，並在包裝單元WC3的輸出端Q上具有數位值[0]；包裝單元WC2移入測試資料TP中的第二個位元[1]，並在包裝單元WC2的輸出端Q與包裝單元WC3的輸入端SI上具有數位值[1]；以及包裝單元WC1移入測試資料TP中的第三個位元[0]，並在包裝單元WC1的輸出端Q與包裝單元WC2的輸入端SI上具有數位值[0]。同時，包裝單元WC1的輸入端SI接收測試資料TP中的第四個位元[1]。
當掃描移入階段中掃描時脈CLKS的三個周期的操作完成 後，包裝單元WC1~WC3的輸出端Q分別具有測試資料TP的第三位元[0]、第二位元[1]與第一位元[0]的數位值。
參考圖4A、4B、4C。圖4A繪示了包裝鏈120與掃瞄鏈110在掃描移入階段結束後的狀態，以及圖4B、4C分別繪示了包裝鏈120與掃瞄鏈110在捕獲階段中工作時脈CLKAS的兩個周期的操作。在捕獲階段，非同步暫存器L1用以栓鎖包裝單元WC1的輸出端Q與包裝單元WC2的輸入端SI，以及非同步暫存器L2用以栓鎖包裝單元WC2的輸出端Q與包裝單元WC3的輸入端SI。在一些實施例中，控制訊號CS在捕獲階段具有邏輯低電位。
如圖4A所示，在掃描移入階段結束後，測試資料TP的三個位元的數位值也透過組合邏輯區塊LC1傳輸至掃瞄鏈110的掃描單元SC1~SC3的輸入端D。
如圖4B所示，在工作時脈CLKAS的第一個周期，掃描單元SC3將測試資料TP的第一個位元[0]的數位值傳輸至掃描單元SC3的輸出端Q，同時，包裝單元WC3的將測試資料TP的第二個位元[1]移入，並在包裝單元WC3的輸出端Q與掃描單元SC3的輸入端D上具有測試資料TP的第二個位元[1]的數位值。因為非同步暫存器L2栓鎖包裝單元WC3的輸入端SI，使得包裝單元WC3的輸入端SI保持具有測試資料TP的第二個位元[1]的數位值。相似地，在工作時脈CLKAS的第一個周期，掃描單元SC2與掃描單元SC1的輸出端Q分別具有測試資料TP的第二個位元[1]與第三個位元[0]的數位值，且掃描單元SC2與掃描單元SC1的輸入端D分別具有測試資料TP的第三個位元[0]與第四個位元[1]的數位值。
如圖4C所示，在工作時脈CLKAS的第二個周期，掃描單元 SC3將測試資料TP的第二個位元[1]的數位值傳輸至掃描單元SC3的輸出端Q。此外，因非同步暫存器L2栓鎖包裝單元WC3的輸入端SI，所以包裝單元WC3的輸入端SI、包裝單元WC3的輸出端Q與掃描單元SC3的輸入端D保持具有測試資料TP的第二個位元[1]的數位值。相似地，掃描單元SC2將測試資料TP的第三個位元[0]的數位值傳輸至掃描單元SC2的輸出端Q，以及掃描單元SC1將測試資料TP的第四個位元[1]的數位值傳輸至掃描單元SC1的輸出端Q。包裝單元WC1、包裝單元WC2、掃描單元SC1的輸入端D與掃描單元SC2輸入端D保持不變。
值得注意的是，在捕獲階段，掃描單元SC1~SC3中的每一者所傳輸的兩個數位值須不同。換言之，在捕獲階段，經過組合邏輯LC1與組合邏輯LC2的兩個數位值須具有變化(transition)。因具有變化，產生的結果資料RP才具備可判斷性。
當捕獲階段後進入掃描移出階段，掃描鏈110、包裝鏈120與包裝鏈130依據掃描時脈CLKS分別依序將結果資料RP1、結果資料RP2與結果資料RP3移出。該移出的操作與掃描移入階段的操作類似，於此不再贅述。
在一些先前技術中，包裝鏈不包含非同步暫存器，每個包裝單元在移入階段與捕獲階段均進行移入的操作。當捕獲階段所使用的工作時脈太高而使包裝鏈中的資料來不及傳到下一級，包裝單元可能會產生未知值(unknown value)，進而使產生未知的測試結果。
相較於先前技術，本發明的包裝鏈120的每個包裝單元之間多了一個非同步暫存器，用以在捕獲階段栓鎖包裝單元WC1~WC3的輸入端SI。因此，即使當包裝鏈120操作在高速的工作時脈CLKAS時，每一 級的包裝單元WC1~WC3的輸入端SI都可以具有準確的已知值，而不會具有未知值，使得測試結果較準確。
參考圖5。圖5繪示掃描移入階段、捕獲階段與掃描移出階段的波型圖。波型圖包含掃描時脈CLKS、工作時脈CLKAS、控制訊號CS、始能訊號EB1與始能訊號EB2。始能訊號EB1被提供至包裝單元WC1~WC3的始能端SE，用以始能包裝單元WC1~WC3。始能訊號EB2被提供至掃描單元SC1~SC3的始能端SE，用以始能掃描單元SC1~SC3。為了圖式簡潔，始能訊號EB1與始能訊號EB2在圖3A~4C中並未繪示。
在掃描移入階段與掃瞄移出階段，掃描時脈CLKS包含三個周期；工作時脈CLKAS靜止，處於邏輯低電位；始能訊號EB1提供邏輯高電位以始能包裝單元WC1~WC3；始能訊號EB2提供邏輯低電位以禁能掃描單元SC1~SC3；以及控制訊號CS提供邏輯高電位至非同步暫存器L1~L4以導通非同步暫存器L1~L4。
在捕獲階段，掃描時脈CLKS靜止，處於邏輯低電位；工作時脈CLKAS包含兩個周期；始能訊號EB1提供邏輯高電位以始能包裝單元WC1~WC3；始能訊號EB2提供邏輯高電位以始能掃描單元SC1~SC3；以及控制訊號CS提供邏輯低電位至非同步暫存器L1~L4以栓鎖非同步暫存器L1~L4。
參考圖6。圖6為測試方法60的流程圖。測試方法60包含步驟S61、S62、S63與S64。在一些實施例中，圖1的測試電路100用以執行測試方法60以測試待測電路11。為了易於理解，測試方法60依據圖1~圖5的參考標號解說，並以包裝鏈120包含兩個包裝單元的態樣來解說。
在步驟S61中，在掃瞄移入階段下，依據掃描時脈CLKS將 測試資料TP的第一位元與第二位元移入包裝鏈120。具體來說，將測試資料TP的第二位元移入包裝鏈120的包裝單元WC1，及將測試資料TP的第一位元移入包裝鏈120的包裝單元WC2。其中，利用非同步暫存器L1將包裝單元WC1的輸出端Q導通至包裝單元WC2的輸入端SI。
在步驟S62中，在捕獲階段下，依據工作時脈CLKAS透過待測電路11的組合邏輯區塊LC1傳輸測試資料TP至掃描鏈110，以產生結果資料RP。同時，利用非同步暫存器L1栓鎖包裝單元WC2的輸入端SI。具體來說，在工作時脈CLKAS的第一個週期，將包裝單元WC2的第一位元與包裝單元WC1的第二位元傳輸至組合邏輯區塊LC1，將該第二位元移入包裝單元WC2，以及將測試資料TP的第三位元移入包裝單元WC1。在工作時脈CLKAS的第二個週期，將包裝單元WC2的第二位元與包裝單元WC1的第三位元傳輸至組合邏輯區塊LC1。
在步驟S63中，在掃描移出階段下，依據掃描時脈CLKS將結果資料RP移出掃描鏈110。
在步驟S64中，利用編解碼器200接收結果資料RP並據此判斷待測電路11的功能。
100: 測試電路 110: 掃描鏈 120: 包裝鏈 130: 包裝鏈 TP: 測試資料 RP: 結果資料 RP1: 結果資料 RP2: 結果資料 RP3: 結果資料 WC1: 包裝單元 WC2: 包裝單元 WC3: 包裝單元 WC4: 包裝單元 WC5: 包裝單元 WC6: 包裝單元 L1: 非同步暫存器 L2: 非同步暫存器 L3: 非同步暫存器 L4: 非同步暫存器 SC1: 掃描單元 SC2: 掃描單元 SC3: 掃描單元 LC1: 組合邏輯區塊 LC2: 組合邏輯區塊

Claims (10)

  1. 一種測試電路，用以測試一待測電路，包含：一第一包裝鏈，用以在一掃描移入階段依據一第一時脈移入一測試資料；及一掃描鏈，透過該待測電路的一第一組合邏輯區塊耦接該第一包裝鏈，其中該第一包裝鏈更用以在一捕獲階段依據一第二時脈向該第一組合邏輯區塊傳輸該測試資料至該掃描鏈，其中該第一包裝鏈包含：一第一包裝單元，用以在該掃描移入階段依序移入該測試資料的一第一位元與一第二位元；一第二包裝單元，用以在該掃描移入階段從該第一包裝單元移入該測試資料的該第一位元；及一第一非同步暫存器，耦接於該第一包裝單元與該第二包裝單元之間，用以在該掃描移入階段導通該第一包裝單元的一輸出端至該第二包裝單元的一輸入端，及在該捕獲階段栓鎖該第二包裝單元的該輸入端，使該第二包裝單元的該輸入端的值在該捕獲階段保持不變。
  2. 如請求項1的測試電路，其中該第一非同步暫存器為一栓鎖單元，其中該第一非同步暫存器依據一控制訊號操作，其中在該掃描移入階段時該控制訊號具有一第一數位值，及在該捕獲階段時該控制訊號具有不同於該 第一數位值的一第二數位值。
  3. 如請求項1的測試電路，其中該第二時脈的頻率大於該第一時脈的頻率。
  4. 如請求項1的測試電路，其中該第一位元的值不同於該第二位元的值。
  5. 如請求項1的測試電路，其中該第一包裝鏈更包含：一第三包裝單元；及一第二非同步暫存器，耦接於該第二包裝單元與該第三包裝單元之間，用以在該掃描移入階段導通該第二包裝單元的一輸出端至該第三包裝單元的一輸入端，及在該捕獲階段栓鎖該第三包裝單元的該輸入端。
  6. 如請求項1的測試電路，更包含：一第二包裝鏈，透過該待測電路的一第二組合邏輯區塊耦接該掃描鏈，其中該掃描鏈用以在該捕獲階段依據該第二時脈將從該第一組合邏輯區塊接收的一資料傳輸至該第二組合邏輯區塊。
  7. 一種測試方法，用以測試一待測電路，包含：在一掃描移入階段下，依據一第一時脈將一測試資料的一第一位元與一第二位元移入一第一包裝鏈，包含： 將該第二位元移入該第一包裝鏈的一第一包裝單元；及將該第一位元移入該第一包裝鏈的一第二包裝單元；及在一捕獲階段下，依據一第二時脈透過該待測電路的一第一組合邏輯區塊傳輸該測試資料至一掃描鏈，以產生一結果資料，包含：利用一第一非同步暫存器栓鎖該第二包裝單元的一輸入端，使該第二包裝單元的該輸入端的值在該捕獲階段保持不變。
  8. 如請求項7的測試方法，其中該第一非同步暫存器耦接於該第一包裝單元的一輸出端與該第二包裝單元的該輸入端之間，其中在該掃描移入階段下，依據該第一時脈將該測試資料的該第一位元與該第二位元移入該第一包裝鏈的步驟更包含：利用該第一非同步暫存器將該第一包裝單元的該輸出端導通至該第二包裝單元的該輸入端。
  9. 如請求項7的測試方法，更包含：在一掃描移出階段下，依據該第一時脈將該結果資料移出該掃瞄鏈。
  10. 如請求項7的測試方法，其中在該捕獲階段下，依據該第二時脈透過該待測電路的該第一組合邏輯區塊傳輸該測試資料至該掃描鏈，以產生該結果資料的步驟更包含：在該第二時脈的一第一個週期，將該第一位元與該第二位元傳輸至該第一組合邏輯區塊，將該第二位元移入該第二包裝單元，以及將該測試資料的一第三位元移入該第一包裝單元；及 在該第二時脈的一第二個週期，將該第二位元與該第三位元傳輸至該第一組合邏輯區塊。
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