KR20020061840A - 다수개의 클럭 주파수를 갖는 디지털 시스템 테스트 장치및 방법 - Google Patents

다수개의 클럭 주파수를 갖는 디지털 시스템 테스트 장치및 방법 Download PDF

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Abstract

여기에 개시된 발명에서는 다수개의 클럭 주파수를 갖는 디지털 시스템에서 테스트 동작시 클럭 주파수에 제한을 받지않고 시프트 동작시 로직 자신의 속도로 테스트 동작을 수행하며 클럭 영역간의 홀드-타임 바이얼레이션 방지를 위한 추가회로를 구비하지 않고도 테스트 동작을 원활히 수행할 수 있는 디지털 시스템 테스트 장치 및 방법이 제시된다.
상기한 목적 달성을 위한 본 발명은 외부로부터 인가되는 복수개의 입력 클럭에 응답하여 복수개의 구동 클럭과 복수개의 스캔 인에이블 신호를 발생하는 제어 블럭과; 상기 제어 블럭의 출력신호에 응답하여 선택적으로 테스트 동작을 수행하는 바운터리 스캔 체인 블럭 및 복수개의 빌트 인 셀프 테스트 로직과; 그리고 상기 테스트 과정을 통해 얻어진 테스트 결과를 외부로 인출하는 텝 블럭을 구비한다. 상기한 메커니즘을 통한 테스트 기법을 시스템에 적용시 테스트 범위를 확장시킬 수 있고 테스트 시간을 단축시킬 수 있으며 테스트에 따른 칩의 면적 증가를 방지하는 잇점이 있다.

Description

다수개의 클럭 주파수를 갖는 디지털 시스템 테스트 장치 및 방법{Apparatus and method for testing digital systems having multiple clock frequencies}
본 발명은 디지털 시스템 테스트 장치 및 방법에 관한 것으로, 보다 자세하게는 다수개의 클럭 주파수를 갖는 디지털 시스템 테스트 장치 및 방법에 관한 것이다.
집적회로 기술이 진보함에 따라 점점 더 많은 회로장치들 더 나아가서는 회로 기능들이 단일 칩에 집적화되고 있다. 이러한 기술의 진보는 단일 칩 테스트와 관련하여 여러가지의 문제점들을 안겨준다. 최상의 테스트 효율성을 바라는 회로 설계자들은 칩 테스트와 관련한 많은 문제점들을 해결하기 위하여 여러가지 테스트 기법을 개발하고 있다. 이 중 디지털 시스템에서 많이 사용되고 있는 테스트 기법으로 스캔 디자인(Scan design) 기법과 로직 빌트 인 셀프 테스트(Logic built in self test) 기법이 있다.
스캔 디자인 기법은 칩내의 가능한 모든 순차논리 소자를 적당한 길이의 체인으로 묶어 시프트 레지스터를 만들고, 이를 이용하여 칩 내부의 각 조합논리소자들에 대한 테스트 효율성(testability)을 높이는 방법이다.
로직 빌트 인 셀프 테스트 기법은 칩 내부에 미리 설계된 패턴 발생기(Pattern generator)에서 생성된 테스트 벡터(Test vector)로 사용자 정의 로직(UDL, "User Defined Logic)을 테스트하고, 그 출력을 압축하는 압축기를 두어 signature 결과만을 비교함으로써 셀프-테스트를 수행하는 기법이다.
로직 빌트 인 셀프 테스트 기법은 외부로부터 인가되는 고속의 클럭 속도로 사용자 정의 로직을 테스트 할 수 있어 at-speed test 구현이 가능하고, 로직 빌트 인 셀프 테스트 회로와 테스트 벡터를 용이하게 재사용할 수 있으며, 시스템 온 칩(SOC)에 테스트 회로를 집적하기가 용이하다는 장점이 있다.
로직 빌트 인 셀프 테스트 기법으로 가장 많이 애용되고 있는 것으로는 스텀프스(Self-Testing Using MISR and Parallel SRSG) 기법이 있다. 스텀프스 기법은 기존의 풀 스캔 디자인 기법을 로직 빌트 인 셀프 테스트에 확장한 기법이다. 참고로, 풀 스캔 기법은 파셜 스캔 기법에 대응되는 기법으로 순차 논리소자들을 시리얼 시프트 레지스터로 만들어 각 노드상의 제어성과 관측성을 확보함으로써 폴트 커버리지를 향상시키는 기법이다.
스텀프스 기법의 동작은 스캔 체인을 시프트 모드로 셋팅한 후 Parallel-PRPG(Pseudo Random Pattern Generator)로부터 랜덤 패턴(random pattern)을 시프트-인(Shift-in) 시킨다. 이후 스캔 인에이블 신호(SE)를 이용하여 스캔 체인을 정상 모드로 셋팅시킨 후 시스템 클럭을 한 펄스 인가하여 랜덤 패턴에 의한 테스트 결과를 수집(Capture)한다. 다시 스캔 체인을 시프트 모드로 셋팅시킨 후 수집된 테스트 데이터를 시프트 아웃(Shift-out)시킨다. 각 스캔 체인의시프트-아웃되는 테스트 데이터는 MISR(Multiple Input Signature Register)로 입력되어 압축된다. 이때 PRPG에서는 시프트-아웃과 동시에 랜덤 데이터를 시프트-인하는 동작을 수행한다. 계속해서 원하는 패턴 수 만큼의 상기 과정을 반복한 후 MISR 값을 외부로 출력하여 비교함으로써 테스트 결과를 확인한다.
스텀프스 기법은 다수개의 스캔 체인을 구성하여 테스트 동작을 수행함에 따라 테스트 시간을 단축할 수 있으며, CUT(Circuit Under Test)를 스캔 디자인하고 PI(Primary Input)와 PO(Primary Out)에도 스캔 체인을 구성하기 때문에 폴트 커버리지(Fault Coverage)를 향상시킬 수 있는 잇점이 있다.
앞서 설명된 스텀프스 기법은 Computer Science Press, 1990.에 "Digital Systems Testing and Testable Design"라는 제목으로, Digest of Papers 1982 International Test Conference, pp 200-204, Nov., 1982.에 "Self-Testing of Multichip Logic Modules,"라는 제목으로, Proceedings International Test Conference, pp. 302-308, Oct. 1984.에 "Parallel Pseudorandom Sequences for Built-In Test,"라는 제목으로, U. S. Patent No. 4,503,537에 "Parallel Path Self-Testing System,"라는 제목으로 각각 게재되어 있으며, 레퍼런스로서 포함된다. 그러나 상기 레퍼런스들에서 제시하고 있는 스텀프스 기법은 구조상 단일 클럭(Single Clock)밖에 지원하지 못하는 한계가 있다.
시스템이 더 나아가 시스템을 구성하는 각 회로장치들이 고기능화됨에 따라 이들을 구동하는 클럭 또한 싱글 클럭(Single Clock)으로부터 멀티플 클럭(Multiple Clock)으로 다양해지고 있다. 이에 따라 시스템 테스트에 있어서도다수개의 클럭, 다수개의 주파수를 갖는 디자인에 대해서도 로직 빌트 인 셀프 테스트 기법이 요구되고 있다.
레퍼런스로 제시되는 U. S. Patent No. 5,349,587에 "Multiple Clock Rate Test Apparatus for Testing Digital Systems,"와 IEEE Design & Test of Computers, Vol. 11, No. 1, 1994.에 "Multifrequency Scan-Based BIST Method,"에는 스텀프스 기법이 멀티플 클럭, 멀티플 주파수에 대해 적용된 예를 보여준다. 또한, 레퍼런스로 제시되는 Proceeding International Test Conference, pp. 358-367., 1999.에 "Logic BIST for Large Industrial Designs: Real Issues and Case Studies,"도 멀티플 클럭/주파수에 대해서 스텀프스 기법이 적용된 예를 보여주고 있다.
하지만, 전자의 경우 사용할 수 있는 클럭의 주파수가 마스터 클럭의 1배, 1/2배, 1/4배 ... 등으로 정형화되는 주파수에 대해서만 지원이 된다는 점과, 로직 빌트 인 셀프 테스트 동작중 다른 주파수를 갖는 클럭 라인간 즉, 다른 클럭 영역의 클럭 라인간의 스큐(Skew)에 의해 발생되는 홀드-타임 바이얼레이션(Hold-time violation)을 방지하기 위한 추가회로가 요구된다는 단점이 있다. 후자의 경우 사용 가능한 클럭 주파수에는 제한이 없지만 시프트 동작중 클럭 주파수에 변화를 준다. 이는 로직 빌트 인 셀프 테스트의 시프트 동작시 각 로직이 자신의 스피드 즉, at-speed test가 이루어지지 않는다는 단점이 있다.
본 발명의 목적은 다수개의 클럭 주파수로 동작하는 디지털 시스템에서 테스트 동작시 클럭 주파수의 주기에 제한을 받지 않는 디지털 시스템 테스트 장치를 제공하는 것이다.
본 발명의 다른 목적은 다른 주파수를 갖는 클럭 라인간의 스큐에 의해 발생되는 홀드 타임 바이얼레이션 방지회로를 추가로 구비하지 않고 테스트 동작을 원활히 수행할 수 있는 디지털 시스템 테스트 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 시프트 동작중 클럭 주파수의 변화를 방지하여 각 로직이 테스트 동작시 구동 클럭과 동일한 속도(at-speed test)로 동작할 수 있는 디지털 시스템 테스트 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 다수개의 클럭 주파수로 동작하는 디지털 시스템에서 테스트 동작시 클럭 주파수의 주기에 제한을 받지 않는 디지털 시스템 테스트 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 다른 주파수를 갖는 클럭 라인간의 스큐에 의해 발생되는 홀드 타임 바이얼레이션 방지회로를 추가로 구비하지 않고 테스트 동작을 원활히 수행할 수 있는 디지털 시스템 테스트 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 시프트 동작중 클럭 주파수의 변화를 방지하여 각 로직이 테스트 동작시 구동 클럭과 동일한 속도(at-speed test)로 동작할 수 있는 디지털 시스템 테스트 방법을 제공하는 것이다.
도 1은 본 발명에 따른 로직 빌트 인 셀프 테스트 기법을 적용한 디지털 시스템의 바람직한 실시예를 보여주는 블럭도.
도 2는 도 1에 도시된 제1 로직 블럭의 바람직한 실시예를 보여주는 상세 회로도.
도 3은 도 2에 도시된 스캔 체인을 구성하는 플립플롭의 상세 회로도.
도 4는 도 1에 도시된 바운더리 스캔 체인 블럭의 바람직한 실시예를 보여주는 상세 회로도.
도 5는 도 1에 도시된 제어 블럭의 바람직한 실시예를 보여주는 상세 회로도.
도 6은 도 5에 도시된 제어 블럭의 상태 전이도.
도 7은 도 5에 도시된 제어 블럭의 인터페이스 테스트 동작시 출력 파형도.
* 도면의 주요 부분에 대한 부호의 설명 *
20: 제어 블럭 30: 제1 로직 블럭
40: 제2 로직 블럭 50: 바운더리 스캔 체인 블럭
60: 탭 블럭 32: 조합 논리 블럭
33: 스캔 체인 34, 57: 의사 랜덤 패턴 발생기
35, 58: 다중 입력 시그너처 레지스터 56: 바운더리 스캔 레지스터
(구성)
종래의 결점을 해결하기 위한 본 발명에 따른 디지털 시스템 테스트 장치는인가되는 소정의 각 스캔 인에이블 신호의 로직레벨에 응답하여 스캔 체인과 조합 로직을 선택적으로 형성하고 인가되는 소정의 각 입력 클럭에 응답하여 일련의 테스트 동작을 수행하는 복수개의 빌트 인 셀프 테스트 로직 블럭과; 인가되는 소정의 테스트 스캔 인에이블 신호의 로직레벨에 응답하여 스캔 체인과 조합 로직을 선택적으로 형성하고 인가되는 소정의 테스트 입력 클럭에 응답하여 일련의 테스트 동작을 수행하는 바운더리 스캔 체인 블럭과; 외부로부터 인가되는 복수개의 입력 클럭에 응답하여 상기 각 빌트 인 셀프 테스트 로직 블럭과 상기 바운더리 스캔 체인 블럭의 테스트 동작을 각각 제어하는 상기 소정의 각 스캔 인에이블 신호 및 상기 소정의 각 입력 클럭과 상기 소정의 테스트 스캔 인에이블 신호 및 상기 소정의 테스트 입력 클럭을 발생하는 제어 블럭과; 그리고 외부로부터 인가되는 테스트 클럭에 응답하여 상기 바운더리 스캔 체인 블럭으로부터 전송되는 테스트 결과를 외부로 인출하는 탭 블럭을 포함하되; 상기 복수개의 빌트 인 셀프 테스트 로직은 테스트 결과를 순차적으로 외부로 인출하기 위해 상기 탭 블럭으로부터 데이터를 전송받는 최종단 빌트 인 셀프 테스트 로직과 테스트 결과를 상기 바운더리 스캔 체인 블럭으로 전송하는 최선단 빌트 인 셀프 테스트 로직 사이에서 상호 직렬 연결되고; 상기 바운더리 스캔 체인 블럭은 상기 각 빌트 인 셀프 테스트 블럭과 상호 연결되고 상기 최선단 빌트 인 셀프 테스트 로직으로부터 전송되는 테스트 결과를 상기 탭 블럭으로 전송하며; 상기 제어 블럭은 외부로부터 입력되는 클럭 주파수와 동일한 주파수를 갖는 테스트 로직 구동용 클럭을 발생시키고, 클럭 영역간의 인터페이스 테스트시 상기 각 빌트 인 셀프 테스트 로직과 상기 바운더리 스캔 체인 블럭중 선택된 하나의 테스트 로직에만 인에이블 클럭을 인가하며, 동시에 선택된 상기 테스트 로직에만 스캔 인에이블 신호를 공급하며, 또한 상기 인에이블 클럭의 한 주기동안만 상기 스캔 인에이블 신호가 인에이블되도록 제어하는 것을 특징으로 한다.
종래의 결점을 해결하기 위하여, 본 발명은 복수개의 빌트 인 셀프 테스트 로직과; 바운더리 스캔 체인 블럭과; 제어 블럭과; 그리고 탭 블럭을 포함하여 테스트 동작을 수행하는 다수개의 클럭 주파수를 갖는 디지털 시스템 테스트 방법에 있어서, 외부로부터 인가되는 복수개의 입력 클럭에 응답하여 상기 각 빌트 인 셀프 테스트 로직 블럭과 상기 바운더리 스캔 체인 블럭의 테스트 동작을 각각 제어하는 복수개의 스캔 인에이블 신호 및 복수개의 구동 클럭을 발생하는 제1 단계와; 상기 단계로부터 발생되는 소정의 구동 클럭 및 스캔 인에이블 신호를 상기 각 빌트 인 셀프 테스트 로직 블럭과 상기 바운더리 스캔 체인 블럭 중 일 블럭에 선택적으로 인가하여 테스트 동작을 수행하는 제2 단계와; 그리고 외부 클럭에 응답하는 상기 탭 블럭을 통하여 상기 단계로부터 얻어지는 테스트 결과를 외부로 인출하는 제3 단계를 포함하되; 상기 제1 단계는 입력되는 외부클럭의 주파수와 동일한 주파수를 갖는 구동용 클럭을 발생시키고, 클럭 영역간의 인터페이스 테스트시 상기 각 빌트 인 셀프 테스트 로직과 상기 바운더리 스캔 체인 블럭중 선택된 하나의 테스트 로직에만 인에이블 클럭을 인가하며, 동시에 선택된 상기 테스트 로직에만 스캔 인에이블 신호를 공급하며, 또한 상기 인에이블 클럭의 한 주기동안만 상기 스캔 인에이블 신호가 인에이블되도록 제어하는 것을 특징으로 한다.
(작용)
이러한 장치 및 제어 방법에 의하면, 클럭 주파수에 제한을 받지 않고 시프트 동작시 외부클럭과 동일한 동작 주파수로 시프트 동작을 수행하며 홀드-타임 바이얼레이션을 발생시키지 않고 테스트 동작을 수행할 수 있다.
(실시예)
이하에서는 청구범위와 관련된 본 발명의 상세한 설명을 실시예를 통하여 설명한다.
첨부도면은 본 발명에 대한 이해를 한층 높이기 위해 포함된 것으로, 이 명세서의 일부를 구성한다.
도 1은 본 발명에 따른 로직 빌트 인 셀프 테스트 기법을 적용한 디지털 시스템 테스트 장치의 바람직한 실시예를 보여주는 블럭도이다.
도 1을 참조하면, 상기 장치는 다수개의 입력 클럭(22, 23)을 받으며, 테스터기와의 인터페이스를 위한 입력 클럭(21)을 받을 수 있다. 상기 장치의 사용자 정의 로직들은 클럭 영역별로 스텀프스 기법에 의한 로직 빌트 인 셀프 테스트 회로를 구성한다. 도 1에 도시된 바와 같이, 입력 클럭(22, CLKA)에 의해 구동되는 사용자 정의 로직인 제1 로직 블럭(30)과 입력 클럭(23, CLKB)에 의해 구동되는 사용자 정의 로직인 제2 로직 블럭(40)과 그리고 로직 빌트 인 셀프 테스트시 필요한 입/출력 핀 수를 줄이기 위한 입력 클럭(21, TCK)에 의해 구동되는 사용자 정의 로직인 바운더리 스캔 체인 블럭(50)를 구비한다. 상기 블럭들(30, 40, 50)간에는 디지털 시스템의 기능을 구현하기 위해 상호 접속(31, 53, 54)된다. 상기 바운더리스캔 체인 블럭(50)은 주 입력핀(PI,51)과 주 출력핀(PO, 52)에 접속된다. 상기 장치는 또한 디지털 시스템 전체의 테스트를 제어하고 클럭 영역별로 구현된 상기 블럭들(30, 40, 50)을 제어하기 위한 제어 블럭(20)과 적은 수의 핀으로 테스터기와의 인터페이스를 위한 탭 블럭(60)을 구비한다. 상기 제어 블럭(20)은 다수개의 입력 클럭(21, 22, 23, 각각 TCK, CLKA, CLKB)에 응답하여 스텀프스 빌트 인 셀 테스트 동작시 각각 상기 블럭들(30, 40, 50)을 제어하는 클럭 신호들(26, 여기에는 G-TCK, G-CLKA, G-CLKB를 포함한다)과 시프트 제어신호들(25, 여기에는 SE-TCK, SE-A, SE-B를 포함한다)을 출력한다. 상기 탭 블럭(60)은 입력 클럭(21, TCK)에 의해 구동되며 테스트를 위해 입력 핀(61)과 출력 핀(62)에 각각 접속된다. 또한, 로직 빌트 인 셀프 테스트 결과를 시스템 설계자가 외부에서 확인할 수 있도록 상기 제2 로직 블럭의 다중 입력 시그너처 출력단(MISR-OUT)은 상기 제1 로직 블럭의 다중 입력 시그너처 입력단(MISR-IN)에 접속되고 제1 로직 블럭(30)의 다중 입력 시그너처 출력단(MISR-OUT)은 바운더리 스캔 체인 블럭(50) 내에 있는 다중 입력 시그너처 입력단(MISR-IN)에 접속된다. 바운더리 스캔 체인 블럭(50)의 다중 입력 시그너처 출력단(MISR-OUT)과 제2 로직 블럭(40)의 다중 입력 시그너처 입력단(MISR-IN)은 상기 탭 블럭(60)에 각각 접속된다.
도 2는 도 1에 도시된 제1 로직 블럭(30)의 바람직한 실시예를 보여주는 상세 회로도이다.
도 2를 참조하면, 제1 로직 블럭(30)은 제어 블럭(20)의 출력 클럭(G-CLKA)에 의해 구동되는 플립플롭들로 구성되는 다수개의 스캔 체인들(33)과, 스캔 체인을 구성하는 각 플립플롭의 출력단(Q)에 접속되어 조합 로직 테스트시 테스트 결과를 각 플립플롭 입력단(D)에 출력하는 조합 논리 블럭(32)과, 각 스캔 체인(33)의 입력단에 접속되어 입력 클럭에 의해 상기 각 스캔 체인(33)으로 랜덤 패턴을 시프트-인시키는 의사 랜덤 패턴 발생기(34)와, 그리고 각 스캔 체인(33)의 출력단에 접속되어 입력 클럭이 있을 시 스캔 체인에 래치된 테스트 결과를 압축/저장하는 다중 입력 시그너처 레지스터(35)를 구비한다.
제1 로직 블럭(30)은 제어 블럭(20)에서 발생되는 클럭신호(G-CLKA)와 스캔 인에이블 신호(SE-A)에 응답하여 테스트 동작을 수행하며, 제1 로직 블럭(30)을 구성하는 다수개의 스캔 체인(33)과 의사 랜덤 패턴 발생기(34)와 그리고 다중 입력 시그너처 레지스터(35)는 각각 입력 클럭(G-CLKA)과 동일한 동작 주파수로 동작한다.
제1 로직 블럭(30)은 스캔 인에이블 신호(SE-A)의 로직레벨에 따라 스캔 체인을 형성하거나 조합 논리 블럭과 연결된다. 스캔 체인을 형성하는 경우에는 시리얼 시프트 레지스터를 만들고 다중 입력 시그너처 레지스터(35)의 스캔 입/출력단으로 데이터를 입/출력한다.
제2 로직 블럭(40)은 제어 블럭(20)으로부터 발생되는 입력 클럭과 스캔 인에이블 신호에 차이가 있을 뿐 상기한 제1 로직 블럭(30)과 동일한 회로 구성을 가지는 바, 자세한 구성관계는 생략한다.
도 3은 도 2에 도시된 스캔 체인(33)을 구성하는 각 플립플롭의 구성도로, 스캔 인에이블 신호의 제어를 받아 의사 랜덤 패턴 발생기로부터 입력되는 랜덤 패턴 또는 조합 논리 블럭으로부터 입력되는 테스트 데이터를 선택적으로 출력하는 멀티플렉서와, 클럭펄스에 따라 순차적으로 멀티플렉서 출력신호를 조합 논리 블럭 또는 다음단 플립플롭 입력단으로 출력하는 래치소자로 구성된다.
도 4는 도 1에 도시된 바운더리 스캔 체인 블럭의 상세 회로도이다.
도 4를 참조하면, 상기 바운더리 스캔 체인 블럭(50)은 의사 랜덤 패턴 발생기(57)와 상위 바운더리 스캔 레지스터 블럭(56)과 하위 바운더리 스캔 레지스터 블럭(56)과 그리고 다중 입력 시그너처 레지스터(58)를 포함한다.
상기 의사 랜덤 패턴 발생기(57)는 입력 클럭(G-TCK)에 응답하여 랜덤 패턴을 상위 바운더리 스캔 레지스터 블럭(56)과 하위 바운더리 스캔 레지스터 블럭(56)으로 각각 시프트-인 시킨다.
상기 상위 바운더리 스캔 레지스터 블럭(56)과 하위 바운더리 스캔 레지스터 블럭(56)은 각각 두개의 바운더리 스캔 레지스터(55)를 구비하며, 각각 제어 블럭(20)으로부터 발생되는 입력 클럭(G-TCK)과 스캔 인에이블 신호(SE-TCK)에 응답하여 테스트 동작을 수행한다. 또한 바운더리 스캔 레지스터(55)를 제어하기 위한 별도의 신호(64)를 추가로 구비한다.
두개의 바운더리 스캔 레지스터(55)를 구비하는 상기 상위 바운더리 스캔 레지스터 블럭(56)은 전기한 제1 로직 블럭(30)과 제2 로직 블럭(40)으로부터 데이터를 입력받으며 출력단이 도 1에 기술된 바와 같이 주 출력핀(52)과 접속된다.
두개의 바운더리 스캔 레지스터(55)를 구비하는 상기 하위 바운더리 스캔 레지스터 블럭(56)은 도 1에 기술된 주 입력핀(51)으로부터 데이터를 입력받으며 출력단이 도 1에 도시된 바와 같이 제1 로직 블럭(30)과 제2 로직 블럭(40)에 각각 연결된다.
상기 상위 바운더리 스캔 레지스터 블럭(56)과 하위 바운더리 스캔 레지스터 블럭(56)을 구성하는 각 바운더리 스캔 레지스터(55)는 플립플롭과 래치회로와 그리고 멀티플렉서를 구비한다.
각 래치회로는 상기한 별도의 제어신호(64)의 제어를 받아 플립플롭의 출력 데이터를 멀티플렉서 입력단에 래치한다.
상위 바운더리 스캔 레지스터 블럭(56) 내에 내장된 각 멀티플렉서는 상기한 별도의 제어신호(64)의 제어를 받아래치출력과 제1 로직 블럭(30) 또는 제2 로직 블럭(40)의 연결노드로 인가되는 데이터를 주 출력핀(52)으로 선택적으로 출력한다.
상위 바운더리 스캔 레지스터 블럭(56) 내에 내장된 각 플립플롭은 입력단(D)으로 제1 로직 블럭(30) 또는 제2 로직 블럭(40)의 출력 데이터가 인가되며, 제어 로직(20)으로부터 출력되는 입력 클럭(G-TCK)와 스캔 인에이블신호(SE-TCK)에 응답하여 테스트 동작을 수행한다. 또한 의사 랜덤 패턴 발생기(57) 출력단과 다중 입력 시그너처 레지스터(58) 입력단 사이에서 시리얼 스캔 레지스터를 구성한다.
하위 바운더리 스캔 레지스터 블럭(56)은 각 플립플롭의 입력단(D)이 주 입력핀(51)에 접속되고 멀리플렉서 출력 데이터가 제1 로직 블럭(30) 또는 제2 로직 블럭(40)으로 인가되는 것을 제외하고는 상위 바운더리 스캔 레지스터 블럭과 회로구성이 동일한 바, 이에 대한 자세한 구성관계는 생략한다.
상기 다중 입력 시그너처 레지스터(58)는 제어 블럭(20)으로부터 출력되는 입력 클럭(G-TCK)에 응답하여 시프트 아웃시 탭 블럭(60)으로 데이터를 전송한다.
상기한 바와 같이, 바운더리 스캔 체인 블럭(50)을 구성하는 의사 랜덤 패턴 발생기(57)와 바운더리 스캔 레지스터 블럭(56)과 그리고 다중 입력 시그너처 레지스터(58)는 모두 제어 블럭(20)으로부터 출력되는 입력 클럭(G-TCK)의 동작 주파수와 동일한 주파수 속도로 동작하기 때문에 at-speed test가 가능하다.
바운더리 스캔 체인 블럭(50)은 기본적으로 주 입력핀(PI)과 주 출력핀(PO)에 관계되는 바 조합 논리 블럭은 생략하였다.
이상에서 살펴본 바와 같이, 본 발명에 따른 로직 빌트 인 셀프 테스트에서는 클럭 영역별로 테스트 동작을 수행하기 때문에 인터페이스 로직에서 발생될 수 있는 홀드-타임 바이얼레이션 방지를 위한 추가 회로가 필요하지 않다.
도 5는 도 1에 도시된 제어 블럭(20)의 바람직한 실시예이다.
도 5를 참조하면, 상기 제어 블럭(20)은 카운터와 비교기와 유한 상태 기계와 클럭 게이팅 회로와 그리고 멀티플렉서를 구비한다.
상기 제어 블럭(20)은 3개의 입력 클럭(CLKA, CLKB, TCK)과 3개의 스캔 체인 계수신호(#SHIFTS-A, #SHIFTS-B, #SHIFTS-TCK)에 응답하여 제1 로직 블럭(30)과 제2 로직 블럭(40) 그리고 바운더리 스캔 체인 블럭(50)을 제어하는 3개의 출력 클럭(G-CLKA, G-CLKB, G-TCK)과 3개의 스캔 인에이블 신호(SE-CLKA, SE-CLKB, SE-TCK)를 발생시킨다.
바운더리 스캔 체인 블럭(50)을 제어하는 클럭신호(G-TCK)와 스캔 인에이블 신호(SE-TCK)를 발생시키는 회로는 입력 클럭(TCK)에 응답하여 계수동작을 수행하는 카운터(88) 출력과 바운더리 스캔 체인 블럭(50)의 시리얼 스캔 플립플롭의 수를 나타내는 스캔 체인 계수신호(#SHIFTS-TCK)를 상호 비교출력하는 비교기(90)와, 상기 비교기(90) 출력신호에 응답하여 일측단으로 스캔 인에이블 신호(SE-TCK)를 출력하고 타측단으로 동일한 신호를 출력하는 유한 상태 기계(74)와, 상기 유한 상태 기계(74)의 타측단 출력과 입력 클럭(TCK)에 응답하여 바운더리 스캔 체인 블럭(50)을 제어하는 클럭신호(G-TCK)를 발생시키는 클럭 게이팅 회로(92)를 구비한다.
제1 로직 블럭(30)을 제어하는 클럭신호(G-CLKA)와 스캔 인에이블 신호(SE-CLKA)를 발생시키는 회로는 입력 클럭(CLKA)에 응답하여 계수동작을 수행하는 카운터(70) 출력과 제1 로직 블럭(30)의 시리얼 스캔 플립플롭의 수를 나타내는 스캔 체인 계수신호(#SHIFTS-A)를 상호 비교출력하는 비교기(72)와, 상기 비교기(72) 출력신호에 응답하여 일측단으로 스캔 인에이블 신호(SE-CLKA)를 출력하고 타측단으로 동일한 신호를 출력하는 유한 상태 기계(74)와, 상기 유한 상태 기계(74)의 타측단 출력과 입력 클럭(CLKA)에 응답하여 래치 및 논리 연산 과정을 수행하는 클럭 게이팅 회로(76)와, 상기 유한 상태 기계(74)의 출력신호의 제어를 받아 상기 클럭 게이팅 회로(76)의 출력 또는 상기 제어 클럭(G-TCK)을 선택적으로 출력하여 제1 로직 블럭(30)을 제어하는 클럭신호(G-CLKA)를 발생시키는 멀티플렉서(78)를 구비한다.
제2 로직 블럭(40)을 제어하는 클럭신호(G-CLKB)와 스캔 인에이블 신호(SE-CLKB)를 발생시키는 회로는 입력 클럭(CLKB)에 응답하여 계수동작을 수행하는 카운터(80) 출력과 제2 로직 블럭(40)의 시리얼 스캔 플립플롭의 수를 나타내는 스캔 체인 계수신호(#SHIFTS-B)를 상호 비교출력하는 비교기(82)와, 상기 비교기(82) 출력신호에 응답하여 일측단으로 스캔 인에이블 신호(SE-CLKB)를 출력하고 타측단으로 동일한 신호를 출력하는 유한 상태 기계(74)와, 상기 유한 상태 기계(74)의 타측단 출력과 입력 클럭(CLKB)에 응답하여 래치 및 논리 연산 과정을 수행하는 클럭 게이팅 회로(84)와, 상기 유한 상태 기계(74)의 출력신호의 제어를 받아 상기 클럭 게이팅 회로(84)의 출력 또는 상기 제어 클럭(G-TCK)을 선택적으로 출력하여 제2 로직 블럭(40)을 제어하는 클럭신호(G-CLKB)를 발생시키는 멀티플렉서(86)를 구비한다.
상기 클럭 게이팅 회로들(76, 84, 92)은 각각 해당 입력 클럭에 응답하여 일정시간 유한 상태 기계(74)의 출력신호를 래치하는 래치회로와, 상기 래치출력과 해당 입력 클럭(CLKA, CLKB, TCK)을 낸드연산하는 낸드 게이트를 구비한다.
상기한 클럭 게이팅 회로들(76, 84, 92)은 로직 빌트 인 셀프 테스트 체인을 구성하는 제1 로직 블럭(30)과 제2 로직블럭(40)과 바운더리 스캔 체인 블럭(50)을 구동하는 구동클럭들(G-CLKA, G-CLKB, G-TCK)을 제어하는 기능을 수행한다.
상기 카운터들(70, 80, 88)은 각각 클럭 영역별로 스캔 체인을 구성하는 각 로직들의 길이(Depth)를 계산하여 제어하기 위한 것이다.
상기 스캔 체인 계수신호들((#SHIFTS-A, #SHIFTS-B, #SHIFTS-TCK)은 클럭 영역별로 구성된 스텀프스 로직 빌트 인 셀프 테스트의 스캔 체인 길이(Scan chain depth)에 해당되는 값으로, 클럭 영역별 테스트시 또는 클럭 영역간의 인터페이스 테스트시 시프트-인/시프트-아웃 동작을 수행하기 위한 클럭 펄스를 계수하기 위한 것이다. 따라서 클럭 펄스는 스캔 체인 길이 만큼만 공급된다.
도 6은 도 5에 도시된 제어 블럭(20)의 상태 전이도이다.
도 6을 참조하면, 제어 블럭(20)을 통한 본 발명에 따른 로직 빌트 인 셀프 테스트 동작 순서를 보여준다.
본 발명에 따른 로직 빌트 인 셀프 테스트 동작은 먼저 초기화 과정을 수행한다(100). 이때 모든 입력 클럭과 모든 스캔 인에이블 신호는 로직하이 상태로 존재한다. 초기화 과정 이후의 동작은 도 6에 도시된 바와 같다.
즉, 단계 102 내지 108 까지의 동작은 각 클럭 영역별 동작으로 독립적인 스텀프스 로직 빌트 인 셀프 테스트 동작을 수행하고, 단계 112 내지 122 까지의 동작은 각 클럭 영역간의 인터페이스 동작이다.
상기한 각 클럭 영역별 테스트 동작과 클럭 영역간 인터페이스 동작은 순서에 관계없다.
즉, 클럭 영역별 테스트 동작 후 영역간 인터페이스 동작을 수행하거나 영역간 인터페이스 동작을 수행한 후 클럭 영역별 테스트 동작을 수행할 수도 있다.
각 클럭 영역별 테스트 동작을 수행하기 위해 제어 블럭(20)은 각 로직 빌트 인 셀프 테스트 블럭에 자신의 구동 주파수에 해당하는 클럭신호를 발생시켜, 각 로직 빌트 인 셀프 테스트 블럭이 독립적인 테스트 동작을 수행할 수 있도록 제어한다. 이때 다른 클럭 영역에 존재하는 로직 빌트 인 셀프 테스트 블럭의 플립플롭과 연결된 노드는 스텀프스 로직 빌트 인 셀프 테스트 동작을 수행하기 이전에 그 플립플롭들이 특정 로직레벨을 갖도록 셋팅하는 기능을 아울러 병행한다.
이상에서 살펴본 바와 같이, 각 로직 블럭은 독립적인 테스트 동작을 수행하고 제어 블럭으로부터 입력되는 클럭 주파수와 동일한 주파수로 테스트 동작을 수행하기 때문에 at-speed test가 수행된 것이다.
각 클럭 영역별 로직 빌트 인 셀프 테스트가 끝난 후에는 테스트 결과를 외부로 시프트-아웃시킴으로써 관찰할 수도 있다(108).
물론, 이 단계는 선택사항으로 생략해도 관계없으며, 테스트 결과를 외부로 인출하기 위해서는 테스터기와 인터페이스 할 수 있는 입력 클럭(TCK)을 사용해야 한다. 제어 블럭(20)은 이를 위해 각 테스트 로직 블럭에 상기 클럭(TCK)을 인가한다.
각 클럭 영역별 at-speed test 동작을 완료한 이후에는 클럭 영역간의 인터페이스 로직에 대한 빌트 인 셀프 테스트 동작을 수행한다.
상기한 바와 같이, 이 테스트 과정은 at-speed test 이전에 수행해도 무관하다.
클럭 영역간 인터페이스 테스트 동작은 각 클럭 영역별로 수집(Capture), 시프트-인(Shift-in), 시프트-아웃(Shift-out) 과정을 반복하는 기법을 사용한다.
먼저, 한 클럭 영역(로직 빌트 인 셀프 테스트 영역)이 의사 랜덤 패턴 발생기로부터 출력되는 랜덤 데이터를 전송받는다(110). 물론, 이때 전송받는 클럭 영역(로직 영역)은 자신의 구동 주파수에 해당되는 클럭 주파수로 동작한다.
상기 클럭 영역으로의 랜덤 데이터의 전송이 완료되면 다른 클럭 영역에서 이 데이터에 대한 테스트 결과를 자신의 클럭 주파수로 수집(Capture)한다(112). 수집된 테스트 데이터는 시프트-아웃 동작에 의해 자신의 다중 입력 시그너처 레지스터에 압축 저장되며(114), 이와 동시에 의사 랜덤 패턴 발생기로부터 랜덤 데이터가 스캔 체인에 전송된다.
상기한 다중 입력 시그너처 레지스터의 데이터 압축 및 저장과정과 의사 랜덤 패턴 발생기로부터 출력되는 랜덤 데이터의 전송과정은 모두 클럭 영역이 가지고 있는 자신의 클럭 주파수로 이루어진다. 이때 수집된 클럭 영역 이외의 다른 로직 블럭들은 제어 로직(20)에 의해 입력 클럭들이 디스에이블되어 스탠바이 모드 상태로 존재한다.
의사 랜덤 패턴 발생기로부터 전송된 랜덤 데이터의 전송이 완료되면 또 다른 클럭 영역이 수집 및 시프트-인/시프트-아웃 과정을 수행한다(116, 118). 이와 같은 동작 과정을 통해 모든 클럭 영역이 한번의 수집 및 시프트-아웃/시프트-인 동작을 완료하면 한번의 전체 테스트 과정이 완료된다. 도 6에 도시된 바와 같이, 단계 112 내지 122가 한번의 전체 테스트 과정을 나타낸다.
로직 빌트 인 셀프 테스트는 궁극적으로 시스템의 안정적인 동작을 확보하기 위한 것으로 테스트 과정을 통해 폴트 커버리지를 향상시킨다.
상기한 단계 112 내지 122를 반복적으로 수행함으로써 원하는 만큼의 폴트 커버리지를 얻게되면 테스트 결과를 외부로 인출하는 과정이 진행된다.
즉, 단계 124에서 만족스런 테스트 결과를 얻었다고 판단되면 더이상의 테스트 과정은 중단되고 테스트 결과를 외부로 인출한다(126).
외부로 인출하는 과정은 각 스텀프스 로직 빌트 인 셀프 테스트 블럭의 클럭 주파수가 다르기 때문에 테스터기와의 인터페이스를 위해 인터페이스 클럭(TCK)을 사용하여 시프트-아웃 과정을 수행한다.
물론, 이때 제어 블럭(20)이 인터페이스 클럭(TCK)을 공급하는 역할을 수행한다.
외부로 출력된 테스트 결과는 디지털 시스템의 로직 빌트 인 셀프 테스트의시그너처로 사용되며, 사전에 설정된 결과치와 상호 비교함으로써 제조과정상에 발생될 수 있는 디지털 시스템의 페일(Failure) 여부를 판단 할 수가 있다.
도 7은 도 4에 도시된 제어 블럭(20)에 대한 로직 빌트 인 셀프 테스트 동작 과정을 보여주는 파형도이다.
물론, 이 동작 과정은 클럭 영역간의 인터페이스 테스트 과정을 나타낸다.
도 7을 참조하면, 테스트 진행 과정은 (D), (F), (B) 순으로 이루어지고 있다. 즉, 입력 클럭(G-CLKB)에 응답하여 제2 로직 블럭(40)은 스캔 인에이블 신호(SE-B)가 로직하이에서 로직로우로 천이되는 시점에서 상기 입력 클럭(G-CLKB)의 한 주기 동안 의사 랜덤 패턴 발생기로부터 출력되는 랜덤 데이터를 수집한다. 이후 수집이 완료되면 입력 클럭(G-CLKB)의 3주기 동안 시프트-인/시프트-아웃 과정을 수행한다.(D, E) 이 과정이 수행되는 동안 다른 클럭 영역인 제1 로직 블럭(30)과 바운더리 스캔 체인 블럭(50)은 스탠바이 상태를 유지한다.
제2 로직 블럭(40)의 테스트 동작이 마무리되는 시점에서 바운더리 스캔 체인 블럭(50)에는 제어 블럭(20)으로부터 입력 클럭(G-TCK)이 인가되고 상기 입력클럭(G-TCK)의 한 주기 동안 스캔 인에이블 신호(SE-TCK)가 로직하이에서 로직로우로 천이되는 시점에서 바운더리 스캔 체인 블럭(50)은 의사 랜덤 패턴 발생기로부터 출력되는 랜덤 데이터를 수집한다. 바운더리 스캔 체인 블럭(50)에서 데이터 수집이 완료되면 스캔 인에이블 신호(SE-TCK)가 로직로우에서 로직하이로 천이되고 수집된 데이터는 시프트-인/시프트-아웃 과정을 수행한다(E, F).
동일한 방법으로, 바운더리 스캔 체인 블럭(50)의 테스트 동작이 마무리되는 시점에서 스캔 인에이블 신호(SE-A)가 로직하이에서 로직로우로 천이되고 동시에 제어 블럭(20)으로부터 클럭 신호(G-CLKA)가 인에이블되어 제1 로직 블럭(30)이 테스트 동작을 진행한다.
이 과정 또한 스캔 인에이블 신호가 로직로우일 때 데이터 수집이 완료되고 다음 클럭부터 시프트-인/시프트-아웃 과정을 수행한다(A, B)
(G)는 이상에서 살펴본 바와 같이, 제1 로직 블럭(30)과 제2 로직 블럭(40) 그리고 바운더리 스캔 체인 블럭(50)의 테스트 과정을 제어하는 제어 블럭(20)의 동작 상태를 나타낸다.
각 로직 블럭의 데이터 수집 및 시프트-인/시프트-아웃 과정은 각 구동 클럭의 클럭 펄스에 맞춰 진행되고 있음을 도 7로부터 확연히 드러난다.
또한, 데이터 수집이 진행되는 클럭 펄스의 수가 단 하나이기 때문에 클럭 영역간 인터페이스 로직에서 발생될 수 있는 홀드-타임 바이얼레이션 문제도 발생하지 않는다.
참고로, 도 7에 도시된 파형은 제1 로직 블럭(30)의 스캔 체인 길이(Scan chain depth)를 4, 제2 로직 블럭(40)의 스캔 체인 길이를 3, 바운더리 스캔 체인 블럭(50)의 스캔 체인 길이를 2로 각각 가정한 경우의 파형도이다.
각 클럭 영역별 스캔 체인 길이는 로직 빌트 인 셀프 테스트 구성시 정해지는 값이며, 그 값은 상기한 바와 같이 제어 블럭(20)에 입력되는 스캔 체인 계수신호로 이용된다.
요약하면, 본 발명은 멀티플 클럭이 이용되는 디지털 시스템에서 클럭 주파수에 제약을 받지 않고, 로직 자신의 주파수 속도로 시프트 동작을 수행하며, 클럭 영역간의 인터페이스 동작시 홀드-타임 바이얼레이션이 발생되지 않는 빌트 인 셀프 테스트를 수행하는 것을 특징으로 한다.
상술한 바와같이, 본 발명에 따른 빌트 인 셀프 테스트 기법을 시스템에 적용하면 테스트 범위를 확장시킬 수 있고 테스트 시간을 단축시킬 수 있으며 테스트에 따른 칩의 면적 증가를 방지하는 잇점이 있다.

Claims (5)

  1. 다수개의 클럭 주파수를 갖는 디지털 시스템 테스트 장치에 있어서,
    인가되는 소정의 각 스캔 인에이블 신호의 로직레벨에 응답하여 스캔 체인과 조합 로직을 선택적으로 형성하고 인가되는 소정의 각 입력 클럭에 응답하여 일련의 테스트 동작을 수행하는 복수개의 빌트 인 셀프 테스트 로직 블럭과;
    인가되는 소정의 테스트 스캔 인에이블 신호의 로직레벨에 응답하여 스캔 체인과 조합 로직을 선택적으로 형성하고 인가되는 소정의 테스트 입력 클럭에 응답하여 일련의 테스트 동작을 수행하는 바운더리 스캔 체인 블럭과;
    외부로부터 인가되는 복수개의 입력 클럭에 응답하여 상기 각 빌트 인 셀프 테스트 로직 블럭과 상기 바운더리 스캔 체인 블럭의 테스트 동작을 각각 제어하는 상기 소정의 각 스캔 인에이블 신호 및 상기 소정의 각 입력 클럭과 상기 소정의 테스트 스캔 인에이블 신호 및 상기 소정의 테스트 입력 클럭을 발생하는 제어 블럭과; 그리고
    외부로부터 인가되는 테스트 클럭에 응답하여 상기 바운더리 스캔 체인 블럭으로부터 전송되는 테스트 결과를 외부로 인출하는 탭 블럭을 포함하되;
    상기 복수개의 빌트 인 셀프 테스트 로직은 테스트 결과를 순차적으로 외부로 인출하기 위해 상기 탭 블럭으로부터 데이터를 전송받는 최종단 빌트 인 셀프 테스트 로직과 테스트 결과를 상기 바운더리 스캔 체인 블럭으로 전송하는 최선단 빌트 인 셀프 테스트 로직 사이에서 상호 직렬 연결되고;
    상기 바운더리 스캔 체인 블럭은 상기 각 빌트 인 셀프 테스트 블럭과 상호 연결되고 상기 최선단 빌트 인 셀프 테스트 로직으로부터 전송되는 테스트 결과를 상기 탭 블럭으로 전송하며;
    상기 제어 블럭은 외부로부터 입력되는 클럭 주파수와 동일한 주파수를 갖는 테스트 로직 구동용 클럭을 발생시키고, 클럭 영역간의 인터페이스 테스트시 상기 각 빌트 인 셀프 테스트 로직과 상기 바운더리 스캔 체인 블럭중 선택된 하나의 테스트 로직에만 인에이블 클럭을 인가하며, 동시에 선택된 상기 테스트 로직에만 스캔 인에이블 신호를 공급하며, 또한 상기 인에이블 클럭의 한 주기동안만 상기 스캔 인에이블 신호가 인에이블되도록 제어하는 것을 특징으로 하는 디지털 시스템 테스트 장치.
  2. 제 1 항에 있어서,
    상기 각 빌트 인 셀프 테스트 로직은 스캔 체인 테스트시 상기 제어 블럭의 출력 클럭에 응답하여 랜덤 패턴을 발생하는 의사 랜덤 패턴 발생기와;
    상기 제어 블럭의 출력 클럭 및 스캔 인에이블 신호에 응답하여 상기 의사 랜덤 패턴 발생기로부터 출력되는 랜덤 패턴을 일정시간 래치하는 스캔 체인과;
    상기 제어 블럭의 출력 클럭에 응답하여 상기 스캔 체인에 래치된 테스트 결과를 압축 및 저장하는 다중 입력 시그너처 레지스터를 포함하는 디지털 시스템 테스트 장치.
  3. 제 2 항에 있어서,
    상기 의사 랜덤 패턴 발생기와 상기 스캔 체인과 상기 다중 입력 시그너처 레지스터는 각 클럭 영역별 구동 클럭의 주파수와 동일한 주파수로 동작하는 것을 특징으로 하는 디지털 시스템 테스트 장치.
  4. 제 1 항에 있어서,
    상기 제어 블럭은 외부클럭에 응답하여 계수동작을 수행하는 복수개의 카운터와;
    상기 각 카운터의 출력신호와 스캔 체인 계수신호에 응답하여 비교결과를 출력하는 복수개의 비교기와;
    상기 각 비교기의 출력신호에 응답하여 복수개의 스캔 인에이블 신호를 각각 출력하는 유한 상태 기계와;
    상기 유한 상태 기계의 출력신호와 상기 각 외부클럭에 응답하여 로직연산을 수행하는 복수개의 클럭 게이팅 회로와;
    상기 유한 상태 기계의 출력신호에 응답하여 상기 각 클럭 게이팅 회로의 출력신호와 테스트 클럭을 출력하는 상기 클럭 게이팅 회로의 출력신호 중 일 신호를 선택적으로 출력하는 복수개의 멀티플렉서를 포함하는 것을 특징으로 하는 디지털 시스템 테스트 장치.
  5. 복수개의 빌트 인 셀프 테스트 로직과;
    바운더리 스캔 체인 블럭과;
    제어 블럭과; 그리고
    탭 블럭을 포함하여 테스트 동작을 수행하는 다수개의 클럭 주파수를 갖는 디지털 시스템 테스트 방법에 있어서,
    외부로부터 인가되는 복수개의 입력 클럭에 응답하여 상기 각 빌트 인 셀프 테스트 로직 블럭과 상기 바운더리 스캔 체인 블럭의 테스트 동작을 각각 제어하는 복수개의 스캔 인에이블 신호 및 복수개의 구동 클럭을 발생하는 제1 단계와;
    상기 단계로부터 발생되는 소정의 구동 클럭 및 스캔 인에이블 신호를 상기 각 빌트 인 셀프 테스트 로직 블럭과 상기 바운더리 스캔 체인 블럭 중 일 블럭에 선택적으로 인가하여 테스트 동작을 수행하는 제2 단계와; 그리고
    외부 클럭에 응답하는 상기 탭 블럭을 통하여 상기 단계로부터 얻어지는 테스트 결과를 외부로 인출하는 제3 단계를 포함하되;
    상기 제1 단계는 입력되는 외부클럭의 주파수와 동일한 주파수를 갖는 구동용 클럭을 발생시키고, 클럭 영역간의 인터페이스 테스트시 상기 각 빌트 인 셀프 테스트 로직과 상기 바운더리 스캔 체인 블럭중 선택된 하나의 테스트 로직에만 인에이블 클럭을 인가하며, 동시에 선택된 상기 테스트 로직에만 스캔 인에이블 신호를 공급하며, 또한 상기 인에이블 클럭의 한 주기동안만 상기 스캔 인에이블 신호가 인에이블되도록 제어하는 것을 특징으로 하는 디지털 시스템 테스트 방법.
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