WO2017188749A1 - Ic 칩 테스트 장치, ic 칩 테스트 방법, 및 ic 칩 테스트 시스템 - Google Patents

Ic 칩 테스트 장치, ic 칩 테스트 방법, 및 ic 칩 테스트 시스템 Download PDF

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WO2017188749A1
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송재훈
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㈜이노티오
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning

Definitions

  • the present invention relates to an integrated circuit (IC) chip test apparatus, an IC chip test method, and an IC chip test system.
  • IC integrated circuit
  • the most common way to test an IC chip is to apply test data to the input of the IC chip and compare the output value of the IC chip with the preset predicted value or the predicted result (for example, , Patent Document 1).
  • an external device applies a desired value to a flip-flop in the IC chip or externally flips the value of the flip-flop. It is not easy to detect in.
  • the scan design method is one of a design for testability (DFT) method considering a test used to increase controllability and observability of a circuit.
  • DFT design for testability
  • Using the scan design method it has a small size and high fault coverage using the Automatic Test Pattern Generator (ATPG), a software that automatically generates test patterns based on the structural information of the circuit. Test data can be obtained.
  • ATG Automatic Test Pattern Generator
  • Test data obtained through scan design and ATPG software consists of at least one scan pattern.
  • the scan patterns may have an order in the performance of the scan test.
  • the general scan test procedure is as follows.
  • the scan pattern is shifted in to the scan input port to load the scan pattern into a flip-flop on the scan path.
  • a shift in to a scan input port or a shift out from a scan output port is sometimes referred to simply as "shift”.
  • the time interval (cycle) for shifting the scan pattern and the shift frequency are inversely related.
  • the scan pattern loaded in the scan path is applied to the combination circuit. After the scan pattern is applied to the combination circuit, the result output through the main output port is compared with the predicted main output value. If the comparison result is different, the IC chip is judged as defective.
  • the unloaded output pattern is compared with a known prediction pattern to determine whether the IC chip is operating normally.
  • the prediction pattern is a scan pattern that is output through the scan output port after applying the main input test data and the scan pattern and performing the scan capture operation when the IC chip is normal. If the comparison result in step (3) is the same and the comparison result in step (7) is the same, the IC chip is good because the test result is pass and the IC chip is defective.
  • a test pass means a case where it is determined that the IC chip is fault-free, and a test failure means a case where it is determined that the IC chip is abnormal.
  • the stuck failure means a state in which a signal line on the IC chip is inadvertently stuck to a logic 0 or logic 1 value
  • the delay failure refers to any signal line or path on the IC chip.
  • the delay time does not satisfy the specifications of the IC chip.
  • Delay failure tests include transition delay tests and path delay tests, also referred to as at-speed tests.
  • the transition delay test is to test whether a specific node or signal line on the IC chip has a 0-to-1 or 1-to-0 signal value transition delay time problem.
  • the path delay test is to test whether a particular signal path on the IC chip has a 0-to-1 or 1-to-0 signal value transition delay time problem.
  • Representative methods for delay failure testing include launch-on-capture and launch-on-shift methods, which also scan the scan pattern for delay failure testing. It consists of a load operation that shifts in on the path and an unload operation that shifts out the delayed test results captured in the flip-flop on the scan path.
  • simply increasing the scan shift frequency may cause an over kill problem in which a good product is judged to be defective due to a power consumption or a critical path delay time.
  • the IC chip since the IC chip generates more switching operation in scan mode than in function mode, the additional delay of the signal line caused by power supply noise due to switching operation can cause delay test overkill, which simply increases the shift frequency. There is a limit.
  • the issue of signal integrity due to signal crosstalk on IC chips has become more important as the DSM fine process proceeds. Due to the switching operation that occurs frequently in the scan mode, the signal line interference may be more severe. Therefore, an additional delay occurring in the signal line due to the interference between the signal lines during the delay test may cause the delay test overkill.
  • the scan test characteristics may cause the IC chip to be affected by excessive circuit switching operation and manufacturing process variation. This can cause scan test error problems due to IR-drop or Ground-bounce.
  • the effects of IR-drop, or voltage drop can cause additional delays on certain signal lines, which can cause delay test overkill.
  • the power consumption of the scan pattern exceeds the specifications of the IC chip, IR-drop or ground-bounce problems may not occur due to the manufacturing process and design characteristics of the IC chip. Therefore, the power consumption value alone is limited in finding the optimal shift frequency for the IC chip.
  • the critical shift timing problem may occur on the scan path by the increased shift frequency even if the power consumption value does not exceed the IC chip specification. have.
  • increasing the shift frequency may cause a critical path timing problem on the scan path but may not cause a logical problem due to the scan pattern.
  • the case of a false critical path may occur in a particular scan shift cycle.
  • two consecutive logic-0 bit values are shifted and stored in two flip-flops forming a critical path on a scan path, and then shifted to a high shift frequency and stored in a flip-flop at the beginning of a critical path.
  • a critical pass latency problem may occur where a signal for a logic-0 bit value cannot reach the next flip-flop within normal time.
  • there may be a case of a false critical path in which a logical operation of a bit value stored in two flip-flops constituting a critical path by a shift operation does not occur.
  • low-power IC chips that use multiple voltage island or voltage domain or region techniques provide high voltages for design areas that require high speed performance, and relatively low voltages for areas that do not. As a result, the permissible power consumption is different for each voltage region.
  • Patent Document 1 Korean Patent Publication No. 10-2012-0102876
  • An object of the present invention is to provide an IC chip test apparatus, an IC chip test method, and an IC chip test system capable of optimizing the frequency of test data to reduce test time and improve test quality and yield.
  • a scan pattern is input to a scan path through a scan input port of an IC chip including a circuit under test to compare an output value output through the scan output port with a preset predicted value.
  • An IC chip test apparatus for performing a scan test for checking an IC chip for defects comprising: shifting a target scan section to a scan path to search for an available shift frequency among at least two scan sections included in a scan pattern set And a shift frequency search unit for searching for a shift frequency whose scan test result is normal or failed, wherein the shift frequency search unit shifts the shift frequency of the target scan section to the scan path when the shift frequency is searched for the target scan section. Incremented unlike at least one scan section Or reduce or set to a different shift frequency to retrieve the shift frequency at which the scan test result is normal or failed.
  • the shift frequency search unit upon retrieving the available shift frequency for the target scan section, causes the scan test result to fail or fail from normal while increasing or decreasing the shift frequency of the target scan section. Searches for the shift frequency in the region that changes from to normal.
  • the shift frequency search unit when searching for a usable shift frequency for the target scan section, obtains the first scan test result and the target scan section using the first shift frequency for the target scan section.
  • the first shift frequency is determined as the available shift frequency for the target scan section when all of the second scan test results obtained by using the second shift frequency different from the first shift frequency for any one scan section are normal. .
  • the IC chip comprises a chip or a packaged chip on a wafer.
  • a scan pattern is input to a scan path through a scan input port of an IC chip including a circuit under test to compare an output value output through the scan output port with a preset predicted value.
  • An IC chip test apparatus for performing a scan test for checking an IC chip for defects comprising: a first test step and a first scan for performing a test by shifting a first scan pattern including a first scan section in a scan path; A shift frequency search unit configured to search for a shift frequency usable for the second scan section by performing a second test step of performing a test by shifting a second scan pattern including a second scan section after the section to a scan path; The shift frequency search unit shifts the first scan section in the scan path at the first shift frequency in the first test step.
  • An IC chip test apparatus determines a phase second shift frequency as an available shift frequency for a second scan section when both the scan test result and the second scan test result of the second test step are normal.
  • the first scan section is or is part of the first scan pattern and the second scan section is or is part of the second scan pattern.
  • the shift frequency search unit may differ from at least one scan section of the other scan sections shifting the second shift frequency into the scan path when searching for a usable shift frequency for the second scan section. Search for the shift frequency for the second scan section by increasing or decreasing differently or by setting it to a different frequency.
  • the IC chip comprises a chip or a packaged chip on a wafer.
  • a scan pattern is input to a scan path through a scan input port of an IC chip including a circuit under test to compare an output value output through the scan output port with a preset predicted value.
  • An IC chip test method used in an IC chip test apparatus for performing a scan test for checking an IC chip for a defect, wherein the target scan to search for an available shift frequency among at least two scan sections included in a set of scan patterns A shift frequency search process for shifting a section to a scan path to search for shift frequencies whose scan test results are normal or failed, wherein the shift frequency search process includes a shift frequency of a target scan section when searching for a shift frequency for the target scan section.
  • Minimum of other scan sections for shifting to the scan path To one of the scan section and is increased or decreased, or otherwise set to a different shift frequency to provide, IC chip test comprises the step of scanning the test results searches for the normal or fail the shift frequency.
  • the shift frequency search procedure is such that, upon searching for a usable shift frequency for the target scan section, the scan test results change from normal to fail or increase or decrease the shift frequency of the target scan section. Searching for a shift frequency of a region that changes from failure to normal.
  • the shift frequency search process includes: a first scan test result and a target scan obtained by using the first shift frequency for the target scan section when searching for an available shift frequency for the target scan section; Determining the first shift frequency as an available shift frequency for the target scan section when all of the second scan test results obtained by using the second shift frequency different from the first shift frequency for any one scan section before the section are normal. It includes the process of doing.
  • the IC chip comprises a chip or a packaged chip on a wafer.
  • a scan pattern is input to a scan path through a scan input port of an IC chip including a circuit under test to compare an output value output through the scan output port with a preset predicted value.
  • An IC chip test method used in an IC chip test apparatus for performing a scan test for inspecting an IC chip for a defect comprising: a first test unit performing a test by shifting a first scan pattern including a first scan section in a scan path; Performing a second test step of performing a test by shifting a second scan pattern including a test step and a second scan section after the first scan section to the scan path to retrieve an available shift frequency for the second scan section.
  • a shift frequency searching process comprising: first shifting the first scan section in a first test step; Shifting the scan path at the shift frequency, shifting the second scan section to the scan path at a second shift frequency different from the first shift frequency in a second test step, and searching for available shift frequencies for the second scan section. And when the first scan test result of the first test step and the second scan test result of the second test step are normal, determining the phase second shift frequency as an available shift frequency for the second scan section. It provides IC chip test method.
  • the first scan section is or is part of the first scan pattern and the second scan section is or is part of the second scan pattern.
  • the shift frequency search process includes at least one scan section of another scan section that shifts the second shift frequency into the scan path upon searching for a usable shift frequency for the second scan section.
  • the method includes searching for the shift frequency for the second scan section by increasing, decreasing, or setting different frequencies.
  • the IC chip comprises a chip or a packaged chip on a wafer.
  • a tester body for controlling a scan test of an IC circuit
  • a host computer embedded in or separately provided in the tester body, electrically connected to the test body, and electrically connected to the test body
  • An IC chip test system comprising a test head for inputting a data signal, and an IC chip test apparatus according to any one of claims 1, 2, 5, and 6.
  • the host computer comprises an IC chip test apparatus.
  • a computer readable recording medium having recorded thereon a program for performing an IC chip test method according to at least one embodiment of the present invention.
  • an IC chip test method is performed to record information on a shift frequency determined as an available shift frequency for each target scan section. Provide a readable recording medium.
  • a target scan section is used, which is used to perform an IC chip test method according to at least one embodiment of the present invention to retrieve an available shift frequency for each target scan section.
  • a computer readable recording medium having recorded test data is provided.
  • the product when an IC chip is tested and a shift frequency is increased by only a power consumption or a critical path delay time for each scan pattern, scan section or section group, the product is judged to be defective due to the overshift frequency. It can provide an optimal shift frequency to reduce the scan test time while solving the over kill problem.
  • the critical path of the scan path becomes a false critical path according to the bit value on the scan path during the IC chip test
  • the scan shift is ignored within the range in which the IC chip can operate normally, ignoring the critical timing constraints.
  • the money-care bit means a bit that does not affect the result of the scan test.
  • the optimal shift frequency reflects the power consumption allowed for each voltage island or voltage region. Can be provided.
  • IC chip circuit design information is not required to find the optimal shift frequency of a scan pattern or scan section during IC chip test. Therefore, the chip and scan pattern set alone is optimal for each scan pattern or scan section without the chip design information. It can provide a shift frequency of.
  • an initial, predetermined shift frequency such as the nominal shift frequency
  • the processing time can be reduced compared to the method of finding an optimal shift frequency for each of the entire scan pattern or the scan section.
  • IC chip testing can find information to improve yield or improve yield.
  • FIG. 1 is a conceptual diagram illustrating an example of an IC chip to which a scan design method is applied.
  • FIGS. 2 and 3 are block diagrams showing the configuration of a chip test system according to at least one embodiment of the invention.
  • FIG. 4 is a conceptual diagram illustrating an example of a scan pattern according to at least one embodiment of the present invention.
  • 5 through 9 are conceptual views illustrating a method of dividing test data according to at least one embodiment of the present invention.
  • FIG. 10 is a graph illustrating a relationship between the number of scan sections and a scan test time reduction rate according to at least one embodiment of the present invention.
  • FIG. 11 is a conceptual diagram illustrating an example of allocating a shift frequency for each scan section in order to minimize a chip test time according to at least one embodiment of the present invention.
  • FIG. 12 is a conceptual diagram illustrating an example of a method of finding a shift frequency in order to minimize a time of a chip test according to at least one embodiment of the present invention.
  • FIG. 13 through 15 are conceptual views illustrating an example of a pattern input to a scan path for determining a shift frequency according to at least one embodiment of the present invention.
  • 16 is a graph illustrating an example of a method of finding an available shift frequency of a scan pattern according to at least one embodiment of the present invention.
  • FIG. 17 is a graph illustrating a case where a test result of another scan pattern fails when increasing or decreasing a shift frequency of a scan pattern to find an optimal shift frequency according to at least one embodiment of the present invention.
  • 18 through 20 are conceptual views illustrating an example of configuration of scan patterns, scan sections, and shift frequency information required to find an optimal shift frequency according to at least one embodiment of the present invention.
  • 21 through 28 are conceptual views illustrating various examples of a method for generating search data according to at least one embodiment of the present invention.
  • 29 is a flowchart illustrating an example of a method of minimizing time of a chip test according to at least one embodiment of the present invention.
  • FIG. 30 is a flowchart illustrating another example of a method of determining an optimum shift frequency for each scan section in order to minimize a chip test time according to at least one embodiment of the present invention.
  • 31 is a flowchart illustrating an example of a more detailed process of a method of minimizing time of a chip test according to at least one embodiment of the present invention.
  • 32 is a flowchart illustrating an example of a specific process of determining whether the test is normal in the method of minimizing the time of the chip test according to at least one embodiment of the present invention.
  • 33 is a flowchart illustrating another example of a method of minimizing time of a chip test according to at least one embodiment of the present invention.
  • 34 is a block diagram illustrating a configuration of an apparatus for minimizing chip test time according to at least one embodiment of the present invention.
  • 35 is a conceptual diagram illustrating an example of a method of finding or determining, in parallel, an optimal shift frequency of a plurality of scan sections according to at least one embodiment of the present invention.
  • 36 is a conceptual diagram illustrating an example of a method of rearranging scan patterns in order to minimize time of chip test according to at least one embodiment of the present invention.
  • 37 and 38 are block diagrams illustrating the configuration of a burn-in test system according to at least one embodiment of the present invention.
  • FIG. 39 is a conceptual diagram illustrating an example of a temperature effect on an IC chip when a burn-in test is performed using a single scan shift frequency according to at least one embodiment of the present invention.
  • FIG. 40 is a conceptual diagram illustrating an example of a temperature effect on an IC chip when a burn-in test is performed using an optimal shift frequency for each scan pattern according to at least one embodiment of the present invention.
  • FIG. 41 is a thermal image illustrating a heating state of an IC chip during a scan shift operation when the shift frequency for each scan section is not optimized and when optimized.
  • 43 is a graph illustrating an example of power consumption that occurs during the burn-in test after the power consumption of the test data is adjusted.
  • 44 is a flowchart illustrating an example of a method of finding an optimal shift frequency for each scan section in order to minimize the time of a burn-in test according to at least one embodiment of the present invention.
  • 45 is a block diagram illustrating an example of a burn-in test time minimizing apparatus according to at least one embodiment of the present invention.
  • FIG. 46 is a table comparing the experimental results for the shift frequency when the shift frequency when approaching the threshold power consumption of the IC chip and the shift frequency optimized by the shift frequency increase / decrease method for each scan pattern.
  • FIG. 47 is a graph illustrating an example of a test fail hole that may occur when an IC chip is tested.
  • FIG. 48 is a graph illustrating an example of a method for solving a test fail hole problem according to the present invention.
  • 49 is a flowchart of a method of solving a fail hole problem according to at least one embodiment of the present invention.
  • 50 is a graph illustrating another example of a method for solving a fail hole problem according to at least one embodiment of the present invention.
  • 51 is a graph illustrating a method of finding a shift frequency for reducing test time and improving yield according to at least one embodiment of the present invention.
  • FIG. 1 is a diagram illustrating an example of an IC chip to which a scan design method is applied.
  • the IC chip 100 includes a combination circuit 110 and a sequential logic.
  • Sequential Logic is composed of a plurality of flip-flops (120, 130, 140).
  • Each flip-flop (120, 130, 140) may be implemented in a variety of ways, including a scan flip-flop of the multiplexer (MUX) method.
  • MUX multiplexer
  • the IC chip 100 may include a primary input (PI) port 150, a primary output (PO) port 152, a scan enable (SE) port 160, and a scan input port 162. ), A clock input port 164, a scan output port 166, and the like.
  • the scan activation port 160 and the clock input port 164 are connected to the flip-flops 120, 130, and 140.
  • Each flip-flop 120, 130, 140 may be connected to the combination circuit 110 to output a value stored in each flip-flop to the combination circuit, and receive a value output from the combination circuit.
  • the main input port 150 and the main output port 152 are ports for inputting and outputting data during normal operation of the IC chip.
  • the scan enable port 160 is a port for inputting a scan enable signal or a scan disable signal, and is a normal mode (or functional mode) in which the IC chip performs a normal operation according to the scan enable signal or the scan disable signal. ) Or scan mode to test the IC chip.
  • the scan input port 162 is a port for inputting a scan pattern for testing the IC chip 100
  • the scan output port 166 is a port for outputting a test result by the scan pattern.
  • the bit pattern output through the scan output port is called an output scan pattern, an output pattern, or a scan test result pattern.
  • the clock input port 164 shifts and loads the scan pattern input through the scan input port 162 to the flip-flops 120, 130, and 140, or captures the output of the combination circuit 110 to the flip-flops 120, 130, and 140. It is a port to input clock signal for triggering. For example, the flip-flops 120, 130, and 140 are triggered by the rising edge or the falling edge of the clock signal input through the clock input port 164.
  • a path (dashed path) connected to the scan output port 166 through the plurality of flip-flops 120, 130, and 140 from the scan input port 162 is called a scan chain or a scan path.
  • FIG. 1 illustrates a single scan path, a plurality of scan paths may be used.
  • the combination circuit 110 receives data through the main input port 150 and outputs a result through the main output port 152.
  • the flip-flops 120, 130, and 140 receive an output value of the combination circuit 110 according to the clock signal, and this operation is called scan capture during the scan test.
  • each bit of the scan pattern is sequentially shifted-in to the flip-flops 120, 130, and 140 present on the scan path according to the clock signal, and also sequentially shifted through the scan output port 166. It is shifted out.
  • a state in which the scan pattern is shifted in the flip-flops 120, 130, and 140 is called a load
  • a state in which a value stored in the flip flop 120, 130, and 140 is shifted out through the scan output port 166 is called an unload. do.
  • the length of each scan pattern consists of three bits of length equal to the number of flip-flops on the scan path, and the three-bit scan pattern is clocked. In accordance with the signal is shifted in the flip-flop (120, 130, 140) on the scan path sequentially.
  • the first bit of the scan pattern is input and stored in the first flip-flop 140 at the rising edge of the first clock signal, and the second clock signal is stored.
  • the output value of the first flip-flop 140 is stored in the second flip-flop 130 at the rising edge of, and the second bit value of the scan pattern is stored in the first flip-flop 140.
  • the output value of the second flip-flop 130 is stored in the third flip-flop 120, and the output value of the first flip-flop 140 is stored in the second flip-flop 130.
  • the first flip-flop 140 stores the third bit value of the scan pattern.
  • one scan pattern is loaded into the flip-flops 120, 130, and 140 on the scan path with three clock signals. Similarly, with the three clock signals, the values of the flip-flops 120, 130 and 140 on the scan path are unloaded through the scan output port 166.
  • the scan test process is described in more detail as follows.
  • the IC chip 100 is set to the scan mode by applying a scan activation signal to the scan activation port 160.
  • the scan pattern is shifted into the scan input port 162 to load the scan pattern into the flip-flops 120, 130, and 140 on the scan path.
  • the scan pattern loaded in the scan path is applied to the combination circuit 110.
  • the result output through the main output port 152 is compared with the predicted main output value, and if the comparison result is different, the IC chip is determined as defective.
  • the IC chip 100 is switched from the scan mode to the function mode by applying a scan deactivation signal to the scan activation port 160.
  • the functional mode when a clock signal is applied, the flip-flops 120, 130, and 140 capture the output values of the combination circuit 110, and this operation is called scan capture, and this mode is also called a scan capture mode.
  • a scan enable signal is applied to the scan enable port 160 to switch the IC chip from the functional mode back to the scan mode.
  • the unloaded output pattern is compared with a known prediction pattern to determine whether the IC chip is operating normally.
  • the prediction pattern is a scan pattern that is output through the scan output port 166 after applying the main input test data and the scan pattern when the IC chip is normal and performing a scan capture operation. to be. If the comparison result in step (3) is the same and the comparison result in step (7) is the same, the IC chip is good because the test result is pass and the IC chip is defective.
  • a test pass means a case where it is determined that the IC chip is fault-free, and a test failure means a case where it is determined that the IC chip is abnormal.
  • FIGS. 2 and 3 are block diagrams illustrating the configuration of an embodiment of an IC chip test system called an automatic test equipment (ATE) to which the present invention is applied.
  • ATE automatic test equipment
  • the chip test system includes host computers 200 and 300, tester bodies 210 and 310, test heads 220 and 320, and interface boards 230 and 330.
  • the device under test (DUT) 240, 340 located on the interface board for testing is an IC on the wafer or a packaged IC chip. If the DUT is an IC chip on a wafer, it may further include a prober 350.
  • an IC circuit, an IC chip on a wafer, or a packaged IC chip is collectively referred to as an IC chip or chip for convenience of description.
  • the tester bodies 210 and 310 control the scan test as a whole.
  • the tester body controls the overall process of setting up for the DUT test, generating the electrical signal for the DUT test, and observing and measuring the DUT test result signal.
  • the tester bodies 210 and 310 may be implemented as a computer including a central processing unit (CPU), a memory, a hard disk, a user interface, and the like, and according to an embodiment, a device power supply device for supplying power to the DUTs 240 and 340. It may further include a power supply).
  • the tester main body 210 or 310 controls a signal processing processor (DSP) (not shown) for processing various digital signals and the test heads 220 and 320, and a controller and a signal for applying a signal to the DUTs 240 and 340. It may include dedicated hardware such as a generator, software or firmware. Tester bodies 210 and 310 may also be called mainframes or servers.
  • DSP signal processing processor
  • the host computer 200 or 300 may be a computer such as a personal computer or a workstation.
  • the host computer 200 or 300 may be a device that allows a user to execute a test program, control a test process, and analyze test results.
  • the host computer 200 or 300 may include a central processing unit, a storage device such as a memory or a hard disk, a user interface, and the like, and may be connected to the tester bodies 210 and 310 by wire or wireless communication.
  • the host computers 200 and 300 may include dedicated hardware, software or firmware for controlling the test.
  • the host computer and the tester main body are shown separately, but the host computer 200 and 300 and the tester main body 210 and 310 may be implemented as a single device.
  • An example of memory of the tester main body 210 or 310 or the host computer 200 or 300 may be a DRAM, an SRAM, a flash memory, or the like, and a program and data for performing a DUT test may be stored in the memory.
  • Software or firmware of the tester main body 210 or 310 or the host computer 200 or 300 is a device driver program for operating a scan test, an operating system (OS) program, a program for performing a DUT test, and performs setup for a DUT test and a DUT test.
  • the signal may be stored in a memory in the form of an instruction code for generation of a signal, an observation analysis of a DUT test result signal, or the like, and may be performed by a central processing unit.
  • the scan pattern can be applied to the DUT by this program.
  • reporting and analysis data for DUT tests and test results can be obtained automatically through the program.
  • the language used in the program may be various languages such as C, C ++, and Java.
  • the program may be stored in a storage device such as a hard disk, magnetic tape or flash memory.
  • the central processing unit of the tester body 210 or 310 or the host computer 200 or 300 is a processor and executes code of software or a program stored in a memory. For example, when a user command is received through a user interface such as a keyboard or a mouse, the central processing unit analyzes the user's command and executes it through software or a program, and then outputs the result to a user interface such as a speaker, printer, or monitor. To the user through.
  • the user interface of the tester body 210, 310 or the host computer 200, 300 allows the user and the device to exchange information and communicate commands.
  • an interface device for user input such as a keyboard, a touch screen, a mouse, and the like
  • an output interface device such as a speaker, a printer, a monitor, and the like.
  • the test heads 220 and 320 include a channel for transmitting an electrical signal between the tester bodies 210 and 310 and the DUTs 240 and 340.
  • Interface boards 230 and 330 are provided on the test heads 220 and 320.
  • An interface board used for testing a packaged IC chip is generally called a load board, and an interface board used for testing an IC chip on a wafer is generally called a probe card.
  • host computer 200,300 includes IC chip test apparatus 250,360.
  • the IC chip test apparatus 250 or 360 shifts the target scan section to search for the available shift frequency among at least two scan sections included in the scan pattern set by scanning the scan path.
  • Shift frequency searching units 251 and 361 are provided to search for shift frequencies whose test results are normal or failed.
  • the shift frequency search units 251 and 361 may increase, decrease, or shift differently from at least one scan section among other scan sections shifting the shift frequency of the target scan section to the scan path when searching for the shift frequency for the target scan section. Set to Frequency to search for shift frequencies whose scan test results are normal or failed.
  • the shift frequency search units 251 and 361 may scan the shift scan frequency of the target scan section while increasing or decreasing the shift frequency of the target scan section. Search for the shift frequency.
  • the shift frequency search units 251 and 361 may scan either the first scan test result obtained by using the first shift frequency for the target scan section and the scan before the target scan section when searching for the available shift frequency for the target scan section.
  • the first shift frequency is determined as the shift frequency usable for the target scan section when the second scan test results obtained using the second shift frequency different from the first shift frequency for the section are all normal.
  • the IC chip test apparatus 250, 360 shifts the first scan pattern including the first scan section to the scan path to perform a test after the first test step and the first scan section.
  • a shift frequency search unit 251 or 361 which performs a second test step of performing a test by shifting a second scan pattern including a second scan section of the scan path to perform a test; Equipped.
  • the shift frequency searching units 251 and 361 shift the first scan section to the scan path at the first shift frequency in the first test step, and the second shift frequency different from the first shift frequency in the second test step.
  • the second scan step is performed when both the first scan test result of the first test step and the second scan test result of the second test step are normal.
  • the shift frequency is determined as the shift frequency available for the second scan section.
  • the first scan section is or is part of the first scan pattern and the second scan section is or is part of the second scan pattern.
  • the shift frequency search units 251 and 361 may increase or decrease differently from at least one scan section among other scan sections shifting the second shift frequency in the scan path when searching for a usable shift frequency for the second scan section. Set to another frequency to retrieve the shift frequency for the second scan section.
  • FIG. 2 and 3 illustrate that the IC chip test apparatus 250,360 is included in the host computer 200,300, this is just one example, and is included in a separate computer having a processor, so that the host computer 200,300 or the tester is included. It may be connected to the main body 210 and 310 to perform a function.
  • each configuration can be implemented integrally, or one configuration can be implemented by separating the configuration into multiple configurations Various design variations are possible.
  • the scan pattern refers to a bit pattern input to the scan path for the scan test or a bit pattern output from the scan path.
  • bit length of the scan pattern is the length of the bit pattern required for one scan test operation.
  • the bit length of the scan pattern may be equal to the bit length of the bit pattern shifted in the scan path until the scan capture operation is performed.
  • the bit length of the scan pattern may be equal to the number of bit storage elements such as flip-flops on the scan path.
  • the bit length of the scan pattern is not limited to the above description and may be variously set according to the scan test circuit.
  • Embodiments of the present invention can be applied not only to the IC chip of FIG. 1 but also to various types of chips shifting bit patterns in the scan path and shifting out output patterns from the scan path.
  • embodiments of the present invention are all applicable to various types of chips including circuits capable of shifting scan patterns into scan paths, scan capture operations, and shifting out captured bit patterns. Can be applied.
  • FIG. 4 is a conceptual diagram illustrating an example of a scan pattern that may be applied to a chip test according to at least one embodiment of the present invention.
  • the shift-in and shift-out operations are simultaneously performed to reduce the time required when the shift-in operation and the shift-out operation are performed in the scan mode.
  • the load and unload operations are performed at the same time.
  • the test result by the input pattern K-1 400 is simultaneously shifted out through the scan output port and unloaded.
  • the unloaded output pattern is compared with the prediction pattern K-1 440 for the input pattern K-1 400.
  • the prediction pattern K-1 440 and the input pattern K 430 for the input pattern K-1 400 may be managed in pairs in the test data or file.
  • an input pattern K 430 and an input pattern K-1 400 that are shifted in through a scan input port to perform a scan test by overlapping the shift-in and shift-out operations.
  • Predicting pattern K-1 (440) is managed in pairs.
  • the scan patterns may be in order from each other.
  • the scan patterns may be rearranged in various ways out of order.
  • the output pattern shifted out simultaneously when the first scan pattern is shifted in the scan path is a Don't-care pattern or a scan path state due to a reset of the chip under test.
  • Another way to minimize scan test time is to reduce the total number of scan patterns for the scan test and to increase the scan shift speed.
  • increasing the scan shift speed means increasing the shift frequency of the shift-in or shift-out of the scan pattern or decreasing the period of the shift frequency.
  • Lowering the scan shift rate means lowering the shift frequency or increasing the period of the shift frequency.
  • optimizing the scan shift rate means optimizing the shift frequency or optimizing the period of the shift frequency.
  • each increase or decrease in the shift frequency is substantially the same as the decrease or increase in the period of the shift frequency, the following description will mainly describe a method of minimizing the scan test time from the viewpoint of increasing or decreasing the shift frequency. Therefore, even if there is no explicit description below, an increase or decrease in frequency can be interpreted as a decrease or increase in the period of the frequency, and a decrease or increase in the period of the frequency can be interpreted as an increase or decrease in the frequency.
  • the period of the frequency may be simply referred to as a period or may be referred to as the clock period of the input clock.
  • 5 through 9 are conceptual views illustrating various examples of a method of dividing test data into at least one scan section in order to minimize the time of chip test according to at least one embodiment of the present invention.
  • a bit pattern of test data 500 shifted in a scan path is divided into a plurality of scan sections 510, 512, 514, 516 and 518 for testing an IC chip, and an optimum shift frequency for each scan section 510, 512, 514, 516 and 518 is found. Apply at the time of scan test to save scan test time.
  • the bit pattern 500 of the test data may be composed of a plurality of scan patterns as shown in FIG.
  • a plurality of scan patterns may be used for testing an IC chip.
  • the scan section may consist of at least one scan pattern or part of a scan pattern, and further reduce scan test time by finding an optimum shift frequency for each scan section and applying the scan section.
  • the scan section 600 is composed of one scan pattern and may correspond one-to-one with the scan pattern. That is, the scan pattern may soon be a scan section.
  • the scan section 610 may include two scan patterns.
  • the number of scan patterns included in the scan section may be variously changed according to an embodiment.
  • the scan section 620 may be configured as part of the first scan pattern and part of the second scan pattern.
  • the scan section 630 may be configured as part of one scan pattern.
  • one scan pattern may be divided into two scan sections 640 and 650.
  • the number of scan sections included in one scan pattern may be variously changed according to embodiments.
  • test data may not only be divided by any one of the above-described salping various embodiments 600, 610, 620, 630, 640 and 650, but may also be divided by applying two or more of these embodiments.
  • the test data including the N scan patterns of FIG. 6 may include a first scan section 600 including one scan pattern, a second scan section 610 including two scan patterns, and one scan pattern.
  • the third and fourth scan sections 640 and 650 may be divided into three and fourth scan sections 640 and 650.
  • sections having identical and consecutive bit values in a bit pattern of the test data 700 may be divided into scan sections 702, 704, 706, 708, and 710.
  • scan sections 702, 704, 706, 708, and 710 When the same bit value is shifted continuously in the scan path, the bit value switching activities of the scan path are reduced and power consumption is reduced. Therefore, a high shift frequency may be allocated to the scan section having the continuous bit values.
  • the test data 700 may be divided into at least one scan section 702, 704, 706, 708, 710 based on a boundary at which a bit value changes from 0 to 1 or 1 to 0 in the bit pattern of the test data 700.
  • M M is an integer
  • bits may be bundled and divided into scan sections 720 and 722 in the interval 710 of a bit pattern in which bit values of 0 or 1 are consecutive.
  • At least two intervals 702 and 704 are grouped into one scan section without dividing the interval into scan sections. Division into 703.
  • the scan section 810 may be divided into a plurality of sub scan sections 812 and 814.
  • the scan section 810 having a relatively low optimal shift frequency among the optimum shift frequencies found by the scan sections 810 and 820 is divided into a plurality of sub scan sections 812 and 814, and the divided sub scan sections 812 and 814. Again we can find the optimal shift frequency.
  • the number of scan sections for dividing the test data in consideration of an estimated time required to find an optimal shift frequency to be applied to each scan section of the test data 900 and 910 (hereinafter, referred to as 'estimated time'). Can be determined. As the number of scan sections increases, the estimated time taken to find the optimal shift frequency of the entire scan section increases. The estimated time required may be calculated by a predetermined formula indicating a relationship between the number of scan sections and the estimated time required.
  • the number N of scan sections for dividing the test data 900 is determined such that the estimated time required is less than A time. If there is a constraint of B time (A> B) that can be used to find the optimal shift frequency, the number of scan sections M (N> M) to divide the test data 910 so that the estimated time is less than B time This is determined.
  • the test data 900 is divided into the determined number of scan sections. For example, a method of dividing the test data 900 into N scan sections having an equal bit length, and splitting sections having the same and consecutive bit values into scan sections as shown in FIG. Various methods may be applied, such as dividing only until there are dogs.
  • the following information can be used to calculate the estimated time required.
  • test data e.g, dividing by a certain bit length, dividing by a certain number, or by boundary where the bit value changes).
  • the performance of the device on which the method of finding the optimal shift frequency is implemented for example, processor performance (CPU speed, etc.), capacity and speed of memory or hard disk, etc.)
  • SSN represents the number of scan sections
  • SPN represents the number of scan patterns
  • SBL represents the bit length of the scan pattern
  • SFP represents the period of the shift frequency
  • FN represents the number of increase of the shift frequency for finding an optimal shift frequency per scan section.
  • Equation 1 if the expected time is given, it may be satisfied to determine the number of scan sections.
  • FIG. 10 is a graph illustrating a relationship between the number of scan sections and a scan test time reduction rate according to at least one embodiment of the present invention.
  • the number of scan section divisions of the test data may be determined using transition information of the scan test time reduction rate according to the number of scan sections or the division method of the scan sections. As the number of scan sections optimized for the shift frequency increases, the time reduction rate of the scan test using the test data may increase.
  • the vertical axis represents a reduction ratio of scan test time required when using an optimum shift frequency for each scan section compared to scan test time required when using a single shift frequency for all test data.
  • the horizontal axis represents the number of scan sections optimized for the shift frequency.
  • the average bit length of the scan sections is shortened. And the shorter the bit length of the scan section, the higher the optimum shift frequency, the shorter the scan test time.
  • FIG. 11 is a conceptual diagram illustrating an example of allocating a shift frequency for each scan section to minimize scan test time according to at least one embodiment of the present invention.
  • a plurality of shift frequencies are assigned to each scan section.
  • a single shift frequency is used in which all scan patterns of the test data can be normally shifted in the scan path of the IC chip.
  • This single shift frequency is also called a nominal shift frequency.
  • the nominal shift frequency can be the shift frequency used when creating a scan pattern with ATPG software, or a slightly adjusted shift frequency based on it, and all scan patterns for testing the IC chip are normally shifted in the scan path of the IC chip.
  • a single frequency it can be a fairly low frequency (eg about 5 MHz).
  • the scan test time is considerably time-consuming, especially in the mass production test of the IC chip, and the time-to-market of the IC chip. may have a significant impact on the market. For example, assuming that it takes 2 seconds to test one IC chip, testing 10 million chips sequentially takes about 5,556 hours, or about 231 days. Even if you test several chips at the same time using expensive equipment, it takes a lot of test time. IC chip test service companies typically charge in proportion to the number of test equipment used and the test time, so chip test time can have a significant impact on chip cost.
  • the overshift frequency may cause an overkill problem in which a good product is determined to be a defective product due to a critical path delay time problem, a deeper power supply noise effect, a deeper interference effect between signal lines, and the like. This can affect yield and cost, which are very important for IC chip production.
  • the present embodiment does not apply a single shift frequency such as a nominal shift frequency to the entire scan pattern, but allocates an optimal shift frequency that can be normally shifted in the scan path for each scan section.
  • a process of finding an optimal shift frequency for each scan section will be described in more detail with reference to FIG. 12 or below.
  • the optimal shift frequency refers to a shift frequency that is less than or equal to the maximum shift frequency available for the scan section.
  • scan section 1 is assigned a shift frequency A
  • scan section 2 is assigned a shift frequency B
  • Scan section 3 is then assigned the same shift frequency A as scan section 1.
  • each scan section may be assigned the same shift frequency or different shift frequencies.
  • a plurality of shift frequencies may be assigned to one scan pattern.
  • two scan sections 640 and 650 belonging to one scan pattern may be assigned different shift frequencies. That is, two shift frequencies are allocated to one scan pattern.
  • Each scan section assigned a shift frequency may be integrated into a section group according to an embodiment.
  • the second scan section and the third scan section may be grouped into section groups, and a smaller shift frequency of shift frequencies A and B of each scan section or less may be assigned to the corresponding section group.
  • the main input test data is applied to the main input port and the scan result observation at the main output after the scan pattern is input to the scan path may or may not be applied to the chip test process of the following embodiments.
  • FIG. 12 is a conceptual diagram illustrating an example of a method for finding a shift frequency for minimizing scan test time according to at least one embodiment of the present invention.
  • the input patterns 1202, 1204, and 1206 are bit patterns input to the scan path 1210.
  • the scan section K currently being determined for shift frequency corresponds one-to-one with the input pattern K 1204.
  • the bit pattern located before or after the input pattern K 1204 that contains the scan section K (hereinafter referred to as the target scan section K) for which to find or determine the optimal shift frequency may be a secondary scan section or an auxiliary bit for the target scan section. It can be called a pattern.
  • the target scan section K 1204 corresponds one-to-one with the scan pattern M
  • the input pattern K-1 1202, the input pattern K 1204, and the input pattern K + 1 1206 are respectively the scan pattern M-1
  • the scan pattern M and the scan pattern M + 1 may correspond one-to-one.
  • the output pattern of the scan path 1210 for the target scan section K 1204 is the output pattern K of the scan path 1210 for the scan pattern M.
  • the output pattern K 1224 may be a scan capture result pattern for the target scan section K 1204 or a pattern in which scan pattern M is output as it is from the scan path.
  • the output pattern of the scan path for the input pattern K-1 1202 is the output pattern K-1 of the scan path for the scan pattern M-1 ( 1222).
  • the output pattern K-1 1222 may be a scan capture result for the scan pattern M-1 or a pattern in which the scan pattern M-1 is output as it is from the scan path.
  • the output pattern of the scan path for the input pattern K + 1 1206 is the output pattern K + 1 of the scan path for the scan pattern M + 1.
  • the output pattern K + 1 may be a scan capture result pattern for the scan pattern M + 1 or a pattern in which the scan pattern M + 1 is output as it is from the scan path.
  • the input pattern K-1 1202 is the scan section K (in scan pattern M-1 and scan pattern M). 1204) may be included.
  • Input pattern K + 1 1206 may include portions other than scan section K 1204 in scan pattern M + 1 and scan pattern M.
  • the output pattern K 1224 of the scan path for the target scan section K 1204 is a scan capture for the target scan section 1204. It may be a result pattern or a scan capture result pattern for scan pattern M with scan section K included. Alternatively, the output pattern K 1224 may be a pattern in which the scan section K 1204 is output as it is from the scan path or a pattern in which the scan pattern M including the scan section K 1204 is output as it is from the scan path.
  • the output pattern K-1 1222 of the scan path for the input pattern K-1 1202 is determined for the scan pattern M-1. It may be an output pattern or an output pattern for scan pattern M-1 and a portion of scan pattern M.
  • the output pattern K + 1 of the scan path for the input pattern K + 1 1206 may be an output pattern for the scan pattern M + 1 or an output pattern for the scan pattern M + 1 and a portion of the scan pattern M.
  • the output pattern of the scan path for the portion of the scan pattern M included in the input pattern K-1 1202 or the input pattern K + 1 1206 may be the scan pattern M including the target scan section K 1204.
  • the output pattern for the input pattern K-1 1202 or the input pattern K + 1 1206 is obtained by outputting the input pattern K-1 1202 or the input pattern K + 1 1206 as it is from the scan path. It may be a pattern.
  • target scan section K 1204 may span a plurality of scan patterns.
  • the input pattern K-1 1202 may include a portion of the scan pattern M-1 excluding the portion of the target scan section K 1204, and the input pattern K + 1 1206 is the scan pattern M + 1. May include a portion excluding a portion of the target scan section K 1204. In this case, it is possible to separately determine the optimum shift frequency for each part of the target scan section K 1204 over each scan pattern, and determine the optimum shift frequency assignable for the target scan section K 1204. .
  • the scan pattern may be divided into various types of scan sections as described with reference to FIGS. 5 to 10, and the input pattern K and the input pattern K-1 or the input pattern K + 1 located before and after the scan section may be divided according to the divided form of the scan section.
  • the form may also vary. That is, the input pattern K-1 1202 or the input pattern K + 1 1206 may be composed of at least one scan section.
  • FIG. 12 illustrates an example of a method for minimizing scan test time when the shift-in and the shift-out described in FIG. 4 are overlapped.
  • FIG. 12 illustrates one example according to the present invention, and the present invention is not limited to the case where the shift-in and the shift-out described in FIG. 4 are performed at the same time.
  • the scan test of the IC chip determines whether the test is normal by comparing the test result pattern 1220 with respect to the input pattern 1200 with the prediction pattern 1230. That is, the result pattern 1220 obtained by loading the input pattern 1200 into the scan path 1210 and performing a capture operation or unloading the input pattern without loading after the input pattern is loaded and unloaded with the prediction pattern 1230. The result pattern 1220 is compared to determine whether the test is normal.
  • an output pattern that is simultaneously shifted out (or sequentially) when the target scan pattern or the target scan section is shifted in the scan path is also normal. Check if it is. For example, even if the target scan pattern or the target scan section is normally shifted in the scan path at the increased shift frequency, an error may occur in the test result pattern for the previous input pattern shifted out at the increased shift frequency.
  • input pattern K-1 1202 and input pattern K + 1 1206 to determine whether scan section K 1204 that is the current shift frequency determination target is normally shifted in the scan path at a specific shift frequency can be used together. That is, each time before the target scan section K 1204 is repeatedly input to the scan path 1210, an input pattern K-1 1202 capable of initializing the scan path to a constant bit pattern may be used. In addition, whenever the output pattern of the scan path for the k-th scan section 1204 is repeatedly shifted out, an input pattern K + 1 1206 that is shifted in the scan path by a constant bit pattern may be used.
  • the input pattern K-1 1202 is the scan pattern M-1 used for the actual scan test located in front of the target scan section K 1204 or It may be a prediction pattern for a result pattern obtained by scanning and capturing the scan pattern M-1 on the scan path.
  • the input pattern K-1 1202 is a scan pattern used for the actual test located in front of the target scan section K 1204. It may include a prediction pattern for a result pattern obtained by scan capture after loading M-1 or scan pattern M-1 in the scan path. Also, the input pattern K-1 1202 may include a portion of the scan pattern M except the target scan section K 1204. Here, a portion of the scan pattern M except the target scan section K may be part of a bit pattern used for the actual scan test.
  • the input pattern K-1 1202 may be configured as a bit '0' or '1' oriented or a continuous bit '0' or '1' oriented to reduce the switching operation of the scan path. It may be a pattern.
  • the input pattern K-1 1202 may include at least one scan section as shown in FIG. 13.
  • the k + 1th input pattern 1206 is the scan pattern M + 1 or scan used for the actual scan test located behind the scan section K 1204. It may be a prediction pattern for a result pattern obtained by scanning and capturing a pattern M + 1 into a scan path.
  • the input pattern K + 1 1206 is used for the actual scan test located behind the target scan section K 1204.
  • the input pattern K + 1 1206 may include a portion of the scan pattern M except the target scan section K 1204.
  • the portion except for the target scan section K 1204 may be part of a bit pattern used for the actual scan test.
  • the input pattern K + 1 1206 is composed of bits '0' or '1' oriented or consecutive bits '0' or '1' oriented so as to reduce switching operation on the scan path. It may be a pattern.
  • the input pattern K + 1 1206 may include at least one scan section as shown in FIG. 13.
  • the input pattern positioned before the first scan section and after the last scan section, respectively is composed of bit '0' or '1' oriented or consecutive bit '0' or
  • the pattern may be any predetermined pattern that is mainly composed of '1'.
  • the input pattern located before the first scan section may be a value on the scan path when the chip under test is in the reset state.
  • input pattern K-1 1202 or input pattern K + 1 1206 may each consist of one or more scan sections, the shift frequencies of which are the current shift frequency determination targets. There may be no constraint on finding the maximum shift frequency of scan section K 1204.
  • the input pattern K-1 1202 can normally shift in the scan path up to 30 MHz
  • the target scan section K 1204 can normally shift in the scan path up to 50 MHz. If the input pattern K-1 1202 and the target scan section K 1204 are sequentially shifted in the scan path with the same shift frequency while increasing the shift frequency, the maximum shift frequency that can be found for the target scan section K 1204 is found. Is constrained to 30 MHz. That is, when the shift frequency exceeds 30 MHz, the output pattern and the prediction pattern for the input pattern K-1 1202 may be different. In addition, even when the input pattern K + 1 1206 is normally shiftable in the scan path up to 30 MHz, the maximum shift frequency that can be found for the target scan section K 1204 may be limited to 30 MHz.
  • the shift frequency of input pattern K-1 1202 or input pattern K + 1 1206 is a preset shift frequency (30 MHz in the above example). May not exceed.
  • the shift frequency of the input pattern K-1 1202 or the input pattern K + 1 1206 is fixed to a preset shift frequency (30 MHz or less in the above example), and the shift of the target scan section K 1204 is performed. Only the frequency can be increased or decreased to find the maximum shift frequency available for the target scan section K 1204.
  • the shift frequency is increased or decreased together up to the preset shift frequency (30 MHz or less in the above example) for the input pattern K-1 1202, the target scan section K 1204, and the input pattern K + 1 1206.
  • the preset shift frequency 30 MHz or less in the above example
  • only the shift frequency of the target scan section K 1204 may be increased or decreased.
  • the shift frequency of the target scan section K 1204 and the shift frequencies of the remaining input patterns 1202 and 1206 may be controlled differently.
  • the maximum allowable shift frequency of the input pattern K-1 1202 or the input pattern K + 1 1206 is greater than the maximum shift frequency of the target scan section K 1204, the target scan section K 1204 and the remaining input patterns ( The shift frequencies of 1202 and 1206 can be increased or decreased in the same manner.
  • the preset shift frequency may be variously changed according to an exemplary embodiment such as a nominal shift frequency, a shift frequency adjusted with a nominal shift frequency, or a preset value in a test device by a program or a value preset by a user. It is not necessarily limited to the above example.
  • the input pattern K-1 1202 or the input pattern K + 1 1206 may be shifted in the scan path by applying the frequency below.
  • the scan test time minimization apparatus uses an optimal shift frequency for each scan section of the input pattern K-1 1202, and shifts the nominal shift frequency or the nominal shift frequency with respect to the input pattern K + 1 (1206). Can be applied.
  • the input patterns 1202, 1204, and 1206 are sequentially input to the scan path 1210 while increasing or decreasing the shift frequency of the target scan pattern K to determine whether the actual output pattern 1220 is the same as the prediction pattern 1230. .
  • a scan capture operation may be performed on at least one of the input patterns 1202, 1204, and 1206.
  • the scan test time minimization apparatus uses the nominal shift frequency as the initial shift frequency, and increases the shift frequency in units of variation of the shift frequency preset in the scan test time minimization apparatus. That is, after shifting in and loading the input pattern K-1 1202 into a preset shift frequency equal to the nominal frequency in the scan path, the target scan section K 1204 is scanned at a shift frequency of "initial shift frequency + increment". Shift-in, and at the same time shift the test result (that is, the output pattern K-1) 1222 by the input pattern K-1 1202 and compare it with a previously known prediction pattern K-1 1232 for comparison. .
  • the preset shift frequency of at least one scan section included in the input pattern K-1 1202 or the input pattern K-1 1202 may be different from the initial shift frequency of the target scan section K 1204.
  • the output pattern K 1224 obtained by shifting out the test result for the target scan section K 1204 at the same time as the shift of the input pattern K + 1 1206 is the same as the predictive pattern K 1234. Compare. In this case, when the target scan section K 1204 is a part of the scan pattern as shown in FIG. 14, the input scan pattern K-1 1202, the target scan section K 1204, the input pattern K + 1 1206 and each of them The output pattern is as described above.
  • the above-mentioned preset shift frequency may be such that it does not constrain the search for the optimum shift frequency of the target scan section K 1204.
  • the shift frequency of input pattern K-1 1202 or input pattern K + 1 1206 is such that it does not increase or decrease with the shift frequency of target scan section K 1204 or the target scan section.
  • a frequency different from K 1204 may be used, wherein a shift frequency that normally inputs the scan section of input pattern K-1 1202 or input pattern K + 1 1206 into the scan path is used.
  • the preset shift frequency may vary depending on the embodiment such as a value adjusted to the nominal shift frequency in addition to the nominal shift frequency, a value set in the device by a program, or a value set by the user. It is possible to change it, but is not necessarily limited to the above example.
  • the current shift frequency is applied to the target scan section K 1204. Available shift frequency for.
  • the scan test time minimizing apparatus increases the shift frequency for the target scan section K 1204 again by a predetermined amount, and performs an input pattern to the scan path from the input pattern K-1 1202 as described above. 1220 and the prediction pattern 1230 are performed again.
  • the shift frequency for the target scan section K 1204 is continuously increased to perform a point where the output pattern 1220 and the prediction pattern 1230 are different, and the shift frequency before the point is less than or equal to the target scan section K ( It is determined by the optimal shift frequency of 1204).
  • the foregoing embodiment mainly describes a method of finding an optimum shift frequency by increasing the shift frequency.
  • the output pattern 1220 and the prediction pattern 1230 of the target scan section K 1204 are different from each other. It is possible to find a point where the output pattern 1220 and the prediction pattern 1230 are identical by repeatedly decreasing from a high frequency.
  • the optimal shift frequency of the target scan section K 1204 may be determined to be equal to or less than the shift frequency at the point where the output pattern 1220 and the prediction pattern 1230 are the same.
  • the shift frequency may be increased or decreased within the range set in the scan test time minimizing apparatus.
  • the pattern 1220 and the predictive pattern 1230 are identical to each other and find a point that is different or different, the shift frequency may be stopped. In this case, the time required to find the maximum available shift frequency for each scan section can be reduced.
  • the initial shift frequency for finding an optimal shift frequency for the target scan section K 1204 may be set in addition to the nominal frequency, and may not be increased at a low shift frequency, but rather as an output pattern and a prediction pattern. Starting at these different high shift frequencies, one may find the shift frequency at the point where the output pattern and the prediction pattern become the same while lowering the shift frequency.
  • various algorithms may be used to change the shift frequency in various ways to find an optimal shift frequency at a faster time.
  • a binary search algorithm may be used. For example, if the shift frequency is test normal at 10 MHz and the test fails at 20 MHz, try the next shift frequency of 15 MHz in between. If the test is normal, try between 15MHz and 20MHz. If this fails, try between 10MHz and 15MHz.
  • the test normal means that the test target chip is determined to be good, and the test failure means that the test target chip is determined to be defective.
  • Binary search can reduce the time it takes to find a frequency that is the boundary between test normal and failure, or a range of available frequencies that are normal to test, than a linear search. For example, if a linear search is used to find the maximum test normal frequency in N frequency increments, then a binary search can find the maximum normal test frequency in about log 2 (N) times. The use of binary search reduces the search time for the maximum frequency that is normal for the test. The smaller the unit value of the total number of scan sections and the frequency that is increased or decreased by the test equipment, the more effective than the linear search method.
  • the optimum frequency or period may be found or determined in consideration of a variation margin of a supply voltage supplied to the chip under test. For example, the following steps can be used to quickly find the optimal frequency or period within the range of voltage supplied to the chip under test.
  • the scan test time minimizer changes the voltage supplied to the chip under test by a certain unit and finds the maximum shift frequency or shift frequency range in which the test data of the test data is normal for each voltage. In other words, instead of looking for a shift frequency for each scan section obtained by dividing the test data, the maximum shift frequency or the shift frequency range available for the entire test data is found.
  • the scan test time minimization device selects a specific voltage to supply to the chip under test.
  • the specific voltage to be supplied to the chip under test is a voltage representing the lowest maximum shift frequency among the maximum shift frequencies for each voltage found in step 1 or an adjacent voltage of the voltage.
  • the voltage supplied to the chip under test may be selected in consideration of a test setup, a manufacturing process, or a test process.
  • the scan test time minimization device supplies the specific voltage selected in step 2 to the chip under test.
  • the scan test time minimization apparatus detects the test normal or failure by the shift frequency of each scan section while increasing or decreasing the shift frequency for each scan section while supplying a specific voltage.
  • the scan test time minimization apparatus finds or determines the optimal shift frequency for each scan section by using the shift frequency information to which the test normal or failure result of each scan section found in step 3 is mapped.
  • the device changes the supply voltage to the chip under test and checks whether the test result is normal by using the optimum shift frequency for each scan section found or determined in step 4.
  • the range of voltage change in step 5 may be the same as the range of voltage change in step 1.
  • the change range of the voltage in step 5 may be a range in which the change range in step 1 is adjusted in consideration of a test setup, a manufacturing process, a test process, or the like.
  • the scan section K 1204 for finding the optimal shift frequency may be configured as part of the scan pattern M as shown in FIG. 14. That is, the length of the target scan section K 1204 may be shorter than the length of the scan path. In this case, in the scan pattern M including the target scan section K 1204, the shift frequency of the portion except the target scan section 1204 is not limited to finding the optimal shift frequency of the target scan section K 1204.
  • the shift frequency of the portion of the scan pattern M except the target scan section K 1204 may not increase or decrease with the shift frequency of the target scan section K 1204, or may be different from the target scan section K 1204. Can be used.
  • the shift frequency of the portion of the scan pattern M excluding the target scan section K 1204 is a shift frequency at which the portion except the target scan section K 1204 is normally input to the scan path. Can be used.
  • the shift frequency applied to the portion except the target scan section K 1204 in the scan pattern M may be less than or equal to the nominal shift frequency, or according to the embodiment of the present invention. If the optimal shift frequency is already determined through the method, a predetermined shift frequency may be used as below the optimal shift frequency. As described above, the target scan section K 1204 finds an optimal frequency through shift frequency increase and decrease.
  • the preset shift frequency may be variously changed according to an exemplary embodiment, such as a value of adjusting a nominal shift frequency, a value set in a device by a program, or a value set by a user, but is not necessarily limited to the above example.
  • FIG. 12 illustrates a method of finding an optimal shift frequency of the target scan section K 1204 using the input pattern K-1 1202 together, but is not necessarily limited thereto. According to an embodiment, only the output pattern of the scan path for the scan pattern including the target scan section K 1204 or the target scan section K 1204 may be compared with the prediction pattern to find or determine the optimal shift frequency.
  • an output pattern for the scan pattern immediately preceding the scan pattern including the output pattern or the target scan section K 1204 may also be compared with the prediction pattern.
  • the target scan section K 1204 may be understood as the available shift frequency of the target scan section K 1204.
  • the output pattern K 1224 of the scan path for the scan pattern M including the target scan section K 1204 is the prediction pattern K.
  • the target scan section K when the output pattern K-1 1222 of the scan path for the scan pattern M-1, which is the same as (1234) and is located before the scan pattern M, is the same as the prediction pattern K-1 1232
  • the shift frequency used when shifting 1204 to the scan path may be understood as the available shift frequency of the target scan section K 1204.
  • the reason for comparing the output pattern 1222 and the prediction pattern 1232 for the target scan section K 1204 as well as the input pattern 1202 positioned in front of the target scan section K 1204 is the input pattern positioned in front of the target scan section K 1204. This is because the output pattern of the scan path for (or part of the input pattern) can be affected by the frequency that is the shift of the target scan section K 1204.
  • the shift-out output pattern for the input pattern is a pattern obtained by performing a scan capture operation after an input pattern (or a part of the input pattern) located in front of the target scan section K 1204 is input to the scan path, or a scan capture operation It may be a pattern output from the scan path without.
  • FIG. 16 is a graph illustrating an example of a method for finding an available shift frequency of a scan pattern according to at least one embodiment of the present invention
  • FIG. 17 is a graph for finding an optimal shift frequency according to at least one embodiment of the present invention.
  • the shift frequency of the scan pattern is increased or decreased, a graph showing a case where a test result of another scan pattern fails.
  • the first scan pattern, the second scan pattern, and the third scan pattern are sequentially input to the scan path.
  • a shift-in for example, 5 MHz
  • a shift frequency at which a scan test result by the first scan pattern becomes normal is used for shifting the first scan pattern.
  • the shift frequency of the second scan pattern is sequentially increased from 5 MHz to 25 MHz, the test results of the first scan pattern and the second scan pattern are all normal. In this case, all shift frequencies below 25 MHz are shift frequencies usable for the second scan pattern.
  • the test result of the second scan pattern is normal but the test result of the first scan pattern is failed. This is because the test result of the first scan pattern shifted out is affected by the shift frequency of the second scan pattern. Therefore, in at least one embodiment of the present invention, not only the second scan pattern to find the optimal shift frequency but also the test result of the first scan pattern, which is the input pattern before the second scan pattern, is also normal, the second scan pattern Of available frequencies.
  • the scan section to find the optimal shift frequency may be part of the scan pattern.
  • the shift frequency when the test results of the first scan pattern as well as the second scan pattern including the target scan section to find the optimal shift frequency are all available frequencies of the target scan section.
  • a shift frequency that normally inputs the bit pattern into the scan path is used.
  • a shift frequency is used for the third scan pattern that is normally shifted in the scan path and at the same time can normally shift out the test result for the second scan pattern.
  • the shift frequency and the first scan section Scan tests can be performed with different shift frequencies in two scan sections.
  • each different shift frequency used for the two scan sections may be equal to or less than the shift frequency value at which the scan test using the two scan sections becomes normal.
  • the scan test may be performed by making the shift frequency of the second scan section larger or smaller than the shift frequency of the first scan section. This is used to reduce the production test time of the chip under each shift frequency of two neighboring scan sections when the test result for the fault-free chip is normal. That is, the effects of scan sections adjacent to each other on each other should be considered in the scan test.
  • the influence of the shift frequency of the second scan section which is subsequently input when the scan capture result by the first scan section is shifted out is taken into consideration. Should be.
  • the bit value of the result pattern may change according to the shift frequency.
  • the influence of the shift frequency of the second scan section which is subsequently shifted in when the first scan section is shifted in should be considered .
  • the bit value of the first scan section shifted in the scan path may be changed by the shift frequency of the second scan section.
  • the first scan section and the first scan section belonging to the second scan pattern are shifted out. 2
  • the influence of the scan section should be considered. If these effects are not taken into account, the test test results for chips without failures during production testing can be test failures.
  • the input path located in front or behind the target scan section as well as the scan path for the scan pattern located before or after the scan pattern including the target scan section 1204 Compare the output pattern with the predictive pattern to see if the IC chip under test can actually be tested as normal.
  • this process may be repeated while increasing or decreasing the shift frequency to find or determine the optimal shift frequency of the target scan section.
  • the shift frequency at which the test result is normal is the available shift frequency of the target scan section.
  • the output pattern of the scan path for the target scan section is a pattern obtained by loading the target scan section into the scan path and performing a capture operation, or outputs a scan pattern including the target scan section or the target scan section from the scan path without the scan capture operation. It may be one pattern.
  • the output pattern for the target scan section that is shifted out of the scan path is located immediately after the target scan section and affects the bit values of the shifted-in input pattern.
  • the output pattern for the scan pattern including the target scan section shifted out of the scan path is located immediately after the scan pattern containing the target scan section and shifted. This can affect the bit value of the scan pattern being read.
  • the shifted input pattern located later may affect the bit value of the output pattern of the target scan section.
  • Input patterns (or scans) that are positioned immediately after the shift-in when the output pattern of the scan path for the target scan section or scan pattern including the target scan section is shifted out to reduce or eliminate the influence of the input pattern (or scan pattern).
  • the shift frequency of the pattern may be used after the target scan section to shift the input pattern (or scan pattern) to be shifted in the scan path.
  • the shift frequency of the input pattern (or part of the input pattern) located before or after the target scan section may be the same or different shift frequency as the target scan section.
  • a shift frequency is used in which an input pattern located before or after the target scan section can be normally shifted in the scan path.
  • an input pattern located before or after the target scan section for which the current maximum shift frequency is to be found may limit the maximum usable shift frequency of the target scan section as described above.
  • the maximum available shift frequency of the input pattern located before or after the target scan section may be lower than the maximum available shift frequency of the target scan section.
  • 18 through 20 are conceptual views illustrating an example of a configuration of scan patterns, scan sections, and shift frequency information required to find available shift frequencies of a scan section.
  • a scan pattern for searching for an available shift frequency or an optimum shift frequency for testing a chip normally is a scan pattern.
  • Each scan pattern N + 1, scan pattern N + 2 and scan pattern N + 3 of the test data 1800 are scan sections for which to find an available shift frequency or an optimal shift frequency.
  • FIG. 18 shows the configuration of scan pattern, scan section, and shift frequency information required to find or determine the available shift frequency or the optimum shift frequency of each of scan pattern N + 1, scan pattern N + 2, and scan pattern N + 3. .
  • T1, T2, T3, and Target_T represent information related to the scan shift frequency or the period of the scan shift frequency, and for convenience of description, a timing identifier, a timing set, or a timing. It can be called information.
  • the timing information may include or represent the shift frequency or the shift frequency as information related to the shift frequency or the shift frequency.
  • the timing information can be used to identify or control the scan pattern or scan section.
  • the test apparatus may increase or decrease the shift frequency or period of the shift frequency of the scan pattern or scan section identified by the timing information.
  • T1 represents information related to the shift frequency or the period of the shift frequency for the scan pattern N, and may be referred to as timing information of the scan pattern N.
  • Target_T for the scan pattern N + 1 represents information related to a period of the shift frequency or the scan shift frequency for the scan pattern N + 1, which is a scan section for which an available shift frequency or an optimum shift frequency is to be found, and the scan pattern N It may also be called timing information of +1. That is, in FIG. 18, T1, T2, and T3 are timing information of a scan pattern located in front of a scan section to find an optimal shift frequency, and Target_T is timing information of a scan section targeted for shift frequency optimization.
  • At least two or more of Target_T, T1, T2, and T3 may use the same or different shift frequencies or periods of shift frequencies.
  • the period information of the shift frequency or the shift frequency of T1, T2, or T3 is used as the period of the shift frequency or the shift frequency such that a scan pattern or a scan section corresponding to T1, T2, or T3 can be normally input to the scan path. do.
  • the shift frequency or the period of the shift frequency corresponding to Target_T may be increased or decreased to find an optimal value.
  • the present invention is not limited to the example of FIG. 18, one or more shift frequencies, periods of shift frequencies, or timing information may be allocated or used to one scan pattern.
  • the search data 1810, 1820, 1830 used to find the available shift frequency or the optimal shift frequency of a scan section includes at least two scan patterns as shown in FIG. Can be configured.
  • the search data 1810 for finding an available shift frequency or an optimum shift frequency of the scan pattern N + 1 includes at least the scan pattern N + 1 and the scan pattern N located in front of the scan pattern N + 1.
  • a scan section or scan pattern included in the search data 1810, 1820, 1830 may be repeatedly input to the scan path to find an available shift frequency or an optimal shift frequency of a particular scan section.
  • whether the test is normal or failed for each scan pattern is determined based on a scan test output pattern of the chip using at least two scan patterns included in the search data 1810, 1820, 1830.
  • the output pattern may be compared with the prediction pattern, and the prediction pattern may be included in the search data 1810, 1820, and 1830 to be managed.
  • the search data 1810, 1820, and 1830 may include each prediction pattern corresponding to each scan pattern N + 1 and each output pattern for the scan pattern N positioned in front of the scan pattern N + 1.
  • the available shift frequency or the optimal shift frequency of the scan section can be found. For example, the available shift frequency or the optimal shift frequency of the scan pattern N + 1 corresponding to Target_T may be found.
  • a scan test is performed using scan pattern N + 1 and scan pattern N located in front of it to find the available shift frequency or optimal shift frequency of scan pattern N + 1.
  • the test success or failure may be determined based on the scan test output patterns of the chips for the two scan patterns N + 1 and N, respectively. Then, the available shift frequency or the optimal shift frequency for the scan pattern N + 1 can be found.
  • the shift frequency in which scan test results using scan pattern N + 1 and scan pattern N located before it are both normal is the usable shift frequency of scan pattern N + 1.
  • a scan section for finding a usable shift frequency or an optimal shift frequency is a scan pattern. At least three or more scan patterns are used, including scan patterns located before and after the target scan section to find the optimal shift frequency for the scan section.
  • the search data 1910, 1920, 1930 used to find an available shift frequency or an optimal shift frequency of a scan section includes at least three scan patterns.
  • Scan patterns or scan sections of the search data 1910, 1920, 1930 used to find available shift frequencies or optimal shift frequencies may be repeatedly input to the scan path.
  • the IC chip determines whether the test succeeds or fails. Then, based on the success of the test, the available shift frequency of the scan section to find the optimum shift frequency can be found.
  • the shift frequency when the test result is normal is the usable shift frequency of the scan pattern N + 1.
  • the scan pattern N + 2 positioned behind the scan pattern N + 1 may use a shift frequency that is normally shifted in the scan path, thereby omitting the chip test by the scan pattern N + 2.
  • the chip test result of the scan pattern N + 2 may also determine the shift frequency when it is normal as the available shift frequency of the scan pattern N + 2.
  • At least two or more of the timing information Target_T, T1, T2, T3, T4, T5, and T6 may be the same or different periods of shift frequencies or shift frequencies.
  • the period of the shift frequency is an inverse of the shift frequency in the time interval of the shift operation of shifting the scan pattern at the shift frequency.
  • the shift information of the timing information T1, T2, T3, T4, T5, or T6 or the period information of the shift frequency may be a scan pattern corresponding to T1, T2, T3, T4, T5, or T6.
  • a shift frequency or period of shift frequency is used that allows the scan section to be normally entered into the scan path. In this case, the shift frequency or the period of the shift frequency corresponding to Target_T may be increased or decreased to find an optimal value.
  • the present invention is not limited to the example of FIG. 19, one or more shift frequencies, periods of shift frequencies, or timing information may be used in one scan pattern.
  • a scan section for finding a usable shift frequency or an optimal shift frequency is part of a scan pattern. That is, each scan section A, A + 1 and A + 2 of the scan pattern N + 1 is a scan section for which to find the optimal shift frequency.
  • Timing Information T1, T2, T3, T4, T5, T6, T7, T8, T9, and T10 are the scan patterns or timing information of the scan section located before or after the scan section for which you want to find available shift frequencies or optimal shift frequencies.
  • Target_T is timing information of a scan section which is a shift frequency optimization target.
  • At least two or more of Target_T, T1, T2, T3, T4, T5, T6, T7, T8, T9, and T10 may use the same or different shift frequencies or periods of shift frequencies.
  • the shift frequency of the T1, T2, T3, T4, T5, T6, T7, T8, T9, or T10 or the period information of the shift frequency is T1, T2, T3, T4, T5, T6.
  • a shift frequency or a period of the shift frequency is used so that a scan pattern or scan section corresponding to T7, T8, T9 or T10 can be normally input to the scan path.
  • the shift frequency or the period of the shift frequency corresponding to Target_T may be increased or decreased to find a value that is normal to the test or an optimal value.
  • the present invention is not limited to the example of FIG. 20, one or more shift frequencies, periods of shift frequencies, or timing information may be used in one scan pattern.
  • the scan patterns included in the search data 2010, 2020, and 2030 may include at least two scan patterns as shown in FIG. 18 or at least three scan patterns as shown in FIG.
  • output patterns of scan paths for at least three or more scan patterns may be compared with prediction patterns.
  • a scan pattern or a scan section included in the search data for finding an available shift frequency or an optimal shift frequency of the scan section may be repeatedly input to the scan path. Can be.
  • timing information of at least two or more scan patterns or scan sections included in the search data may be different or the same, without being limited to the example of FIGS. 18 to 20.
  • the search data used to find the optimal shift frequency of the scan section may include at least two scan patterns as in each case of FIG. 18, 19, or 20.
  • the search data may include information related to the timing information of FIG. 18, 19, or 20.
  • the timing information may be used by the test apparatus to control the timing of inputting the scan pattern or scan section into the scan path. Timing is a shift frequency or period of shift frequency.
  • each search data used to find an optimal shift frequency for each scan section neighboring each other may include scan patterns overlapping each other.
  • the step of generating the search data used to find the optimal shift frequency of each of the numerous scan sections may be efficiently processed in a batch using a computer program or software.
  • the task of configuring or dividing the scan pattern, the scan section, and the timing information or data related to the shift frequency used to find the optimal shift frequency of each scan section may be performed by a computer program or software. Can be processed in batches.
  • information such as the number of scan sections to be optimized in the operation, the bit length of the scan section, and the position of the scan section may be used.
  • search data used to find an available shift frequency or an optimal shift frequency of a specific scan section may also include a prediction pattern.
  • the search data used to find the available shift frequency or optimal shift frequency for a particular scan section may include primary input test data or primary output predictive data of the IC chip used in conjunction with the scan test. It may also be included.
  • 21 through 28 illustrate a method of generating search data according to at least one embodiment of the present invention.
  • 21 to 23 illustrate a method of generating search data when the scan section is a scan pattern
  • FIGS. 24 to 26 illustrate a method of generating search data when the scan section is part of a scan pattern. It is about.
  • 21 is a conceptual diagram illustrating an example of test data including a plurality of scan patterns.
  • T1 50 ns (ie, 20 MHz)
  • all scan patterns are shifted in and out at the same shift frequency in the IC chip's scan path.
  • the test data 2100 may include a plurality of sub test data including a pair of an input scan pattern and a prediction pattern.
  • the 51st input scan pattern is paired with the prediction pattern of the 50th input scan pattern.
  • the test data may be written in a format such as STIL (Standard Test Interface Language) or WGL (Wavefrom Generation Language).
  • the doncare prediction pattern of the first sub-test data means that the output pattern shifted out when the first input scan pattern is shifted in the scan path will not be compared with a specific prediction pattern.
  • the output pattern shifted out when the first input scan pattern is input after the flip-flops are set or reset to a specific value may not be a Doncare prediction pattern.
  • FIG. 22 is a conceptual diagram illustrating an example of a method of generating search data for finding an optimum shift frequency for each scan section when the scan section is a scan pattern.
  • timing information Target_T is assigned to a target scan section 2210 to find an optimal shift frequency from the original test data 2100 of FIG. 21.
  • the timing information Target_T is used to identify the target scan section 2210 or to control the shift frequency of the target scan section. For example, Target_T may be increased or decreased by the test device at an initial 50ns.
  • the search data 2200 to which Target_T is given is repeatedly input to the chip in order to find the available shift frequency or the optimal shift frequency of the input scan pattern 51.
  • the period of the shift frequency of the target scan section 2210 corresponding to Target_T is changed at each repetitive input.
  • the search data 2200 is repeatedly input to the chip while decreasing the period of the shift frequency corresponding to Target_T until the maximum usable shift frequency of the target scan section 2210 is found.
  • the output pattern for the input scan pattern 50 is compared with the prediction pattern for the input scan pattern 50 included in the sub test data 51.
  • the output pattern for the input scan pattern 51 is compared with the prediction pattern for the input scan pattern 51 included in the sub test data 52.
  • the shift frequency when the test results of the input scan pattern 50 and the input scan pattern 51 are both normal is the usable shift frequency of the target scan section 2210.
  • the smaller the size of the search data 2200 used to find the available shift frequency or the optimum shift frequency of the target scan section 2210 can reduce the time used to find the optimal shift frequency.
  • FIG. 23 is a conceptual diagram illustrating an example of a method of generating search data for reducing the time required to find an optimum shift frequency.
  • the search data 2300 for searching for an available shift frequency or an optimum shift frequency of the input scan pattern 51 that is the target scan section 2310 may include the target scan section 2310 and inputs located before and after the target scan section 2310. Scan patterns 50,52.
  • the prediction pattern included in the sub test data 50 located in front of the target scan section 2310 is a money care prediction pattern. That is, when the input scan pattern 50 is shifted in the scan path, the output pattern shifted out is not compared with a specific prediction pattern.
  • the search data 2300 is repeatedly input to the scan path of the chip while changing the period of the shift frequency corresponding to Target_T until the maximum usable shift frequency of the target scan section 2310 is found.
  • the test result using the input scan pattern 50 is compared with the prediction pattern for the input scan pattern 50 included in the sub test data 51.
  • the test result using the input scan pattern 51 is also compared with the prediction pattern for the input scan pattern 51 included in the sub test data 52.
  • the shift frequency when the test results of the input scan pattern 50 and the input scan pattern 51 are both normal is the usable shift frequency of the target scan section 2310.
  • the search data 2300 is not limited to the example of FIG. 23, and may further include two or more input scan patterns located before or after the target scan section.
  • FIG 24 is a conceptual diagram illustrating an example of test data including a plurality of scan patterns
  • FIGS. 25 to 28 illustrate a method of generating search data for finding an optimal shift frequency when a scan section is part of a scan pattern.
  • T1 50 ns (ie, 20 MHz)
  • all scan patterns are shifted in and out at the same shift frequency in the IC chip's scan path.
  • the test data 2400 may include a plurality of sub test data including a pair of input scan patterns and prediction patterns.
  • the 51st input scan pattern is paired with the prediction pattern of the 50th input scan pattern.
  • the test data 2400 may be divided into a plurality of scan sections.
  • the present embodiment illustrates a method of generating search data for finding an optimal shift frequency of each scan section when the input scan pattern 51 is divided into three scan sections 2410, 2420, and 2430. It demonstrates in 25-28.
  • search data 2500, 2600, and 2700 include input scan patterns 51 including target scan sections 2510, 2610, and 2710, and input scan patterns 50 and 52 positioned before and after them. do.
  • the prediction pattern included in the sub test data 50 is a money care prediction pattern. That is, when the input scan pattern 50 is shifted in the scan path, the output pattern shifted out is not compared with a specific prediction pattern.
  • the timing information Target_T is used to identify the target scan sections 2510, 2610 and 2710 or control the shift frequency of the target scan section. For example, Target_T may be increased or decreased by the test device at initial 50n.
  • the search data 2500 provides timing information of Target_T to a first target scan section 2510 that is a part of the input scan pattern 51, and maintains timing information of T1 in the remainder of the input scan pattern 51. do.
  • the search data 2500 is repeatedly input to the scan path of the chip while changing the period of the shift frequency corresponding to Target_T until the maximum usable shift frequency of the first target scan section 2510 is found.
  • the test result using the input scan pattern 50 is compared with the prediction pattern for the input scan pattern 50 included in the sub test data 51.
  • the test result using the input scan pattern 51 is also compared with the prediction pattern for the input scan pattern 51 included in the sub test data 52.
  • the shift frequency when the test results using the input scan pattern 50 and the input scan pattern 51 are both normal is the usable shift frequency of the first target scan section.
  • the search data 2600 and 2700 of FIGS. 26 and 27 are repeatedly input to the chip in the same manner as in FIG. 25. Test your scan.
  • search data 2500, 2600, and 2700 for each scan section are not generated as shown in FIGS. 25 to 27 to find an optimal shift frequency of each scan section.
  • one search data 2800 may be generated.
  • the search data 2800 includes timing information Target_T1, Target_T2, and Target_T3 in the first to third target scan sections 2810, 2820, and 2830, respectively.
  • timing identifiers are made as many as the number of target scan sections for which the desired shift frequency or the optimal shift frequency is to be simultaneously searched and assigned to each target scan section 2810, 2820, 2830. For example, when searching for an available shift frequency or an optimum shift frequency of the first target scan section 2810, the shift frequency corresponding to Target_T1 may be increased or decreased.
  • the storage capacity of the storage medium can be saved as compared with generating search data for each target scan section.
  • the search data 2500 for each target scan section may be used. 2600, 2700) to find the optimal shift frequency.
  • the search data 2500, 2600, 2700, and 2800 are not limited to FIGS. 25 to 28, and may further include two or more input scan patterns positioned before or after the input scan pattern including the target scan section.
  • SN, BL, and FN are defined as follows to calculate the total number of shift clock cycles required to find the optimal shift frequency for all scan patterns of the test data.
  • BL The bit length of one scan pattern, one shift clock cycle is used to shift one bit.
  • the FN is sequentially increased from a predetermined low shift frequency to a predetermined high shift frequency at regular intervals.
  • the number of total shift clock cycles required to find the optimal shift frequency of each scan pattern using the search data including the entire input scan pattern as shown in FIG. 22 is as follows:
  • the total number of shift clock cycles required to find the optimal shift frequency of each input scan pattern is as follows (at this time, the first scan pattern pattern
  • the search data including the first and second two input scan patterns is used to find the optimal shift frequency of the last input scan pattern.
  • Data for retrieval including two input scan patterns is used:
  • (3 x (SN-2) x BL x FN) is each scan except the two scan patterns of the scan pattern set (that is, the first scan pattern and the last scan pattern input to the chip). The total number of shift clock cycles used to find the optimal shift frequency for the pattern.
  • (2 x 2 x BL x FN) is the total number of shift clock cycles used to find the optimal shift frequency of the first scan pattern pattern and the last scan pattern input to the chip.
  • the search data used to find the available shift frequency or optimal shift frequency of the scan pattern or scan section should include as few scan patterns or scan sections as possible.
  • the data for retrieval includes at least two scan sections, including a scan section to find a shift frequency or an optimal shift frequency, and a scan pattern located before or after it. It may be composed of the above scan pattern.
  • the search data may include at least three scan patterns including a scan section for searching for a shift frequency or an optimal shift frequency and scan patterns located at the front and the rear. .
  • the search data used to find the available shift frequency or optimal shift frequency of the scan section may be stored on a computer readable recording medium in the form of a data code or a file. Can be.
  • the step of creating the search data used to find the available shift frequency or the optimal shift frequency of the scan section may be performed on the same device or different devices, respectively, according to an embodiment. It may also be performed.
  • 29 is a flowchart illustrating an example of a method for minimizing scan test time according to the present invention.
  • the scan test time minimizing apparatus divides a bit pattern or one or more scan patterns into at least two scan sections (S2900).
  • S2900 Various methods exist for dividing a bit pattern or a set of scan patterns of test data into scan sections, examples of which are illustrated in FIGS. 5 to 10.
  • the data for searching for a scan section or a group of sections divided into thousands or tens of thousands or more scan patterns for testing an IC chip, or a file containing the data may be generated using a computer program or software. Processing in batches can be efficient.
  • a computer program or software may use the information related to scan section splitting, such as the number of scan sections, bit lengths of scan sections, and the location of scan sections, to optimize the shift frequency, to transfer test data into scan sections or scan section groups.
  • scan section splitting such as the number of scan sections, bit lengths of scan sections, and the location of scan sections.
  • Information related to the scan section division may be obtained through a user interface device such as a keyboard, mouse, or voice recognition device, or information data code or file containing information related to the scan section division, or through a data communication network. Can be used by.
  • the scan test time minimization apparatus allocates a plurality of shift frequencies to each scan section (S2910).
  • the shift frequency assigned to each scan section is equal to or less than the shift frequency before the output pattern of the scan path is different from the prediction pattern.
  • the division of the scan pattern into scan sections (S2900) and the allocation of the scan section of the shift frequency (S2910) may be performed in the same device or different devices, respectively, according to embodiments, or may be performed in a device such as a test device or a computer. have.
  • the scan test time minimization apparatus may find the shift frequency just before the output pattern and the prediction pattern change as the shift frequency increases as the maximum shift frequency that can be allocated to the corresponding scan section.
  • the scan test time minimization apparatus may find a shift frequency when the output pattern and the prediction pattern become different as the shift frequency decreases and then become the same as the maximum shift frequency that can be allocated to the corresponding scan section. For example, while shifting the shift frequency of the scan section, the shift frequency that is the test normal while approaching the boundary of the scan test normal and the failure can be found, and the shift frequency that is the test normal can be found as the maximum shift frequency that can be assigned to the scan section.
  • FIG. 30 is a flowchart illustrating another example of a method of determining an optimum shift frequency for each scan section to minimize scan test time according to at least one embodiment of the present invention.
  • the apparatus for minimizing scan test time divides one or more scan patterns into at least two scan sections (S3000).
  • the scan test time minimizing apparatus increases or decreases the frequency of shifting the scan section into the scan path, and finds a shift frequency when the output pattern is the same as the prediction pattern and then becomes different or different (S3010).
  • a chip used to find an optimal shift frequency may use a chip that has been tested for good quality in advance.
  • an optimal shift frequency is searched for according to the present embodiment by using a non-defective chip whose scan test result is a normal test result using the nominal shift frequency. The same may be applied to other embodiments below.
  • the scan test time minimization apparatus determines a shift frequency that is normal to the test before the time point at which the output pattern and the prediction pattern are the same and then differs (S3020).
  • the former shift frequency also includes a shift frequency smaller than the point in time at which it is different.
  • the scan test time minimization apparatus A shift frequency that is less than 2 shift frequencies and that is normal to the test can be determined or determined as the shift frequency of the scan section.
  • the magnitude to increase or decrease in order to find the optimal shift frequency may be preset in the test apparatus, or the magnitude to be changed or set by the user.
  • the present embodiment describes a method of finding an optimal shift frequency for each scan section by increasing or decreasing the shift frequency for the convenience of description, according to the embodiment, the optimum shift frequency can be found while increasing or decreasing the shifted frequency. have. The same applies to the following examples.
  • Each step described with reference to FIG. 30 may not be all performed in the scan test time minimizing apparatus, but at least some of the steps may be performed in another apparatus such as a computer.
  • 31 is a flowchart illustrating a more detailed process of the scan test time minimization method according to at least one embodiment of the present invention.
  • the apparatus for minimizing scan test time divides one or more scan patterns into a plurality of scan sections (S3100).
  • the scan test time minimization apparatus selects one scan section among the scan sections for which the shift frequency is not determined according to the present exemplary embodiment (S3110). For example, if a predetermined order is defined between scan patterns for the scan test, the scan test time minimizing apparatus may sequentially select from the first scan section. Alternatively, the user may select a scan section to optimize the shift frequency, and the scan test time minimization apparatus may perform the shift frequency optimization for the selected scan section. In addition, there are various ways to select the scan section for which the shift frequency is to be optimized.
  • the scan test time minimization apparatus increases the shift frequency (S3120).
  • the initial shift frequency in the scan test time minimization apparatus may be variously set as a nominal shift frequency.
  • the scan test time minimization apparatus determines whether the scan section is normally shifted in the scan path at the increased or decreased shift frequency starting from the initial shift frequency at which the scan test result is normal (S3130). An example of a specific method of determining whether the selected shift frequency determination target scan section can be normally shifted in to the current shift frequency will be described with reference to FIG. 32.
  • the scan test time minimization apparatus increases the shift frequency again (S3120) and repeats the process of determining whether the normal shift-in is possible (S3130).
  • the scan test time minimization apparatus may determine or determine the shift frequency of the corresponding scan section below the maximum shift frequency that is normally shifted in.
  • Information may be stored in a computer-readable recording medium (S3150). The above process is repeated until shift frequencies for all scan sections are determined or information for determining the shift frequency is stored in a computer-readable recording medium (S3160).
  • information stored in the recording medium it may be information about a shift or test normal or failure for each shift frequency with respect to the IC chip under test.
  • the apparatus for minimizing scan test time may group scan sections into section groups as necessary (S3170). For example, if the test device performing the actual scan test has constraints such as the maximum number of shift frequency changes that can be supported during the scan test, the maximum number of shift frequencies, and the delay time required for the shift frequency change, minimize scan test time.
  • the device may group the scan sections into groups so that the number of scan sections satisfies the above constraints, whereby the total scan test time may be considered to be minimized. In this case, the lowest shift frequency among the optimal shift frequencies of at least two scan sections included in one scan section group may be determined as the shift frequency of the corresponding section group.
  • the step S3170 of grouping the sections may be omitted according to an exemplary embodiment.
  • the scan test time minimizer divides the scan sections into five or fewer section groups if the current number of scan sections exceeds five, and each section group
  • the lower or lower optimal shift frequency among the optimal shift frequencies of the inner section may be determined as the shift frequency of the corresponding section group.
  • the total scan test time can be minimized, such as the method of grouping into section groups, the method of grouping scan sections with the same or similar optimal shift frequency.
  • the embodiments described so far have mainly been a process of finding an optimal shift frequency in consideration of only an increase in the shift frequency.
  • the optimum shift frequency of the corresponding scan section may be found while decreasing the shift frequency.
  • the scan test time minimization apparatus may determine whether it is possible to normally shift in a scan section into the scan path at a reduced shift frequency, starting with an initial shift frequency that is a test failure. If a decrease in the shift frequency results in a normal shift in of the scan section, the scan test time minimizing device may determine or determine information below the maximum shift frequency of the normal shift in as the shift frequency of the corresponding scan section. It can be stored in a recording medium that can be read by.
  • the chip is also affected by supply voltage or ambient temperature, so that the optimum shift frequency can be found by reflecting these environmental conditions. That is, the scan test time minimizing apparatus may perform a process of finding an optimum shift frequency by changing conditions such as supply voltage and external temperature.
  • the scan test time minimization apparatus may increase or decrease the voltage supplied to the chip in consideration of chip specifications or quality-related policies such as QA (Quality Assurance) and QC (Quality Control).
  • the scan test time minimization apparatus finds an optimal shift frequency for each scan section according to an embodiment of the present invention at each increased or decreased supply voltage. If there are a plurality of optimal shift frequencies found for each supply voltage of the selected scan section, the scan test time minimization apparatus may determine a shift frequency of the selected scan section below the lowest optimal shift frequency among them (S3150).
  • the process of finding the optimal shift frequency may be repeated for temperature increase or decrease and various other conditions, and the lower than the lowest optimal shift frequency may be determined as the shift frequency of the corresponding scan section.
  • Each step of FIG. 31 may be performed by another apparatus such as a computer as well as a scan test time minimization apparatus.
  • FIG. 32 is a flowchart illustrating an embodiment of a specific process of identifying a normal shift-in in a scan test time minimization method according to at least one embodiment of the present invention. That is, FIG. 32 may correspond to step S3130 of FIG. 31, but is not limited to the specific step of FIG. 31, and may be applied to various embodiments including a process of determining or determining whether the shift-in is normally performed in the scan path.
  • the apparatus for minimizing scan test time shifts an input pattern K-1 1202 located in front of a target scan section K 1204 to be determined for the currently selected shift frequency in the scan path 1210. (S3200).
  • the input pattern K-1 1202 is located in front of the scan pattern M including the target scan section K 1204, and there may be an example of (1) or (2) as follows.
  • the scan test time minimizing apparatus shifts the scan pattern M-1 to the scan path and scans the scan.
  • the scan pattern M-1 is a pattern located in front of the scan pattern M including the target scan section K.
  • scan pattern M-1 is an output pattern predicted as a result of scan test using scan pattern M-1 used for actual scan test
  • the scan test time minimization apparatus does not need to perform a separate scan capture process after shifting the scan pattern M-1 to the scan path. Therefore, in this case, it is possible to reduce the time required for the clock for the scan capture, and thus the time required to find the optimal shift frequency.
  • the scan test time minimizing apparatus performs a scan capture operation after shifting the input pattern K-1 1202 to the scan path (S3200). In another embodiment, the scan capture operation may not be performed.
  • the scan test time minimizing apparatus shifts the target scan section K 1204 into the scan path at the increased and decreased shift frequency (S3210). If the target scan section K 1204 is a part of the scan pattern M as shown in FIG. 14, the scan pattern M including the target scan section K 1204 is shifted in the scan path.
  • the bit patterns stored on the scan path are simultaneously shifted out (S3210).
  • the bit pattern to be shifted out is not limited to the above example, and may vary according to the type of scan circuit that may simultaneously perform the shift-in and shift-out operations on the scan path.
  • the shift frequency of the remaining portion of the scan pattern M except the determination target scan section K 1204 is not limited to finding an optimal shift frequency of the target scan section K 1204.
  • the shift frequency of the remaining portions except for the portion of the target scan section K 1204 in the scan pattern M may not increase or decrease with the shift frequency of the target scan section K 1204 or a different frequency from the target scan section K 1204. Can be used.
  • the shift frequency of the remaining portion except for the portion of the target scan section K 1204 in the scan pattern M may use a shift frequency for normally inputting the remaining portion except the target scan section K 1204 into the scan path.
  • the shift frequency of the portion excluding the target scan section K 1204 is equal to or less than the nominal shift frequency, or if the optimum shift frequency has already been determined by a method according to an embodiment of the invention.
  • a preset shift frequency may be used as below the optimal shift frequency.
  • the preset shift frequency may be variously changed according to an exemplary embodiment, such as a value of adjusting a nominal shift frequency, a value set in a device by a program, or a value set by a user, but is not necessarily limited to the above example.
  • the scan test time minimization apparatus compares the output pattern K-1 and the prediction pattern K-1 of the input pattern K-1 of the test target chip with the same (S3220). If the output pattern K-1 and the prediction pattern K-1 are not the same (S3220), the scan test time minimization apparatus determines or determines that the target scan section K 1204 cannot be normally shifted in the scan path at the current shift frequency. (S3270). For example, the scan test time minimization apparatus may store information of the test failure in a computer-readable recording medium.
  • the scan test time minimizing apparatus performs a scan capture operation (S3230) on the target scan section K 1204, and then The shift-out operation S3240 is performed.
  • the shift-out operation S3240 may be performed without performing the scan capture operation S3230.
  • the bit pattern shifted out (S3240) may vary depending on the type of scan circuit that may simultaneously perform the shift-in and shift-out operations on the scan path.
  • the bit pattern of the target scan section K 1204 that is shifted out (S3240) is intended for the input pattern K + 1 1206 that is shifted in at the same time.
  • a shift frequency is used that does not change. That is, a shift frequency in which the shift out operation S3240 is normally performed is used.
  • a shift frequency that can be shifted normally in the scan path is used for the input pattern K + 1 1206 that is shifted in at the same time.
  • the scan test time minimization apparatus compares whether the output pattern K of the target scan section K 1204 of the test target chip is the same as the prediction pattern K (S3250). If the output pattern K and the prediction pattern K of the target scan section K 1204 are not the same (S3250), the scan test time minimization apparatus normally shifts the target scan section K 1204 to the scan path at the currently used shift frequency. It is determined or determined not to be possible (S3270). For example, the scan test time minimization apparatus may store information of the test failure in a computer-readable recording medium.
  • the scan test time minimization apparatus may normally shift the target scan section K 1204 into the scan path at the currently used shift frequency. It is determined or determined (S3260). For example, the scan test time minimizing apparatus may store information of the test normal on a computer-readable recording medium.
  • the scan pattern comprising the target scan section K 1204, but also the output pattern of the chip for the scan pattern located in front of the target scan section K 1204 in comparison with the prediction pattern. Find the available shift frequency or the optimal shift frequency.
  • the test apparatus determines or determines whether the scan test results for the target scan section K 1204 and the input pattern K-1 1202 located before it are all normal. And if all of the tests are normal, the shift frequency used in the target scan section K 1204 is a possible shift frequency that normally shifts the target scan section K 1204 in the scan path.
  • 33 is a flowchart illustrating another example of a method for minimizing scan test time according to at least one embodiment of the present invention.
  • the apparatus for minimizing scan test time performs a process of determining an optimal frequency for each salping scan section for a plurality of chips (S3300).
  • the plurality of chips may be IC chips on the same wafer or IC chips on different wafers, and may be chips that have been inspected with good quality in advance.
  • the scan test time minimization apparatus may determine the optimal shift frequency of the corresponding scan section, or determine the shift frequency below the lowest shift frequency among the plurality of optimal shift frequencies found through the plurality of IC chips for one scan section.
  • the information may be stored in a computer-readable recording medium (S3310), and this may be performed for each scan section.
  • the information stored in the recording medium it may be information about the pass or fail of the shift or test for each shift frequency.
  • the test apparatus may select A or less as the shift frequency of the target scan section K, or store selectable information in a computer-readable recording medium.
  • Each step of FIG. 33 may be performed in another apparatus such as a computer as well as an apparatus for minimizing scan test time using shift frequency information identified for each scan section for a set of scan patterns and a plurality of chips.
  • 34 is a block diagram illustrating a configuration of an apparatus for minimizing scan test time according to at least one embodiment of the present invention.
  • the scan test time minimization apparatus of FIG. 34 may perform the method of the present invention as described above for optimizing the shift frequency of each scan section, and in at least one embodiment of the present invention, a portion of the method of FIGS. The whole can be applied.
  • the apparatus for minimizing scan test time includes a condition setting unit 3400, a pattern divider 3405, a pattern input unit 3410, a pattern comparator 3420, and a frequency grasping unit 3430.
  • the condition setting unit 3400 includes a frequency increasing unit 3402, a supply voltage increasing unit 3404, a temperature increasing unit 3406, and the like.
  • the condition setting unit 3400 sets various conditions for finding an optimal shift frequency for each scan section. Specifically, the frequency increase / decrease unit 3402 increases or decreases the shift frequency, the supply voltage increase / decrease unit 3404 increases or decreases the voltage supplied to the chip, and the temperature increase / decrease unit 3406 increases or decreases the ambient temperature of the test environment.
  • the condition setting unit 3400 may set conditions such as a supply voltage and an ambient temperature and increase or decrease the shift frequency.
  • the condition setting unit 3400 may be provided in the host computers 200 and 300, the tester bodies 210 and 310, the test heads 220 and 320, or the prober 350.
  • the pattern divider 3405 may divide one or more scan patterns into a plurality of scan sections.
  • the pattern divider 3405 may be provided in the host computers 200 and 300, the tester bodies 210 and 310, the test heads 220 and 320, or the prober 350.
  • the pattern divider 3405 may divide the test data into at least one scan section using the method illustrated in FIGS. 5 to 10.
  • the pattern input unit 3410 shifts the scan section into the scan path of the test target chip under the condition set by the condition setting unit 3400. More specifically, the pattern input unit 3410 may shift scan patterns or scan sections respectively located in front of and behind the scan section for which the optimum scan shift frequency is to be searched in along with the shift frequency determination target scan section sequentially. .
  • the pattern input unit 3410 may be provided in the host computers 200 and 300, the tester bodies 210 and 310, the test heads 220 and 320, or the prober 350.
  • the pattern comparison unit 3420 compares whether the test result of the scan section shifted in to the test target chip by the pattern input unit 3410 is the same as the predicted pattern.
  • the pattern comparison unit 3420 may be provided in the host computers 200 and 300, the tester bodies 210 and 310, the test heads 220 and 320, or the prober 350. As the shift frequency is increased or decreased by the condition setting unit 3400, there may be a time point or frequency in which the output pattern and the predictive pattern are the same and different or different and the same.
  • the frequency determiner 3430 reads the shift frequency information before the output pattern is different from the prediction pattern or the shift frequency information for searching for the same shift frequency by using the comparison result information or the comparison result by the pattern comparison unit 3420.
  • shift frequency information normally available for the scan section may be stored in a computer-readable recording medium. The information may also be used to determine the optimal shift frequency of the scan section.
  • the frequency determining unit 3430 determines a shift frequency when at least the scan pattern located before the current shift frequency determination target scan section and the output pattern for the determination target scan section are the same as the prediction pattern.
  • Available shift frequency information in the scan section can be stored on a computer-readable recording medium.
  • two or more parts may be integrated into one module or further divided.
  • the frequency grasping unit 2030 may be provided in the host computer 200, 300, the tester bodies 210 and 310, the test heads 220 and 320, or the prober 350.
  • the salping scan test time minimizing apparatus may be implemented in various forms using hardware or software.
  • all or part of the scan test time minimization apparatus may be implemented in the salping test apparatus in FIGS. 2 and 3 or may be implemented using a separate other apparatus such as a computer.
  • 35 is a conceptual diagram illustrating an example of a method of finding or determining an optimal shift frequency of a plurality of scan sections in parallel.
  • a scan test time minimization apparatus is required to find or determine an optimal shift frequency by finding or determining, in parallel, an optimal shift frequency of different scan sections for each of a plurality of IC chips. You can reduce the time it takes.
  • an optimal shift frequency of different scan sections may be found or determined for each of the plurality of IC chips 3510, 3512, 3414, and 3516 located on the test interface board 3500 of the test apparatus.
  • the optimum shift frequency of different scan sections may be found or determined in parallel in each of a plurality of test devices or a plurality of test interface boards.
  • 36 is a conceptual diagram illustrating an example of a method of repositioning a scan pattern for minimizing scan test time according to at least one embodiment of the present invention.
  • the scan patterns on the scan pattern set for the scan test have a certain order.
  • the order of these scan patterns is not fixed but can be rearranged to reduce the overall scan test time by assigning a high shift frequency for each scan section.
  • the order of the second scan pattern and the third scan pattern on the original scan pattern set may be changed. This also changes the order of the predictive output scan pattern.
  • the scan shift may change the switching part of the circuit and the number of switching operations on the IC chip, and thus the power consumption may also change, thereby changing the scan pattern (or scan). Shift frequency can be increased. Therefore, after rearranging the scan pattern using this property, the overall scan test time can be further reduced by finding or determining the optimal shift frequency for each scan section by using the embodiment of the present invention which is previously described.
  • At least one scan pattern on an original scan pattern set is randomly rearranged, and an optimal shift frequency is identified for each relocated scan pattern set according to a prior embodiment, so that scan test time is minimal. What is required can be determined by the placement of the scan pattern.
  • there are various methods such as disposing scan patterns having the smallest bit pattern difference between scan patterns adjacent to each other.
  • the highest shift frequency can be obtained by sequentially finding an optimal shift frequency by first placing the unordered sequence of scan patterns after the K (integer one or more) th scan pattern.
  • the scan pattern that can be determined may be determined as the next pattern of the K th scan pattern.
  • Some or all of the operations for rearranging the order of the scan patterns may be performed by hardware and firmware or software such as a processor included in the test apparatus, or may be performed by a separate other apparatus such as a computer.
  • an optimal frequency of at least two or more pieces of test data may be used to reduce stress test or burn-in test time of an IC chip or to improve test quality.
  • optimal shift frequencies can be used for at least two or more respective scan patterns or scan sections to reduce stress testing or burn-in test times of the IC chip or to improve test quality. have. The optimal shift frequency for each scan pattern or scan section can be found by a method of minimizing scan test time in accordance with at least one embodiment of the present invention.
  • the stress test or burn-in test is generally used to test the quality of an IC chip or to make an early failure by stressing the IC chip by operating the IC chip for a long time or by accelerating aging by applying high voltage and high temperature to the IC chip. -life failure) To find an IC chip.
  • burn-in test A test device that can perform these burn-in tests is also called a burn-in test device.
  • Aging of the IC chip is greatly affected by heat generation, and heat generation is greatly affected by power consumption of the IC chip.
  • Equation 2 shows the main factors that affect the dynamic power dissipation, which is the power consumption when the circuitry of an IC chip operates.
  • V DD supply voltage
  • the circuit portion of the IC chip activated according to the bit pattern of the scan pattern may vary.
  • switching activities occur in more parts of the circuit in the scan mode of the IC chip than in the functional mode. Therefore, in the scan mode, as shown in Equation 2, the average switching capacitance value C may increase, thereby increasing power consumption P.
  • the power consumption P of the IC chip may increase in proportion to the operating frequency f of the IC chip circuit as shown in Equation 2.
  • the increased switching operation of the IC chip further increases the power consumption of the IC chip, thereby increasing the heat generation temperature of the IC chip. Therefore, the aging of the IC chip can be further accelerated.
  • the burn-in test apparatus may use the maximum shift frequency assignable to each test data or each scan section previously salvaged to further reduce the burn-in test time by further accelerating aging during the burn-in test.
  • a burn-in test device may use a scan pattern or a scan section to accelerate burn-in tests during burn-in tests of IC chips.
  • a scan test may also be performed.
  • a high stress may be applied to some of the circuit parts activated by the scan pattern, and a relatively low stress may be applied to the other part.
  • a high stress may be applied to some of the circuit parts activated by the scan pattern, and a relatively low stress may be applied to the other part.
  • a specific part of the circuit becomes obsolete or relatively obsolete. It can reduce the progression.
  • FIG. 41 is the same in the scan shift operation when the shift frequency is not optimized for scan patterns of the test data (4100) and when the scan patterns are divided into scan sections to optimize the shift frequency (4110). It shows the difference in heat generation of the IC chip. That is, it can be seen that high heat generation is more balanced in the case of using the scan section in which the shift frequency is optimized (4110) than in the case of using test data in which the shift frequency is not optimized (4100).
  • the stress to the different parts of the IC chip activated by the bit pattern of the scan pattern in the most balanced way, the speed as well as the quality of the burn-in test can be improved.
  • the maximum available frequency of each scan section of the test data for testing the chip can be used to reduce burn-in test time or to improve quality.
  • 37 and 38 are block diagrams illustrating the configuration of a burn-in test apparatus according to at least one embodiment of the present invention.
  • the burn-in test apparatus includes a host computer 3700 and 3800, tester bodies 3710 and 3810, test heads 3720 and 3820, interface boards 3730 and 3830, and a temperature controller 3760. 3870, chambers 3750, 3860, and prober 3850.
  • the device under test (DUT) placed on the interface board for testing is an IC on the wafer or a packaged IC chip. If the DUT is an IC chip on a wafer, it may further include a prober.
  • the tester bodies 3710 and 3810 may control the scan test and the burn-in test as a whole.
  • the tester body controls the overall process of setting up for the DUT test, generating an electrical signal for the DUT test, observing and measuring the DUT test result signal, and controlling the temperature of the chamber through the temperature control unit.
  • the tester body may be implemented as a computer including a central processing unit (CPU), a memory, a hard disk, a user interface, and the like.
  • the device may further include a device power supply for supplying power to the DUT.
  • the tester main body controls a signal processing processor (DSP) (not shown) for processing various digital signals, a test head, and a controller and a signal generator for applying signals to the DUTs 3740 and 3840.
  • DSP signal processing processor
  • the tester body is also called the mainframe or server.
  • the host computers 3700 and 3800 may be computers, such as personal computers and workstations, and are devices that allow a user to execute a test program, control a test process, and analyze test results.
  • the host computer may include a configuration such as a central processing unit, a storage device such as a memory or a hard disk, a user interface, and the like, and may be connected to the tester main body by wire or wireless communication.
  • the host computer may include dedicated hardware, software, firmware, and the like for controlling the test.
  • the host computer and the tester main body are illustrated separately, but the host computer and the tester main body may be implemented as a single device.
  • DRAM dynamic random access memory
  • SRAM static random access memory
  • flash memory any type of memory of the tester main body or the host computer
  • the memory and the program and data for performing the DUT test may be stored.
  • the software or firmware of the tester main body or the host computer is a device driver program, an operating system (OS) program, or a DUT test for burn-in test or scan test.
  • the program is stored in the memory in the form of instruction code for performing the setup for the DUT test, generation of the signal for the DUT test, observation analysis of the DUT test result signal, etc., and executed by the central processing unit. Can be.
  • the scan test pattern can be applied to the DUT by this program.
  • reporting and analysis data for DUT tests and test results can be obtained automatically through the program.
  • the language used in the program may be various languages such as C, C ++, and Java.
  • the program may be stored in a storage device such as a hard disk, magnetic tape or flash memory.
  • the central processing unit of the tester main body or host computer is a processor and executes code of software or programs stored in a memory. For example, when a user command is received through a user interface such as a keyboard or a mouse, the central processing unit analyzes the user's command and executes it through software or a program, and then outputs the result to a user interface such as a speaker, printer, or monitor. To the user through.
  • a user interface such as a keyboard or a mouse
  • the user interface of the tester body or host computer allows the user and device to exchange information and communicate commands.
  • an interface device for user input such as a keyboard, a touch screen, a mouse, a voice recognition device, and the like
  • an output interface device such as a speaker, a printer, a monitor, and the like.
  • the test heads 3720 and 3820 include a channel for transmitting an electrical signal between the tester body and the DUT.
  • the interface board is provided on the test head.
  • an interface board used for testing a packaged IC chip is called a load board, and an interface board used for testing an IC chip on a wafer is called a probe card.
  • Chambers 3750 and 3860 are spaces for aging the DUT.
  • the chamber controls the temperature of the DUT located in the chamber under the control of the temperature controller.
  • the temperature controller may also be included in the tester body or host computer.
  • the tester body or host computer can also control the burn-in test time or supply voltage for the DUT.
  • the burn-in test apparatus of FIGS. 37 and 38 is only one example for better understanding of the present invention, and may be implemented in one piece by integrating each component, or one component may be separately implemented in multiple configurations. Depending on the design, various design changes are possible.
  • 37 and 38 may be implemented to simultaneously perform a burn-in test and a scan test, or only one of them.
  • the burn-in test apparatus may perform the burn-in test using the optimal shift frequency for each scan section as described above. In at least one embodiment of the present invention, a test for determining whether the chip is normal may also be performed.
  • the burn-in test apparatus may perform the burn-in test along with the scan test using the optimum shift frequency for each scan pattern or scan section as described above.
  • the IC chip switches more IC chip circuitry in the scan mode than in the functional mode, thus further reducing the burn-in test time by accelerating aging through scan test.
  • the burn-in test using the maximum shift frequency that can be assigned to each divided scan section further reduces burn-in test time, and also reduces the aging of only a certain part of the circuit due to a specific scan pattern. . In other words, it is possible to improve the quality of the burn-in test by applying the maximum stress to the IC chip as a whole, and the smaller the length of the scan section using the optimized shift frequency, the higher the effect can be.
  • the present invention is not limited to the case of simultaneously performing the scan test together with the burn-in test, and may include only the process of shifting the scan pattern during the burn-in test and may not perform the scan test itself.
  • FIG. 39 is a conceptual diagram illustrating an example of a temperature influence on an IC chip when performing a burn-in test using a single scan shift frequency according to at least one embodiment of the present invention.
  • the plurality of scan patterns are all shifted in the scan path of the IC chip 3900 using the same scan shift frequency (eg, 25 MHz).
  • the main part where the IC chip is activated by each scan pattern may be different.
  • the main portion 3910 of the IC chip activated by the scan pattern 1 3930 and the main portion 3920 of the IC chip activated by the scan pattern 2 3932 may be different from each other.
  • the heat generated on the IC chip by each scan pattern may vary depending on the scan shift frequency or the number of switching circuits according to the scan pattern.
  • the temperature of the main portion 3910 of the IC chip activated by the scan pattern 1 may be a
  • the temperature of the main portion 3920 of the IC chip activated by the scan pattern 2 may be b.
  • the shift frequency can be increased to generate more stress or heat on the IC chip to accelerate the aging of the burn-in test.
  • excessively increasing the shift frequency may cause an overkill problem in which a normal IC chip is regarded as defective.
  • the shift frequency is lowered, there is a problem that the stress or heat generated from the IC chip is insufficient to accelerate the aging of the burn-in test efficiently.
  • 40 is a conceptual diagram illustrating an example of a temperature effect on an IC chip when a burn-in test is performed using an optimal frequency for each scan pattern according to at least one embodiment of the present invention. 39 and 40 show examples using the same scan pattern as the same IC chip.
  • the aging of the IC chip may be accelerated by shifting the scan path using an optimal shift frequency for each scan pattern.
  • Burn-in tests are typically performed for more than tens of hours in high temperature environments of over 100, so the time and power consumption of burn-in tests can increase test costs. That is, IC chip test service companies generally charge in proportion to the test time, so chip test time has a significant effect on chip cost. In addition, over 100 high temperatures formed in the chamber used for burn-in testing are typically made using electricity, and the costs for this are significant and can have a significant impact on the cost and cost of the test service company.
  • the maximum possible scan shift frequency of scan pattern 1 3930 of FIG. 39 is 25 MHz and the shift frequency of scan pattern 2 3932 can be further increased, as shown in FIG.
  • the temperature (c) higher than the temperature (b) of FIG. 39 may further accelerate the aging of the IC chip.
  • 39 and 40 illustrate a case in which a shift frequency is assigned to a scan pattern to shift the scan path for convenience of description, but as illustrated in FIGS. 5 to 10, the scan pattern is divided into at least two scan sections and different shifts are performed. You can shift the scan path by frequency.
  • junction temperature of the chip to be tested needs to be maintained within a certain range so that, for example, the burn-in test time or the burn-in test quality can be predictable.
  • the junction temperature of the device under test or the IC chip can be determined by the relationship shown in Equation 3.
  • T j is the junction temperature of the device under test or IC chip
  • T a is the ambient temperature
  • P is the power consumption of the device under test or IC chip
  • ⁇ ja is the heat of the device under test or IC chip
  • the controllability of T j depends on the control degrees of T a and P.
  • T a may be controlled to an appropriate temperature using a device such as a chamber or thermal chuck that controls the temperature of the device under test or the external environment of the IC chip.
  • a device such as a chamber or thermal chuck that controls the temperature of the device under test or the external environment of the IC chip.
  • the time required for the burn-in test can be estimated based on the median value of the junction temperature T j in equation (3).
  • the junction temperature may be determined by the value of power consumption P burn-in of FIG. 42.
  • P burn-in may be a median value or average value of power consumption by test data, or may be a power consumption value predicted by a good burn-in test.
  • FIG. 42 is a graph illustrating an example of power consumption occurring during the burn-in test before the power consumption of the test data is adjusted
  • FIG. 43 is an example of power consumption occurring during the burn-in test after the power consumption of the test data is adjusted. The graph shown.
  • the power consumption by the test data needs to be close to P burn-in as shown in FIG. 43 so that the burn-in time and the burn-in quality prediction are accurate. That is, it is necessary to minimize the variation of the heat generation of the IC chip by minimizing the fluctuation of power consumption due to the test data.
  • An embodiment of a method of optimizing power consumption during a burn-in test to reduce or predict burn-in time and to improve burn-in quality is as follows.
  • the test data is divided into at least two sub data.
  • the test data may be divided into three sub data based on the test time axis.
  • the shift frequency used to input each sub data to the chip is found or determined so that the difference in power consumption of each of the at least two sub data divided in step 1 is minimized.
  • the frequency used to input each sub data to the chip is determined or determined such that the power consumption by each sub data is close to or equal to the predicted power consumption (or predicted current consumption) for the burn-in test.
  • the frequency of each sub data may be adjusted such that power consumption by the test data is close to P burn-in .
  • burn-in test is performed using the frequency found or determined in step 2. For example, as illustrated in FIG. 43, a burn-in test may be performed such that power consumption of each sub data interval is close to P burn-in .
  • the sub data of steps 1 to 3 are scan sections or functional test data (data used for testing the function of the chip).
  • Each step of steps 1 to 3 may be performed in the same device or different devices, depending on the embodiment, for example, may be performed in a device such as a test device or a computer.
  • another method of optimizing power consumption during burn-in test to reduce or predict burn-in time and to improve burn-in quality is as follows.
  • the test data is divided into at least two sub data.
  • the maximum shift frequency For each sub-data, find or determine the maximum shift frequency at which a test result of a normal chip is normal.
  • the maximum shift frequency may be an optimized frequency to minimize test time or a frequency reflecting a margin to the maximum shift frequency.
  • step 2 power consumption or current consumption is measured or estimated using the maximum shift frequency found or determined for each sub-data.
  • step 3 the sub-data is found for which the measured or estimated power consumption or current consumption is sometimes greater than the power consumption criterion for optimal burn-in test.
  • the criterion of power consumption for the optimal burn-in test may be P burn-in or P margin-high in FIG. 42 or 43.
  • the power consumption of the sub data is adjusted to be equal to or close to the power consumption or current consumption for the optimal burn-in test.
  • the criterion of power consumption for the optimal burn-in test may be P burn-in , P margin-high or P margin-low in FIG. 42 or 43.
  • the power consumption or current consumption of each sub data measured or estimated in step 3 may be less than the power consumption or current consumption for the optimal burn-in test.
  • Burn-in test is performed using the shift frequency of each sub data adjusted in step 5.
  • the sub data of steps 1 to 6 are scan sections or functional test data.
  • Each step of steps 1 to 6 may be performed in the same device or different devices according to the embodiment, for example, may be performed in a device such as a test device or a computer.
  • a method of finding or determining a frequency corresponding to a desired power consumption is as follows.
  • a frequency is used to measure or estimate the power consumption value consumed by the sub data.
  • the relationship between power consumption and frequency as shown in equation 2 ⁇ ⁇ C x V dd 2
  • the frequency value to be found can be calculated by substituting the constant value and the desired power consumption value into Equation 2.
  • the power consumption consumed by the sub data may be measured or estimated using a device or software that measures or estimates power or current consumption.
  • 44 is a flowchart illustrating an example of a method of finding an optimal shift frequency for each scan section in order to minimize time of a burn-in test according to at least one embodiment of the present invention.
  • the burn-in test time minimizing apparatus divides one or more scan patterns into at least two scan sections (S4400). As an example of division of the scan pattern, the method illustrated in FIGS. 5 to 10 may be used.
  • the burn-in test time minimizing apparatus allocates a plurality of shift frequencies to each scan section (S4410).
  • the shift frequency assigned to each scan section is a value smaller than the shift frequency at which the output pattern of the scan path is different from the prediction pattern.
  • the apparatus for minimizing burn-in test time performs a burn-in test while shifting the corresponding scan section by using the shift frequency allocated to each scan section (S4420).
  • the division of the scan pattern into the scan section (S4400), the allocation of the scan section of the shift frequency (S4410), the performance of the burn-in test (S4420), and the like may be performed in the same device or different devices, respectively.
  • the burn-in test time minimizer can find the shift frequency just before the output and prediction patterns change as the shift frequency increases or decrease, or identify the maximum shift frequency that can be assigned to the scan section.
  • each scan section may be assigned a shift frequency smaller than the maximum shift frequency found by increasing or decreasing the shift frequency.
  • the burn-in test time minimizing apparatus may find the optimal shift frequency for each scan section by performing the method illustrated in FIGS. 12 to 33.
  • the method of changing the arrangement order of the scan patterns shown in FIG. 36 may also be applied for reducing burn-in test time and improving burn-in test quality.
  • 45 is a block diagram illustrating an example of a burn-in test time minimizing apparatus according to at least one embodiment of the present invention.
  • the burn-in test time minimizing apparatus includes a chamber controller 4500, a shifting unit 4510, and a shift frequency grasp unit 4520.
  • the chamber controller 4500 controls the voltage, temperature, burn-in test time, etc., supplied to the inspection target IC chip.
  • the shift frequency determiner 4520 detects, by scan section, an optimal shift frequency shifted in the scan path of the IC chip during the burn-in test.
  • the shift frequency determiner 4520 may determine an optimal shift frequency for each scan section based on at least one or more of the various embodiments described above.
  • the optimum shift frequency may be determined or determined by a separate device as well as a burn-in test time minimization apparatus, and the checked or determined shift frequency may be used by the shift frequency determiner 4520.
  • the shifting unit 4510 shifts the scan section in the scan path by using the optimal shift frequency determined by the shift frequency determiner 4520 to improve the burn-in test time. Minimize.
  • an optimized frequency per scan section may be used to perform only burn-in tests or may be performed together with a burn-in test to test the integrity of the chip. Minimize burn-in test time
  • the device can perform a salin scan test together with a burn-in test.
  • the burn-in test time minimizing apparatus may be implemented as part of the salping burn-in test apparatus in FIGS. 37 and 38.
  • the burn-in test may be performed using the optimized frequency for each scan section or the chip integrity test may be performed together with the burn-in test.
  • a burn-in test may be performed using only a scan pattern set assigned an optimized shift frequency for each scan section, or a burn-in test and a scan test may be performed together.
  • the burn-in test time minimization apparatus may rearrange the order of the scan patterns shifted in the scan path by using the repositioning method of the scan pattern illustrated in FIG. 36.
  • the switching part of the circuit on the IC chip and the number of switching operations may be different from before the relocation due to the shift of the scan pattern of the pattern positions rearranged on the scan pattern set, and thus the operation characteristics of the circuit such as power consumption may be changed. have.
  • the shift frequency that can be assigned to the scan pattern (or scan section) may be high. Therefore, after rearranging the scan pattern using this property, the optimal shift frequency for each scan section can be found or determined by using the embodiment of the present invention, which has been previously pinned, to further reduce the overall burn-in test time or improve the test quality.
  • the repositioning of the scan pattern may be performed by a separate device such as a computer as well as a burn-in test time minimization apparatus, and used by the burn-in test time minimization apparatus.
  • FIG. 46 is a table illustrating experimental results using test patterns of a microcontrol unit (IC) processor IC chip and an IC chip.
  • the scan frequency determination target scan section corresponds to one scan pattern in a one-to-one correspondence.
  • 46 is a power-limit-based method for finding the maximum possible shift frequency without the power consumption by the scan pattern exceeding the allowable power consumption of the IC chip, and the shift frequency increase-based method of the present invention described above. Use the shift-frequency-scaling-based method to show the maximum shift frequency found for each scan pattern.
  • the optimization using the shift-frequency-scaling-based method used the method of FIG. 12.
  • the difference between the maximum shift frequency result by the power-limit-based method and the shift-frequency-scaling-based method is the actual IC chip and the IC chip.
  • the test environment has not only the circuit structure and features that can affect the shift frequency, but also various physical conditions and environments.
  • the power consumption limit of FIG. 46 is about 285 mW as the average power consumption when the IC chip is operated in the functional mode at 80 MHz, which is the functional frequency limit of the IC chip.
  • the functional frequency limit and the frequency limit or scan shift frequency limit at which the IC chip may be damaged can be different.
  • the frequency limit may vary due to circuit operation characteristics, power consumption, signal crosstalk effects, critical timing paths, etc., caused by a scan test or a functional mode of operation. to be.
  • it may be subject to various restrictions such as the difference in voltage or power supplied to different positions on the circuit.
  • the first column of Fig. 46 is a scan pattern number, and the second column is power consumption by leakage current of the IC chip.
  • the third column is the dynamic power consumption consumed by the scan shift using the nominal shift frequency of 25MHz.
  • the fourth column is the sum of the second column and the third column, and the total power consumption for each scan pattern using the nominal shift frequency of 25 MHz.
  • the fifth column is the maximum possible shift frequency for each scan pattern without exceeding the power consumption limit of 285mW.
  • the sixth column is the test result of the MCU IC chip when tested with the shift frequency of the fifth column for each scan pattern, indicating a test failure or failure.
  • the seventh column is the maximum shift frequency found using the shift frequency increase / decrease method according to the method of the present invention described above, and all of the test results are normal.
  • the eighth column shows the increase / decrease ratio for the seventh column as a result of the shift-frequency-scailing-based method compared to the fifth column as a result of the power-limit-based method. %).
  • the shift-frequency based method (Shift-frequency) to an average of about 30% or more except for the sixth scan pattern in which the scan test is not normally performed by the power-limit-based method. It can be seen that the shift frequency of the scaling-based method is high. For example, there may be a variety of reasons, such as a bit on the scan pattern that corresponds to a don't-care bit that does not affect the test results or a false critical pass depending on the shifted bit pattern. Can be.
  • the IC chip may not be normally tested. Able to know.
  • the reason for this is that the shift frequency limit is applied not only to power consumption, but also to signal delay time, signal crosstalk, and different locations on the circuit due to the circuit structure of the IC chip. This can be due to various influences such as voltage or power differences, signal or power noise, chip manufacturing process variations, and circuit physical characteristics.
  • the test environment and conditions such as the ambient temperature of the chip under test and the connection state between the chip and the chip test equipment may also be affected.
  • the result after the scan capture operation according to the structure of the IC chip circuit may appear as a normal bit pattern on the scan path.
  • FIG. 47 is a graph illustrating an example of a test fail hole that may occur when an IC chip is tested.
  • abnormal test failures can occur within the range of normal shift frequencies that should be determined that a normal IC chip is fault-free.
  • This abnormal test failure 4700 is called a test fail hole, a test frequency fail hole, or a fail hole of a period of test frequency.
  • an abnormal test failure 4700 occurs at 30 MHz when testing an IC chip. It is desirable to remove the test fail hole because it may destabilize the mass production test of the IC chip and may adversely affect the yield.
  • FIG. 48 is a graph illustrating an example of a method for solving a test fail hole problem according to at least one embodiment of the present invention.
  • a test fail hole is performed or a test is performed on specific sub data that affects generation of a fail hole. There is a way to prevent this.
  • test data masking or predicted result masking of test data.
  • the sub data refers to a scan pattern, a scan section or functional test data.
  • the case where the test data masking method is applied to the scan pattern may be referred to as scan pattern masking or predicted result masking of the scan test.
  • the second sub data having the fail hole generated at 30 MHz may be found and masked or removed.
  • the method of masking or removing sub data may lower the fault coverage of the IC under test.
  • a faulty IC chip can be determined to be fault-free to test. This may cause a field escape problem that causes a faulty IC chip to go out of the field.
  • a fail hole is generated by finding a frequency corresponding to the fail data or the sub data and the fail hole that affect the occurrence of the fail hole, and thus the fail hole is generated. Or use a frequency at which fail holes do not occur in specific sub data that affects the generation of fail holes.
  • 49 is a flowchart of a method of solving a fail hole problem according to at least one embodiment of the present invention.
  • the test apparatus selects sub data constituting test data (S4900).
  • the sub data may be a scan pattern or a scan section.
  • the test apparatus performs an IC chip test while increasing or decreasing the frequency of the sub data (S4910), and finds a usable frequency or fail hole for the selected sub data based on the PASS or FAIL test result of the IC chip (S4920).
  • the IC chip is tested using a frequency at which a fail hole does not occur with respect to the selected sub data.
  • 50 illustrates another example of a method for solving a fail hole problem according to at least one embodiment of the present invention.
  • a frequency below 25 MHz may be used for the second sub data in which the test fail hole 5000 is generated.
  • the sub data may be scan patterns, scan sections, or functional test data.
  • the first sub data, the second sub data, and the third sub data are the first scan pattern, the second scan pattern, and the third scan pattern, respectively.
  • the first scan pattern, the second scan pattern, and the third scan pattern are sequentially shifted in the scan path of the test target IC chip.
  • the method of finding a test fail hole 5000 for a second scan pattern or a scan section included in the second scan pattern is described above to find the available shift frequencies of a scan pattern or scan section using shift frequency decrement. Various methods can be used.
  • the shift-in is performed by using a frequency capable of normally inputting the first scan pattern or the third scan pattern located in front of or behind the second scan pattern to the scan path.
  • the scan test result may be used to find a fail hole and an available shift frequency range for the second scan pattern.
  • Each shift frequency of the first scan pattern or the third scan pattern used to find a fail hole or a usable frequency range for the second scan pattern may be the same or different frequencies.
  • each prediction is performed on the output pattern of the first scan pattern located before the second scan pattern as well as the output pattern of the second scan pattern. It can be compared with a pattern. In this case, when the test results of the first scan pattern and the second scan pattern are both normal, the current shift frequency is the usable shift frequency of the second scan pattern. As another example, an output pattern and a prediction pattern of a third scan pattern, which is a scan pattern located behind the second scan pattern, may be compared. When the test results of the second scan pattern and the third scan pattern are both normal, the current shift frequency is the usable shift frequency of the second scan pattern.
  • the scan pattern in which the test fail hole is generated or affects the generation of the fail hole may be a first scan pattern or a third scan pattern input before or after the second scan pattern. This is because the shift frequency of the second scan pattern may affect the bit value on the scan path when the output pattern of the first scan pattern is shifted out. Also, when the test result of the second scan pattern is shifted out, the bit value on the scan path may be affected by the shift frequency of shifting the third scan pattern into the scan path. Therefore, when a test fail hole is included in a test result by a specific scan section or a scan pattern, it is determined whether the scan section or the scan pattern located before or after the scan section or the scan pattern affects the generation of the fail hole.
  • a frequency that can normally be shifted in the scan path is used for the second scan pattern, and the test result is checked while increasing the shift frequency of the third scan pattern.
  • the shift frequency of the third scan pattern uses a frequency at which a test failure of the second scan pattern does not occur. do. By doing this, the influence of the third scan pattern on the fail hole appearing in the test result of the second scan pattern can be eliminated.
  • a scan test is performed while increasing or decreasing the shift frequency.
  • a scan test using the shift frequency corresponding to the fail hole finds a specific scan pattern that fails.
  • the chip test is performed by using a shift frequency lower than a shift frequency at which a fail hole is generated in a specific scan pattern and a scan pattern adjacent to the specific scan pattern and the front or rear of the scan pattern. That is, a shift frequency lower than a shift frequency at which a fail hole occurs may be used for neighboring scan patterns that may affect the fail hole.
  • shift frequency decrement is used to find the scan section or scan pattern and corresponding shift frequency at which a fail hole occurs.
  • a shift frequency in which a fail hole does not occur within a margin range of a shift frequency in consideration of a manufacturing process and a test process is used for a scan section or a scan pattern. For example, a shift frequency in which a fail hole is not generated within a margin range while a fail hole is higher than a shift frequency generated may be used.
  • a shift frequency in which a fail hole is not generated within a margin range while higher than a shift frequency at which a fail hole is generated may also be used in a scan section or scan pattern in which a fail hole occurs and a neighboring scan section or scan pattern.
  • a failure detection rate of the IC chip may be caused by a method of masking or removing the sub data.
  • the problem of low fault coverage can be eliminated.
  • the field escape problem that causes the faulty IC chip to exit the field can be eliminated.
  • a range of frequencies or periods of frequency at which fail holes do not occur can be used to test the chip.
  • FIG. 51 illustrates a method for finding a shift frequency for reducing test time and improving yield according to at least one embodiment of the present invention.
  • the shift frequency of which the margin is increased is used in the first scan section having a small test normal margin based on a specific shift frequency 5100 in which the test results are all normal in two or more scan sections.
  • the shift frequency with the reduced margin is used for the second scan section in which the test normal margin of the shift frequency is large.
  • the shift frequency margin of the scan section can be found or determined using the test normal or failure information of the scan section. For example, it is possible to find or determine a margin representing the interval between the frequency or period of the frequency that is the boundary of test normal and failure of the scan section and the specific shift frequency 5100.
  • both the first scan section and the second scan section are test passes at nominal shift frequency 5100 20 MHz.
  • the test apparatus may increase the margin of the shift frequency of the first scan section to help improve the yield during the mass production test of the chip. . That is, the use shift frequency of the first scan section is changed to a value smaller than 20 MHz so as to satisfy the reference value.
  • the margin of the shift frequency or the period of the shift frequency of the second scan section based on 20 MHz is larger than the reference value, the margin of the frequency or the period of the frequency of the second scan section is reduced to reduce the overall test time during the mass production test of the chip.
  • the use shift frequency of the second scan section is changed to a value larger than 20 MHz so as to satisfy the reference value.
  • shift timing of boundary bits of neighboring scan sections may be a problem.
  • the optimum maximum shift frequency of scan section S2 When the period of S is found, the first CP_boundary of S1 and S2 and the second CP_boundary of S1 and S2 for which the optimal shift frequency is determined may be different from each other. For example, if the second CP_boundary2 is smaller than the first CP_boundary, the scan test using the scan sections S1 and S2 may determine that there is a failure for the normal chip.
  • the following method may be used to solve the shift timing problem of boundary bits of neighboring scan sections.
  • the scan section S1 determines the optimal shift frequency determined for S1 when finding the optimal maximum shift frequency of scan section S2 which is subsequently shifted in after scan section S1.
  • CDP is a time interval in which the shape of the clock is defined, and the rising or falling timing of the clock signal is defined in the interval. CDP can be set in either the instrument or test data.
  • the scan chip may be adjusted to a period of shift frequency to determine that a normal chip is normal.
  • the period or shift time interval of the shift frequency may be defined in the test data or set in the test device. For example, when creating new test data assigned a period of an optimum shift frequency for each of scan sections S1 and S2, new timing information is generated for the last bit of scan section S1 or the first bit of S2.
  • a period of a shift frequency for determining that a normal chip is normal may be allocated. For example, a period of the nominal shift frequency may be allocated.
  • the function for carrying out the present invention and the scan section frequency information or the scan section information reflecting the information obtained by performing the present invention may be embodied as computer readable codes or data on a computer readable recording medium.
  • An example of code is an executable computer program or software.
  • the code or data may be executed or used on a device such as a scan test device, burn-in test device or computer.
  • the computer-readable recording medium includes all kinds of recording devices in which data that can be read by a computer system is stored. Examples of computer-readable recording media include various types of ROM, RAM, FLASH memory, CD-ROM, magnetic tape, floppy disk, hard disk, optical data storage device, and the like.
  • the computer readable recording medium can also be distributed over network coupled computer systems so that the computer readable code or data is stored and executed in a distributed fashion.
  • computer program code or data may be stored on a server computer and accessed from the client computer to the server computer to use the code or data or downloaded to the client computer for storage or use. For example, you can run program code on a server computer or client computer.

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Abstract

테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치는, 스캔 패턴 집합에 포함된 적어도 두 개 이상의 스캔 섹션 중 사용 가능한 쉬프트 주파수를 검색하고자 하는 대상 스캔 섹션을 스캔 경로로 쉬프트하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 쉬프트 주파수 검색부를 구비한다. 쉬프트 주파수 검색부는, 대상 스캔 섹션에 대한 쉬프트 주파수 검색 시에 대상 스캔 섹션의 쉬프트 주파수를 스캔 경로로 쉬프트하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 쉬프트 주파수로 설정하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색한다.

Description

IC 칩 테스트 장치, IC 칩 테스트 방법, 및 IC 칩 테스트 시스템
본 발명은 IC(Integrated Circuit) 칩 테스트 장치, IC 칩 테스트 방법, 및 IC 칩 테스트 시스템에 관한 것이다.
IC 칩을 테스트하는 가장 일반적인 방법은 IC 칩의 입력에 테스트 데이터를 인가하고 이에 대한 IC 칩의 출력 값을 사전 설정된 예측 값(expected value) 또는 예측 결과(expected result)와 비교하는 것이다 (예를 들어, 특허문헌 1 참조). 그러나 플립플롭(flip-flop)과 같은 저장소자(storage element)를 가진 순차 회로(Sequential Logic)를 포함한 IC 칩의 경우에는 외부에서 IC 칩 내의 플립플롭에 원하는 값을 인가하거나 플립플롭의 값을 외부에서 검지하기가 쉽지 않다.
스캔 설계(scan design) 방법은 회로의 제어도(controllability) 및 관측도(observability)를 높이기 위해 이용되는 테스트를 고려한 설계(DFT, design for testability) 방법 중 하나이다. 스캔 설계 방법을 이용하면, 회로의 구조적(structural) 정보를 기초로 테스트 패턴을 자동으로 생성하는 소프트웨어인 ATPG(Automatic Test Pattern Generator)를 이용하여 크기는 작으면서 높은 고장 검출율(fault coverage)을 갖는 테스트 데이터를 얻을 수 있다.
다시 말해, 스캔 설계는 스캔 테스트 동안 순차 회로(sequential logic)를 조합 회로(combinational logic)화 하여 칩 외부에서 해당 회로를 쉽게 제어하고 관측할 수 있게 하며, ATPG를 통해 테스트 데이터의 크기를 최소화할 수 있다. 스캔 설계 및 ATPG 소프트웨어를 통해 얻은 테스트 데이터는 적어도 하나 이상의 스캔 패턴으로 구성된다. 스캔 패턴들은 스캔 테스트의 수행에서 순서를 가질 수 있다.
일반적인 스캔 테스트 과정은 다음과 같다.
(1) IC 칩의 주 입력 포트에 주 입력 테스트 데이터를 인가한다.
(2) 스캔 활성화 포트에 스캔 활성화 신호를 인가하여 IC 칩을 스캔 모드로 설정한다.
(3) 스캔 입력 포트에 스캔 패턴을 쉬프트인하여 스캔 경로 상의 플립플롭에 스캔 패턴을 로드 한다. 본 명세서에서는 스캔 입력 포트에의 쉬프트인 또는 스캔 출력 포트로부터의 쉬프트아웃을 단지 "쉬프트"라고 통칭하는 경우가 있다. 또한, 스캔 패턴을 쉬프트하는 시간 간격(주기)과 쉬프트 주파수는 역수의 관계이다. 스캔 경로에 로드된 스캔 패턴은 조합회로에 인가된다. 스캔 패턴이 조합회로에 인가된 후 주 출력 포트를 통해 출력되는 결과를 예측된 주 출력 값과 비교하여, 비교결과가 상이하면 IC 칩을 불량으로 판정한다.
(4) 스캔 활성화 포트에 스캔 비활성화 신호를 인가하여 IC 칩을 스캔 모드에서 기능 모드로 전환한다. 기능 모드에서, 클락 신호가 인가되면 플립플롭은 조합회로의 출력 값을 캡쳐하며, 이러한 동작을 스캔 캡쳐라고 하고, 이때의 모드를 또한 스캔 캡쳐 모드 라고도 부른다.
(5) 스캔 활성화 포트에 스캔 활성화 신호를 인가하여 IC 칩을 다시 기능 모드에서 스캔 모드로 전환한다.
(6) 그리고, 스캔 경로 상의 플립플롭에 캡쳐된 값을 스캔 출력 포트를 통해 쉬프트아웃하여 언로드한다.
(7) 언로드된 출력 패턴과 미리 알고 있는 예측 패턴을 비교하여 IC 칩의 정상 동작 여부를 파악한다. 여기서, 예측 패턴은 IC 칩이 정상적인 경우 주 입력 테스트 데이터와 스캔 패턴을 인가하고 스캔 캡쳐 동작을 한 후 스캔 출력 포트를 통해 출력되는 스캔 패턴으로서 테스트 전에 미리 알고 있는 값 또는 예측되는 결과 패턴이다. 단계 (3)에서의 비교 결과가 동일하고 단계 (7)에서의 비교 결과가 동일하면, 테스트 결과가 정상(pass)이므로 IC 칩은 양품이며 그렇지 않으면 IC 칩은 불량품이다. 테스트 정상(pass)은 IC 칩에 이상이 없다고(fault-free) 판단되는 경우를 의미하며, 테스트 실패(fail)는 IC 칩에 이상이 있다고 판단되는 경우를 의미한다.
스캔 테스트의 종류는 크게 고착 고장(stuck-at-fault) 테스트와 지연 고장(delay fault) 테스트로 나뉜다. 여기서, 고착 고장은 IC 칩 상의 어느 신호선이 논리 0(logic 0) 또는 논리 1(logic 1) 값으로 의도하지 않게 고착된 상태를 의미하고, 지연고장은 IC 칩 상에서 어느 신호선(line) 또는 경로(path)를 통해 신호 값을 전달할 때 지연 시간으로 인해 IC 칩의 사양을 만족하지 못하는 상태를 의미한다.
지연 고장 테스트에는 천이 지연(transition delay) 테스트와 경로 지연(path delay) 테스트가 있으며, 엣-스피드(at-speed) 테스트로 불리기도 한다. 천이 지연 테스트는 IC 칩 상의 어느 특정 노드(node) 또는 신호선에 0-to-1 또는 1-to-0 신호 값 천이 지연 시간 문제가 있는지 테스트하는 것이다. 경로 지연 테스트는 IC 칩 상의 어느 특정 신호경로에 0-to-1 또는 1-to-0 신호 값 천이 지연 시간 문제가 있는지 테스트하는 것이다.
지연 고장 테스트를 위한 대표적 방법으로 론치-온-캡쳐(Launch-On-Capture) 방법과 론치-온-쉬프트(Launch-On-Shift) 방법이 있으며, 이들 방법 또한 지연 고장 테스트를 위한 스캔 패턴을 스캔 경로 상에 쉬프트인하는 로드 동작과 스캔 경로 상의 플립플롭에 캡쳐된 지연고장 테스트 결과를 쉬프트아웃하는 언로드 동작으로 구성된다.
이와 같은 스캔 테스트의 경우, 스캔 경로 상의 플립플롭의 개수만큼 쉬프트하기 위한 클락 펄스의 개수가 필요하다. 따라서 쉬프트인과 쉬프트아웃 동작에 따른 많은 시간이 소요되는 문제점이 있다. 그러나 테스트 시간을 줄이기 위하여 스캔 패턴을 스캔 경로에 쉬프트하기 위한 클락 신호의 주파수, 즉 쉬프트 주파수를 단순히 높일 수는 없다.
예를 들어, 스캔 쉬프트 주파수를 단순히 높이게 되면 전력 소모 또는 크리티컬 경로(critical path) 지연 시간 문제 등에 의해 양품을 불량품으로 판정하는 오버킬(over kill) 문제점이 발생할 수 있다.
또한, 딥 서브 마이크론(DSM, Deep Sub-Micron) 미세 제조 공정 및 저전력 제조 공정뿐만 아니라 저전력 설계에 의해 IC 칩은 더욱 저전력화 되어 가면서 IC 칩 동작 주파수에 대한 파워 서플라이 노이즈의 영향은 더욱 높아졌다. 특히 IC 칩은 기능 모드일 때보다 스캔 모드에서 보다 많은 스위칭 동작이 발생하므로, 스위칭 동작에 따른 파워 서플라이 노이즈로 인해 발생하는 신호선의 추가적인 지연이 지연 테스트 오버킬을 발생시킬 수 있어 단순히 쉬프트 주파수를 높이는데 한계가 있다.
또한, IC 칩 상의 신호선간 간섭(signal crosstalk)에 의한 신호 무결성(signal integrity) 문제는 DSM 미세 공정으로 가면서 더욱 중요해졌다. 스캔 모드에서 많이 발생하는 스위칭 동작으로 인해 신호선간 간섭이 더욱 심해질 수 있다. 따라서 지연 테스트 시에 신호선간 간섭으로 인해 신호선에 발생하는 추가적인 지연이 지연 테스트 오버킬을 발생시킬 수 있다.
또한, 스캔 패턴의 파워 소모 값을 토대로 쉬프트 주파수를 찾는 경우, 파워 소모 값이 IC 칩의 사양을 초과하지 않더라도 스캔 테스트 특성 상 IC 칩에 과도한 회로 스위칭 동작과 제조 공정 변이(process variation)의 영향으로 인해 IR-drop 또는 Ground-bounce로 인한 스캔 테스트 오류 문제가 발생할 수 있다.
예를 들어, 스캔 패턴을 사용한 지연 테스트 시에 IR-drop, 즉 전압 강하(voltage drop)의 영향으로 인해 특정 신호선에 추가적인 지연이 생길 수 있으며 이는 지연 테스트 오버킬을 야기할 수 있다. 또한 반대로 스캔 패턴의 전력소모가 IC 칩의 스펙을 초과하는 경우라도 IC 칩의 제조 공정 및 설계 특성에 의해 IR-drop 또는 Ground-bounce 문제가 발생하지 않을 수 있다. 따라서 단순히 파워 소모 값만으로는 IC 칩에 대한 최적의 쉬프트 주파수를 찾는 데 한계가 있다. 또한, 스캔 패턴의 파워 소모 값만으로 최대 쉬프트 주파수를 찾는 경우에, 파워 소모 값이 IC 칩의 사양을 초과하지 않더라도 증가된 쉬프트 주파수에 의해 스캔 경로 상에 크리티컬 패스(critical path) 타이밍 문제가 발생할 수 있다.
또한, 쉬프트 주파수를 높이면 스캔 경로 상에 크리티컬 패스 타이밍 문제가 생길 수 있지만 스캔 패턴에 의한 논리적인 문제는 생기지 않는 경우가 있다. 다시 말해 스캔 경로의 크리티컬 패스 상의 비트 값의 상태에 따라 거짓(false) 크리티컬 패스의 경우가 특정 스캔 쉬프트 사이클에서 생길 수 있다.
일 예를 들면, 두개의 연속된 논리-0 비트 값이 스캔 경로상의 크리티컬 패스를 이루는 두 플립플롭에 쉬프트되어 저장된 후, 높은 쉬프트 주파수로 쉬프트 동작을 하면 크리티컬 패스의 시작에 있는 플립플롭에 저장되어 있는 논리-0 비트 값에 대한 신호가 다음 플립플롭에 정상적인 시간 내에 도달할 수 없는 크리티컬 패스 지연시간 문제가 발생할 수 있다. 하지만 쉬프트 동작에 의해 크리티컬 패스를 이루는 두 플립플롭에 저장되는 비트 값의 논리적인 문제는 발생하지 않는 거짓(false) 크리티컬 패스의 경우가 생길 수 있다.
또한, 다중 전압 섬(Voltage Island) 또는 전압 지역(Voltage Domain or Region) 기법을 사용하는 저전력 IC 칩의 경우 높은 속도의 성능이 필요한 설계 지역에는 높은 전압을 공급하고 그렇지 않은 지역에는 상대적으로 낮은 전압을 공급하므로, 각 전압 지역별로 허용되는 전력소모가 다르다.
[선행기술문헌]
<특허문헌> 특허문헌 1: 한국특허공개공보 제10-2012-0102876호
본 발명이 이루고자 하는 기술적 과제는, 테스트 데이터의 주파수를 최적화하여 테스트 시간을 줄이고 테스트 품질과 수율을 향상시킬 수 있는 IC 칩 테스트 장치, IC 칩 테스트 방법, 및 IC 칩 테스트 시스템을 제공하는 데 있다.
본 발명의 최소한 하나의 실시예에 의하면, 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에 있어서, 스캔 패턴 집합에 포함된 적어도 두 개 이상의 스캔 섹션 중 사용 가능한 쉬프트 주파수를 검색하고자 하는 대상 스캔 섹션을 스캔 경로로 쉬프트하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 쉬프트 주파수 검색부를 구비하고, 쉬프트 주파수 검색부는, 대상 스캔 섹션에 대한 쉬프트 주파수 검색 시에 대상 스캔 섹션의 쉬프트 주파수를 스캔 경로로 쉬프트하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 쉬프트 주파수로 설정하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는, IC 칩 테스트 장치를 제공한다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수 검색부는, 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 대상 스캔 섹션의 쉬프트 주파수를 증가 또는 감소시키면서 스캔 테스트 결과가 정상에서 실패로 바뀌거나 실패에서 정상으로 바뀌는 영역의 쉬프트 주파수를 검색한다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수 검색부는, 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 대상 스캔 섹션에 대해 제1 쉬프트 주파수를 사용해서 얻어진 제1 스캔 테스트 결과와 대상 스캔 섹션 이전의 어느 하나의 스캔 섹션에 대해 제1 쉬프트 주파수와 다른 제2 쉬프트 주파수를 사용해서 얻어진 제2 스캔 테스트 결과가 모두 정상인 경우에 제1 쉬프트 주파수를 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정한다.
본 발명의 최소한 하나의 실시예에서, IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함한다.
본 발명의 최소한 하나의 실시예에 의하면, 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에 있어서, 제1 스캔 섹션을 포함하는 제1 스캔 패턴을 스캔 경로에 쉬프트 해서 테스트를 수행하는 제1 테스트 단계 및 제1 스캔 섹션 이후의 제2 스캔 섹션을 포함하는 제2 스캔 패턴을 스캔 경로에 쉬프트 해서 테스트를 수행하는 제2 테스트 단계를 수행하여 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수를 검색하는 쉬프트 주파수 검색부를 구비하고, 쉬프트 주파수 검색부는, 제1 테스트 단계에서 제1 스캔 섹션을 제1 쉬프트 주파수로 스캔 경로에 쉬프트 하고, 제2 테스트 단계에서 제2 스캔 섹션을 제1 쉬프트 주파수와 상이한 제2 쉬프트 주파수로 스캔 경로에 쉬프트 하며, 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 제1 테스트 단계의 제1 스캔 테스트 결과와 제2 테스트 단계의 제2 스캔 테스트 결과가 모두 정상인 경우에 상 제2 쉬프트 주파수를 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정하는, IC 칩 테스트 장치를 제공한다.
본 발명의 최소한 하나의 실시예에서, 제1 스캔 섹션은 제1 스캔 패턴이거나 제1 스캔 패턴의 일부이고, 제2 스캔 섹션은 제2 스캔 패턴이거나 제2 스캔 패턴의 일부이다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수 검색부는, 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 제2 쉬프트 주파수를 스캔 경로로 쉬프트 하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 주파수로 설정하여 제2 스캔 섹션에 대한 쉬프트 주파수를 검색한다.
본 발명의 최소한 하나의 실시예에서, IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함한다.
본 발명의 최소한 하나의 실시예에 의하면, 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에서 사용되는 IC 칩 테스트 방법 있어서, 스캔 패턴 집합에 포함된 적어도 두 개 이상의 스캔 섹션 중 사용 가능한 쉬프트 주파수를 검색하고자 하는 대상 스캔 섹션을 스캔 경로로 쉬프트하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 쉬프트 주파수 검색 과정을 구비하고, 쉬프트 주파수 검색 과정은, 대상 스캔 섹션에 대한 쉬프트 주파수 검색 시에 대상 스캔 섹션의 쉬프트 주파수를 스캔 경로로 쉬프트하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 쉬프트 주파수로 설정하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 과정을 포함하는, IC 칩 테스트 방법을 제공한다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수 검색 과정은, 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 대상 스캔 섹션의 쉬프트 주파수를 증가 또는 감소시키면서 스캔 테스트 결과가 정상에서 실패로 바뀌거나 실패에서 정상으로 바뀌는 영역의 쉬프트 주파수를 검색하는 과정을 포함한다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수 검색 과정은, 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 대상 스캔 섹션에 대해 제1 쉬프트 주파수를 사용해서 얻어진 제1 스캔 테스트 결과와 대상 스캔 섹션 이전의 어느 하나의 스캔 섹션에 대해 제1 쉬프트 주파수와 다른 제2 쉬프트 주파수를 사용해서 얻어진 제2 스캔 테스트 결과가 모두 정상인 경우에 제1 쉬프트 주파수를 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정하는 과정을 포함한다.
본 발명의 최소한 하나의 실시예에서, IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함한다.
본 발명의 최소한 하나의 실시예에 의하면, 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에서 사용되는 IC 칩 테스트 방법 있어서, 제1 스캔 섹션을 포함하는 제1 스캔 패턴을 스캔 경로에 쉬프트 해서 테스트를 수행하는 제1 테스트 단계 및 제1 스캔 섹션 이후의 제2 스캔 섹션을 포함하는 제2 스캔 패턴을 스캔 경로에 쉬프트 해서 테스트를 수행하는 제2 테스트 단계를 수행하여 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수를 검색하는 쉬프트 주파수 검색 과정을 구비하고, 쉬프트 주파수 검색 과정은, 제1 테스트 단계에서 제1 스캔 섹션을 제1 쉬프트 주파수로 스캔 경로에 쉬프트 하고, 제2 테스트 단계에서 제2 스캔 섹션을 제1 쉬프트 주파수와 상이한 제2 쉬프트 주파수로 스캔 경로에 쉬프트 하는 과정 및 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 제1 테스트 단계의 제1 스캔 테스트 결과와 제2 테스트 단계의 제2 스캔 테스트 결과가 모두 정상인 경우에 상 제2 쉬프트 주파수를 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정하는 과정을 포함하는, IC 칩 테스트 방법을 제공한다.
본 발명의 최소한 하나의 실시예에서, 제1 스캔 섹션은 제1 스캔 패턴이거나 제1 스캔 패턴의 일부이고, 제2 스캔 섹션은 제2 스캔 패턴이거나 제2 스캔 패턴의 일부이다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수 검색 과정은, 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 제2 쉬프트 주파수를 스캔 경로로 쉬프트 하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 주파수로 설정하여 제2 스캔 섹션에 대한 쉬프트 주파수를 검색하는 과정을 포함한다.
본 발명의 최소한 하나의 실시예에서, IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함한다.
본 발명의 최소한 하나의 실시예에 의하면, IC 회로의 스캔 테스트를 제어하기 위한 테스터 본체, 테스터 본체에 내장되거나 별도로 구비되어 프로세서를 포함하는 호스트 컴퓨터, 테스트 본체에 전기적으로 연결되고, IC 회로에 테스트 데이터 신호를 입력하기 위한 테스트 헤드, 및 제1 항, 제2 항, 제5 항, 제6 항의 어느 한 항에 기재된 IC 칩 테스트 장치를 구비하는, IC 칩 테스트 시스템을 제공한다.
본 발명의 최소한 하나의 실시예에서, 호스트 컴퓨터가 IC 칩 테스트 장치를 포함한다.
본 발명의 최소한 하나의 실시예에 의하면, 본 발명의 최소한 하나의 실시예에 따른 IC 칩 테스트 방법을 수행하기 위한 프로그램을 기록한, 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
본 발명의 최소한 하나의 실시예에 의하면, 본 발명의 최소한 하나의 실시예에 따른 IC 칩 테스트 방법을 수행하여 대상 스캔 섹션 각각에 대해 사용 가능한 쉬프트 주파수로 결정된 쉬프트 주파수에 관한 정보를 기록한, 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
본 발명의 최소한 하나의 실시예에 의하면, 본 발명의 최소한 하나의 실시예에 따른 IC 칩 테스트 방법을 수행하여 대상 스캔 섹션 각각에 대해 사용 가능한 쉬프트 주파수를 검색하기 위해 사용되는, 대상 스캔 섹션을 포함하는 테스트 데이터를 기록한, 컴퓨터로 읽을 수 있는 기록매체를 제공한다.
본 발명에 따르면, IC 칩 테스트 시에 스캔 패턴, 스캔 섹션 또는 섹션 그룹별로, 전력 소모 또는 크리티컬 경로(critical path) 지연 시간만을 고려하여 쉬프트 주파수를 높이는 경우에 오버 쉬프트 주파수로 인해 양품을 불량품으로 판정하는 오버킬(over kill) 문제점을 해결하면서 스캔 테스트 시간을 줄일 수 있는 최적의 쉬프트 주파수를 제공할 수 있다.
또한, IC 칩 테스트 시에 파워 서플라이 노이즈의 영향, 신호선 간 간섭 영향을 고려하여 최적의 쉬프트 주파수를 제공할 수 있다.
또한, IC 칩 테스트 시에 스캔 테스트에 의한 과도한 회로 스위칭 동작, 제고 공정 변이(manufacturing process variation), 미세 제조 공정, 저전력 제조 공정 또는 저전력 설계의 영향으로 야기될 수 있는 IR-drop 또는 Ground-bounce의 영향을 반영하여 최적의 쉬프트 주파수를 제공할 수 있다.
또한, IC 칩 테스트 시에 쉬프트 주파수의 증가시에 발생할 수 있는 스캔 경로상의 크리티컬 패스 타이밍 영향을 고려하여 최적의 쉬프트 주파수를 제공할 수 있다.
또한, IC 칩 테스트 시에 스캔 경로 상의 비트 값에 따라 스캔 경로의 크리티컬 패스가 거짓(false) 크리티컬 패스 상태가 될 경우에는 크리티컬 타이밍 제약을 무시하고 IC 칩이 정상적으로 동작할 수 있는 범위 내에서 스캔 쉬프트 주파수를 최대한 높여 테스트 시간을 최소화할 수 있다.
또한, IC 칩 테스트 시에 스캔 패턴 집합 상의 돈-케어(don't-care) 비트들에 의해 더욱 높은 쉬프트 주파수 사용을 가능하게 할 수 있다. 돈-케어 비트는 스캔 테스트의 결과에 영향을 주지 않는 비트를 의미한다.
또한, IC 칩 테스트 시에 다중 전압 섬(voltage island) 또는 전압 지역(voltage domain or region) 기법을 사용하는 저전력 IC 칩의 경우 각 전압 섬 또는 전압 지역 별로 허용되는 전력소모를 반영하여 최적의 쉬프트 주파수를 제공할 수 있다.
또한, IC 칩 테스트 시에 스캔 패턴 또는 스캔 섹션의 최적 쉬프트 주파수를 찾는데 있어서 IC 칩의 회로 설계 정보가 필요 없으므로, 칩의 회로 설계 정보가 없어도 칩과 스캔 패턴 집합만으로 스캔 패턴별 또는 스캔 섹션별 최적의 쉬프트 주파수를 제공할 수 있다.
또한, IC 칩 테스트 시에 초기에 명목 쉬프트 주파수와 같은 기 설정된 일정 쉬프트 주파수를 모든 스캔 섹션에 할당한 후 각 스캔 섹션의 전력 소모 또는 전류 소모가 일정 이상인 스캔 패턴 또는 스캔 섹션에 대해서 최적의 쉬프트 주파수를 찾는 과정을 수행하는 경우 전체 스캔 패턴 또는 스캔 섹션 각각에 대해 최적의 쉬프트 주파수를 찾는 방법에 비해 처리 시간을 줄일 수 있다.
또한, IC 칩 테스트 시에 테스트 패스이어야 하는 쉬프트 주파수의 범위 내에서 비정상적인 테스트 페일이 발생하는 페일 홀(fail hole) 문제를 해결하기 위해 테스트 시간이 증가되는 것을 억제할 수 있다. 페일 홀 문제를 해결하기 위해 칩의 고장 검출율(fault coverage)이 낮아지거나 필드 이스케이프(field escape) 문제가 발생하는 것을 억제할 수 있다.
또한, 칩의 노후화를 보다 가속화 시키는 스트레스 또는 번인(burn-in) 테스트에서 테스트 시간을 줄이고 테스트 품질을 높일 수 있다. 뿐만 아니라, 스트레스 또는 번인 테스트에 필요한 시간을 정확하게 예측할 수 있으며, 스트레스 또는 번인 테스트의 품질에 대해서도 정확하게 예측 할 수 있다.
또한, IC 칩 테스트를 통해 수율 향상을 위한 정보를 찾거나 수율을 향상시킬 수 있다.
도 1은 스캔 설계 방법이 적용된 IC 칩의 일 예를 도시한 개념도이다.
도 2 및 도 3은 본 발명의 최소한 하나의 실시예에 따른 칩 테스트 시스템의 구성을 도시한 블록도이다.
도 4는 본 발명의 최소한 하나의 실시예에 따른 스캔 패턴의 일 예를 도시한 개념도이다.
도 5 내지 도 9는 본 발명의 최소한 하나의 실시예에 따른 테스트 데이터의 분할 방법을 도시한 개념도이다.
도 10은 본 발명의 최소한 하나의 실시예에 따른 스캔 섹션의 개수와 스캔 테스트 시간 감소율 사이의 관계를 나타낸 그래프이다.
도 11은 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하기 위하여 각 스캔 섹션별로 쉬프트 주파수를 할당한 일 예를 도시한 개념도이다.
도 12는 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하기 위하여 쉬프트 주파수를 찾는 방법의 일 예를 도시한 개념도이다.
도 13 내지 도 15는 본 발명의 최소한 하나의 실시예에 따른 쉬프트 주파수 결정을 위하여 스캔 경로에 입력되는 패턴의 일 예를 도시한 개념도이다.
도 16은 본 발명의 최소한 하나의 실시예에 따른 스캔 패턴의 사용 가능한 쉬프트 주파수를 찾는 방법의 일 예를 나타낸 그래프이다.
도 17은 본 발명의 최소한 하나의 실시예에 따른 최적 쉬프트 주파수를 찾고자 하는 스캔 패턴의 쉬프트 주파수를 증감할 때 다른 스캔 패턴의 테스트 결과가 실패인 경우를 나타낸 그래프이다.
도 18 내지 도 20은 본 발명의 최소한 하나의 실시예에 따른 최적의 쉬프트 주파수를 찾기 위해 필요한 스캔 패턴, 스캔 섹션 및 쉬프트 주파수 정보의 구성에 대한 일 예를 도시한 개념도이다.
도 21 내지 28은 본 발명의 최소한 하나의 실시예에 따른 검색용 데이터를 생성하는 방법의 다양한 예를 도시한 개념도이다.
도 29는 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하는 방법의 일 예를 도시한 흐름도이다.
도 30은 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하기 위하여 각 스캔 섹션별 최적의 쉬프트 주파수를 결정하는 방법의 다른 일 예를 도시한 흐름도이다.
도 31은 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하는 방법의 보다 구체적인 과정의 일 예를 도시한 흐름도이다.
도 32는 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하는 방법에서 테스트의 정상 여부를 파악하는 구체적인 과정의 일 예를 도시한 흐름도이다.
도 33은 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하는 방법의 다른 일 예를 도시한 흐름도이다.
도 34는 본 발명의 최소한 하나의 실시예에 따른 칩 테스트 시간 최소화 장치의 구성을 도시한 블록도이다.
도 35는 본 발명의 최소한 하나의 실시예에 따라 복수의 스캔 섹션의 최적의 쉬프트 주파수를 병렬로 찾거나 결정하는 방법의 일 예를 도시한 개념도이다.
도 36은 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하기 위하여 스캔 패턴을 재배치하는 방법의 일 예를 도시한 개념도이다.
도 37 및 도 38은 본 발명의 최소한 하나의 실시예에 따른 번인 테스트 시스템의 구성을 도시한 블록도이다.
도 39는 본 발명의 최소한 하나의 실시예에 따라 단일 스캔 쉬프트 주파수를 이용하여 번인 테스트를 수행하는 경우에 IC 칩에 미치는 온도 영향의 일 예를 도시한 개념도이다.
도 40은 본 발명의 최소한 하나의 실시예에 따라 스캔 패턴별 최적의 쉬프트 주파수를 이용하여 번인 테스트를 수행하는 경우에 IC 칩에 미치는 온도 영향의 일 예를 도시한 개념도이다.
도 41은 스캔 섹션별 쉬프트 주파수를 최적화하지 않은 경우와 최적화한 경우의 스캔 쉬프트 동작 시 IC 칩의 발열 상태를 도시한 써멀 이미지이다.
도 42는 테스트 데이터의 전력 소모가 조정되기 전에 번인 테스트 동안 발생하는 전력 소모의 일 예를 나타낸 그래프이다.
도 43은 테스트 데이터의 전력 소모가 조정된 후의 번인 테스트 동안 발생하는 전력 소모의 일 예를 나타낸 그래프이다.
도 44는 본 발명의 최소한 하나의 실시예에 따른 번인 테스트의 시간을 최소화하기 위하여 각 스캔 섹션별 최적의 쉬프트 주파수를 찾는 방법의 일 예를 도시한 흐름도이다.
도 45는 본 발명의 최소한 하나의 실시예에 따른 번인 테스트 시간 최소화 장치의 일 예를 도시한 블록도이다.
도 46은 각 스캔 패턴에 대해 IC 칩의 임계 전력 소모에 근접할 때의 쉬프트 주파수와 쉬프트 주파수 증감 방법을 통해 최적화한 쉬프트 주파수에 대한 실험 결과를 비교하여 도시한 표이다.
도 47은 IC 칩 테스트시 발생할 수 있는 테스트 페일 홀(fail hole)의 일 예를 나타낸 그래프이다.
도 48은 본 발명에 따라 테스트 페일 홀 문제를 해결하는 방법의 일 예를 나타낸 그래프이다.
도 49는 본 발명의 최소한 하나의 실시예에 따른 페일 홀 문제를 해결하는 방법의 흐름도이다.
도 50은 본 발명의 최소한 하나의 실시예에 따른 페일 홀 문제를 해결하는 방법의 다른 예를 나타낸 그래프이다.
도 51은 본 발명의 최소한 하나의 실시예에 따른 테스트 시간 감소 및 수율 개선을 위한 쉬프트 주파수를 찾는 방법을 나타낸 그래프이다.
이하에서, 첨부된 도면들을 참조하여 본 발명에 따른 스캔 테스트 시간 최소화 방법 및 그 장치에 대해 상세히 설명한다.
도 1은 스캔 설계 방법이 적용된 IC 칩의 일 예를 도시한 도면이다.
도 1의 예에서, IC 칩(100)은 조합회로(110)와 순차 회로(Sequential Logic)를 포함한다. 순차 회로(Sequential Logic)는 복수 개의 플립플롭(120,130,140)으로 구성된다. 각각의 플립플롭(120,130,140)은 멀티플렉서(Multiplexer, MUX) 방식의 스캔 플립플롭을 포함한 다양한 방식으로 구현될 수 있다.
IC 칩(100)은 주 입력(PI, Primary Input) 포트(150), 주 출력(PO, Primary Output) 포트(152), 스캔활성화(SE, Scan Enable) 포트(160), 스캔 입력 포트(162), 클락(Clock) 입력 포트(164), 스캔 출력 포트(166) 등을 포함한다. 스캔활성화 포트(160)와 클락입력 포트(164)는 플립플롭(120,130,140)과 연결된다. 각 플립플롭(120,130,140)은 조합회로(110)와 연결되어 각 플립플롭에 저장된 값을 조합회로로 출력하고, 조합회로로부터 출력된 값을 입력 받을 수 있다.
주 입력 포트(150) 및 주 출력 포트(152)는 각각 IC 칩의 정상적인 동작 과정에서 데이터를 입력하고 출력하기 위한 포트이다.
스캔활성화 포트(160)는 스캔 활성화 신호 또는 스캔 비활성화 신호를 입력하기 위한 포트로, 스캔 활성화 신호 또는 스캔 비활성화 신호에 따라 IC 칩은 정상적인 동작을 수행하는 노멀(normal) 모드 (또는 기능(functional) 모드)가 되거나 IC 칩을 테스트하는 스캔 모드가 된다.
스캔 입력 포트(162)는 IC 칩(100)의 테스트를 위하여 스캔 패턴을 입력하기 위한 포트이고, 스캔 출력 포트(166)는 스캔 패턴에 의한 테스트 결과를 출력하기 위한 포트이다. 스캔 출력 포트를 통해 출력되는 비트 패턴을 출력 스캔 패턴, 출력 패턴 또는 스캔 테스트 결과 패턴이라고 한다.
클락입력 포트(164)는 스캔 입력 포트(162)를 통해 입력되는 스캔 패턴을 플립플롭(120,130,140)에 쉬프트(shift)하여 로드하거나, 조합회로(110)의 출력을 캡쳐하여 플립플롭(120,130,140)에 저장할 수 있도록 트리거링(triggering)을 위한 클락 신호를 입력하기 위한 포트이다. 예를 들어, 플립플롭(120,130,140)은 클락입력 포트(164)를 통해 입력되는 클락 신호의 상승 에지(rising edge) 또는 하강 에지(falling edge)에 의해 트리거링 된다.
스캔 입력 포트(162)로부터 복수 개의 플립플롭(120,130,140)을 거쳐 스캔 출력 포트(166)로 연결되는 경로(점선 경로)를 스캔 체인(Scan Chain) 또는 스캔 경로(Scan Path)라고 한다. 도 1에서는 단일 스캔 경로를 도시하였으나, 복수 개의 스캔 경로가 사용될 수 있다.
기능 모드의 경우, 조합 회로(110)는 주 입력 포트(150)를 통해 데이터를 입력 받고 주 출력 포트(152)를 통해 결과를 출력하는 동작을 수행한다. 이와 더불어, 기능 모드에서 플립플롭(120,130,140)은 클락 신호에 따라 조합회로(110)의 출력 값을 입력 받으며, 스캔 테스트 시에는 이러한 동작을 스캔 캡쳐(scan capture)라고 한다.
스캔 모드에서, 스캔 패턴의 각 비트들은 클락 신호에 따라 스캔 경로 상에 존재하는 플립플롭(120,130,140) 들에 순차적으로 쉬프트인(Shift-In) 되고, 또한 순차적으로 스캔 출력 포트(166)를 통해 쉬프트아웃(Shift-Out) 된다. 여기서, 플립플롭(120,130,140)에 스캔 패턴이 쉬프트인된 상태를 로드(load)라고 하며, 플립플롭(120,130,140)에 저장된 값이 스캔 출력 포트(166)를 통해 쉬프트아웃 된 상태를 언로드(unload)라고 한다.
예를 들어, IC 칩 내 스캔 경로 상의 플립플롭(120,130,140)의 수가 3개라면, 각 스캔 패턴의 길이는 스캔 경로 상의 플립플롭 수와 동일한 3 비트의 길이로 구성되고, 3 비트의 스캔 패턴은 클락 신호에 따라 순차적으로 스캔 경로 상의 플립플롭(120,130,140)에 쉬프트인된다.
즉, 클락 신호의 상승 에지에서 플립플롭에 값이 저장된다고 할 때, 첫 번째 클락 신호의 상승 에지에서 첫 번째 플립플롭(140)에 스캔 패턴의 첫 번째 비트가 입력되어 저장되고, 두 번째 클락 신호의 상승 에지에서 첫 번째 플립플롭(140)의 출력 값은 두 번째 플립플롭(130)에 저장되고, 첫 번째 플립플롭(140)에는 스캔 패턴의 두 번째 비트 값이 저장된다. 세 번째 클락 신호의 상승 에지에서 두 번째 플립플롭(130)의 출력 값은 세 번째 플립플롭(120)에 저장되고, 첫 번째 플립플롭(140)의 출력 값은 두 번째 플립플롭(130)에 저장되고, 첫 번째 플립플롭(140)에는 스캔 패턴의 세 번째 비트 값이 저장된다. 따라서 세 번의 클락 신호로 하나의 스캔 패턴이 스캔 경로 상의 플립플롭(120,130,140)에 로드된다. 마찬가지로 세 번의 클락 신호로 스캔 경로 상의 플립플롭(120,130,140)의 값이 스캔 출력 포트(166)를 통해 언로드된다.
스캔 테스트 과정을 보다 구체적으로 살펴보면 다음과 같다.
(1) IC 칩(100)의 주 입력 포트(150)에 주 입력 테스트 데이터를 인가한다.
(2) 스캔 활성화 포트(160)에 스캔 활성화 신호를 인가하여 IC 칩(100)을 스캔 모드로 설정한다.
(3) 스캔 입력 포트(162)에 스캔 패턴을 쉬프트인하여 스캔 경로 상의 플립플롭(120,130,140)에 스캔 패턴을 로드한다. 스캔 경로에 로드된 스캔 패턴은 조합회로(110)에 인가된다. 스캔 패턴이 조합회로에 인가된 후 주 출력 포트(152)를 통해 출력되는 결과를 예측된 주 출력 값과 비교하여, 비교결과가 상이하면 IC 칩을 불량으로 판정한다.
(4) 스캔 활성화 포트(160)에 스캔 비활성화 신호를 인가하여 IC 칩(100)을 스캔 모드에서 기능 모드로 전환한다. 기능 모드에서, 클락 신호가 인가되면 플립플롭(120,130,140)은 조합회로(110)의 출력 값을 캡쳐하며, 이러한 동작을 스캔 캡쳐라고 하고, 이때의 모드를 또한 스캔 캡쳐 모드 라고도 부른다.
(5) 스캔 활성화 포트(160)에 스캔 활성화 신호를 인가하여 IC 칩을 다시 기능 모드에서 스캔 모드로 전환한다.
(6) 그리고, 스캔 경로 상의 플립플롭(120,130,140)에 캡쳐된 값을 스캔 출력 포트(166)를 통해 쉬프트아웃하여 언로드한다.
(7) 언로드된 출력 패턴과 미리 알고 있는 예측 패턴을 비교하여 IC 칩의 정상 동작 여부를 파악한다. 여기서, 예측 패턴은 IC 칩이 정상적인 경우 주 입력 테스트 데이터와 스캔 패턴을 인가하고 스캔 캡쳐 동작을 한 후 스캔 출력 포트(166)를 통해 출력되는 스캔 패턴으로서 테스트 전에 미리 알고 있는 값 또는 예측되는 결과 패턴이다. 단계 (3)에서의 비교 결과가 동일하고 단계 (7)에서의 비교 결과가 동일하면, 테스트 결과가 정상(pass)이므로 IC 칩은 양품이며 그렇지 않으면 IC 칩은 불량품이다. 테스트 정상(pass)은 IC 칩에 이상이 없다고(fault-free) 판단되는 경우를 의미하며, 테스트 실패(fail)는 IC 칩에 이상이 있다고 판단되는 경우를 의미한다.
도 2 및 도 3은 본 발명이 적용되는 ATE(Automatic Test Equipment)라고 불리는 IC 칩 테스트 시스템의 일 실시 예의 구성을 각각 도시한 블록도이다.
도 2 및 도 3을 참조하면, 칩 테스트 시스템은 호스트 컴퓨터(200,300), 테스터 본체(210,310), 테스트 헤드(220,320), 및 인터페이스 보드(230,330)를 포함한다. 테스트를 위해 인터페이스 보드에 위치하는 테스트 대상 디바이스(DUT, Device Under Test)(240,340)는 웨이퍼 상의 IC 또는 패키징된 IC 칩 등이다. DUT가 웨이퍼 상의 IC 칩인 경우 프로버(350)를 더 포함할 수 있다. 이하 IC 회로, 웨이퍼 상의 IC 칩 또는 패키징된 IC 칩을 설명의 편의상 통칭하여 IC 칩 또는 칩이라고 한다.
테스터 본체(210,310)는 스캔 테스트를 전체적으로 제어한다. 예를 들어, 테스터 본체는 DUT 테스트를 위한 셋업, DUT 테스트를 위한 전기적 신호의 발생, DUT 테스트 결과 신호의 관측 및 측정 등의 전반적인 과정을 제어한다. 테스터 본체(210,310)는 중앙처리장치(CPU), 메모리, 하드 디스크, 사용자 인터페이스 등을 포함하는 컴퓨터로 구현될 수 있으며, 실시 예에 따라 DUT(240,340)에 전원을 공급하는 디바이스 파워 공급장치(Device Power Supply)를 더 포함할 수도 있다.
또한, 테스터 본체(210,310)는 각종 디지털 신호를 처리하는 신호처리 프로세서(DSP, Digital Signal Processor)(미도시)와 테스트 헤드(220,320)를 제어하고, DUT(240,340)로 신호를 인가하는 제어기 및 신호 생성기 등의 전용 하드웨어, 소프트웨어 또는 펌웨어 등을 포함할 수 있다. 테스터 본체(210,310)는 메인 프레임 또는 서버라고 불리기도 한다.
호스트 컴퓨터(200,300)는 퍼스널 컴퓨터, 워크스테이션 등과 같은 컴퓨터일 수 있으며, 사용자가 테스트 프로그램을 실행시키고 테스트 과정을 제어하며 테스트 결과를 분석할 수 있도록 하는 장치이다. 일반적으로 호스트 컴퓨터(200,300)는 중앙 처리장치, 메모리 또는 하드 디스크와 같은 저장장치, 사용자 인터페이스 등을 포함할 수 있으며, 테스터 본체(210,310)와 유선 또는 무선 통신으로 연결될 수 있다. 호스트 컴퓨터(200,300)는 테스트를 제어하기 위한 전용 하드웨어, 소프트웨어 또는 펌웨어 등을 포함할 수 있다. 본 실시 예는 호스트 컴퓨터와 테스터 본체를 구분하여 도시하였으나, 호스트 컴퓨터(200,300)와 테스터 본체(210,310)는 하나의 장치로 구현될 수도 있다.
테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 메모리의 일 예로 DRAM, SRAM, 플래쉬 메모리 등이 사용될 수 있으며, 메모리에는 DUT 테스트를 수행하기 위한 프로그램과 데이터가 저장될 수 있다.
테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 소프트웨어 또는 펌웨어는 스캔 테스트를 위한 디바이스 드라이버 프로그램, 운영체제(OS, Operating System) 프로그램, DUT 테스트를 수행하는 프로그램으로써, DUT 테스트를 위한 셋업, DUT 테스트를 위한 신호의 발생, DUT 테스트 결과 신호의 관측 분석 등의 수행을 위한 명령 코드(instruction code) 형태로 메모리에 저장되어 중앙 처리장치에 의해 수행될 수 있다. 따라서 스캔 패턴은 이러한 프로그램에 의해 DUT로 인가될 수 있다. 또한 DUT 테스트 및 테스트 결과에 대한 리포팅 및 분석 데이터를 프로그램을 통해 자동 수행하여 얻을 수 있다. 프로그램에 사용되는 언어는 C, C++, 자바(java) 등 다양한 언어가 사용될 수 있다. 프로그램은 하드디스크, 자기 테이프 또는 플래시 메모리 등과 같은 저장장치에 저장될 수 있다.
테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 중앙 처리장치는 프로세서(processor)로서, 메모리에 저장된 소프트웨어 또는 프로그램의 코드를 실행한다. 예를 들어, 키보드나 마우스 등과 같은 사용자 인터페이스를 통해 사용자 명령을 받으면, 중앙 처리장치는 사용자의 명령을 분석하고 이를 소프트웨어 또는 프로그램을 통해 수행한 후 그 결과를 스피커, 프린터, 모니터 등의 사용자 인터페이스를 통해 사용자에게 제공한다.
테스터 본체(210,310) 또는 호스트 컴퓨터(200,300)의 사용자 인터페이스는 사용자와 장치 간에 정보를 주고받고 명령을 전달할 수 있도록 해준다. 예를 들어, 키보드, 터치 스크린, 마우스 등과 같은 사용자 입력을 위한 인터페이스 장치와, 스피커, 프린터, 모니터 등과 같은 출력 인터페이스 장치 등이 있다.
테스트 헤드(220,320)는 테스터 본체(210,310)와 DUT(240,340) 사이에 전기적 신호 전송을 위한 채널 등을 포함한다. 테스트 헤드(220,320) 상부에는 인터페이스 보드(230,330)가 구비된다. 패키징된 IC 칩 테스트에 사용되는 인터페이스 보드를 일반적으로 로드 보드(load board)라고 하며, 웨이퍼 상의 IC 칩 테스트에 사용되는 인터페이스 보드를 일반적으로 프로브 카드(probe card)라고 한다.
본 발명의 최소한 하나의 실시예에서, 호스트 컴퓨터(200,300)는 IC 칩 테스트 장치(250,360)를 포함한다.
본 발명의 최소한 하나의 실시예에 있어서, IC 칩 테스트 장치(250,360)는 스캔 패턴 집합에 포함된 적어도 두 개 이상의 스캔 섹션 중 사용 가능한 쉬프트 주파수를 검색하고자 하는 대상 스캔 섹션을 스캔 경로로 쉬프트하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 쉬프트 주파수 검색부(251,361)를 구비한다.
쉬프트 주파수 검색부(251,361)는, 대상 스캔 섹션에 대한 쉬프트 주파수 검색 시에 대상 스캔 섹션의 쉬프트 주파수를 스캔 경로로 쉬프트하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 쉬프트 주파수로 설정하여 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색한다.
쉬프트 주파수 검색부(251,361)는, 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 대상 스캔 섹션의 쉬프트 주파수를 증가 또는 감소시키면서 스캔 테스트 결과가 정상에서 실패로 바뀌거나 실패에서 정상으로 바뀌는 영역의 쉬프트 주파수를 검색한다.
쉬프트 주파수 검색부(251,361)는, 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 대상 스캔 섹션에 대해 제1 쉬프트 주파수를 사용해서 얻어진 제1 스캔 테스트 결과와 대상 스캔 섹션 이전의 어느 하나의 스캔 섹션에 대해 제1 쉬프트 주파수와 다른 제2 쉬프트 주파수를 사용해서 얻어진 제2 스캔 테스트 결과가 모두 정상인 경우에 제1 쉬프트 주파수를 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정한다.
본 발명의 최소한 하나의 실시예에 있어서, IC 칩 테스트 장치(250,360)는 제1 스캔 섹션을 포함하는 제1 스캔 패턴을 스캔 경로에 쉬프트 해서 테스트를 수행하는 제1 테스트 단계 및 제1 스캔 섹션 이후의 제2 스캔 섹션을 포함하는 제2 스캔 패턴을 스캔 경로에 쉬프트 해서 테스트를 수행하는 제2 테스트 단계를 수행하여 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수를 검색하는 쉬프트 주파수 검색부(251,361)를 구비한다.
쉬프트 주파수 검색부(251,361)는, 제1 테스트 단계에서 제1 스캔 섹션을 제1 쉬프트 주파수로 스캔 경로에 쉬프트 하고, 제2 테스트 단계에서 제2 스캔 섹션을 제1 쉬프트 주파수와 상이한 제2 쉬프트 주파수로 스캔 경로에 쉬프트 하며, 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 제1 테스트 단계의 제1 스캔 테스트 결과와 제2 테스트 단계의 제2 스캔 테스트 결과가 모두 정상인 경우에 상 제2 쉬프트 주파수를 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정한다.
본 발명의 최소한 하나의 실시예에서, 제1 스캔 섹션은 제1 스캔 패턴이거나 제1 스캔 패턴의 일부이고, 제2 스캔 섹션은 제2 스캔 패턴이거나 제2 스캔 패턴의 일부이다.
쉬프트 주파수 검색부(251,361)는, 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 제2 쉬프트 주파수를 스캔 경로로 쉬프트 하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 주파수로 설정하여 제2 스캔 섹션에 대한 쉬프트 주파수를 검색한다.
도 2 및 도 3에서는 IC 칩 테스트 장치(250,360)가 호스트 컴퓨터(200,300)에 포함되는 것으로 설명하고 있으나, 이는 단지 하나의 예일 뿐, 프로세서를 가진 별도의 컴퓨터에 포함되어 호스트 컴퓨터(200,300) 또는 테스터 본체(210,310)에 연결되어 기능을 수행할 수도 있다.
도 2 및 도 3의 테스트 시스템은 본 발명의 이해를 돕기 위한 하나의 예에 지나지 아니하며 각각의 구성을 통합하여 일체형으로 구현하거나, 하나의 구성을 다수의 구성으로 분리하여 구현할 수 있는 등 실시 예에 따라 다양하게 설계 변형 가능하다.
스캔 패턴은 스캔 테스트를 하기 위해 스캔 경로에 입력되는 비트 패턴을 의미하거나, 스캔 경로로부터 출력되는 비트 패턴을 의미한다.
또한 스캔 패턴의 비트 길이는 한 번의 스캔 테스트 동작을 위해 필요한 비트 패턴의 길이이다. 예를 들어, 스캔 패턴의 비트 길이는 스캔 캡쳐 동작을 수행하기 전까지 스캔 경로에 쉬프트되는 비트 패턴의 비트 길이와 같을 수 있다. 또 다른 예로, 스캔 패턴의 비트 길이는 스캔 경로 상의 플립플롭 등과 같은 비트 저장소자(storage element)의 개수와 같을 수 있다. 스캔 패턴의 비트 길이는 이상의 설명에 한정되는 것은 아니며 스캔 테스트 회로에 따라 다양하게 설정될 수 있다.
본 발명의 실시 예들은 도 1의 IC 칩뿐만 아니라 스캔 경로에 비트 패턴을 쉬프트인하고 스캔 경로로부터 출력 패턴을 쉬프트아웃하는 다양한 종류의 칩에 모두 적용될 수 있다.
예를 들어, 본 발명의 실시 예들은 스캔 패턴을 스캔 경로에 쉬프트인하는 동작, 스캔 캡쳐 동작, 그리고 캡쳐된 비트 패턴을 쉬프트아웃하는 동작을 수행할 수 있는 회로를 포함하는 다양한 종류의 칩에 모두 적용될 수 있다.
도 4는 본 발명의 최소한 하나의 실시예에 따른 칩 테스트에 적용될 수 있는 스캔 패턴의 일 예를 도시한 개념도이다.
도 4를 참조하면, 스캔 모드에서 쉬프트인 동작과 쉬프트아웃 동작을 각각 수행하는 경우에 소요되는 시간을 줄이기 위하여 쉬프트인과 쉬프트아웃 동작이 동시에 수행된다. 즉 로드와 언로드 동작이 동시에 수행된다.
예를 들어, 입력 패턴 K(430)가 스캔 입력 포트를 통해 스캔 경로에 쉬프트인되어 로드될 때, 입력 패턴 K-1(400)에 의한 테스트 결과가 스캔 출력 포트를 통해 동시에 쉬프트아웃 되어 언로드된다. 이때 언로드된 출력 패턴은 입력 패턴 K-1(400)에 대한 예측 패턴 K-1(440)과 비교된다. 일반적으로 입력 패턴 K-1(400)에 대한 예측 패턴 K-1(440)과 입력 패턴 K(430)는 테스트 데이터 또는 파일에서 쌍으로 관리될 수 있다.
본 발명의 최소한 하나의 실시예에서, 쉬프트인과 쉬프트아웃 동작을 중첩(overlapping)시켜 스캔 테스트를 하기 위하여, 스캔 입력 포트를 통해 쉬프트인되는 입력 패턴 K(430)와 입력 패턴 K-1(400)에 대한 예측 패턴 K-1(440)을 쌍으로 관리한다. 이와 같이, 스캔 패턴들은 서로 순서를 가질 수 있다. 실시 예에 따라, 스캔 패턴들은 순서 없이 다양한 방법으로 재배치될 수 있다.
본 발명의 최소한 하나의 실시예에서, 첫 번째 스캔 패턴을 스캔 경로에 쉬프트인 할 때 동시에 쉬프트아웃 되는 출력 패턴은 돈케어(Don't-care) 패턴이거나 테스트 대상 칩의 리셋에 의한 스캔 경로 상태 값일 수 있다.
스캔 테스트 시간을 최소화하기 위한 또 다른 방법으로 스캔 테스트를 위한 전체 스캔 패턴의 개수를 줄이는 방법과 스캔 쉬프트 속도를 높이는 방법이 있다.
여기서, 스캔 쉬프트 속도를 높이는 것은 스캔 패턴의 쉬프트인 또는 쉬프트아웃의 쉬프트 주파수를 높이거나 쉬프트 주파수의 주기를 감소하는 것을 의미한다. 스캔 쉬프트 속도를 낮추는 것은 쉬프트 주파수를 낮추거나 쉬프트 주파수의 주기를 증가하는 것을 의미한다. 또한 스캔 쉬프트 속도를 최적화하는 것은 쉬프트 주파수를 최적화하거나 쉬프트 주파수의 주기를 최적화하는 것을 의미한다.
쉬프트 주파수의 증가나 감소 각각은 쉬프트 주파수의 주기의 감소나 증가와 실질적으로 동일하므로, 이하에서는 설명의 편의를 위해 주로 쉬프트 주파수의 증감 관점에서 스캔 테스트 시간을 최소화하는 방법에 대해 설명한다. 따라서 이하에서 명시적인 기재가 없다고 하여도, 주파수의 증가나 감소는 주파수의 주기의 감소나 증가로 해석될 수 있고, 또한 주파수의 주기의 감소나 증가는 주파수의 증가나 감소로 해석될 수 있다. 또한 주파수의 주기는 단순히 주기로 불릴 수도 있으며 입력되는 클락의 클락 주기라고 불릴 수도 있다.
도 5 내지 도 9는 본 발명의 최소한 하나의 실시예에 따른 칩 테스트의 시간을 최소화하기 위하여 테스트 데이터를 적어도 하나 이상의 스캔 섹션으로 분할하는 방법의 다양한 예를 도시한 개념도이다.
도 5를 참조하면, IC 칩의 테스트를 위하여 스캔 경로에 쉬프트되는 테스트 데이터(500)의 비트 패턴을 복수의 스캔 섹션(510,512,514,516,518)으로 분할하고, 각 스캔 섹션(510,512,514,516,518)별 최적의 쉬프트 주파수를 찾아 스캔 테스트 시에 적용하여 스캔 테스트 시간을 절약할 수 있다.
본 발명의 최소한 하나의 실시예에서, 테스트 데이터의 비트 패턴(500)은 도 6과 같은 복수 개의 스캔 패턴으로 구성될 수 있다.
도 6을 참조하면, IC 칩의 테스트를 위하여 복수 개의 스캔 패턴이 사용될 수 있다. 스캔 섹션은 적어도 하나 이상의 스캔 패턴으로 구성되거나 스캔 패턴의 일부로 구성될 수 있으며, 스캔 섹션별로 최적의 쉬프트 주파수를 찾아 스캔 테스트 시에 적용함으로써 스캔 테스트 시간을 보다 더 절약할 수 있다.
제1 실시 예로, 스캔 섹션(600)은 하나의 스캔 패턴으로 구성되며 스캔 패턴과 일대일 대응될 수 있다. 즉 스캔 패턴이 곧 스캔 섹션이 될 수 있다.
제2 실시 예로, 스캔 섹션(610)은 두 개의 스캔 패턴을 포함할 수 있다. 스캔 섹션에 포함되는 스캔 패턴의 개수는 실시 예에 따라 다양하게 변경 가능하다.
제3 실시 예로, 스캔 섹션(620)은 제1 스캔 패턴의 일부와 제2 스캔 패턴의 일부로 구성될 수 있다.
제4 실시 예로, 스캔 섹션(630)은 하나의 스캔 패턴의 일부로 구성될 수 있다.
제5 실시 예로, 하나의 스캔 패턴이 두 개의 스캔 섹션(640,650)으로 분할될 수 있다. 하나의 스캔 패턴에 포함되는 스캔 섹션의 개수는 실시 예에 따라 다양하게 변경 가능하다.
테스트 데이터는 앞서 살핀 여러 가지 실시 예(600,610,620,630,640,650) 중 어느 하나의 방법으로 분할될 수 있을 뿐만 아니라, 이들 실시 예를 두 가지 이상 적용하여 분할될 수 있다. 예를 들어, 도 6의 N개의 스캔 패턴으로 구성된 테스트 데이터는 하나의 스캔 패턴을 포함하는 제1 스캔 섹션(600), 두 개의 스캔 패턴을 포함하는 제2 스캔 섹션(610), 하나의 스캔 패턴의 일부를 포함하는 제3,4 스캔 섹션(640,650)으로 분할될 수 있다.
도 7을 참조하면, 테스트 데이터(700)의 비트 패턴에서 동일하고 연속된 비트 값을 갖는 구간이 스캔 섹션(702,704,706,708,710)으로 분할될 수 있다. 동일한 비트 값이 연속하여 스캔 경로에 쉬프트되면 스캔 경로의 비트 값 스위칭 활동(switching activities)이 줄어들어 전력 소모가 작아지므로, 연속된 비트 값을 갖는 스캔 섹션에 높은 쉬프트 주파수가 할당될 수 있다.
예를 들어, 테스트 데이터(700)의 비트 패턴에서 비트 값이 0에서 1, 또는 1에서 0으로 바뀌는 경계를 기준으로, 테스트 데이터(700)는 적어도 하나 이상의 스캔 섹션(702,704,706,708,710)으로 분할될 수 있다. 또는 0 또는 1의 비트 값이 연속되는 비트 패턴의 구간(710) 내에서 M(M은 정수) 개의 비트를 묶어 스캔 섹션(720,722)으로 분할할 수 있다.
또 다른 예로, 테스트 데이터의 비트 패턴에서 동일하고 연속된 비트 값을 갖는 구간의 길이가 일정 길이보다 짧으면, 이 구간을 스캔 섹션으로 분할하지 않고 적어도 두 개 이상의 구간(702,704)을 묶어 하나의 스캔 섹션(703)으로 분할할 수 있다.
도 8을 참조하면, 스캔 섹션(810)은 다시 복수 개의 서브 스캔 섹션(sub scan section)(812,814)으로 분할될 수 있다. 예를 들어, 스캔 섹션(810,820)별로 찾은 최적 쉬프트 주파수들 중 상대적으로 낮은 최적 쉬프트 주파수를 갖는 스캔 섹션(810)을 다시 복수의 서브 스캔 섹션(812,814)으로 나누고, 나누어진 서브 스캔 섹션(812,814)에 대해 다시 최적 쉬프트 주파수를 찾을 수 있다.
도 9를 참조하면, 테스트 데이터(900,910)의 각 스캔 섹션에 적용할 최적 쉬프트 주파수를 찾는데 소요되는 예상시간(이하, '예상소요시간'이라 함)을 고려하여 테스트 데이터를 분할할 스캔 섹션의 개수를 결정할 수 있다. 스캔 섹션의 개수가 많아질수록 전체 스캔 섹션의 최적 쉬프트 주파수를 찾는데 소요되는 예상소요시간이 늘어난다. 예상소요시간은 스캔 섹션의 개수와 예상소요시간의 관계를 나타내는 기 설정된 공식에 의해 산출될 수 있다.
도 9의 예에서, 최적 쉬프트 주파수를 찾는데 사용할 수 있는 A 시간의 제약 조건이 있다면, 예상소요시간이 A 시간 이하가 될 수 있도록 테스트 데이터(900)를 분할할 스캔 섹션의 개수 N이 결정된다. 최적 쉬프트 주파수를 찾는데 사용할 수 있는 B 시간(A>B)의 제약 조건이 있다면, 예상소요시간이 B 시간 이하가 될 수 있도록 테스트 데이터(910)를 분할할 스캔 섹션의 개수 M(N>M)이 결정된다.
테스트 데이터(900)를 분할할 개수가 N개로 결정되면, 테스트 데이터(900)는 결정된 N 개수의 스캔 섹션으로 분할된다. 예를 들어, 테스트 데이터(900)를 균등한 비트 길이를 가진 N 개의 스캔 섹션으로 분할하는 방법, 도 7과 같이 동일하고 연속된 비트 값을 갖는 구간을 스캔 섹션으로 분할하되, 구간의 개수가 N 개일 때까지만 분할하는 방법 등 다양한 방법이 적용될 수 있다.
예상소요시간을 산출하기 위하여 다음의 정보가 사용될 수 있다.
- 최적 쉬프트 주파수를 찾기 위한 시작 주파수
- 최적 쉬프트 주파수를 찾기 위한 종료 주파수
- 최적 쉬프트 주파수를 찾기 위한 주파수의 증감 단위
- 최적 쉬프트 주파수를 찾기 위한 주파수의 증감 방법(연속적으로 주파수를 증감 또는 이진 검색 방법으로 증감 등)
- 테스트 데이터에 포함된 스캔 패턴의 개수(SPN)
- 스캔 패턴의 비트 길이(SBL)
- 테스트 데이터를 스캔 섹션으로 분할하는 방법이나 기준(일정 비트 길이 단위로 분할, 일정 개수로 분할, 또는 비트 값이 바뀌는 경계를 기준으로 분할 등)
- 스캔 섹션의 개수(SSN)
- 최적 쉬프트 주파수를 찾는 방법이 구현된 장치의 성능(예를 들어, 프로세서 성능(CPU 속도 등), 메모리나 하드 디스크의 용량과 속도 등)
- 최적 쉬프트 주파수를 찾는 방법이 구현된 장치의 데이터 입출력 시간 등을 고려한 기타 마진 시간
본 발명의 최소한 하나의 실시예에서, 최적 쉬프트 주파수를 찾을 때 시작 주파수부터 종료 주파수까지 일정한 간격으로 순차적으로 증가하는 방법을 사용한다고 가정하면, 예상소요시간을 산출하기 위한 공식의 일 예는 다음 수학식과 같다.
Figure PCTKR2017004486-appb-M000001
여기서, SSN은 스캔 섹션의 개수, SPN은 스캔 패턴의 개수, SBL은 스캔 패턴의 비트 길이, SFP는 쉬프트 주파수의 주기, FN은 스캔 섹션당 최적 쉬프트 주파수를 찾기 위한 쉬프트 주파수의 증가 횟수를 나타낸다.
수학식 1에서, 예상소요시간이 주어지면 이를 만족하여 스캔 섹션의 개수를 결정할 수 있다.
도 10은 본 발명의 최소한 하나의 실시예에 따른 스캔 섹션의 개수와 스캔 테스트 시간 감소율 사이의 관계를 나타낸 그래프이다.
도 10을 참조하면, 스캔 섹션의 개수나 스캔 섹션의 분할 방법에 따른 스캔 테스트 시간 감소율의 추이 정보를 사용하여 테스트 데이터의 스캔 섹션 분할 개수가 결정될 수 있다. 쉬프트 주파수가 최적화된 스캔 섹션의 개수가 증가할수록, 테스트 데이터를 이용한 스캔 테스트의 시간 감소율이 높아질 수 있다.
도 10에서, 세로축은 테스트 데이터 전체에 단일 쉬프트 주파수(constant shift frequency)를 사용할 때 소요되는 스캔 테스트 시간 대비 스캔 섹션별 최적 쉬프트 주파수를 사용할 때 소요되는 스캔 테스트 시간의 감소율이다. 가로축은 쉬프트 주파수가 최적화된 스캔 섹션의 개수를 의미한다.
테스트 데이터를 분할하는 스캔 섹션의 개수가 증가할수록 스캔 섹션들의 평균 비트 길이는 짧아진다. 그리고 스캔 섹션의 비트 길이가 짧아질수록 최적 쉬프트 주파수는 더욱 높아져 스캔 테스트 시간을 단축할 수 있다.
이상에서 살핀 스캔 섹션의 다양한 분할 방법은 본 발명의 이해를 돕기 위한 다양한 실시 예일 뿐 본 발명이 도 5 내지 도 10의 각 방법으로 한정되는 것은 아니다. 도 5 내지 도 10에 도시된 방법 이외에도, 테스트 데이터를 분할하는 다양한 방법이 적용될 수 있다.
도 11은 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화를 위하여 각 스캔 섹션별로 쉬프트 주파수를 할당한 일 예를 도시한 개념도이다.
도 11을 참조하면, 복수의 쉬프트 주파수들이 각 스캔 섹션에 할당된다. 종래 스캔 테스트의 경우에, 테스트 데이터의 모든 스캔 패턴들을 IC 칩의 스캔 경로에 정상적으로 쉬프트 할 수 있는 단일 쉬프트 주파수가 이용되는데, 이러한 단일 쉬프트 주파수를 명목(nominal) 쉬프트 주파수 라고도 한다.
일반적으로 명목 쉬프트 주파수는 ATPG 소프트웨어로 스캔 패턴을 만들 때 사용되는 쉬프트 주파수이거나 이를 기준으로 약간 조정된 쉬프트 주파수일 수 있으며, IC 칩을 테스트하기 위한 모든 스캔 패턴들을 IC 칩의 스캔 경로에 정상적으로 쉬프트 할 수 있는 단일 주파수로서 상당히 낮은 (예를 들어, 약 5 MHz) 주파수이다.
따라서 명목 쉬프트 주파수를 테스트 데이터를 구성하는 수천 내지 수 만개 이상의 스캔 패턴들에 그대로 사용할 경우 스캔 테스트 시간이 상당히 소요되며, 특히 IC 칩의 양산 테스트 시 IC 칩의 원가와 시장진입 시간(time-to-market)에 상당한 영향을 줄 수 있다. 예를 들어, 1개의 IC 칩을 테스트 하는데 2초가 소요된다고 가정하면, 1천 만개의 칩을 순차적으로 테스트하면 약 5,556시간, 즉 약 231일이 소요된다. 고가의 장비를 사용하여 수 개의 칩을 동시에 테스트 하여도 적지 않은 테스트 시간이 소요된다. 통상 IC 칩 테스트 서비스 회사는 사용하는 테스트 장비 수와 테스트 시간에 비례하여 비용을 청구하므로 칩 테스트 소요시간은 칩 원가에 많은 영향을 미칠 수 있다.
그렇다고 명목 쉬프트 주파수를 높게 할 경우, 스캔 패턴을 쉬프트인 또는 쉬프트아웃할 때 발생하는 전력 소모가 IC 칩이 허용하는 전력 소모 범위를 벗어나게 되므로 정상적인 스캔 테스트를 수행할 수 없게 된다. 또한, 오버 쉬프트 주파수로 인해 크리티컬 경로(critical path) 지연 시간 문제, 파워 서플라이 노이즈 영향 심화, 신호선 간 간섭 영향 심화 등으로 인한 양품을 불량품으로 판정하는 오버킬(over kill) 문제가 발생할 수 있다. 이는 IC 칩 양산에 있어서 매우 중요한 수율과 원가에 영향을 미칠 수 있다.
따라서 본 실시 예는 전체 스캔 패턴에 대해 명목 쉬프트 주파수와 같은 단일의 쉬프트 주파수를 적용하는 것이 아니라 스캔 섹션 별로 스캔 경로에 정상적으로 쉬프트 될 수 있는 최적의 쉬프트 주파수를 할당한다. 스캔 섹션 별 최적의 쉬프트 주파수를 찾는 과정은 도 12 이하를 참조하여 보다 상세하게 설명한다. 최적 쉬프트 주파수는 스캔 섹션에 대해 사용 가능한 최대 쉬프트 주파수이거나 이보다 작은 쉬프트 주파수를 의미한다.
도 11의 예에서, 스캔 섹션 1은 쉬프트 주파수 A를 할당 받고, 스캔 섹션 2는 쉬프트 주파수 B를 할당 받는다. 그리고 스캔 섹션 3은 스캔 섹션 1과 동일한 쉬프트 주파수 A를 할당 받는다. 이와 같이, 각 스캔 섹션은 동일한 쉬프트 주파수를 할당 받거나 서로 다른 쉬프트 주파수를 할당 받을 수 있다.
예를 들어, 하나의 스캔 패턴이 복수의 스캔 섹션으로 분할된 경우에, 하나의 스캔 패턴에 복수의 쉬프트 주파수가 할당될 수 있다. 도 6을 참조하면, 하나의 스캔 패턴에 속한 두 개의 스캔 섹션(640,650)은 서로 다른 쉬프트 주파수를 할당 받을 수 있다. 즉, 하나의 스캔 패턴에 두 개의 쉬프트 주파수가 할당된다.
쉬프트 주파수를 할당 받은 각 스캔 섹션은 실시 예에 따라 섹션 그룹으로 통합될 수도 있다. 예를 들어, 두 번째 스캔 섹션과 세 번째 스캔 섹션을 섹션 그룹으로 묶고, 각 스캔 섹션의 쉬프트 주파수 A, B 중 더 작은 쉬프트 주파수 또는 그 이하를 해당 섹션 그룹에 할당할 수 있다.
스캔 테스트 과정에서 주 입력 포트에 주 입력 테스트 데이터 인가 및 스캔 경로에 스캔 패턴 입력 후 주 출력에서의 테스트 결과 관찰은 이하의 실시 예의 칩 테스트 과정에 적용되거나 적용되지 않을 수 있다.
도 12는 본 발명 의 최소한 하나의 실시예 에 따른 스캔 테스트 시간 최소화를 위한 쉬프트 주파수를 찾는 방법의 일 예를 도시한 개념도이다.
먼저, 입력 패턴, 스캔 섹션, 스캔 패턴, 출력 패턴의 관계를 설명한다.
입력 패턴(1202,1204,1206)은 스캔 경로(1210)에 입력되는 비트 패턴이다. 도 12에서 현재 쉬프트 주파수 결정 대상인 스캔 섹션 K는 입력 패턴 K(1204)와 일대일 대응된다. 최적의 쉬프트 주파수를 찾거나 결정하고자 하는 스캔 섹션 K(이하, 대상 스캔 섹션 K)를 포함하는 입력 패턴 K(1204)의 앞 또는 뒤에 위치하는 비트 패턴은 대상 스캔 섹션에 대한 보조 스캔 섹션 또는 보조 비트 패턴이라고 불릴 수 있다.
(스캔 섹션과 스캔 패턴이 일대일 대응되는 경우의 입력 패턴)
대상 스캔 섹션 K(1204)가 스캔 패턴 M과 일대일 대응되는 경우에, 입력 패턴 K-1(1202), 입력 패턴 K(1204) 및 입력 패턴 K+1(1206)은 각각 스캔 패턴 M-1, 스캔 패턴 M 및 스캔 패턴 M+1과 일대일 대응될 수 있다.
(스캔 섹션과 스캔 패턴이 일대일 대응되는 경우의 출력 패턴 K)
대상 스캔 섹션 K(1204)가 스캔 패턴 M과 일대일 대응되는 경우에, 대상 스캔 섹션 K(1204)에 대한 스캔 경로(1210)의 출력 패턴은 스캔 패턴 M에 대한 스캔 경로(1210)의 출력 패턴 K(1224)에 해당한다. 출력 패턴 K(1224)는 대상 스캔 섹션 K(1204)에 대한 스캔 캡쳐 결과 패턴이거나 스캔 패턴 M이 스캔 경로로부터 그대로 출력된 패턴일 수 있다.
(스캔 섹션과 스캔 패턴이 일대일 대응되는 경우의 출력 패턴 K-1)
대상 스캔 섹션 K(1204)가 스캔 패턴 M과 일대일 대응되는 경우에, 입력 패턴 K-1(1202)에 대한 스캔 경로의 출력 패턴은 스캔 패턴 M-1에 대한 스캔 경로의 출력 패턴 K-1(1222)에 해당한다. 출력 패턴 K-1(1222)은 스캔 패턴 M-1에 대한 스캔 캡쳐 결과이거나 스캔 패턴 M-1이 스캔 경로로부터 그대로 출력된 패턴일 수 있다.
(스캔 섹션과 스캔 패턴이 일대일 대응되는 경우의 출력 패턴 K+1)
대상 스캔 섹션 K(1204)가 스캔 패턴 M과 일대일 대응되는 경우에, 입력 패턴 K+1(1206)에 대한 스캔 경로의 출력 패턴은 스캔 패턴 M+1에 대한 스캔 경로의 출력 패턴 K+1이다. 출력 패턴 K+1은 스캔 패턴 M+1에 대한 스캔 캡쳐 결과 패턴이거나 스캔 패턴 M+1이 스캔 경로로부터 그대로 출력된 패턴일 수 있다.
(스캔 섹션이 스캔 패턴의 일부인 경우의 입력패턴 K-1, K+1)
예를 들어, 도 14를 참조하면, 대상 스캔 섹션 K(1204)가 스캔 패턴 M의 일부분인 경우에, 입력 패턴 K-1(1202)은 스캔 패턴 M-1 및 스캔 패턴 M에서 스캔 섹션 K(1204) 이외의 일부를 포함할 수 있다. 입력 패턴 K+1(1206)은 스캔 패턴 M+1 및 스캔 패턴 M에서 스캔 섹션 K(1204) 이외의 일부를 포함할 수 있다.
(스캔 섹션이 스캔 패턴의 일부인 경우의 출력패턴 K)
대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴 M의 일부분인 경우에, 대상 스캔 섹션 K(1204)에 대한 스캔 경로의 출력 패턴 K(1224)는 대상 스캔 섹션(1204)에 대한 스캔 캡쳐 결과 패턴이거나 스캔 섹션 K가 포함된 스캔 패턴 M에 대한 스캔 캡쳐 결과 패턴일 수 있다. 또는 출력 패턴 K(1224)는 스캔 섹션 K(1204)가 스캔 경로로부터 그대로 출력된 패턴이거나 스캔 섹션 K(1204)가 포함된 스캔 패턴 M이 스캔 경로로부터 그대로 출력된 패턴일 수 있다.
(스캔 섹션이 스캔 패턴의 일부인 경우의 출력패턴 K-1, K+1)
대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴 M의 일부분인 경우에, 입력 패턴 K-1(1202)에 대한 스캔 경로의 출력 패턴 K-1(1222)은 스캔 패턴 M-1에 대한 출력 패턴이거나, 스캔 패턴 M-1 및 스캔 패턴 M의 일부분에 대한 출력 패턴일 수 있다. 또한 입력 패턴 K+1(1206)에 대한 스캔 경로의 출력 패턴 K+1은 스캔 패턴 M+1에 대한 출력 패턴이거나, 스캔 패턴 M+1 및 스캔 패턴 M의 일부분에 대한 출력 패턴일 수 있다. 또 다른 예로, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)에 포함된 스캔 패턴 M의 일부분에 대한 스캔 경로의 출력 패턴은 대상 스캔 섹션 K(1204)이 포함된 스캔 패턴 M에 대한 스캔 경로의 출력 패턴에 반영될 수 있다. 또 다른 예로, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)에 대한 출력 패턴은 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)이 스캔 경로로부터 그대로 출력된 패턴일 수 있다.
(스캔 섹션이 복수의 스캔 패턴에 걸쳐 있는 경우)
예를 들어, 도 15를 참조하면, 대상 스캔 섹션 K(1204)가 복수의 스캔 패턴에 걸쳐 있을 수 있다. 이 경우, 입력 패턴 K-1(1202)은 스캔 패턴 M-1에서 대상 스캔 섹션 K(1204)의 부분을 제외한 부분을 포함할 수 있고, 입력 패턴 K+1(1206)은 스캔 패턴 M+1에서 대상 스캔 섹션 K(1204)의 부분을 제외한 부분을 포함할 수 있다. 이 경우에, 각 스캔 패턴에 걸쳐 있는 대상 스캔 섹션 K(1204)의 각 부분에 대해 최적의 쉬프트 주파수를 각각 별도로 파악하고, 대상 스캔 섹션 K(1204)에 대해 할당 가능한 최적 쉬프트 주파수를 결정할 수 있다.
이상은 본 발명의 이해를 돕기 위한 예에 해당하며, 본 발명은 이 예에 한정되지 아니한다. 또한 스캔 패턴은 도 5 내지 도 10에서 설명한 바와 같이 다양한 형태의 스캔 섹션으로 분할될 수 있으며, 스캔 섹션의 분할 형태에 따라 입력 패턴 K와 그 앞뒤에 위치한 입력 패턴 K-1 또는 입력 패턴 K+1의 형태 또한 다양할 수 있다. 즉, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)은 적어도 하나 이상의 스캔 섹션으로 구성될 수 있다.
도 12는 도 4에서 설명한 쉬프트인과 쉬프트아웃이 중첩하여 수행되는 경우에 스캔 테스트 시간을 최소화하기 위한 방법의 일 예를 설명한다. 도 12는 본 발명에 따른 하나의 예를 설명하고자 함이며, 본 발명은 도 4에서 설명한 쉬프트인과 쉬프트아웃이 동시에 수행되는 경우로 한정되지 아니한다.
IC 칩의 스캔 테스트는 입력 패턴(1200)에 대한 테스트 결과 패턴(1220)을 예측 패턴(1230)과 비교하여 테스트 정상 여부를 판단한다. 즉, 입력 패턴(1200)을 스캔 경로(1210)에 로드 한 후 캡쳐 동작을 수행하여 얻은 결과 패턴(1220)을 언로드하거나 입력 패턴을 로드 후 캡쳐 동작 없이 언로드하고, 예측 패턴(1230)과 언로드된 결과 패턴(1220)을 비교하여 테스트 정상 여부를 판단한다.
본 발명의 최소한 하나의 실시예에서, 스캔 패턴 또는 스캔 섹션에 대한 쉬프트 주파수 최적화를 위해서는 대상 스캔 패턴 또는 대상 스캔 섹션이 스캔 경로에 쉬프트인 될 때 동시에(또는 순차적으로) 쉬프트아웃 되는 출력 패턴 또한 정상인지 확인한다. 예를 들어, 대상 스캔 패턴 또는 대상 스캔 섹션이 증가된 쉬프트 주파수로 스캔 경로에 정상적으로 쉬프트인되더라도, 증가된 쉬프트 주파수로 쉬프트아웃 되는 이전 입력 패턴에 대한 테스트 결과 패턴에 오류가 생길 수도 있기 때문이다.
도 12의 예에서, 현재 쉬프트 주파수 결정 대상인 스캔 섹션 K(1204)가 특정 쉬프트 주파수로 스캔 경로에 정상적으로 쉬프트인되는지 확인하기 위하여, 입력 패턴 K-1(1202)과 입력 패턴 K+1(1206)을 함께 이용할 수 있다. 즉, 대상 스캔 섹션 K(1204)를 반복적으로 스캔 경로(1210)에 입력하기 전마다, 스캔 경로를 일정한 비트 패턴으로 초기화할 수 있는 입력 패턴 K-1(1202)을 사용할 수 있다. 또한 k번째 스캔 섹션(1204)에 대한 스캔 경로의 출력 패턴이 반복적으로 쉬프트아웃 될 때마다 일정한 비트 패턴으로 스캔 경로에 쉬프트인되는 입력 패턴 K+1(1206)을 사용할 수 있다.
대상 스캔 섹션 K(1204)가 스캔 패턴 M과 일대일 대응되는 경우에, 입력 패턴 K-1(1202)은, 대상 스캔 섹션 K(1204)의 앞에 위치한 실제 스캔 테스트에 사용되는 스캔 패턴 M-1이거나, 스캔 패턴 M-1을 스캔 경로에 로드 한 후 스캔 캡쳐하여 얻는 결과 패턴에 대한 예측 패턴일 수 있다.
또 다른 예로, 대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴 M의 일부인 경우에, 입력 패턴 K-1(1202)은 대상 스캔 섹션 K(1204)의 앞에 위치한 실제 테스트에 사용되는 스캔 패턴 M-1 또는 스캔 패턴 M-1을 스캔 경로에 로드 한 후 스캔 캡쳐하여 얻는 결과 패턴에 대한 예측 패턴을 포함할 수 있다. 또한 입력 패턴 K-1(1202)은 스캔 패턴 M에서 대상 스캔 섹션 K(1204)를 제외한 부분을 포함할 수 있다. 여기서, 스캔 패턴 M에서 대상 스캔 섹션 K를 제외한 부분은 실제 스캔 테스트에 사용되는 비트 패턴의 일부일 수 있다.
또 다른 예로, 입력 패턴 K-1(1202)은 스캔 경로의 스위칭 동작을 줄이기 위하여 비트 '0' 또는 '1' 위주로 구성되거나 연속된 비트 '0' 또는 '1' 위주로 구성되는 등 기 설정된 임의의 패턴일 수도 있다.
또 다른 예로, 입력 패턴 K-1(1202)은 도 13과 같이 적어도 하나 이상의 스캔 섹션으로 구성될 수 있다.
대상 스캔 섹션 K(1204)가 스캔 패턴 M과 일대일 대응되는 경우에, k+1번째 입력 패턴(1206)은 스캔 섹션 K(1204)의 뒤에 위치한 실제 스캔 테스트에 사용되는 스캔 패턴 M+1이거나 스캔 패턴 M+1을 스캔 경로에 로드 한 후 스캔 캡쳐하여 얻는 결과 패턴에 대한 예측 패턴일 수 있다.
또 다른 예로, 대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴 M의 일부분인 경우에, 입력 패턴 K+1(1206)은 대상 스캔 섹션 K(1204)의 뒤에 위치한 실제 스캔 테스트에 사용되는 스캔 패턴 M+1 등을 포함할 수 있다. 또한 입력 패턴 K+1(1206)은 스캔 패턴 M에서 대상 스캔 섹션 K(1204)를 제외한 부분을 포함할 수 있다. 여기서, 대상 스캔 섹션 K(1204)를 제외한 부분은 실제 스캔 테스트에 사용되는 비트 패턴의 일부일 수 있다.
또 다른 예로, 입력 패턴 K+1(1206)은 스캔 경로상의 스위칭 동작을 줄이기 위하여 비트 '0' 또는 '1' 위주로 구성되거나 연속된 비트 '0' 또는 '1' 위주로 구성되는 등 기 설정된 임의의 패턴일 수 있다.
또 다른 예로, 입력 패턴 K+1(1206)은 도 13과 같이 적어도 하나 이상의 스캔 섹션으로 구성될 수 있다.
그리고 스캔 테스트에 있어서 첫 번째 스캔 섹션의 앞과 마지막 스캔 섹션의 뒤에 각각 위치하는 입력 패턴은, 스캔 경로의 스위칭 동작을 줄이기 위하여 비트 '0' 또는 '1' 위주로 구성되거나 연속된 비트 '0' 또는 '1' 위주로 구성되는 등 기 설정된 임의의 패턴일 수 있다. 또한 첫 스캔 섹션의 앞에 위치하는 입력 패턴은 테스트 대상 칩이 리셋 상태일 때의 스캔 경로 상의 값일 수도 있다.
본 발명의 최소한 하나의 실시예에서, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)은 각각 하나 이상의 스캔 섹션으로 구성될 수 있으며, 이들 섹션의 쉬프트 주파수는 현재 쉬프트 주파수 결정 대상인 스캔 섹션 K(1204)의 최대 쉬프트 주파수를 찾는데 제약을 주지 않도록 할 수 있다.
예를 들어, 입력 패턴 K-1(1202)은 최대 30MHz까지 스캔 경로에 정상적으로 쉬프트인 가능하고, 대상 스캔 섹션 K(1204)는 최대 50MHz까지 스캔 경로에 정상적으로 쉬프트인 가능하다고 하자. 쉬프트 주파수를 증가하면서 입력 패턴 K-1(1202)과 대상 스캔 섹션 K(1204)를 동일한 쉬프트 주파수로 스캔 경로에 순차적으로 쉬프트인하면, 대상 스캔 섹션 K(1204)에 대해 찾을 수 있는 최대 쉬프트 주파수는 30MHz로 제약을 받는다. 즉 쉬프트 주파수가 30MHz를 초과하는 경우에 입력 패턴 K-1(1202)에 대한 출력 패턴과 예측 패턴이 상이해질 수 있기 때문이다. 또한, 입력 패턴 K+1(1206)이 최대 30MHz까지 스캔 경로에 정상적으로 쉬프트인 가능할 경우에도, 대상 스캔 섹션 K(1204)에 대해 찾을 수 있는 최대 쉬프트 주파수는 30MHz로 제약을 받을 수 있다.
따라서 이러한 제약 상황을 피하기 위하여, 본 발명의 최소한 하나의 실시예에서, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)의 쉬프트 주파수는 기 설정된 쉬프트 주파수(위 예의 경우, 30MHz)를 초과하지 않도록 할 수 있다.
예를 들어, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)의 쉬프트 주파수를 기 설정된 쉬프트 주파수(위 예의 경우, 30MHz 이하)로 고정하고, 대상 스캔 섹션 K(1204)의 쉬프트 주파수만을 증감하여, 대상 스캔 섹션 K(1204)에 사용 가능한 최대 쉬프트 주파수를 찾을 수 있다.
또 다른 예로, 입력 패턴 K-1(1202), 대상 스캔 섹션 K(1204), 입력 패턴 K+1(1206)에 대해 기 설정된 쉬프트 주파수(위 예의 경우, 30MHz 이하)까지 모두 함께 쉬프트 주파수의 증감을 적용하고, 기 설정된 쉬프트 주파수를 벗어나는 경우에는 대상 스캔 섹션 K(1204)의 쉬프트 주파수만을 증감할 수 있다.
다시 말해, 대상 스캔 섹션 K(1204)의 쉬프트 주파수와 나머지 입력 패턴(1202,1206)의 쉬프트 주파수를 서로 다르게 제어할 수 있다. 물론 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)의 최대 허용 쉬프트 주파수가 대상 스캔 섹션 K(1204)의 최대 쉬프트 주파수보다 크다면 대상 스캔 섹션 K(1204)와 나머지 입력 패턴(1202,1206)의 쉬프트 주파수를 동일하게 증감할 수 있다. 여기서, 기 설정된 쉬프트 주파수는 명목 쉬프트 주파수이거나 명목 쉬프트 주파수를 조정한 쉬프트 주파수 또는 프로그램에 의해 테스트 장치에 기 설정된 값 또는 사용자가 기 설정한 값이 될 수 있는 등 실시 예에 따라 다양하게 변경 가능하며 위 예에 반드시 한정되는 것은 아니다.
본 발명의 최소한 하나의 실시예에서, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)에 대해 본 발명의 실시 예에 따른 방법을 통해 최적의 쉬프트 주파수가 이미 결정된 경우에는 최적 쉬프트 주파수 이하를 적용하여 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)을 스캔 경로에 쉬프트인 할 수도 있다.
예를 들어, 본 발명에 따른 방법을 스캔 패턴들에 대해 순차적으로 적용하는 경우, 대상 스캔 섹션 K(1204)의 쉬프트 주파수 결정 과정 이전에 입력 패턴 K-1을 구성하는 적어도 하나 이상의 스캔 섹션에 대한 최적의 쉬프트 주파수가 미리 결정될 수 있다. 따라서 스캔 테스트 시간 최소화 장치는 입력 패턴 K-1(1202)의 각 스캔 섹션별 최적의 쉬프트 주파수를 이용하고, 입력 패턴 K+1(1206)에 대해서는 명목 쉬프트 주파수 또는 명목 쉬프트 주파수를 조정한 쉬프트 주파수를 적용할 수 있다.
그리고 대상 스캔 패턴 K의 쉬프트 주파수를 증감하면서, 입력 패턴들(1202,1204,1206)을 스캔 경로(1210)에 순차적으로 입력하여 실제 출력 패턴(1220)이 예측 패턴(1230)과 동일한지를 파악한다. 이때 필요시, 입력 패턴들(1202,1204,1206) 중 적어도 하나 이상의 입력 패턴에 대한 스캔 캡쳐 동작이 수행될 수 있다.
예를 들어, 스캔 테스트 시간 최소화 장치는 초기 쉬프트 주파수로서 명목 쉬프트 주파수를 사용하고, 스캔 테스트 시간 최소화 장치에 기 설정된 쉬프트 주파수의 변동 단위로 쉬프트 주파수를 증가한다. 즉 입력 패턴 K-1(1202)을 스캔 경로에 명목 주파수와 같은 기 설정된 쉬프트 주파수로 쉬프트인하여 로드 한 후, 대상 스캔 섹션 K(1204)를 "초기 쉬프트 주파수 + 증가 단위"의 쉬프트 주파수로 스캔 경로에 쉬프트인하고, 동시에 입력 패턴 K-1(1202)에 의한 테스트 결과(즉, 출력패턴 K-1)(1222)를 쉬프트아웃하여 미리 알고 있는 예측 패턴 K-1(1232)과 동일한지 비교한다.
이때 입력 패턴 K-1(1202) 또는 입력 패턴 K-1(1202)에 포함된 적어도 하나 이상의 스캔 섹션에 대해 기 설정된 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 초기 쉬프트 주파수와 서로 다를 수 있다. 그리고 다시 입력 패턴 K+1(1206)의 쉬프트인과 동시에, 대상 스캔 섹션 K(1204)에 대한 테스트 결과를 쉬프트아웃하여 얻은 출력 패턴 K(1224)를 미리 알고 있는 예측 패턴 K(1234)와 동일한지 비교한다. 이때 대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴의 일부분인 경우에, 입력 패턴 K-1(1202), 대상 스캔 섹션 K(1204), 입력 패턴 K+1(1206)과 이들 각각에 대한 출력 패턴은 앞서 살펴 본 바와 같다.
본 발명의 최소한 하나의 실시예에서, 위에서 언급한 기 설정된 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 최적 쉬프트 주파수를 찾는데 제약을 주지 않도록 할 수 있다. 본 발명의 최소한 하나의 실시예에서, 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)의 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 쉬프트 주파수와 함께 증감되지 않도록 하거나 대상 스캔 섹션 K(1204)과 상이한 주파수를 사용할 수 있으며, 이때 입력 패턴 K-1(1202) 또는 입력 패턴 K+1(1206)의 스캔 섹션을 스캔 경로에 정상적으로 입력할 수 있는 쉬프트 주파수를 사용한다.
본 발명의 최소한 하나의 실시예에서, 기 설정된 쉬프트 주파수는 명목 쉬프트 주파수 외에 명목 쉬프트 주파수를 조정한 값 또는 프로그램에 의해 장치에 설정된 값 또는 사용자가 설정한 값이 될 수 있는 등 실시 예에 따라 다양하게 변경 가능하며 위 예에 반드시 한정되는 것은 아니다.
출력패턴 K-1(1222)과 예측패턴 K-1(1232)이 동일하고, 출력패턴 K(1224)와 예측패턴 K(1234)가 동일하면, 현 쉬프트 주파수가 대상 스캔 섹션 K(1204)에 대해 사용 가능한 쉬프트 주파수이다. 스캔 테스트 시간 최소화 장치는 대상 스캔 섹션 K(1204)에 대한 쉬프트 주파수를 다시 일정 크기만큼 증가하며, 상기와 같이 다시 입력 패턴 K-1(1202)부터 스캔 경로에 입력하는 과정을 수행하면서 출력 패턴(1220)과 예측 패턴(1230)의 비교과정을 다시 수행한다.
이와 같이, 대상 스캔 섹션 K(1204)에 대한 쉬프트 주파수를 계속하여 증가하여 출력 패턴(1220)과 예측 패턴(1230)이 달라지는 지점까지 수행하고, 그 지점 이전의 쉬프트 주파수 이하를 대상 스캔 섹션 K(1204)의 최적 쉬프트 주파수로 결정할 수 있다.
앞의 실시 예는 쉬프트 주파수를 증가하여 최적 쉬프트 주파수를 찾는 방법을 주로 설명하고 있으나, 다른 실시 예로, 쉬프트 주파수를 대상 스캔 섹션 K(1204)의 출력 패턴(1220)과 예측 패턴(1230)이 상이한 높은 주파수로부터 반복 감소하여 출력 패턴(1220)과 예측 패턴(1230)이 동일해지는 지점을 찾을 수 있다. 그리고 출력 패턴(1220)과 예측 패턴(1230)이 동일해지는 지점의 쉬프트 주파수 이하를 대상 스캔 섹션 K(1204)의 최적 쉬프트 주파수로 결정할 수도 있다.
또한 쉬프트 주파수를 증감하면서 스캔 섹션 또는 스캔 패턴에 대한 출력 패턴을 예측 패턴과 반복적으로 비교 수행할 때 쉬프트 주파수의 증감 범위의 일 실시 예로서, 스캔 테스트 시간 최소화 장치에 설정된 범위 내에서 증감하거나 또는 출력 패턴(1220)과 예측 패턴(1230)이 동일하다가 상이해 지거나 상이하다가 동일해 지는 지점을 찾으면 쉬프트 주파수의 증감을 멈출 수 있다. 이 경우, 스캔 섹션별 사용 가능한 최대 쉬프트 주파수를 찾는데 소요되는 시간을 줄일 수 있다.
실시 예에 따라, 대상 스캔 섹션 K(1204)에 대한 최적의 쉬프트 주파수를 찾기 위한 초기 쉬프트 주파수는 명목 주파수 외에 다양한 값이 설정될 수 있으며, 또한 낮은 쉬프트 주파수에서 증가시키는 것이 아니라 출력 패턴과 예측 패턴이 상이한 높은 쉬프트 주파수에서 시작하여 쉬프트 주파수를 낮춰가면서 출력 패턴과 예측 패턴이 동일해지는 지점의 쉬프트 주파수를 찾을 수도 있다. 또한, 대상 스캔 섹션 K(1204)의 쉬프트 주파수의 변화를 순차적으로 증가 또는 감소시키는 것이 아니라 여러 알고리즘을 통해 다양한 방법으로 변경시켜 보다 빠른 시간에 최적의 쉬프트 주파수를 찾을 수도 있다.
본 발명의 최소한 하나의 실시예에서, 이진 검색(binary search) 알고리즘을 사용할 수 있다. 예를 들면, 쉬프트 주파수가 10MHz에서 테스트 정상이고 20MHz에서 테스트 실패이면 다음 쉬프트 주파수는 그 사이인 15MHz를 시도해 본다. 그리고 만약 테스트 정상이면 15MHz와 20MHz 사이를 시도해 보며, 만약 실패하면 10MHz와 15MHz 사이를 시도해 보는 방법이다. 테스트 정상이라 함은 테스트 대상 칩이 양품으로 판정됨을 의미하고, 테스트 실패라 함은 테스트 대상 칩이 불량품으로 판정됨을 의미한다.
이진 검색을 하면 선형 검색(linear search)을 하는 경우보다 테스트 정상과 실패의 경계가 되는 주파수 또는 테스트 정상인 사용 가능한 주파수 범위를 찾는데 소요되는 시간을 줄일 수 있는 효과가 있다. 예를 들어, 선형 검색을 사용하여 N 번의 주파수 증감 횟수로 테스트 정상인 최대 주파수를 찾았다면, 이진 검색을 사용하면 약 log2(N)의 횟수로 테스트 정상인 최대 주파수를 찾을 수 있다. 이진 검색을 사용하여 테스트 정상인 최대 주파수의 검색 시간 절감 효과는 전체 스캔 섹션의 개수 및 테스트 장비에 의해 증감되는 주파수의 단위 값이 작을수록 선형 검색 방법에 비해 효과적이다.
다른 실시 예로, 테스트 대상 칩에 공급되는 전압(supply voltage)의 변화(variation) 마진을 고려하여 최적의 주파수나 주기를 찾거나 결정할 수 있다. 예를 들어, 다음의 단계를 이용하여 테스트 대상 칩에 공급되는 전압의 범위 내에서 최적의 주파수 또는 주기를 빠르게 찾을 수 있다.
단계 1
스캔 테스트 시간 최소화 장치는 테스트 대상 칩에 공급되는 전압을 일정 단위로 변경해 가면서 각 전압별로 테스트 데이터의 테스트 결과가 정상인 최대 쉬프트 주파수 또는 쉬프트 주파수 범위를 찾는다. 즉, 테스트 데이터를 분할한 각 스캔 섹션별로 쉬프트 주파수를 찾는 것이 아니라 테스트 데이터 전체에 사용 가능한 최대 쉬프트 주파수 또는 쉬프트 주파수 범위를 찾는다.
단계 2
단계 1의 결과로부터, 스캔 테스트 시간 최소화 장치는 테스트 대상 칩에 공급할 특정 전압을 선택한다. 여기서, 테스트 대상 칩에 공급할 특정 전압은 단계 1에서 찾은 각 전압별 최대 쉬프트 주파수 중 가장 낮은 최대 쉬프트 주파수를 나타내는 전압 또는 그 전압의 인접한 전압이다. 이 외에, 테스트 셋업, 제조 공정(manufacturing process) 또는 테스트 공정(test process) 등을 고려하여 테스트 대상 칩에 공급한 전압을 선택할 수 있다.
단계 3
스캔 테스트 시간 최소화 장치는 단계 2에서 선택한 특정 전압을 테스트 대상 칩에 공급한다. 그리고 스캔 테스트 시간 최소화 장치는 특정 전압을 공급한 상태에서, 각 스캔 섹션별로 쉬프트 주파수를 증가 또는 감소하면서 각 스캔 섹션의 쉬프트 주파수별 테스트 정상 또는 실패를 파악한다.
단계 4
스캔 테스트 시간 최소화 장치는 단계 3에서 찾은 각 스캔 섹션별 테스트 정상 또는 실패의 결과가 맵핑 된 쉬프트 주파수 정보를 사용하여 각 스캔 섹션별 최적 쉬프트 주파수를 찾거나 결정한다.
단계 5
스캔 테스트 시간 최소화 장치는 테스트 대상 칩에 공급되는 전압(supply voltage)을 변경하면서, 단계 4에서 찾거나 결정한 각 스캔 섹션별 최적 쉬프트 주파수를 이용하여 테스트 결과가 정상인지 확인한다.
본 발명의 최소한 하나의 실시예에서, 단계 5에서 전압의 변경 범위는 단계 1에서의 전압 변경 범위와 동일할 수 있다. 또는 단계 5에서의 전압의 변경 범위는 테스트 셋업, 제조 공정(manufacturing process) 또는 테스트 공정(test process) 등을 고려하여 단계 1에서의 변경 범위를 조정한 범위일 수 있다. 전압의 변경 범위 내에서 전압을 변경해 가면서, 단계 4에서 찾거나 결정된 각 스캔 섹션의 최적 쉬프트 주파수를 사용한 스캔 테스트 결과가 정상인지 확인한다. 각 스캔 섹션이 전압의 변경 범위 내에서 모두 테스트 정상이면 정상적으로 쉬프트 주파수가 최적화된 것이다. 이 외에, 테스트 셋업, 제조 공정(manufacturing process) 또는 테스트 공정(test process) 등을 고려하여 스캔 섹션별 쉬프트 주파수가 정상적으로 최적화된 것으로 보는 다양한 기준이 있을 수 있다. 예를 들면 특정 전압의 경우 테스트 실패를 허용할 수도 있다.
테스트 대상 칩에 공급되는 전압(supply voltage)의 변화(variation) 마진을 고려하여 최적의 주파수를 찾아야 하는 경우, 모든 스캔 섹션에 대해 전압과 주파수를 각각 변화시키면서 찾는 방법보다 앞서 든 단계와 같은 방법을 사용하면 최적 쉬프트 주파수 또는 쉬프트 주파수의 주기를 빠르게 찾거나 결정할 수 있는 효과가 있다.
예를 들어, SN(스캔 섹션의 개수) = 1,000, VN(전압 변경 횟수) = 10, FN(주파수 변경 횟수) = 10 라고 가정한다.
경우 1
모든 스캔 섹션에 대해 전압과 주파수를 각각 변화시키면서 테스트 정상 또는 실패를 찾기 위해 필요한 검색 횟수 = SN x VN x FN = 100,000
경우 2
앞서 든 단계 1 내지 단계 5를 사용하여 테스트 정상 또는 실패를 찾기 위해 필요한 검색 횟수 = (단계1) VN x FN + (단계3) SN x FN + (단계5) VN = (VN + SN) x FN + VN = 10,110
경우 2가 경우 1보다 약 10%로 횟수가 줄어든 것을 알 수 있다.
최적의 쉬프트 주파수를 찾기 위한 스캔 섹션 K(1204)는 도 14와 같이 스캔 패턴 M의 일부로 구성될 수도 있다. 즉 대상 스캔 섹션 K(1204)의 길이가 스캔 경로의 길이보다 짧을 수 있다. 이와 같은 경우 대상 스캔 섹션 K(1204)을 포함하는 스캔 패턴 M에서, 대상 스캔 섹션(1204)을 제외한 부분의 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 최적 쉬프트 주파수를 찾는데 제약을 주지 않도록 한다.
예를 들어, 스캔 패턴 M에서 대상 스캔 섹션 K(1204)를 제외한 부분의 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 쉬프트 주파수와 함께 증감되지 않도록 하거나, 대상 스캔 섹션 K(1204)과 상이한 쉬프트 주파수를 사용할 수 있다. 본 발명의 최소한 하나의 실시예에서, 스캔 패턴 M에서 대상 스캔 섹션 K(1204)을 제외한 부분의 쉬프트 주파수는 대상 스캔 섹션 K(1204)을 제외한 부분을 스캔 경로에 정상적으로 입력할 수 있는 쉬프트 주파수를 사용할 수 있다.
다른 실시 예로, 스캔 패턴 M에서 대상 스캔 섹션 K(1204)을 제외한 부분에 적용되는 쉬프트 주파수는 명목 쉬프트 주파수 이하가 되거나, 대상 스캔 섹션 K(1204)를 제외한 부분에 대해 본 발명의 실시 예에 따른 방법을 통해 최적의 쉬프트 주파수가 이미 결정된 경우에는 해당 최적의 쉬프트 주파수 이하와 같이 기 설정된 쉬프트 주파수가 사용될 수 있다. 그리고 대상 스캔 섹션 K(1204)에 대해서는 이상에서 설명한 바와 같이 쉬프트 주파수 증감을 통해 최적의 주파수를 찾는다. 기 설정된 쉬프트 주파수는 명목 쉬프트 주파수를 조정한 값이거나 프로그램에 의해 장치에 설정된 값 또는 사용자가 설정한 값이 될 수 있는 등 실시 예에 따라 다양하게 변경 가능하며 위 예에 반드시 한정되는 것은 아니다.
도 12는 입력 패턴 K-1(1202)을 함께 사용하여 대상 스캔 섹션 K(1204)의 최적 쉬프트 주파수를 찾는 방법을 도시하고 있으나, 반드시 이에 한정되는 것은 아니다. 실시 예에 따라, 대상 스캔 섹션 K(1204) 또는 대상 스캔 섹션 K(1204)를 포함하는 스캔 패턴에 대한 스캔 경로의 출력 패턴만을 예측 패턴과 비교하여 최적의 쉬프트 주파수를 찾거나 결정할 수도 있다.
(앞 입력 패턴에 대한 출력패턴의 비교 고려)
본 발명의 최소한 하나의 실시예에서, 대상 스캔 섹션 K(1204)의 최적 쉬프트 주파수를 찾거나 결정하고자 할 때, 대상 스캔 섹션 K(1204) 바로 앞에 위치하는 입력 패턴 K-1(1202)에 대한 출력 패턴 또는 대상 스캔 섹션 K(1204)가 포함된 스캔 패턴 바로 앞에 위치하는 스캔 패턴에 대한 출력 패턴 또한 예측 패턴과 비교할 수 있다.
예를 들어, 대상 스캔 섹션 K(1204)에 대한 스캔 경로의 출력 패턴이 예측 패턴과 동일할 뿐만 아니라 입력 패턴 K-1(1202)에 대한 출력 패턴 또한 예측 패턴과 동일한 경우에, 대상 스캔 섹션 K(1204)를 스캔 경로에 쉬프트 할 때 사용한 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 사용 가능한 쉬프트 주파수로 파악될 수 있다.
다른 예로, 대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴의 일부인 경우에, 대상 스캔 섹션 K(1204)를 포함하는 스캔 패턴 M에 대한 스캔 경로의 출력 패턴 K(1224)가 예측 패턴 K(1234)와 동일하고, 스캔 패턴 M의 앞에 위치하는 스캔 패턴 M-1에 대한 스캔 경로의 출력 패턴 K-1(1222)이 예측 패턴 K-1(1232)과 동일한 경우에, 대상 스캔 섹션 K(1204)를 스캔 경로에 쉬프트 할 때 사용된 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 사용 가능한 쉬프트 주파수로 파악될 수 있다.
이와 같이, 대상 스캔 섹션 K(1204)뿐만 아니라 그 앞에 위치한 입력 패턴(1202)에 대한 출력 패턴(1222)과 예측패턴(1232)을 비교하는 이유는 대상 스캔 섹션 K(1204) 앞에 위치하는 입력 패턴(또는 입력 패턴의 일부)에 대한 스캔 경로의 출력 패턴이 대상 스캔 섹션 K(1204)의 쉬프트인 주파수에 의해 영향을 받을 수 있기 때문이다. 여기서, 입력 패턴에 대한 쉬프트아웃 출력 패턴은 대상 스캔 섹션 K(1204) 앞에 위치하는 입력 패턴(또는 입력 패턴의 일부)이 스캔 경로에 입력된 후 스캔 캡쳐 동작을 수행하여 얻게 되는 패턴이거나 스캔 캡쳐 동작 없이 스캔 경로로부터 출력되는 패턴일 수 있다.
도 16은 본 발명 의 최소한 하나의 실시예 에 따라 스캔 패턴의 사용 가능한 쉬프트 주파수를 찾는 방법의 일 예를 나타낸 그래프이고, 도 17은 본 발명 의 최소한 하나의 실시예 에 따라 최적 쉬프트 주파수를 찾고자 하는 스캔 패턴의 쉬프트 주파수를 증감할 때 다른 스캔 패턴의 테스트 결과가 실패인 경우를 나타낸 그래프이다.
도 16을 참조하면, 제2 스캔 패턴의 최적 쉬프트 주파수를 찾기 위하여, 제1 스캔 패턴, 제2 스캔 패턴, 제3 스캔 패턴이 순차적으로 스캔 경로에 입력된다. 본 발명의 최소한 하나의 실시예에서, 제1 스캔 패턴의 쉬프트인에는 제1 스캔 패턴을 스캔 경로에 정상적으로 입력할 수 있는 쉬프트 주파수(예를 들어, 5MHz)가 사용된다. 다시 말해, 제1 스캔 패턴에 의한 스캔 테스트 결과가 정상이 될 수 있는 쉬프트 주파수가 제1 스캔 패턴의 쉬프팅에 사용된다.
제2 스캔 패턴의 쉬프트 주파수를 5MHz부터 순차적으로 25MHz까지 증가한 경우에, 제1 스캔 패턴 및 제2 스캔 패턴의 테스트 결과는 모두 정상이다. 이 경우, 25MHz 이하의 모든 쉬프트 주파수는 제2 스캔 패턴에 사용 가능한 쉬프트 주파수이다.
도 17을 참조하면, 제2 스캔 패턴의 쉬프트 주파수를 30MHz로 증가하면, 제2 스캔 패턴의 테스트 결과는 정상이지만 제1 스캔 패턴의 테스트 결과는 실패이다. 쉬프트아웃 되는 제1 스캔 패턴의 테스트 결과가 제2 스캔 패턴의 쉬프트 주파수에 의해 영향을 받기 때문이다. 따라서 본 발명의 최소한 하나의 실시예에서, 최적 쉬프트 주파수를 찾고자 하는 제2 스캔 패턴뿐만 아니라 제2 스캔 패턴 앞의 입력 패턴인 제1 스캔 패턴의 테스트 결과 또한 정상일 때의 쉬프트 주파수가 제2 스캔 패턴의 사용 가능한 주파수이다.
최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션이 스캔 패턴의 일부일 수 있다. 이때 전술한 바와 마찬가지로, 최적 쉬프트 주파수를 찾고자 하는 대상 스캔 섹션이 포함된 제2 스캔 패턴뿐만 아니라 제1 스캔 패턴의 테스트 결과가 모두 정상일 때의 쉬프트 주파수가 대상 스캔 섹션의 사용 가능한 주파수이다. 대상 스캔 섹션을 제외한 비트 패턴에는 비트 패턴을 스캔 경로에 정상적으로 입력할 수 있는 쉬프트 주파수가 사용된다.
제3 스캔 패턴에는 정상적으로 스캔 경로에 쉬프트인되면서, 동시에 제2 스캔 패턴에 대한 테스트 결과를 정상적으로 쉬프트아웃할 수 있는 쉬프트 주파수가 사용된다.
스캔 섹션의 최적 쉬프트 주파수를 찾거나 칩의 양산 테스트 시간을 줄이기 위해 서로 이웃하는 제1 스캔 섹션과 제2 스캔 섹션을 순차적으로 칩의 스캔 경로에 입력할 때, 제1 스캔 섹션의 쉬프트 주파수와 제2 스캔 섹션의 쉬프트 주파수를 서로 다르게 하여 스캔 테스트를 수행할 수 있다. 예를 들어, 두 개의 스캔 섹션에 사용된 서로 다른 각 쉬프트 주파수는 두 개의 스캔 섹션을 사용한 스캔 테스트가 정상이 되는 쉬프트 주파수 값 이하일 수 있다.
서로 이웃하는 제1 스캔 섹션과 제2 스캔 섹션에 대해, 제1 스캔 섹션의 쉬프트 주파수보다 제2 스캔 섹션의 쉬프트 주파수를 크게 하거나 작게 하여 스캔 테스트를 수행할 수 있다. 이때 고장이 없는(fault-free) 칩에 대한 테스트 결과가 정상일 때의 이웃한 두 스캔 섹션의 각 쉬프트 주파수 이하를 칩의 양산 테스트 시간을 줄이기 위해 사용한다. 즉 서로 이웃한 스캔 섹션이 스캔 테스트 시에 서로에게 미치는 영향이 고려되어야 한다.
예를 들어, 제1 스캔 섹션과 제2 스캔 섹션이 서로 이웃한 스캔 패턴인 경우, 제1 스캔 섹션에 의한 스캔 캡쳐 결과가 쉬프트아웃 될 때 이어서 입력되는 제2 스캔 섹션의 쉬프트 주파수의 영향이 고려되어야 한다. 예를 들어, 스캔 캡쳐 결과 패턴이 쉬프트아웃 될 때 쉬프트 주파수에 따라 결과 패턴의 비트 값이 바뀔 수 있기 때문이다.
다른 예로, 서로 이웃하는 제1 스캔 섹션과 제2 스캔 섹션이 한 스캔 패턴에 포함된 경우, 제1 스캔 섹션이 쉬프트인 될 때 이어서 쉬프트인되는 제2 스캔 섹션의 쉬프트 주파수의 영향이 고려되어야 한다. 예를 들어, 제2 스캔 섹션의 쉬프트 주파수에 의해 스캔 경로에서 쉬프트되는 제1 스캔 섹션의 비트 값이 바뀔 수 있기 때문이다.
또 다른 예로, 제1 스캔 섹션과 제2 스캔 섹션을 포함하는 제2 스캔 패턴 앞에서 쉬프트인된 제1 스캔 패턴의 스캔 캡쳐 결과가 쉬프트아웃 될 때, 제2 스캔 패턴에 속한 제1 스캔 섹션 및 제2 스캔 섹션의 영향이 고려되어야 한다. 이러한 영향이 고려되지 않으면, 양산 테스트 시에 고장이 없는 칩에 대한 스캔 테스트 결과가 테스트 실패가 될 수 있기 때문이다.
(최적 쉬프트 주파수를 찾고자 하는 대상 스캔 섹션의 앞 또는 뒤 입력 패턴에 대한 출력 결과 고려)
대상 스캔 섹션의 최적 쉬프트 주파수를 찾거나 결정하고자 할 때, 대상 스캔 섹션뿐만 아니라 그 앞 또는 뒤에 위치한 입력 패턴 또는 대상 스캔 섹션(1204)을 포함하는 스캔 패턴 앞 또는 뒤에 위치한 스캔 패턴에 대한 스캔 경로의 출력 패턴을 예측 패턴과 비교하여 실제로 정상적인 테스트 대상 IC 칩이 정상적인 것으로 테스트 될 수 있는지 파악한다.
본 발명의 최소한 하나의 실시예에서, 이러한 과정을 쉬프트 주파수를 증감하면서 반복하여 대상 스캔 섹션의 최적 쉬프트 주파수를 찾거나 결정할 수 있다. 이때 테스트 결과가 정상인 쉬프트 주파수는 대상 스캔 섹션의 사용 가능한 쉬프트 주파수이다. 대상 스캔 섹션에 대한 스캔 경로의 출력 패턴은 대상 스캔 섹션을 스캔 경로에 로드 한 후 캡쳐 동작을 수행하여 얻는 패턴이거나 대상 스캔 섹션 또는 대상 스캔 섹션이 포함된 스캔 패턴을 스캔 캡쳐 동작 없이 스캔 경로로부터 출력한 패턴일 수 있다.
(최적 쉬프트 주파수를 찾고자 하는 대상 스캔 섹션의 뒤에 입력되는 입력 패턴에 대한 출력 결과 고려)
최적 쉬프트 주파수를 찾거나 결정하기 위하여, 대상 스캔 섹션 뒤에 위치하는 입력패턴 또는 대상 스캔 섹션(1204)을 포함하는 스캔 패턴의 뒤에 위치하는 스캔 패턴에 대한 스캔 경로의 출력 패턴 또한 예측 패턴과 비교하는 단계를 포함할 수 있다.
예를 들어, 대상 스캔 섹션의 최적의 쉬프트 주파수를 찾거나 결정하기 위해, 스캔 경로로부터 쉬프트아웃 되는 대상 스캔 섹션에 대한 출력 패턴은 대상 스캔 섹션 바로 뒤에 위치하여 쉬프트인되는 입력 패턴의 비트 값에 영향을 줄 수 있다. 또 다른 예로, 대상 스캔 섹션의 최적의 쉬프트 주파수를 찾거나 결정하기 위해, 스캔 경로로부터 쉬프트아웃 되는 대상 스캔 섹션을 포함한 스캔 패턴에 대한 출력 패턴은 대상 스캔 섹션을 포함하는 스캔 패턴 바로 뒤에 위치하여 쉬프트인되는 스캔 패턴의 비트 값에 영향을 줄 수 있다.
(뒤 입력 패턴이 최적 쉬프트 주파수를 찾고자 하는 대상 스캔 섹션에 영향을 줄 수 있는 경우)
대상 스캔 섹션 또는 대상 스캔 섹션을 포함한 스캔 패턴에 대한 스캔 경로의 출력 패턴이 쉬프트아웃 될 때, 뒤에 위치하는 쉬프트인되는 입력 패턴이 대상 스캔 섹션의 출력 패턴의 비트 값에 영향을 줄 수 있다.
(뒤 입력 패턴의 쉬프트 주파수 고려)
입력 패턴(또는 스캔 패턴)에 의한 영향을 줄이거나 없애기 위해 대상 스캔 섹션 또는 대상 스캔 섹션을 포함한 스캔 패턴에 대한 스캔 경로의 출력 패턴이 쉬프트아웃 될 때 바로 뒤에 위치하여 쉬프트인되는 입력 패턴(또는 스캔 패턴)의 쉬프트 주파수는 대상 스캔 섹션 뒤에 위치하여 쉬프트인되는 입력 패턴(또는 스캔 패턴)을 스캔 경로에 정상적으로 쉬프트 할 수 있는 쉬프트 주파수가 사용될 수 있다.
(앞 또는 뒤 입력 패턴의 쉬프트 주파수 고려)
대상 스캔 섹션의 최적 쉬프트 주파수를 찾거나 결정하기 위해, 대상 스캔 섹션의 앞 또는 뒤에 위치한 입력 패턴(또는 입력 패턴의 일부)의 쉬프트 주파수는 대상 스캔 섹션과 동일하거나 상이한 쉬프트 주파수가 사용될 수 있다. 이때, 본 발명의 최소한 하나의 실시예에서, 대상 스캔 섹션의 앞 또는 뒤에 위치한 입력 패턴이 스캔 경로에 정상적으로 쉬프트 될 수 있는 쉬프트 주파수가 사용된다.
이는 현재 사용 가능한 최대 쉬프트 주파수를 찾고자 하는 대상 스캔 섹션의 앞 또는 뒤에 위치한 입력 패턴이 전술한 바와 같이 대상 스캔 섹션의 사용 가능한 최대 쉬프트 주파수에 제약을 줄 수 있기 때문이다. 예를 들어 대상 스캔 섹션의 앞 또는 뒤에 위치한 입력 패턴의 사용 가능한 최대 쉬프트 주파수가 대상 스캔 섹션의 사용 가능한 최대 쉬프트 주파수보다 낮을 수 있다.
도 18 내지 도 20은 스캔 섹션의 사용 가능한 쉬프트 주파수를 찾기 위해 필요한 스캔 패턴, 스캔 섹션 및 쉬프트 주파수 정보의 구성에 대한 일 예를 도시한 개념도이다.
도 18을 참조하면, 칩을 정상적으로 테스트할 수 있는 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾고자 하는 스캔 섹션이 스캔 패턴인 경우이다. 테스트 데이터(1800)의 각 스캔 패턴 N+1, 스캔 패턴 N+2 및 스캔 패턴 N+3은 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾고자 하는 스캔 섹션이다. 도 18은 스캔 패턴 N+1, 스캔 패턴 N+2 및 스캔 패턴 N+3 각각의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾거나 결정하기 위해 필요한 스캔 패턴, 스캔 섹션 및 쉬프트 주파수 정보의 구성을 보여준다.
본 발명의 최소한 하나의 실시예에서, 도 18에서, T1, T2, T3 및 Target_T는 스캔 쉬프트 주파수 또는 스캔 쉬프트 주파수의 주기와 관련된 정보를 나타내며 설명의 편의상 타이밍 식별자(Timing Identifier), 타이밍 셋 또는 타이밍 정보로 불릴 수 있다.
본 발명의 최소한 하나의 실시예에서, 타이밍 정보는 쉬프트 주파수 또는 쉬프트 주파수의 주기와 관련된 정보로서 쉬프트 주파수 또는 쉬프트 주파수의 주기를 포함하거나 나타낼 수 있다. 타이밍 정보는 스캔 패턴 또는 스캔 섹션을 식별하거나 제어하는데 사용될 수 있다. 예를 들어, 테스트 장치가 타이밍 정보에 의해 식별되는 스캔 패턴 또는 스캔 섹션의 쉬프트 주파수 또는 쉬프트 주파수의 주기를 증감할 수 있다.
도 18에서 T1은 스캔 패턴 N에 대한 쉬프트 주파수 또는 쉬프트 주파수의 주기와 관련된 정보를 나타내며, 스캔 패턴 N의 타이밍 정보로 불릴 수 있다. 도 18에서 스캔 패턴 N+1에 대한 Target_T는 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾고자 하는 스캔 섹션인 스캔 패턴 N+1에 대한 쉬프트 주파수 또는 스캔 쉬프트 주파수의 주기와 관련된 정보를 나타내며, 스캔 패턴 N+1의 타이밍 정보로 불릴 수도 있다. 즉, 도 18에서 T1, T2 및 T3는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션 앞에 위치한 스캔 패턴의 타이밍 정보이고 Target_T는 쉬프트 주파수 최적화 대상인 스캔 섹션의 타이밍 정보이다.
도 18에서 Target_T, T1, T2 및 T3 중 적어도 둘 이상은 서로 같거나 다른 쉬프트 주파수 또는 쉬프트 주파수의 주기가 사용될 수 있다.
도 18에서 T1, T2 또는 T3의 쉬프트 주파수 또는 쉬프트 주파수의 주기 정보는 T1, T2 또는 T3에 해당하는 스캔 패턴 또는 스캔 섹션이 스캔 경로에 정상적으로 입력될 수 있도록 하는 쉬프트 주파수 또는 쉬프트 주파수의 주기가 사용된다. 이때 Target_T에 해당하는 쉬프트 주파수 또는 쉬프트 주파수의 주기는 최적의 값을 찾기 위해 증감될 수 있다. 또한 도 18의 예에 한정되지 아니하고 하나의 스캔 패턴에는 하나 이상의 쉬프트 주파수, 쉬프트 주파수의 주기 또는 타이밍 정보가 다양하게 할당되거나 사용될 수도 있다.
본 발명의 최소한 하나의 실시예에서 어떤 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터(1810,1820,1830)는 도 18과 같이 적어도 두 개 이상의 스캔 패턴을 포함하여 구성될 수 있다.
스캔 패턴 N+1의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾기 위한 검색용 데이터(1810)는 적어도 스캔 패턴 N+1과 그 앞에 위치한 스캔 패턴 N을 포함한다. 예를 들어, 검색용 데이터(1810,1820,1830)에 포함된 스캔 섹션 또는 스캔 패턴은 특정 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾기 위해 스캔 경로에 반복 입력될 수 있다.
이때 검색용 데이터(1810,1820,1830)에 포함된 적어도 두 개 이상의 각 스캔 패턴을 사용한 칩의 스캔 테스트 출력 패턴을 기초로 각 스캔 패턴에 대한 테스트 정상 또는 실패 여부를 결정한다. 예를 들어, 출력 패턴은 예측 패턴과 비교될 수 있으며, 예측 패턴은 검색용 데이터(1810,1820,1830)에 포함되어 관리될 수 있다. 다시 말해, 검색용 데이터(1810,1820,1830)는 각각의 스캔 패턴 N+1과 그 앞에 위치한 스캔 패턴 N에 대한 각 출력 패턴에 대응되는 각 예측 패턴을 함께 포함할 수 있다. 그리고 테스트 성공 또는 실패 정보를 기초로 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾을 수 있다. 예를 들어, Target_T에 해당하는 스캔 패턴 N+1의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾을 수 있다.
스캔 패턴 N+1의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾기 위해 스캔 패턴 N+1과 그 앞에 위치한 스캔 패턴 N을 사용하여 스캔 테스트를 수행한다. 이때 두 스캔 패턴 N+1과 N 각각에 대한 칩의 스캔 테스트 출력 패턴을 기초로 테스트 성공 또는 실패를 결정할 수 있다. 그리고 스캔 패턴 N+1에 대한 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾을 수 있다. 스캔 패턴 N+1과 그 앞에 위치한 스캔 패턴 N을 사용한 스캔 테스트 결과가 모두 정상인 쉬프트 주파수는 스캔 패턴 N+1의 사용 가능한 쉬프트 주파수이다.
도 19를 참조하면, 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션은 스캔 패턴이다. 스캔 섹션에 대한 최적의 쉬프트 주파수를 찾기 위해 대상 스캔 섹션의 앞과 뒤에 위치하는 스캔 패턴을 포함하여 적어도 세 개 이상의 스캔 패턴이 사용된다.
예를 들어, 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터(1910,1920,1930)는 도 19와 같이 적어도 세 개 이상의 스캔 패턴을 포함하여 구성된다. 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터(1910,1920,1930)의 스캔 패턴 또는 스캔 섹션은 스캔 경로에 반복 입력될 수 있다. 이때 검색용 데이터(1910,1920,1930))에 포함된 스캔 패턴의 출력 패턴과 예측 패턴의 비교를 기초로 IC 칩의 테스트 성공 또는 실패 여부를 파악한다. 그리고 테스트 성공 여부를 기초로 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션의 사용 가능한 쉬프트 주파수를 찾을 수 있다.
검색용 데이터(1910)에서 스캔 패턴 N+1의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 스캔 패턴 N+1과 그 앞에 위치한 스캔 패턴 N에 의한 칩 테스트를 수행한다. 이때 테스트 결과가 정상일 때의 쉬프트 주파수는 스캔 패턴 N+1의 사용 가능한 쉬프트 주파수이다. 이때 스캔 패턴 N+1의 뒤에 위치한 스캔 패턴 N+2는 스캔 경로에 정상적으로 쉬프트되는 쉬프트 주파수가 사용되도록 함으로써, 스캔 패턴 N+2에 의한 칩 테스트를 생략할 수 있다. 또는 스캔 패턴 N+2에 의한 칩 테스트 결과 또한 정상일 때의 쉬프트 주파수를 스캔 패턴 N+2의 사용 가능한 쉬프트 주파수로 결정할 수도 있다.
도 19를 참조하면, 타이밍 정보 Target_T, T1, T2, T3, T4, T5 및 T6 중 적어도 둘 이상은 서로 같거나 서로 다른 쉬프트 주파수 또는 쉬프트 주파수의 주기일 수 있다. 쉬프트 주파수의 주기란 쉬프트 주파수로 스캔 패턴을 쉬프트하는 쉬프트 동작의 시간 간격으로 쉬프트 주파수의 역수이다. 본 발명의 최소한 하나의 실시예에서, 타이밍 정보 T1, T2, T3, T4, T5 또는 T6의 쉬프트 주파수 또는 쉬프트 주파수의 주기 정보는 T1, T2, T3, T4, T5 또는 T6에 해당하는 스캔 패턴 또는 스캔 섹션이 스캔 경로에 정상적으로 입력될 수 있도록 하는 쉬프트 주파수 또는 쉬프트 주파수의 주기가 사용된다. 이때 Target_T에 해당하는 쉬프트 주파수 또는 쉬프트 주파수의 주기는 최적의 값을 찾기 위해 증감될 수 있다.
또한 도 19의 예에 한정되지 아니하고 하나의 스캔 패턴에는 하나 이상의 쉬프트 주파수, 쉬프트 주파수의 주기 또는 타이밍 정보가 다양하게 사용될 수도 있다.
도 20을 참조하면, 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션이 스캔 패턴의 일부인 경우이다. 즉, 스캔 패턴 N+1의 각각의 스캔 섹션 A, A+1 및 A+2는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션이다.
타이밍 정보 T1, T2, T3, T4, T5, T6, T7, T8, T9 및 T10은 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션의 앞 또는 뒤에 위치한 스캔 패턴 또는 스캔 섹션의 타이밍 정보이다. 그리고 Target_T는 쉬프트 주파수 최적화 대상인 스캔 섹션의 타이밍 정보이다.
Target_T, T1, T2, T3, T4, T5, T6, T7, T8, T9 및 T10 중 적어도 둘 이상은 서로 같거나 서로 다른 쉬프트 주파수 또는 쉬프트 주파수의 주기가 사용될 수 있다.
본 발명의 최소한 하나의 실시예에서, T1, T2, T3, T4, T5, T6, T7, T8, T9 또는 T10의 쉬프트 주파수 또는 쉬프트 주파수의 주기 정보는 T1, T2, T3, T4, T5, T6, T7, T8, T9 또는 T10에 해당하는 스캔 패턴 또는 스캔 섹션이 스캔 경로에 정상적으로 입력될 수 있도록 하는 쉬프트 주파수 또는 쉬프트 주파수의 주기가 사용된다. 이때 Target_T에 해당하는 쉬프트 주파수 또는 쉬프트 주파수의 주기는 테스트 정상인 값 또는 최적의 값을 찾기 위해 증감될 수 있다. 또한 도 20의 예에 한정되지 아니하고 하나의 스캔 패턴에는 하나 이상의 쉬프트 주파수, 쉬프트 주파수의 주기 또는 타이밍 정보가 다양하게 사용될 수도 있다.
스캔 패턴 또는 스캔 경로의 길이보다 짧은 어떤 스캔 섹션에 대한 최적의 쉬프트 주파수를 찾기 위한 검색용 데이터(2010,2020,2030)의 일 예는 도 20과 같다. 검색용 데이터(2010,2020,2030)에 포함되는 스캔 패턴은 도 18과 같이 적어도 두 개 이상 또는 도 19와 같이 적어도 세 개 이상의 스캔 패턴으로 구성될 수도 있다. 검색용 데이터(2010,2020,2030)가 세 개의 스캔 패턴으로 구성된 경우에, 적어도 세 개 이상의 스캔 패턴에 대한 스캔 경로의 출력 패턴이 예측 패턴과 비교될 수 있다.
도 18, 도 19 및 도 20을 참조하여 예를 든 바와 같이, 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위한 검색용 데이터에 포함된 스캔 패턴 또는 스캔 섹션은 스캔 경로에 반복 입력될 수 있다.
또한 도 18 내지 도 20의 예에 한정되지 않고, 검색용 데이터에 포함된 적어도 두 개 이상의 스캔 패턴 또는 스캔 섹션에 대한 타이밍 정보는 서로 다르거나 같을 수도 있다.
스캔 섹션의 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터는 도 18, 도 19 또는 도 20의 각 경우와 같이 적어도 두 개 이상의 스캔 패턴을 포함하여 구성할 수 있다. 본 발명의 최소한 하나의 실시예에서, 검색용 데이터는 도 18, 도 19 또는 도 20의 타이밍 정보와 관련된 정보를 포함할 수 있다. 타이밍 정보는 테스트 장치에 의해 스캔 패턴 또는 스캔 섹션을 스캔 경로에 입력하는 타이밍을 제어하기 위해 사용될 수도 있다. 타이밍은 쉬프트 주파수 또는 쉬프트 주파수의 주기이다. 또한 일 예로 도 18 내지 도 20과 같이 서로 이웃하는 각각의 스캔 섹션에 대한 최적의 쉬프트 주파수를 찾기 위해 사용되는 각각의 검색용 데이터에는 서로 중첩되는 스캔 패턴이 포함될 수 있다.
본 발명의 최소한 하나의 실시예에서, 수많은 각각의 스캔 섹션의 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터를 만드는 단계는 컴퓨터 프로그램 또는 소프트웨어를 사용하여 일괄적으로 처리하는 것이 효율적일 수 있다.
예를 들어 도 18 내지 도 20과 같이 각각의 스캔 섹션의 최적의 쉬프트 주파수를 찾기 위해 사용되는 스캔 패턴, 스캔 섹션 및 쉬프트 주파수와 관련된 타이밍 정보 또는 데이터를 구성하거나 분할하는 작업이 컴퓨터 프로그램 또는 소프트웨어를 사용하여 일괄적으로 처리될 수 있다. 또한 상기 작업에서 최적화하고자 하는 스캔 섹션의 개수, 스캔 섹션의 비트 길이, 스캔 섹션의 위치 등의 정보가 사용될 수도 있다.
또한 특정 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터에는 예측 패턴 또한 포함될 수 있다. 또한 특정 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터에는 스캔 테스트 시에 함께 사용되는 IC 칩의 주 입력(primary input) 테스트 데이터 또는 주 출력(primary output) 예측 데이터 또한 포함될 수 있다.
도 21 내지 28은 본 발명의 최소한 하나의 실시예에 따라 검색용 데이터를 생성하는 방법을 도시한 도면이다. 이 중에서 도 21 내지 도 23은 스캔 섹션이 스캔 패턴인 경우에 검색용 데이터를 생성하는 방법에 관한 것이고, 도 24 내지 도 26은 스캔 섹션이 스캔 패턴의 일부인 경우에 검색용 데이터를 생성하는 방법에 관한 것이다.
도 21은 복수의 스캔 패턴을 포함하는 테스트 데이터의 일 예를 도시한 개념도이다.
도 21을 참조하면, 테스트 데이터(2100) 내 모든 스캔 패턴에 단일의 쉬프트 주파수(예를 들어, T1=50ns(즉, 20MHz))가 부여되어 있다. 따라서 모든 스캔 패턴은 IC 칩의 스캔 경로에 동일한 쉬프트 주파수로 쉬프트인 및 쉬프트아웃 된다.
테스트 데이터(2100)는 입력 스캔 패턴과 예측 패턴을 한 쌍으로 포함하는 복수의 서브 테스트 데이터로 구성될 수 있다. 예를 들어, 51번째 입력 스캔 패턴은 50번째 입력 스캔 패턴의 예측 패턴과 쌍을 이룬다. 테스트 데이터는 STIL(Standard Test Interface Language) 또는 WGL(Wavefrom Generation Language) 등의 포맷으로 작성될 수 있다.
첫 번째 서브 테스트 데이터의 돈케어 예측 패턴은 제1 입력 스캔 패턴이 스캔 경로에 쉬프트인 될 때 쉬프트아웃 되는 출력 패턴을 특정 예측 패턴과 비교하지 않겠다는 의미이다. 플립플롭들이 특정 값으로 셋(set) 또는 리셋(reset) 된 후에 최초의 입력 스캔 패턴이 입력될 때 쉬프트아웃 되는 출력 패턴은 돈케어 예측 패턴이 아닐 수 있다.
도 22는 스캔 섹션이 스캔 패턴인 경우에 스캔 섹션별 최적 쉬프트 주파수를 찾기 위한 검색용 데이터를 생성하는 방법의 일 예를 도시한 개념도이다.
도 22를 참조하면, 도 21의 원래의 테스트 데이터(2100)에서 최적 쉬프트 주파수를 찾고자 하는 대상 스캔 섹션(2210)에 타이밍 정보 Target_T를 부여한다. 타이밍 정보 Target_T는 대상 스캔 섹션(2210)을 식별하거나 대상 스캔 섹션의 쉬프트 주파수를 제어하기 위하여 사용된다. 예를 들어, Target_T는 초기 50ns에서 테스트 장치에 의해 증감될 수 있다.
대상 스캔 섹션(2210)이 입력 스캔 패턴 51인 경우, 입력 스캔 패턴 51의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾기 위해, Target_T가 부여된 검색용 데이터(2200)를 칩에 반복하여 입력한다. 반복 입력시마다 Target_T에 해당하는 대상 스캔 섹션(2210)의 쉬프트 주파수의 주기를 변화시킨다. 이때 대상 스캔 섹션(2210)을 제외한 나머지 입력 스캔 패턴의 쉬프트 주파수의 주기는 스캔 패턴이 스캔 경로에 정상적으로 입력될 수 있는 쉬프트 주파수의 주기(예를 들어, T1=50ns)이다.
예를 들어, 대상 스캔 섹션(2210)의 사용 가능한 최대 쉬프트 주파수를 찾을 때까지 Target_T에 해당하는 쉬프트 주파수의 주기를 감소시키면서 검색용 데이터(2200)를 칩에 반복하여 입력한다. 이때 입력 스캔 패턴 50에 대한 출력 패턴은 서브 테스트 데이터 51에 포함된 입력 스캔 패턴 50에 대한 예측 패턴과 비교된다. 또한 입력 스캔 패턴 51에 대한 출력 패턴은 서브 테스트 데이터 52에 포함된 입력 스캔 패턴 51에 대한 예측 패턴과 비교된다. 입력 스캔 패턴 50과 입력 스캔 패턴 51의 테스트 결과가 모두 정상일 때의 쉬프트 주파수는 대상 스캔 섹션(2210)의 사용 가능한 쉬프트 주파수이다.
대상 스캔 섹션(2210)의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾기 위해 사용하는 검색용 데이터(2200)의 크기가 작을수록 최적 쉬프트 주파수를 찾는데 사용되는 시간을 줄일 수 있다.
도 23은 최적 쉬프트 주파수를 찾는데 소요되는 시간을 줄이기 위한 검색용 데이터의 생성 방법의 일 예를 도시한 개념도이다.
도 23을 참조하면, 대상 스캔 섹션(2310)인 입력 스캔 패턴 51의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾기 위한 검색용 데이터(2300)는, 대상 스캔 섹션(2310)과 그 앞뒤에 각각 위치한 입력 스캔 패턴 50,52를 포함한다. 그리고 대상 스캔 섹션(2310)의 앞에 위치한 서브 테스트 데이터 50에 포함된 예측 패턴은 돈케어 예측 패턴이다. 즉 입력 스캔 패턴 50이 스캔 경로에 쉬프트인 될 때 쉬프트아웃 되는 출력 패턴은 특정 예측 패턴과 비교되지 않는다.
대상 스캔 섹션(2310)의 사용 가능한 최대 쉬프트 주파수를 찾을 때까지 Target_T에 해당하는 쉬프트 주파수의 주기를 변화시키면서, 검색용 데이터(2300)를 칩의 스캔 경로에 반복하여 입력한다. 입력 스캔 패턴 50을 사용한 테스트 결과는 서브 테스트 데이터 51에 포함된 입력 스캔 패턴 50에 대한 예측 패턴과 비교된다. 또한 입력 스캔 패턴 51을 사용한 테스트 결과는 서브 테스트 데이터 52에 포함된 입력 스캔 패턴 51에 대한 예측 패턴과 비교된다. 입력 스캔 패턴 50과 입력 스캔 패턴 51의 테스트 결과가 모두 정상일 때의 쉬프트 주파수는 대상 스캔 섹션(2310)의 사용 가능한 쉬프트 주파수이다.
검색용 데이터(2300)는 도 23의 예에 한정되는 것은 아니며, 대상 스캔 섹션의 앞 또는 뒤에 위치한 두 개 이상의 입력 스캔 패턴을 더 포함할 수 있다.
도 24는 복수의 스캔 패턴을 포함하는 테스트 데이터의 일 예를 도시한 개념도이고, 도 25 내지 도 28은 스캔 섹션이 스캔 패턴의 일부분인 경우에 최적 쉬프트 주파수를 찾기 위한 검색 데이터를 생성하는 방법의 일 예를 도시한 개념도이다.
도 24를 참조하면, 테스트 데이터(2400) 내 모든 스캔 패턴에 단일의 쉬프트 주파수(예를 들어, T1=50ns(즉, 20MHz))가 부여되어 있다. 따라서 모든 스캔 패턴은 IC 칩의 스캔 경로에 동일한 쉬프트 주파수로 쉬프트인 및 쉬프트아웃 된다.
테스트 데이터(2400)는 입력 스캔 패턴과 예측 패턴을 한 쌍으로 포함하는 복수의 서브 테스트 데이터로 구성될 수 있다. 예를 들어, 51번째 입력 스캔 패턴은 50번째 입력 스캔 패턴의 예측 패턴과 쌍을 이룬다.
테스트 데이터(2400)는 복수의 스캔 섹션으로 분할될 수 있다. 본 실시 예는 설명의 편의를 위하여 입력 스캔 패턴 51을 세 개의 스캔 섹션(2410,2420,2430)으로 분할한 경우에 각 스캔 섹션의 최적 쉬프트 주파수를 찾기 위한 검색용 데이터를 생성하는 방법에 대해 도 25 내지 도 28에서 설명한다.
도 25 내지 도 27을 참조하면, 검색용 데이터(2500,2600,2700)는 대상 스캔 섹션(2510,2610,2710)을 포함하는 입력 스캔 패턴 51과 그 앞뒤에 위치한 입력 스캔 패턴 50,52를 포함한다. 그리고 서브 테스트 데이터 50에 포함된 예측 패턴은 돈케어 예측 패턴이다. 즉, 입력 스캔 패턴 50이 스캔 경로에 쉬프트인 될 때 쉬프트아웃 되는 출력 패턴은 특정 예측 패턴과 비교되지 않는다. 타이밍 정보 Target_T는 대상 스캔 섹션(2510,2610,2710)을 식별하거나 대상 스캔 섹션의 쉬프트 주파수를 제어하기 위하여 사용된다. 예를 들어, Target_T는 초기 50n에서 테스트 장치에 의해 증감될 수 있다.
도 25를 참조하면, 검색용 데이터(2500)는 입력 스캔 패턴 51의 일부인 제1 대상 스캔 섹션(2510)에 Target_T의 타이밍 정보를 부여하고, 입력 스캔 패턴 51의 나머지에는 T1의 타이밍 정보를 그대로 유지한다. 제1 대상 스캔 섹션(2510)의 사용 가능한 최대 쉬프트 주파수를 찾을 때까지 Target_T에 해당하는 쉬프트 주파수의 주기를 변화시키면서 검색용 데이터(2500)를 칩의 스캔 경로에 반복하여 입력한다. 입력 스캔 패턴 50을 사용한 테스트 결과는 서브 테스트 데이터 51에 포함된 입력 스캔 패턴 50에 대한 예측 패턴과 비교된다. 또한 입력 스캔 패턴 51을 사용한 테스트 결과는 서브 테스트 데이터 52에 포함된 입력 스캔 패턴 51에 대한 예측 패턴과 비교된다. 입력 스캔 패턴 50과 입력 스캔 패턴 51을 사용한 테스트 결과가 모두 정상일 때의 쉬프트 주파수는 제1 대상 스캔 섹션의 사용 가능한 쉬프트 주파수이다.
제2 대상 스캔 섹션(2610)이나 제3 대상 스캔 섹션(2710)의 최적 쉬프트 주파수를 찾을 때는 각각 도 26 및 도 27의 검색용 데이터(2600,2700)를 도 25와 동일한 방법으로 칩에 반복 입력하여 스캔 테스트한다.
하나의 스캔 패턴이 복수 개의 스캔 섹션으로 분할된 경우에 각 스캔 섹션의 최적 쉬프트 주파수를 찾기 위하여 도 25 내지 도 27과 같이 각 스캔 섹션별 검색용 데이터(2500,2600,2700)를 만들지 않고, 도 28과 같이 하나의 검색용 데이터(2800)를 만들 수 있다.
도 28을 참조하면, 검색용 데이터(2800)는 제1 내지 제3 대상 스캔 섹션(2810,2820,2830)에 각각의 타이밍 정보 Target_T1, Target_T2, Target_T3를 포함한다. 다시 말해, 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 동시에 찾고자 하는 대상 스캔 섹션의 개수만큼 타이밍 식별자를 만들고, 각 대상 스캔 섹션(2810,2820,2830)에 할당한다. 예를 들어, 제1 대상 스캔 섹션(2810)의 사용 가능한 쉬프트 주파수 또는 최적 쉬프트 주파수를 찾을 때에는 Target_T1에 해당하는 쉬프트 주파수를 증감할 수 있다.
도 28과 같이 복수의 대상 스캔 섹션을 위한 하나의 검색용 데이터(2800)를 생성하면, 각 대상 스캔 섹션별 검색용 데이터를 생성하는 것과 비교하여 저장 매체의 저장 용량을 절약할 수 있다. 다만, 테스트 장치의 사용 가능한 타이밍 식별자의 개수 또는 쉬프트 주파수의 개수의 제약이 있을 수 있다.
예를 들어, 테스트 장치에서 사용 가능한 타이밍 식별자의 개수가 3개로 제한되어 있고, 스캔 패턴이 4개의 대상 스캔 섹션으로 분할된다면, 도 25 내지 도 27과 같이 각 대상 스캔 섹션별로 검색용 데이터(2500,2600,2700)를 만들어 최적 쉬프트 주파수를 찾을 수 있다.
검색용 데이터(2500,2600,2700,2800)는 도 25 내지 도 28에 한정되는 것은 아니며, 대상 스캔 섹션을 포함한 입력 스캔 패턴의 앞 또는 뒤에 위치한 두 개 이상의 입력 스캔 패턴을 더 포함할 수 있다.
스캔 패턴 또는 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터의 크기는 가능하면 작을수록 쉬프트 주파수를 찾는데 소요되는 시간을 줄일 수 있다. 예를 들어, 스캔 패턴 또는 스캔 섹션의 개수를 적게 사용할수록 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 소요되는 시간이 줄어들 수 있다.
테스트 데이터의 모든 스캔 패턴에 대해 최적의 쉬프트 주파수를 찾기 위해 소요되는 전체 쉬프트 클락 사이클의 개수를 계산하기 위해 SN, BL, FN을 다음과 같이 정의한다.
SN: 테스트 데이터를 구성하는 스캔 패턴의 개수
BL: 한 개의 스캔 패턴의 비트 길이이며, 1비트를 쉬프트하는이데데 한 개의 쉬프트 클락 사이클이 사용된다.
FN: 스캔 패턴 당 최적 쉬프트 주파수를 찾기 위한 쉬프트 주파수의 증가 횟수이며, 기 설정된 낮은 쉬프트 주파수부터 기 설정된 높은 쉬프트 주파수까지 일정한 간격으로 순차적으로 증가된다.
본 발명의 최소한 하나의 실시예에서, SN = 5,000, BL = 1,000 이고 FN = 20 이라고 가정한다. 그리고 다음 방법 1 및 방법 2에 대해 테스트 데이터의 모든 스캔 패턴에 대해 최적의 쉬프트 주파수를 찾기 위해 소요되는 전체 쉬프트 클락 사이클의 개수를 산출하면 다음과 같다.
방법 1
도 22와 같이 전체 입력 스캔 패턴을 포함하는 검색용 데이터를 이용하여, 각 스캔 패턴의 최적 쉬프트 주파수를 찾을 때 소요되는 전체 쉬프트 클락 사이클의 개수는 다음과 같다:
전체 소요시간 = SN x SN x BL x FN = 500,000,000,000 shift clock cycles
방법 2
도 23와 같이 세 개의 입력 스캔 패턴을 포함하는 검색용 데이터를 이용하여, 각 입력 스캔 패턴의 최적 쉬프트 주파수를 찾을 때 소요되는 전체 쉬프트 클락 사이클의 개수는 다음과 같다(이때, 첫 번째 스캔 패턴 패턴의 최적 쉬프트 주파수를 찾을 때에는 첫 번째 및 두 번째의 두 개의 입력 스캔 패턴을 포함한 검색용 데이터가 사용된다. 마지막 입력 스캔 패턴의 최적 쉬프트 주파수를 찾을 때에는 마지막 입력 스캔 패턴과 그 앞의 입력 스캔 패턴의 두 개의 입력 스캔 패턴을 포함한 검색용 데이터가 사용된다):
전체 소요시간 = (3 x (SN-2) x BL x FN) + (2 x 2 x BL x FN) = 299,960,000 shift clock cycles
위의 수식에서 (3 x (SN-2) x BL x FN)은 스캔 패턴 집합의 두 개의 스캔 패턴(즉, 칩에 최초로 입력되는 스캔 패턴과 마지막으로 입력되는 스캔 패턴)을 제외한 각각의 모든 스캔 패턴의 최적의 쉬프트 주파수를 찾기 위해 사용되는 쉬프트 클락 사이클의 총 개수이다.
위의 수식에서 (2 x 2 x BL x FN)은 칩에 최초로 입력되는 스캔 패턴 패턴과 마지막으로 입력되는 스캔 패턴의 최적의 쉬프트 주파수를 찾기 위해 사용되는 쉬프트 클락 사이클의 총 개수이다
방법 2를 사용하면 방법 1에서 사용된 전체 쉬프트 클락 사이클 개수의 99.94%만큼이 감소된 것을 알 수 있다.
따라서, 스캔 패턴 또는 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터는 가능하면 적은 개수의 스캔 패턴 또는 스캔 섹션을 포함하도록 한다.
본 발명의 최소한 하나의 실시예에서, 도 18을 참조하여 예를 든 바와 같이, 검색용 데이터는 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션과 그 앞 또는 뒤에 위치한 스캔 패턴을 포함하여 최소한 두개 이상의 스캔 패턴으로 구성될 수 있다.
또한 도 19 내지 도 28의 각 예와 같이, 검색용 데이터는 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾고자 하는 스캔 섹션과 그 앞 및 뒤에 위치한 스캔 패턴들을 포함하여 최소한 세 개 이상의 스캔 패턴으로 구성될 수 있다.
본 발명의 최소한 하나의 실시예에서, 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터는 데이터 코드나 파일 등의 형태로 컴퓨터로 읽을 수 있는 기록 매체에 저장되어 있을 수 있다.
또한 스캔 섹션의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾기 위해 사용되는 검색용 데이터를 만드는 단계는 실시 예에 따라 동일한 장치 또는 서로 다른 장치에서 각각 수행될 수 있으며, 테스트 장치 또는 컴퓨터 등의 장치에서 수행될 수도 있다.
도 29는 본 발명에 따른 스캔 테스트 시간 최소화 방법의 일 예를 도시한 흐름도이다.
도 29를 참조하면, 스캔 테스트 시간 최소화 장치는 비트 패턴 또는 하나 이상의 스캔 패턴을 적어도 둘 이상의 스캔 섹션으로 분할한다(S2900). 테스트 데이터의 비트 패턴 또는 스캔 패턴 집합을 스캔 섹션으로 분할하는 다양한 방법이 존재하며, 일 예가 도 5 내지 도 10에 도시되어 있다.
분할하는 단계에 있어서, IC 칩을 테스트하기 위한 수천 또는 수만 개 이상의 스캔 패턴들을 분할한 스캔 섹션이나 섹션 그룹에 대한 검색용 데이터 또는 이들 데이터를 포함하는 파일을 만드는 작업은 컴퓨터 프로그램 또는 소프트웨어를 사용하여 일괄적으로 처리하는 것이 효율적일 수 있다.
일 예로, 컴퓨터 프로그램 또는 소프트웨어는 쉬프트 주파수를 최적화하고자 하는 스캔 섹션의 개수, 스캔 섹션의 비트 길이, 스캔 섹션의 위치 등의 스캔 섹션 분할과 관련된 정보를 사용하여 테스트 데이터를 스캔 섹션이나 스캔 섹션 그룹으로 분할하고, 분할된 스캔 섹션이나 스캔 섹션 그룹에 대한 검색용 데이터 또는 검색용 데이터를 포함하는 파일을 일괄적으로 만들 수 있다.
스캔 섹션 분할과 관련된 정보는 키보드, 마우스, 음성인식 장치와 같은 사용자 인터페이스 장치나 스캔 섹션 분할과 관련된 정보를 포함하는 정보 데이터 코드나 파일, 또는 데이터 통신 네트워크 등을 통해 얻을 수 있고 컴퓨터 프로그램 또는 소프트웨어에 의해 사용될 수 있다.
스캔 패턴의 분할의 일 예로 도 5 내지 도 10에 도시된 방법을 사용할 수 있다. 스캔 테스트 시간 최소화 장치는 복수 개의 쉬프트 주파수를 각 스캔 섹션에 할당한다(S2910). 여기서 각 스캔 섹션에 할당된 쉬프트 주파수는 스캔 경로의 출력 패턴이 예측 패턴과 상이해지기 전의 쉬프트 주파수 이하이다. 스캔 패턴의 스캔 섹션으로의 분할(S2900)과 쉬프트 주파수의 스캔 섹션 할당(S2910)은 실시 예에 따라 동일한 장치 또는 서로 다른 장치에서 각각 수행될 수 있으며, 테스트 장치 또는 컴퓨터 등의 장치에서 수행될 수도 있다.
즉, 스캔 테스트 시간 최소화 장치는 쉬프트 주파수의 증가에 따라 출력 패턴과 예측 패턴이 달라지기 바로 이전의 쉬프트 주파수를 해당 스캔 섹션에 할당 가능한 최대 쉬프트 주파수로서 찾을 수 있다. 다른 예로, 스캔 테스트 시간 최소화 장치는 쉬프트 주파수의 감소에 따라 출력 패턴과 예측 패턴이 상이하다가 동일해질 때의 쉬프트 주파수를 해당 스캔 섹션에 할당 가능한 최대 쉬프트 주파수로서 찾을 수 있다. 예를 들어, 스캔 섹션의 쉬프트 주파수를 증감하면서, 스캔 테스트 정상과 실패의 경계에 근접하면서 테스트 정상인 쉬프트 주파수를 찾고, 테스트 정상인 쉬프트 주파수를 해당 스캔 섹션에 할당 가능한 최대 쉬프트 주파수로서 찾을 수 있다.
도 30은 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화를 위하여 각 스캔 섹션별 최적의 쉬프트 주파수를 결정하는 방법의 다른 일 예를 도시한 흐름도이다.
도 30을 참조하면, 스캔 테스트 시간 최소화 장치는 하나 이상의 스캔 패턴을 적어도 둘 이상의 스캔 섹션으로 분할한다(S3000).
스캔 테스트 시간 최소화 장치는 스캔 섹션을 스캔 경로에 쉬프트인하는 주파수를 증감하면서, 출력 패턴이 예측 패턴이 동일하다가 상이해 지거나 상이하다가 동일해질 때의 쉬프트 주파수를 찾는다(S3010). 일 예로, 최적의 쉬프트 주파수를 찾기 위하여 사용되는 칩은 미리 양품으로 검사된 칩을 사용할 수 있다. 예를 들어, 명목 쉬프트 주파수를 사용하여 스캔 테스트 한 결과가 테스트 정상으로 나타나는 양품인 칩을 이용하여 본 실시 예에 따라 최적의 쉬프트 주파수를 검색한다. 이하의 다른 실시 예에서도 동일할 수 있다.
그리고 스캔 테스트 시간 최소화 장치는 출력 패턴과 예측 패턴이 동일하다가 상이해지는 시점 이전의 테스트 정상인 쉬프트 주파수를 해당 스캔 섹션의 쉬프트 주파수로 결정한다(S3020). 이전의 쉬프트 주파수라고 함은 상이해지는 시점보다 작은 쉬프트 주파수도 포함한다.
예를 들어, 제1 쉬프트 주파수에서 출력 패턴과 예측 패턴이 동일하였으나, 제1 쉬프트 주파수를 일정 크기 증가한 제2 쉬프트 주파수에서 스캔 경로의 출력 패턴과 예측 패턴이 달라지는 경우, 스캔 테스트 시간 최소화 장치는 제2 쉬프트 주파수 보다 작고 테스트 정상인 쉬프트 주파수를 스캔 섹션의 쉬프트 주파수로 결정하거나 결정할 수 있는 정보를 제공할 수 있다.
최적의 쉬프트 주파수를 찾기 위하여 증감하는 크기는 테스트 장치에 미리 설정되어 있거나, 사용자에 의해 증감 크기가 변경 또는 설정될 수도 있다.
본 실시 예는 설명의 편의를 위하여 쉬프트인하는 쉬프트 주파수의 증감을 통해 스캔 섹션별 최적의 쉬프트 주파수를 찾는 방법을 기술하고 있으나, 실시 예에 따라 쉬프트아웃하는 주파수를 증감시키면서 최적 쉬프트 주파수를 찾을 수 있다. 이하의 실시 예에서도 마찬가지이다.
도 30에서 설명한 각 단계는 실시 예에 따라 스캔 테스트 시간 최소화 장치에서 모두 실시되는 것이 아니라, 최소한 그 일부가 컴퓨터 등의 다른 장치에서 실시될 수도 있다.
도 31은 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화 방법의 보다 구체적인 과정을 도시한 흐름도이다.
도 31을 참조하면, 스캔 테스트 시간 최소화 장치는 하나 이상의 스캔 패턴을 복수의 스캔 섹션으로 분할한다(S3100).
스캔 테스트 시간 최소화 장치는 스캔 섹션들 중 본 실시 예에 따라 쉬프트 주파수가 결정되지 아니한 스캔 섹션을 하나 선택한다(S3110). 예를 들어, 스캔 테스트를 위한 스캔 패턴들 사이에 일정한 순서가 정해져 있는 경우라면, 스캔 테스트 시간 최소화 장치는 첫 번째 스캔 섹션부터 순차적으로 선택할 수 있다. 또는 사용자가 쉬프트 주파수를 최적화하고자 하는 스캔 섹션을 선택하고, 스캔 테스트 시간 최소화 장치가 선택된 스캔 섹션에 대해 쉬프트 주파수 최적화를 수행할 수 있다. 이 밖에도 쉬프트 주파수를 최적화하고자 하는 스캔 섹션을 선택하는 다양한 방법이 있을 수 있다.
스캔 테스트 시간 최소화 장치는 쉬프트 주파수를 증가한다(S3120). 예를 들어, 스캔 테스트 시간 최소화 장치에 초기 쉬프트 주파수는 명목 쉬프트 주파수 등으로 다양하게 설정될 수 있다.
스캔 테스트 시간 최소화 장치는 스캔 테스트 결과가 정상으로 나타나는 초기 쉬프트 주파수부터 시작하여 증감된 쉬프트 주파수에서 스캔 섹션을 스캔 경로에 정상적으로 쉬프트인이 가능한지를 결정한다(S3130). 선택된 쉬프트 주파수 결정 대상 스캔 섹션이 현재의 쉬프트 주파수로 정상적으로 쉬프트인이 가능한지를 결정하는 구체적인 방법의 일 예는 도 32에서 설명한다.
스캔 섹션의 정상적인 쉬프트인이 가능하면(S3140), 스캔 테스트 시간 최소화 장치는 다시 쉬프트 주파수를 증가하고(S3120) 정상적인 쉬프트인이 가능한지 결정하는 과정을 반복한다(S3130).
쉬프트 주파수의 증가에 따라 스캔 섹션의 정상적인 쉬프트인이 안되는 경우가 발생하면(S3140), 스캔 테스트 시간 최소화 장치는 정상적인 쉬프트인이 된 최대 쉬프트 주파수 이하를 해당 스캔 섹션의 쉬프트 주파수로 결정하거나 결정할 수 있는 정보를 컴퓨터로 읽을 수 있는 기록매체에 저장할 수 있다(S3150). 그리고 모든 스캔 섹션에 대한 쉬프트 주파수가 결정되거나 쉬프트 주파수를 결정할 수 있는 정보를 컴퓨터로 읽을 수 있는 기록매체에 저장할 때까지 위의 과정을 반복 수행한다(S3160). 여기서, 기록매체에 저장되는 정보의 일 예로, 테스트 대상 IC 칩에 대해 각 쉬프트 주파수에 대한 쉬프트 또는 테스트 정상 또는 실패에 관한 정보일 수 있다.
스캔 테스트 시간 최소화 장치는 필요에 따라 스캔 섹션을 섹션 그룹으로 묶을 수 있다(S3170). 예를 들어, 실제 스캔 테스트를 수행하는 테스트 장치가 스캔 테스트 동안 지원 가능한 최대 쉬프트 주파수 변경 횟수, 쉬프트 주파수의 최대 개수, 쉬프트 주파수 변경에 필요한 지연 시간 등의 제약 사항을 가진 경우에, 스캔 테스트 시간 최소화 장치는 스캔 섹션의 개수가 위 제약 사항을 만족할 수 있도록 스캔 섹션들을 그룹으로 묶을 수 있으며, 이때 전체 스캔 테스트 시간이 최소화될 수 있도록 고려할 수 있다. 이때 하나의 스캔 섹션 그룹에 포함되는 적어도 둘 이상의 스캔 섹션의 각 최적의 쉬프트 주파수들 중 가장 낮은 쉬프트 주파수 이하를 해당 섹션 그룹의 쉬프트 주파수로 결정할 수 있다. 섹션 그룹으로 묶는 과정(S3170)는 실시 예에 따라 생략될 수 있다.
예를 들어, 테스트 장치에서 지원 가능한 최대 쉬프트 주파수 변경 횟수가 5인 경우, 스캔 테스트 시간 최소화 장치는 현재 스캔 섹션의 수가 5를 초과하는 경우 스캔 섹션들을 5개 이하의 섹션 그룹으로 나누고, 각 섹션 그룹 내 섹션의 최적의 쉬프트 주파수 중 가장 낮은 최적의 쉬프트 주파수 이하를 해당 섹션 그룹의 쉬프트 주파수로 결정할 수 있다. 섹션 그룹으로 그룹화하는 방법은 같거나 비슷한 최적의 쉬프트 주파수를 갖는 스캔 섹션을 그룹화하는 방법 등 전체 스캔 테스트 시간이 최소화될 수 있는 다양한 방법이 존재할 수 있다.
지금까지 살펴본 실시 예들은 주로 쉬프트 주파수의 증가만을 고려하여 최적의 쉬프트 주파수를 찾는 과정이었다. 다른 예로, 쉬프트 주파수를 감소하면서 해당 스캔 섹션의 최적 쉬프트 주파수를 찾을 수 있다.
예를 들어, 스캔 테스트 시간 최소화 장치는 테스트 실패인 초기 쉬프트 주파수부터 시작하여 감소된 쉬프트 주파수에서 스캔 섹션을 스캔 경로에 정상적으로 쉬프트인이 가능한지 결정할 수 있다. 쉬프트 주파수의 감소에 따라 스캔 섹션의 정상적인 쉬프트인이 되는 경우가 발생하면, 스캔 테스트 시간 최소화 장치는 정상적인 쉬프트인이 된 최대 쉬프트 주파수 이하를 해당 스캔 섹션의 쉬프트 주파수로 결정하거나 결정할 수 있는 정보를 컴퓨터로 읽을 수 있는 기록매체에 저장할 수 있다.
또 다른 예로, 칩은 공급 전압이나 주변 온도 등에 의해서도 영향을 받으므로 이러한 환경 조건을 반영하여 최적 쉬프트 주파수를 찾을 수 있다. 즉, 스캔 테스트 시간 최소화 장치는 공급 전압이나 외부 온도 등의 조건을 변경해 가면서 최적 쉬프트 주파수를 찾는 과정을 수행할 수 있다.
예를 들어, 스캔 테스트 시간 최소화 장치는 칩의 사양 또는 QA(Quality Assurance), QC(Quality Control) 등과 같은 품질 관련 정책 등을 고려하여 칩에 공급되는 전압을 증감할 수 있다(S3120). 그리고 스캔 테스트 시간 최소화 장치는 각각의 증감된 공급 전압에서 본 발명의 실시 예에 따라 스캔 섹션별 최적의 쉬프트 주파수를 찾는다. 선택된 스캔 섹션의 공급 전압별로 찾은 최적의 쉬프트 주파수가 복수 개 존재하면, 스캔 테스트 시간 최소화 장치는 이 중 가장 낮은 최적의 쉬프트 주파수 이하를 선택된 스캔 섹션의 쉬프트 주파수로 결정할 수 있다(S3150). 이 외 온도 증감이나 다른 여러 가지 조건별로 최적의 쉬프트 주파수를 찾는 과정을 반복하고, 이 중 가장 낮은 최적의 쉬프트 주파수 이하를 해당 스캔 섹션의 쉬프트 주파수로 결정할 수 있다.
여기서, IC 칩의 공급 전압 또는 주변 온도 등을 변화시키면서 IC 칩의 동작 주파수 범위와 같은 특성을 파악하는 것을 일반적으로 전기적 특성 테스팅(electrical testing) 또는 쉬무잉(shmooing)이라 한다. 전기적 특성 테스팅 또는 쉬무잉을 하여 특성 정보에 대한 도표를 만드는 것을 쉬무 플랏팅(shmoo plotting) 한다고 한다. 도표는 쉬무 플랏(shmoo plot)이라 불릴 수 있다.
도 31의 각 단계는 스캔 테스트 시간 최소화 장치뿐만 아니라 컴퓨터 등의 다른 장치에 의해 수행될 수도 있다.
도 32는 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화 방법에서 정상적인 쉬프트인을 파악하는 구체적인 과정의 일 실시 예를 도시한 흐름도이다. 즉, 도 32는 도 31의 S3130 단계에 대응될 수 있으나, 도 31의 특정 단계로 한정되는 것은 아니며, 스캔 경로에 쉬프트인이 정상적으로 되는지 판정하거나 결정하는 과정을 포함한 다양한 실시 예에 적용될 수 있다.
도 12 및 도 32를 함께 참조하면, 스캔 테스트 시간 최소화 장치는 현재 선택된 쉬프트 주파수 결정하고자 하는 대상 스캔 섹션 K(1204)의 앞에 위치한 입력 패턴 K-1(1202)을 스캔 경로(1210)에 쉬프트인한다(S3200). 예를 들어, 입력 패턴 K-1(1202)은 대상 스캔 섹션 K(1204)을 포함하는 스캔 패턴 M의 앞에 위치하며, 다음과 같은 (1) 또는 (2)의 예가 있을 수 있다.
(1) 입력 패턴 K-1(1202)이 실제 스캔 테스트에 사용되는 스캔 패턴인 경우
스캔 테스트 시간 최소화 장치는 스캔 패턴 M-1을 스캔 경로에 쉬프트하고 스캔 캡쳐하는 과정을 수행한다. 이 경우 실제 스캔 테스트 동작을 반영할 수 있는 장점이 있다. 여기서, 스캔 패턴 M-1은 대상 스캔 섹션 K를 포함하는 스캔 패턴 M의 앞에 위치하는 패턴이다.
(2) 스캔 패턴 M-1이 실제 스캔 테스트에 사용되는 스캔 패턴 M-1을 사용한 스캔 테스트 결과로서 예측되는 출력 패턴인 경우
스캔 테스트 시간 최소화 장치는 스캔 패턴 M-1을 스캔 경로에 쉬프트한 후에 별도의 스캔 캡쳐 과정을 수행할 필요가 없어진다. 따라서, 이 경우 스캔 캡쳐를 위한 클락에 소요되는 시간을 줄일 수 있고, 따라서 최적의 쉬프트 주파수를 찾는데 소요되는 시간을 줄일 수 있다.
스캔 테스트 시간 최소화 장치는 입력 패턴 K-1(1202)을 스캔 경로에 쉬프트(S3200) 한 후에 스캔 캡쳐 동작을 수행한다. 다른 실시 예로, 스캔 캡쳐 동작을 수행하지 하지 않을 수 있다. 그 다음에, 스캔 테스트 시간 최소화 장치는 대상 스캔 섹션 K(1204)를 증감된 쉬프트 주파수로 스캔 경로에 쉬프트인한다(S3210). 만약 대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴 M의 일부인 경우, 대상 스캔 섹션 K(1204)를 포함하는 스캔 패턴 M을 스캔 경로에 쉬프트인한다.
이때 대상 스캔 섹션 K(1204) 또는 대상 스캔 섹션 K(1204)를 포함하는 스캔 패턴 M이 스캔 경로에 쉬프트인되면서 스캔 경로 상에 저장된 비트 패턴은 동시에 쉬프트아웃 된다(S3210). 여기서, 쉬프트아웃 되는 비트 패턴은 상기 예에 한정되지 않으며, 스캔 경로에 대해 쉬프트인과 쉬프트아웃 동작이 동시에 수행될 수 있는 스캔 회로의 종류에 따라 다양할 수 있다.
예를 들어, 대상 스캔 섹션 K(1204)가 도 14와 같이 스캔 패턴 M의 일부로서 스캔 경로의 길이보다 짧은 경우, 대상 스캔 섹션 K(1204)를 포함하는 스캔 패턴 M을 스캔 경로에 쉬프트인한다. 이때 결정 대상 스캔 섹션 K(1204)를 제외한 스캔 패턴 M의 나머지 부분의 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 최적 쉬프트 주파수를 찾는데 제약을 주지 않도록 한다. 이를 위해 스캔 패턴 M에서 대상 스캔 섹션 K(1204)의 부분을 제외한 나머지 부분의 쉬프트 주파수는 대상 스캔 섹션 K(1204)의 쉬프트 주파수와 함께 증감되지 않도록 하거나 대상 스캔 섹션 K(1204)와 상이한 주파수를 사용할 수 있다. 또는 스캔 패턴 M에서 대상 스캔 섹션 K(1204)의 부분을 제외한 나머지 부분의 쉬프트 주파수는 대상 스캔 섹션 K(1204)를 제외한 나머지 부분을 스캔 경로에 정상적으로 입력할 수 있는 쉬프트 주파수를 사용할 수 있다.
본 발명의 최소한 하나의 실시예에서, 대상 스캔 섹션 K(1204)를 제외한 부분의 쉬프트 주파수는 명목 쉬프트 주파수 이하 또는 본 발명의 실시 예에 따른 방법을 통해 최적의 쉬프트 주파수가 이미 결정된 경우에는 해당하는 최적의 쉬프트 주파수 이하와 같이 기 설정된 쉬프트 주파수를 사용할 수 있다. 기 설정된 쉬프트 주파수는 명목 쉬프트 주파수를 조정한 값이거나 프로그램에 의해 장치에 설정된 값 또는 사용자가 설정한 값이 될 수 있는 등 실시 예에 따라 다양하게 변경 가능하며 위 예에 반드시 한정되는 것은 아니다.
스캔 테스트 시간 최소화 장치는 테스트 대상 칩의 입력 패턴 K-1의 출력 패턴 K-1과 예측 패턴 K-1이 동일한지 비교한다(S3220). 만약 출력 패턴 K-1과 예측 패턴 K-1이 동일하지 않으면(S3220), 스캔 테스트 시간 최소화 장치는 현 쉬프트 주파수로 대상 스캔 섹션 K(1204)를 스캔 경로에 정상적으로 쉬프트인 할 수 없다고 판정 또는 결정한다(S3270). 예를 들어, 스캔 테스트 시간 최소화 장치는 테스트 실패의 정보를 컴퓨터로 읽을 수 있는 기록 매체에 저장할 수 있다.
입력 패턴 K-1의 출력 패턴 K-1과 예측 패턴 K-1이 동일하면(S3220), 스캔 테스트 시간 최소화 장치는 대상 스캔 섹션 K(1204)에 대한 스캔 캡쳐(S3230) 동작을 수행한 다음에 쉬프트아웃(S3240) 동작을 수행한다. 다른 실시 예로, 스캔 캡쳐(S3230) 동작을 수행하지 않고 쉬프트아웃(S3240) 동작을 수행할 수 있다. 또한, 쉬프트아웃(S3240) 되는 비트 패턴은 스캔 경로에 대해 쉬프트인과 쉬프트아웃 동작이 동시에 수행될 수 있는 스캔 회로의 종류에 따라 다양할 수 있다.
대상 스캔 섹션 K(1204)에 대한 출력 패턴이 쉬프트아웃(S3240) 될 때 동시에 쉬프트인되는 입력 패턴 K+1(1206)에는 쉬프트아웃(S3240) 되는 대상 스캔 섹션 K(1204)의 비트 패턴이 의도하지 않게 바뀌지 않도록 하는 쉬프트 주파수가 사용된다. 즉, 쉬프트아웃(S3240) 동작이 정상적으로 수행될 수 있는 쉬프트 주파수가 사용된다. 또한 대상 스캔 섹션 K(1204)의 쉬프트아웃(S3240) 동작이 수행될 때 동시에 쉬프트인되는 입력 패턴 K+1(1206)은 스캔 경로에 정상적으로 쉬프트인 될 수 있는 쉬프트 주파수가 사용된다.
스캔 테스트 시간 최소화 장치는 테스트 대상 칩의 대상 스캔 섹션 K(1204)의 출력 패턴 K가 예측 패턴 K와 동일한지 비교한다(S3250). 만약 대상 스캔 섹션 K(1204)의 출력 패턴 K와 예측 패턴 K가 동일하지 않으면(S3250), 스캔 테스트 시간 최소화 장치는 현재 사용된 쉬프트 주파수로 대상 스캔 섹션 K(1204)를 스캔 경로에 정상적으로 쉬프트인 할 수 없다고 판정 또는 결정한다(S3270). 예를 들어, 스캔 테스트 시간 최소화 장치는 테스트 실패의 정보를 컴퓨터로 읽을 수 있는 기록 매체에 저장할 수 있다.
대상 스캔 패턴 K(1204)의 출력 패턴 K와 예측 패턴 K가 동일하면(S3250), 스캔 테스트 시간 최소화 장치는 현재 사용된 쉬프트 주파수로 대상 스캔 섹션 K(1204)를 스캔 경로에 정상적으로 쉬프트인 할 수 있다고 판정 또는 결정한다(S3260). 예를 들어, 스캔 테스트 시간 최소화 장치는 테스트 정상의 정보를 컴퓨터로 읽을 수 있는 기록 매체에 저장할 수 있다.
본 발명의 최소한 하나의 실시예에서, 대상 스캔 섹션 K(1204)를 포함하는 스캔 패턴뿐만 아니라 그 앞에 위치하는 스캔 패턴에 대한 칩의 출력 패턴 또한 예측 패턴과 비교하여 대상 스캔 섹션 K(1204)의 사용 가능한 쉬프트 주파수 또는 최적의 쉬프트 주파수를 찾을 수 있다.
본 발명의 최소한 하나의 실시예에서, 테스트 장치는 대상 스캔 섹션 K(1204)와 그 앞에 위치하는 입력 패턴 K-1(1202)에 대한 스캔 테스트 결과가 모두 정상인지 판정 또는 결정한다. 그리고 모두 테스트 정상이면, 대상 스캔 섹션 K(1204)에 사용된 쉬프트 주파수는 대상 스캔 섹션 K(1204)를 스캔 경로에 정상적으로 쉬프트인 가능한 쉬프트 주파수이다.
도 33은 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화 방법의 다른 일 예를 도시한 흐름도이다.
칩 제조 공정(process)의 종류 및 상태에 따라 서로 다른 웨이퍼 상의 IC 칩들 간 또는 동일 웨이퍼 상의 IC 칩들 간의 공정 차이(process variation)가 있을 수 있으며, 이는 IC 칩의 동작 주파수 및 전력 소모 등에 많은 영향을 미칠 수 있다. 특히 미세공정 및 저전력 공정에서는 더 많은 영향을 미친다.
도 33을 참조하면, 스캔 테스트 시간 최소화 장치는 복수의 칩에 대해 앞서 살핀 스캔 섹션별 최적의 주파수를 결정하는 과정을 수행한다(S3300). 여기서 복수의 칩은 동일 웨이퍼 상의 IC 칩이거나 서로 다른 웨이퍼 상의 IC 칩일 수 있으며, 미리 양품으로 검사된 칩일 수 있다.
스캔 테스트 시간 최소화 장치는 어느 한 스캔 섹션에 대해 복수의 IC 칩을 통해 파악한 복수의 최적의 쉬프트 주파수들 중 가장 낮은 쉬프트 주파수 이하를 해당 스캔 섹션의 최적의 쉬프트 주파수로 결정하거나, 쉬프트 주파수를 결정할 수 있는 정보를 컴퓨터로 읽을 수 있는 기록매체에 저장할 수 있으며(S3310), 이를 각 스캔 섹션에 대해 수행할 수 있다. 여기서, 기록매체에 저장되는 정보의 일 예로, 각 쉬프트 주파수에 대한 쉬프트 또는 테스트의 성공(pass) 또는 실패(fail)에 관한 정보일 수 있다.
예를 들어, 제1 칩의 대상 스캔 섹션 K의 쉬프트 주파수가 A이고, 제2 칩의 대상 스캔 섹션 K의 쉬프트 주파수가 B라고 하자. 쉬프트 주파수 A가 쉬프트 주파수 B 보다 작다면, 테스트 장치는 대상 스캔 섹션 K의 쉬프트 주파수로 A 또는 그 이하를 선택하거나, 선택할 수 있는 정보를 컴퓨터로 읽을 수 있는 기록매체에 저장할 수 있다.
도 33의 각 단계는 스캔 패턴 집합과 복수의 칩에 대해 각 스캔 섹션별로 파악된 쉬프트 주파수 정보를 사용하여 스캔 테스트 시간 최소화 장치뿐만 아니라 컴퓨터 등의 다른 장치에서 수행될 수도 있다.
도 34는 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화 장치의 구성을 도시한 블록도이다.
도 34의 스캔 테스트 시간 최소화 장치는 각 스캔 섹션의 쉬프트 주파수 최적화를 위해 전술한 본 발명의 방법을 수행할 수 있으며, 본 발명의 최소한 하나의 실시예에서, 도 12 내지 도 33의 방법의 일부 또는 전체를 적용할 수 있다.
도 34를 참조하면, 스캔 테스트 시간 최소화 장치는 조건 설정부(3400), 패턴 분할부(3405), 패턴 입력부(3410), 패턴 비교부(3420) 및 주파수 파악부(3430)를 포함한다. 조건 설정부(3400)는 주파수 증감부(3402), 공급전압 증감부(3404), 온도 증감부(3406) 등을 포함한다.
먼저, 조건 설정부(3400)는 스캔 섹션별 최적의 쉬프트 주파수를 찾기 위한 각종 조건을 설정한다. 구체적으로 주파수 증감부(3402)는 쉬프트 주파수를 증감하고, 공급전압 증감부(3404)는 칩에 공급되는 전압을 증감하고, 온도 증감부(3406)는 테스트 환경의 주변 온도를 증감한다. 조건 설정부(3400)는 공급 전압, 주변 온도 등의 조건을 설정하며 쉬프트 주파수를 증감시킬 수 있다. 예를 들어, 조건 설정부(3400)는 호스트 컴퓨터(200, 300), 테스터 본체(210, 310), 테스트 헤드(220, 320) 또는 프로버(350) 등에 구비될 수 있다.
패턴 분할부(3405)는 하나 이상의 스캔 패턴을 복수의 스캔 섹션으로 분할 할 수 있다. 예를 들어, 패턴 분할부(3405)는 호스트 컴퓨터(200, 300), 테스터 본체(210, 310), 테스트 헤드(220, 320) 또는 프로버(350) 등에 구비될 수 있다. 패턴 분할부(3405)는 도 5 내지 도 10에 도시된 방법을 이용하여 테스트 데이터를 적어도 하나 이상의 스캔 섹션으로 분할할 수 있다.
패턴 입력부(3410)는 조건 설정부(3400)에서 설정된 조건에서 스캔 섹션을 테스트 대상 칩의 스캔 경로에 쉬프트인되도록 한다. 보다 구체적으로 패턴 입력부(3410)는 최적의 스캔 쉬프트 주파수를 찾고자 하는 스캔 섹션의 앞과 뒤에 각각 위치한 스캔 패턴 또는 스캔 섹션을 쉬프트 주파수 결정 대상 스캔 섹션과 함께 순차적으로 스캔 경로에 쉬프트인되도록 할 수 있다. 예를 들어, 패턴 입력부(3410)는 호스트 컴퓨터(200, 300), 테스터 본체(210, 310), 테스트 헤드(220, 320) 또는 프로버(350) 등에 구비될 수 있다.
패턴 비교부(3420)는 패턴 입력부(3410)에 의해 테스트 대상 칩에 쉬프트인된 스캔 섹션의 의한 테스트 결과가 쉬프트아웃 된 출력 패턴이 예측 패턴과 동일한지 비교한다. 예를 들어, 패턴 비교부(3420)는 호스트 컴퓨터(200, 300), 테스터 본체(210, 310), 테스트 헤드(220, 320) 또는 프로버(350) 등에 구비될 수 있다. 조건 설정부(3400)에 의한 쉬프트 주파수의 증감에 따라 출력 패턴과 예측 패턴이 동일하다가 상이해 지거나 상이하다가 동일해지는 시점 또는 주파수가 존재할 수 있다.
주파수 파악부(3430)는 패턴 비교부(3420)에 의한 비교결과 정보 또는 비교 결과를 이용하여 출력 패턴이 예측 패턴과 상이해지기 전의 쉬프트 주파수 또는 동일한 쉬프트 주파수를 찾기 위한 쉬프트 주파수 정보를 컴퓨터로 읽을 수 있는 기록매체에 저장할 수 있다. 예를 들어, 스캔 섹션에 대해 정상적으로 사용 가능한 쉬프트 주파수 정보를 컴퓨터로 읽을 수 있는 기록매체에 저장할 수 있다. 또한 상기 정보를 이용하여 스캔 섹션의 최적의 쉬프트 주파수를 결정할 수도 있다.
본 발명의 최소한 하나의 실시예에서 주파수 파악부(3430)는 적어도 현재 쉬프트 주파수 결정 대상 스캔 섹션 앞에 위치한 스캔 섹션과 결정 대상 스캔 섹션에 대한 출력 패턴 모두 예측 패턴과 동일할 때의 쉬프트 주파수를 결정 대상 스캔 섹션의 사용 가능한 쉬프트 주파수 정보로서 컴퓨터로 읽을 수 있는 기록매체에 저장할 수 있다. 또한 도 34에서 둘 이상의 각 부는 서로 하나의 모듈로 통합되거나 더욱 세분화될 수도 있다. 예를 들어, 주파수 파악부(2030)는 호스트 컴퓨터(200, 300), 테스터 본체(210, 310), 테스트 헤드(220, 320) 또는 프로버(350) 등에 구비될 수 있다.
앞서 살핀 스캔 테스트 시간 최소화 장치는 하드웨어 또는 소프트웨어 등을 사용하여 다양한 형태로 구현될 수 있다. 또한 스캔 테스트 시간 최소화 장치 전체 또는 일부는 도 2,3에서 살핀 테스트 장치 내에 구현되거나 또는 컴퓨터와 같은 별도의 다른 장치를 사용하여 구현될 수 있다.
도 35는 복수의 스캔 섹션의 최적의 쉬프트 주파수를 병렬로 찾거나 결정하는 방법의 일 예를 도시한 개념도이다.
도 35를 참조하면, 스캔 테스트 시간 최소화 장치는 복수의 IC 칩 각각에 대해 서로 다른 스캔 섹션의 최적의 쉬프트 주파수를 함께 병렬로(in parallel) 찾거나 결정함으로써 최적의 쉬프트 주파수를 찾거나 결정하는데 소요되는 시간을 줄일 수 있다.
예를 들어, 테스트 장치의 테스트 인터페이스 보드(3500)에 위치한 복수 개의 IC 칩(3510,3512,3514,3516) 각각에 대해 서로 다른 스캔 섹션의 최적의 쉬프트 주파수를 함께 찾거나 결정할 수 있다. 본 발명의 최소한 하나의 실시예에서, 복수의 각각의 테스트 장치 또는 복수의 테스트 인터페이스 보드에서 서로 다른 스캔 섹션의 최적의 쉬프트 주파수를 병렬로(in parallel) 찾거나 결정할 수 있다.
전체 스캔 섹션에 대해 순차적으로 하나씩 최적의 쉬프트 주파수를 찾거나 결정하는 경우 h 시간이 소요된다면, n개의 스캔 섹션을 병렬로(in parallel) 쉬프트 주파수를 찾거나 결정하면 약 h/n시간으로 소요시간이 절감될 수 있다. 따라서 동일한 시간 이내에 IC 칩을 테스트하기 위한 수천 내지 수 만개 이상의 스캔 패턴들을 더욱 길이가 짧은 스캔 섹션으로 분할하여 최적화할 수 있는 효과가 있을 수 있다.
도 36은 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화를 위한 스캔 패턴의 재배치 방법의 일 예를 도시한 개념도이다.
도 36을 참조하면, 스캔 테스트를 위한 스캔 패턴 집합상의 스캔 패턴은 일정한 순서를 가진다. 그러나 이러한 스캔 패턴의 순서는 고정적인 것이 아니라 스캔 섹션별로 높은 쉬프트 주파수를 할당하여 전체 스캔 테스트 시간을 줄이기 위하여 재배치될 수 있다. 예를 들어, 도 36과 같이 원본 스캔 패턴 집합상의 2번째 스캔 패턴과 3번째 스캔 패턴의 순서를 바꿀 수 있다. 이에 따라 예측 출력 스캔 패턴의 순서도 바뀐다.
스캔 경로에 쉬프트되는 스캔 패턴들의 순서를 재배치하는 경우, 스캔 쉬프트에 의해 IC 칩 상에서 회로의 스위칭 되는 부분 및 스위칭 동작 횟수가 변경될 수 있으며, 이에 따라 전력 소모 또한 변경될 수 있으므로 스캔 패턴(또는 스캔 섹션)에 할당할 수 있는 쉬프트 주파수가 높아질 수 있다. 따라서 이러한 성질을 이용하여 스캔 패턴 재배치 후 앞서 살핀 본 발명의 실시 예를 이용하여 스캔 섹션별 최적의 쉬프트 주파수를 찾거나 결정하여 전체적인 스캔 테스트 시간을 더욱 줄일 수 있다.
스캔 패턴들의 재배치 방법으로, 한 번 이상 원본 스캔 패턴 집합상의 스캔 패턴들을 임의 재배치하고, 각각의 재배치된 스캔 패턴 집합에 대해 앞서 살핀 실시 예에 따라 최적의 쉬프트 주파수를 파악하여 스캔 테스트 시간이 가장 적게 소요되는 것을 스캔 패턴의 배치로 결정할 수 있다. 또 다른 실시 예로, 스캔 패턴간 비트 패턴 차이가 가장 적은 스캔 패턴을 서로 이웃하게 배치하는 등 다양한 방법이 있다.
스캔 패턴 재배치의 또 다른 예로서, K(1 이상 정수) 번째 스캔 패턴 다음에 순서가 결정되지 아니한 스캔 패턴들을 순차적으로 위치시키면서 앞서 살핀 최적의 쉬프트 주파수를 찾는 방법을 사용하여 가장 높은 쉬프트 주파수를 가질 수 있는 스캔 패턴을 K 번째 스캔 패턴의 다음 패턴으로 결정할 수 있다.
스캔 패턴의 순서를 재배치하는 동작의 일부 또는 전체는 테스트 장치에 구비된 프로세서와 같은 하드웨어와 펌웨어 또는 소프트웨어에 의해 수행되거나 또는 컴퓨터와 같은 별도의 다른 장치에서 수행될 수 있다.
또한 최적의 스캔 패턴 배치를 찾는데 있어서 많은 시간이 소요될 수 있는 경우, 최적의 스캔 패턴 배치를 찾기 위해 최대 시도할 수 있는 스캔 패턴 재배치 횟수 또는 소요 시간 등의 제약사항을 둘 수 있다.
또한, 본 발명의 최소한 하나의 실시예에서는 적어도 둘 이상의 각 테스트 데이터의 최적의 주파수를 이용하여 IC 칩의 스트레스 테스트 또는 번인(burn-in) 테스트 시간을 감소시키거나 테스트 품질을 높일 수 있다. 본 발명의 최소한 하나의 실시예에서 적어도 둘 이상의 각각의 스캔 패턴 또는 스캔 섹션에 최적의 쉬프트 주파수를 이용하여 IC 칩의 스트레스 테스트 또는 번인(burn-in) 테스트 시간을 감소시키거나 테스트 품질을 높일 수 있다. 각 스캔 패턴 또는 스캔 섹션에 대한 최적의 쉬프트 주파수는 본 발명의 최소한 하나의 실시예에 따른 스캔 테스트 시간 최소화 방법으로 찾을 수 있다.
여기서 스트레스 테스트 또는 번인 테스트란 일반적으로 IC 칩을 오랜 시간 동안 동작 시켜 IC 칩에 스트레스를 주거나 높은 전압과 고온을 IC 칩에 가하여 노후화(aging)를 가속시킴으로써 IC 칩의 품질을 테스트하거나 초기 불량(early-life failure) IC 칩을 발견하는 것이다. 일반적으로 100가 넘는 고온 환경에서 수십 시간 이상을 번인 테스트한다. 이하 스트레스 테스트 또는 번인 테스트를 통칭하여 번인 테스트라고 한다. 또한 이러한 번인 테스트를 수행할 수 있는 테스트 장치를 번인 테스트 장치 라고도 부른다.
IC 칩의 노후화는 발열에 의해 많은 영향을 받으며, 발열은 IC 칩의 전력소모에 의해 많은 영향을 받는다.
예를 들어, 아래 식 2는 IC칩의 회로가 동작할 때의 전력 소모인 동적 전력소모(dynamic power dissipation)에 영향을 미치는 주요 요소를 보여준다.
Figure PCTKR2017004486-appb-M000002
a: activity factor
C: average switched capacitance (at each cycle)
f: circuit frequency
VDD: supply voltage
IC 칩의 스캔 모드에서 스캔 패턴의 비트 패턴에 따라 활성화되는 IC 칩의 회로 부분이 달라질 수 있다. 일반적으로 IC 칩의 스캔 모드에서 기능 모드 때보다 회로의 더욱 많은 부분에 스위칭 동작(switching activities)이 발생한다. 따라서 스캔 모드에서 수식 2와 같이 평균 스위칭 되는 캐패시턴스 값 C 가 증가하여 전력소모 P가 증가될 수 있다.
또한 쉬프트 주파수가 높아지면 수식 2와 같이 IC 칩 회로의 동작 주파수 f에 비례하여 IC 칩의 전력 소모 P가 증가할 수 있다.
IC 칩의 증가된 스위칭 동작은 IC 칩의 전력 소모를 더욱 증가시켜서 IC 칩의 발열 온도 또한 높이게 된다. 따라서 IC 칩의 노후화가 더욱 가속될 수 있다.
본 발명의 최소한 하나의 실시예에서, 번인 테스트 장치는 번인 테스트 시 노후화를 더욱 가속시켜서 번인 테스트 시간을 줄일 수 있도록 각 테스트 데이터 또는 앞서 살핀 각 스캔 섹션에 할당 가능한 최대 쉬프트 주파수를 사용할 수 있다.
예를 들어, 번인 테스트 장치는 IC 칩의 번인 테스트 동안 스캔 패턴 또는 스캔 섹션을 이용하여 번인 테스트를 가속화할 수 있다. 이때 스캔 테스트도 함께 수행될 수 있다.
또한 스캔 쉬프트 동작 시에 명목 쉬프트 주파수를 사용하면 스캔 패턴에 의해 활성화되는 회로 부위 중 일부에는 높은 스트레스가 인가되고 다른 일부에는 상대적으로 낮은 스트레스가 인가될 수 있다. 하지만 일 예로서 테스트 데이터의 스캔 패턴들을 스캔 섹션들로 분할하고, 분할된 각 스캔 섹션에 할당 가능한 최대 쉬프트 주파수를 사용하여 번인 테스트를 수행함으로써 회로상의 특정 부위만 노후화가 빨라지거나 상대적으로 노후화가 느리게 진행되는 현상을 줄일 수 있다.
일 예를 들어, 도 41은 테스트 데이터의 스캔 패턴들에 대해 쉬프트 주파수를 최적화하지 않은 경우(4100)와 스캔 패턴들을 스캔 섹션으로 분할하여 쉬프트 주파수를 최적화한 경우(4110)의 스캔 쉬프트 동작 시 동일한 IC 칩의 발열 차이를 보여준다. 즉, 쉬프트 주파수가 최적화되지 않은 테스트 데이터를 사용한 경우(4100) 보다 쉬프트 주파수가 최적화된 스캔 섹션을 사용한 경우(4110)가 보다 균형 있게 높은 발열이 발생된 것을 볼 수 있다.
즉, 스캔 패턴의 비트패턴에 의해 활성화되는 IC 칩의 서로 다른 부위에 대해 보다 균형 있게 스트레스를 최대한 인가하여 번인 테스트의 속도뿐만 아니라 품질 또한 향상 시킬 수 있는 효과가 있다. 칩을 테스트하기 위한 테스트 데이터의 각 스캔 섹션의 사용 가능한 최대 주파수를 이용하여 번인 테스트 시간을 줄이거나 품질을 높일 수 있다.
도 37 및 도 38은 본 발명의 최소한 하나의 실시예에 따른 번인 테스트 장치의 구성을 도시한 블록도이다.
도 37 및 도 38를 참조하면, 번인 테스트 장치는 호스트 컴퓨터(3700,3800), 테스터 본체(3710,3810), 테스트 헤드(3720,3820), 인터페이스 보드(3730,3830), 온도 제어부(3760,3870), 챔버(3750,3860) 및 프로버(3850)를 포함할 수 있다.
테스트를 위해 인터페이스 보드에 위치하는 테스트 대상 디바이스(DUT, Device Under Test)는 웨이퍼 상의 IC 또는 패키징된 IC 칩 등이다. DUT가 웨이퍼 상의 IC 칩인 경우 프로버를 더 포함할 수 있다.
테스터 본체(3710,3810)는 스캔 테스트와 번인 테스트를 전체적으로 제어할 수 있다. 예를 들어, 테스터 본체는 DUT 테스트를 위한 셋업, DUT 테스트를 위한 전기적 신호의 발생, DUT 테스트 결과 신호의 관측 및 측정, 온도 제어부를 통한 챔버의 온도제어 등의 전반적인 과정을 제어한다. 테스터 본체는 중앙처리장치(CPU), 메모리, 하드 디스크, 사용자 인터페이스 등을 포함하는 컴퓨터로 구현될 수 있다. 실시 예에 따라 DUT에 전원을 공급하는 디바이스 파워 공급장치(Device Power Supply)를 더 포함할 수도 있다. 또한, 테스터 본체는 각종 디지털 신호를 처리하는 신호처리 프로세서(DSP, Digital Signal Processor)(미도시)와 테스트 헤드를 제어하고, DUT(3740,3840)로 신호를 인가하는 제어기 및 신호 생성기 등의 전용 하드웨어, 소프트웨어 또는 펌웨어 등을 포함할 수 있다. 테스터 본체는 메인 프레임 또는 서버라고 불리기도 한다.
호스트 컴퓨터(3700,3800)는 퍼스널 컴퓨터, 워크스테이션 등과 같은 컴퓨터일 수 있으며, 사용자가 테스트 프로그램을 실행시키고 테스트 과정을 제어하며 테스트 결과를 분석할 수 있도록 하는 장치이다. 일반적으로 호스트 컴퓨터는 중앙 처리장치, 메모리 또는 하드 디스크와 같은 저장장치, 사용자 인터페이스 등과 같은 구성을 포함할 수 있으며, 테스터 본체와 유선 또는 무선 통신으로 연결될 수 있다. 호스트 컴퓨터는 테스트를 제어하기 위한 전용 하드웨어, 소프트웨어, 펌웨어 등을 포함할 수 있다. 본 실시 예는 호스트 컴퓨터와 테스터 본체를 구분하여 도시하였으나, 호스트 컴퓨터와 테스터 본체는 하나의 장치로 구현될 수 있다.
테스터 본체 또는 호스트 컴퓨터의 메모리의 일 예로 DRAM, SRAM, 플래쉬 메모리 등이 사용될 수 있으며, 메모리에는 DUT 테스트를 수행하기 위한 프로그램과 데이터가 저장될 수 있다.
테스터 본체 또는 호스트 컴퓨터의 소프트웨어 또는 펌웨어는 번인 테스트 또는 스캔 테스트를 위한 디바이스 드라이버 프로그램, 운영체제(OS, Operating System) 프로그램, DUT 테스트를 수행하는 프로그램이다. 프로그램은, 일 예로, DUT 테스트를 위한 셋업, DUT 테스트를 위한 신호의 발생, DUT 테스트 결과 신호의 관측 분석 등의 수행을 위한 명령 코드(instruction code) 형태로 메모리에 저장되어 중앙 처리장치에 의해 수행될 수 있다. 따라서 스캔 테스트 패턴은 이러한 프로그램에 의해 DUT로 인가될 수 있다. 또한 DUT 테스트 및 테스트 결과에 대한 리포팅 및 분석 데이터를 프로그램을 통해 자동 수행하여 얻을 수 있다. 프로그램에 사용되는 언어는 C, C++, 자바(java) 등 다양한 언어가 사용될 수 있다. 프로그램은 하드디스크, 자기 테이프 또는 플래시 메모리 등과 같은 저장장치에 저장될 수 있다.
테스터 본체 또는 호스트 컴퓨터의 중앙 처리장치는 프로세서로서, 메모리에 저장된 소프트웨어 또는 프로그램의 코드를 실행한다. 예를 들어, 키보드나 마우스 등과 같은 사용자 인터페이스를 통해 사용자 명령을 받으면, 중앙 처리장치는 사용자의 명령을 분석하고 이를 소프트웨어 또는 프로그램을 통해 수행한 후 그 결과를 스피커, 프린터, 모니터 등의 사용자 인터페이스를 통해 사용자에게 제공한다.
테스터 본체 또는 호스트 컴퓨터의 사용자 인터페이스는 사용자와 장치 간에 정보를 주고받고 명령을 전달할 수 있도록 해준다. 예를 들어, 키보드, 터치 스크린, 마우스, 음성인식 장치 등과 같은 사용자 입력을 위한 인터페이스 장치와, 스피커, 프린터, 모니터 등과 같은 출력 인터페이스 장치 등이 있다.
테스트 헤드(3720,3820)는 테스터 본체와 DUT 사이에 전기적 신호 전송을 위한 채널 등을 포함한다. 테스트 헤드 상부에는 인터페이스 보드가 구비된다. 일반적으로, 패키징된 IC 칩 테스트에 사용되는 인터페이스 보드를 로드 보드(load board)라고 하며, 웨이퍼 상의 IC 칩 테스트에 사용되는 인터페이스 보드를 프로브 카드(probe card)라고 한다.
챔버(3750,3860)는 DUT에 노후화(aging)를 가할 수 있는 공간이다. 챔버는 온도 제어부의 제어에 따라 챔버 내에 위치한 DUT의 온도를 제어한다. 또한 온도 제어부는 테스터 본체 또는 호스트 컴퓨터에 포함될 수 있다. 또한 테스터 본체 또는 호스트 컴퓨터는 DUT에 대한 번인 테스트 시간 또는 공급 전압을 제어할 수 있다.
도 37 및 도 38의 번인 테스트 장치는 본 발명의 이해를 돕기 위한 하나의 예에 지나지 아니하며 각각의 구성을 통합하여 일체형으로 구현하거나, 하나의 구성을 다수의 구성으로 분리하여 구현할 수 있는 등 실시 예에 따라 다양하게 설계 변경 가능하다.
또한, 도 37 및 도 38에 도시된 실시 예는 번인 테스트와 스캔 테스트를 동시에 수행하거나, 이 중 하나만을 수행하도록 구현될 수도 있다.
본 발명의 최소한 하나의 실시예에서, 번인 테스트 장치는 앞서 설명한 바와 같이 각 스캔 섹션별 최적의 쉬프트 주파수를 사용하여 번인 테스트를 수행할 수 있다. 본 발명의 최소한 하나의 실시예에서, 이때 칩의 정상 여부를 판단하는 테스트도 함께 수행될 수 있다.
본 발명의 최소한 하나의 실시예에서, 번인 테스트 장치는 앞서 설명한 바와 같이 각 스캔 패턴 또는 스캔 섹션에 대해 최적 쉬프트 주파수를 사용하여 스캔 테스트와 함께 번인 테스트를 수행할 수 있다. IC 칩은 기능 모드보다 스캔 모드에서 보다 많은 IC 칩 회로 부분에 스위칭 동작이 발생하므로, 스캔 테스트 수행을 통해 노후화를 더욱 가속시켜 번인 테스트 시간을 절약할 수 있다. 또한 분할된 각 스캔 섹션에 할당 가능한 최대 쉬프트 주파수를 사용하여 번인 테스트를 수행하면 번인 테스트 시간을 더욱 줄일 수 있을 뿐만 아니라, 특정 스캔 패턴에 의해 회로상의 특정 부위만 노후화가 빨라지는 현상 또한 줄일 수 있다. 즉 IC 칩에 대해 전체적으로 균형 있게 스트레스를 최대한 인가하여 번인 테스트의 품질 또한 향상시킬 수 있는 효과가 있으며, 최적화된 쉬프트 주파수를 사용하는 스캔 섹션의 길이를 작게 할수록 그 효과는 더욱 높아질 수 있다.
또한, 본 발명은 번인 테스트와 함께 스캔 테스트를 동시에 수행하는 경우에 한정되는 것은 아니며, 번인 테스트시 스캔 패턴을 쉬프팅 하는 과정만 포함하고 스캔 테스트 그 자체는 수행하지 않을 수도 있다.
도 39는 본 발명의 최소한 하나의 실시예에 따라, 단일 스캔 쉬프트 주파수를 이용하여 번인 테스트를 수행하는 경우에 IC 칩에 미치는 온도 영향의 일 예를 도시한 개념도이다.
도 39를 참조하면, 복수 개의 스캔 패턴들은 모두 동일한 스캔 쉬프트 주파수(예를 들어, 25MHz)를 이용하여 IC 칩(3900)의 스캔 경로에 쉬프트된다. 각 스캔 패턴에 의해 IC 칩이 활성화되는 주요 부분은 상이할 수 있다. 예를 들어, 스캔 패턴1(3930)에 의해 활성화되는 IC 칩의 주요 부분(3910)과 스캔 패턴2(3932)에 의해 활성화되는 IC 칩의 주요 부분(3920)이 서로 상이할 수 있다.
또한 각 스캔 패턴에 의해 IC 칩 상의 활성화되는 부분은 스캔 쉬프트 주파수나 스캔 패턴에 따른 회로의 스위칭 횟수 등에 따라 발생하는 열이 다를 수 있다. 예를 들어, 스캔 패턴1에 의해 활성화되는 IC 칩의 주요 부분(3910)의 온도는 a이고, 스캔 패턴2에 의해 활성화되는 IC 칩의 주요 부분(3920)의 온도는 b일 수 있다.
IC 칩에 보다 많은 스트레스나 열을 발생시켜 번인 테스트의 노후화를 가속시키기 위하여 쉬프트 주파수를 높일 수 있다. 그러나 쉬프트 주파수를 과도하게 높이는 경우 정상적인 IC 칩을 불량품으로 판정하는 오버킬(over kill) 문제점 등이 생길 수 있다. 반대로 쉬프트 주파수를 낮추는 경우 IC 칩에서 발생하는 스트레스나 열이 미비하여 번인 테스트의 노후화를 효율적으로 가속시키지 못하는 문제점이 있다.
도 40은 본 발명의 최소한 하나의 실시예에 따라, 스캔 패턴별 최적의 주파수를 이용하여 번인 테스트를 수행하는 경우에 IC 칩에 미치는 온도 영향의 일 예를 도시한 개념도이다. 도 39와 도 40은 같은 IC 칩과 같은 스캔 패턴을 사용한 예이다.
도 40을 참조하면, 스캔 패턴별로 최적의 쉬프트 주파수를 이용하여 스캔 경로에 쉬프트함으로써 IC 칩의 노후화를 가속화할 수 있다.
번인 테스트는 일반적으로 100가 넘는 고온 환경에서 수십 시간 이상 수행하므로 번인 테스트 시의 시간과 전력 소모는 테스트 비용을 증가시키게 된다. 즉, 일반적으로 IC 칩 테스트 서비스 회사는 테스트 시간에 비례하여 비용을 청구하므로 칩 테스트 소요시간은 칩 원가에 많은 영향을 미친다. 또한 번인 테스트에 사용되는 챔버에 형성되는 100가 넘는 고온은 일반적으로 전기를 사용하여 만들며 이를 위한 비용 또한 상당하며 테스트 서비스 회사의 비용과 칩 원가에 많은 영향을 미칠 수 있다.
따라서 번인 테스트 시간과 번인 테스트에 의해 소모되는 전력을 줄이는 것은 테스트 비용 절감에 있어서 매우 중요하다. 또한 번인 테스트 시간을 줄이는 것은 제품의 시장 진입 시간에 있어서도 매우 중요할 수 있다.
예를 들어, 도 39의 스캔 패턴1(3930)의 최대 가능한 스캔 쉬프트 주파수가 25MHz이고 스캔 패턴2(3932)의 쉬프트 주파수는 더 높일 수 있는 경우, 도 40에서와 같이 스캔 패턴2(4032)의 쉬프트 주파수를 최적화하여 높여 도 39의 온도(b)보다 높은 온도(c)에 의해 IC 칩의 노후화를 더욱 가속화 시킬 수 있다.
도 39 및 도 40는 설명의 편의를 위하여 스캔 패턴에 대해 쉬프트 주파수를 할당하여 스캔 경로에 쉬프트하는 경우를 설명하였으나, 도 5 내지 도 10과 같이 스캔 패턴을 적어도 둘 이상 스캔 섹션으로 나누어 서로 다른 쉬프트 주파수로 스캔 경로에 쉬프트 할 수 있다.
또한 예를 들어 번인 테스트 시간 또는 번인 테스트 품질을 예측가능 할 수 있도록, 테스트 대상 칩의 정션 온도(junction temperature)가 일정 범위 내에서 유지될 필요가 있다. 예를 들어 테스트 대상 디바이스 또는 IC 칩의 정션 온도는 식 3과 같은 관계에 의해 결정될 수 있다.
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여기서, Tj는 테스트 대상 디바이스 또는 IC 칩의 정션 온도, Ta는 주변 환경의 온도(ambient temperature), P는 테스트 대상 디바이스 또는 IC 칩의 전력 소모, θja는 테스트 대상 디바이스 또는 IC 칩의 열 저항을 각각 나타낸다.
수학식 3을 참조하면, Tj의 제어도(controllability)는 Ta와 P의 제어도에 의존적이다. 예를 들어 Ta는 테스트 대상 디바이스 또는 IC 칩의 외부 환경의 온도를 제어하는 챔버 또는 써멀 척(thermal chuck) 등의 장치를 사용하여 적정 온도로 제어될 수 있다. 따라서, 칩의 번인 테스트 동안에 전력 소모 P를 제어하기 위한 방법이 필요하다. 예를 들어 칩의 번인 테스트 동안에 전력 소모의 변동(fluctuation)은 칩의 정션 온도(junction temperature) Tj에 상당히 영향을 줄 수 있으며, 칩의 신뢰도 검사 공정(reliability screening process)에 나쁘게 영향을 미칠 수 있다.
번인 테스트에 필요한 시간은 수학식 3의 정션 온도 Tj의 중앙값(median value)에 기초하여 예측될 수 있다. 예를 들면, 정션 온도는 도 42의 전력 소모 Pburn-in의 값에 의해 결정될 수 있다. Pburn-in은 테스트 데이터에 의한 전력 소모의 중앙값(median value) 또는 평균값이거나 양질의 번인 테스트 시 예측되는 전력 소모 값일 수 있다.
도 42는 테스트 데이터의 전력 소모가 조정되기 전에 번인 테스트 동안 발생하는 전력 소모의 일 예를 나타낸 그래프이고, 도 43은 테스트 데이터의 전력 소모가 조정된 후의 번인 테스트 동안 발생하는 전력 소모의 일 예를 나타낸 그래프이다.
도 42를 참조하면, 전력 소모가 Pburn-in 또는 마진이 반영된 Pmargin-high 보다 높게 되면 오버 번인(over burn-in) 상태가 발생 될 수 있다. 이것은 칩의 수율에 나쁜 영향을 줄 수 있다.
전력 소모가 Pburn-in 또는 마진이 반영된 Pmargin-low 보다 낮게 되면 언더 번인(under burn-in) 상태가 발생 될 수 있다. 이것은 잠재적인 결함(defect)이 있는 칩이 테스트 공정(test process)을 통과하는 상황을 만들 수 있다.
따라서, 번인 시간과 번인 품질에 대한 예측이 정확하도록 테스트 데이터에 의한 전력 소모가 도 43과 같이 Pburn-in에 가까워질 필요가 있다. 즉, 테스트 데이터에 의한 전력소모의 변동이 크지 않도록 하여 IC 칩의 발열의 변이가 최소화될 필요가 있다.
번인 테스트 시의 전력 소모를 최적화하여 번인 시간을 줄이거나 예측 가능하도록 하고 번인 품질을 높일 수 있는 방법의 일 실시 예는 다음과 같다.
단계 1
테스트 데이터를 적어도 둘 이상의 서브 데이터로 분할한다. 예를 들면, 도 43과 같이, 테스트 데이터는 테스트 시간 축을 기준으로 3개의 서브 데이터로 분할될 수 있다.
단계 2
단계1에서 분할된 적어도 둘 이상의 각 서브 데이터의 전력 소모의 차이가 최소화되도록 각 서브 데이터를 칩에 입력하는데 사용되는 쉬프트 주파수를 찾거나 결정한다. 또는 각 서브 데이터에 의한 전력 소모가 번인 테스트를 위한 예측 전력 소모(또는 예측 전류 소모)와 근접하거나 같도록 각 서브 데이터를 칩에 입력하는데 사용하는 주파수를 찾거나 결정한다. 예를 들면, 도 43과 같이 각 서브 데이터의 주파수를 조정하여 테스트 데이터에 의한 전력 소모가 Pburn-in에 가깝도록 할 수 있다.
단계 3
각 서브 데이터별로 단계 2에서 찾거나 결정된 주파수를 사용하여 번인 테스트를 수행한다. 예를 들면, 도 43과 같이 각 서브 데이터 구간의 전력 소모가 Pburn-in에 가깝도록 번인 테스트를 수행할 수 있다.
단계 1 내지 단계 3의 서브 데이터는 스캔 섹션이거나 기능적 테스트 데이터(칩의 기능에 관한 테스트에 사용되는 데이터)이다.
단계 1 내지 단계 3의 각 단계는 실시 예에 따라 동일한 장치 또는 서로 다른 장치에서 각각 수행될 수 있으며, 예를 들어 테스트 장치 또는 컴퓨터 등의 장치에서 수행될 수도 있다.
다른 실시 예로, 번인 테스트 시의 전력 소모를 최적화하여 번인 시간을 줄이거나 예측 가능하도록 하고 번인 품질을 높일 수 있는 또 다른 방법은 다음과 같다.
단계 1
테스트 데이터를 적어도 둘 이상의 서브 데이터로 분할한다.
단계 2
각 서브 데이터에 대해, 정상적인 칩의 테스트 결과가 정상으로 나타나는 최대 쉬프트 주파수를 찾거나 결정한다. 예를 들어, 최대 쉬프트 주파수는 테스트 시간을 최소화하기 위해 최적화된 주파수이거나 최대 쉬프트 주파수에 마진을 반영한 주파수일 수 있다.
단계 3
단계 2에서 각 서브 데이터에 대해 찾거나 결정된 최대 쉬프트 주파수를 사용하여 전력 소모나 전류 소모를 측정하거나 추정한다.
단계 4
단계 3에서 측정되거나 추정된 전력 소모나 전류 소모가 최적의 번인 테스트를 위한 전력 소모의 기준보다 클 때가 있는 서브 데이터를 찾는다. 예를 들어, 최적의 번인 테스트를 위한 전력 소모의 기준은 도 42 또는 도 43에서 Pburn-in 또는 Pmargin-high 일수 있다.
단계 5
단계 4에서 찾은 서브 데이터의 주파수를 낮추어서, 서브 데이터의 전력 소모가 최적의 번인 테스트를 위한 전력 소모 또는 전류 소모와 같거나 근접하도록 조정한다. 예를 들어, 최적의 번인 테스트를 위한 전력 소모의 기준은 도 42 또는 도 43에서 Pburn-in, Pmargin-high 또는 Pmargin-low 일 수 있다. 또한 단계 3에서 측정되거나 추정된 각 서브 데이터의 전력 소모나 전류 소모가 최적의 번인 테스트를 위한 전력 소모 또는 전류 소모보다 작을 때가 있다. 그러나 이때 해당하는 서브 데이터의 주파수를 최적의 번인 테스트를 위한 전력 소모 또는 전류 소모와 같거나 인접하도록 증가시키는 경우 테스트 실패가 발생할 수 있으므로 주의가 필요하다.
단계 6
단계 5에서 조정된 각 서브 데이터의 쉬프트 주파수를 사용하여 번인 테스트를 수행한다.
발명의 최소한 하나의 실시예에서, 단계 1 내지 단계 6의 서브 데이터는 스캔 섹션이거나 기능적 테스트 데이터이다.
단계 1 내지 단계 6의 각 단계는 실시 예에 따라 동일한 장치 또는 서로 다른 장치에서 각각 수행될 수 있으며, 예를 들어 테스트 장치 또는 컴퓨터 등의 장치에서 수행될 수도 있다.
다른 실시 예로, 원하는 전력 소모에 해당하는 주파수를 찾거나 결정하는 방법은 다음과 같다. 어떤 주파수를 사용하여 서브 데이터에 의해 소모되는 전력 소모 값을 측정하거나 추정한다. 그리고 수학식 2와 같이 전력 소모와 주파수 사이의 관계식을 사용하여 α x C x Vdd 2 에 대한 상수 값을 계산한다. 그리고 상수 값과 원하는 전력 소모 값을 수학식 2에 대입하여 찾고자 하는 주파수 값이 계산될 수 있다.
발명의 최소한 하나의 실시예에서, 주파수를 증가 또는 감소하면서 서브 데이터에 의해 소모되는 전력 소모를 측정하거나 추정하여 원하는 주파수를 찾거나 결정할 수 있다.
발명의 최소한 하나의 실시예에서, 서브 데이터에 의해 소모되는 전력 소모는 전력 또는 전류 소모를 측정하거나 추정하는 장치 또는 소프트웨어를 사용하여 측정하거나 추정할 수 있다.
도 44는 본 발명의 최소한 하나의 실시예에 따른 번인 테스트의 시간 최소화를 위하여 각 스캔 섹션별 최적의 쉬프트 주파수를 찾는 방법의 일 예를 도시한 흐름도이다.
도 44를 참조하면, 번인 테스트 시간 최소화 장치는 하나 이상의 스캔 패턴을 적어도 둘 이상의 스캔 섹션으로 분할한다(S4400). 스캔 패턴의 분할의 일 예로 도 5 내지 도 10에 도시된 방법을 사용할 수 있다. 번인 테스트 시간 최소화 장치는 복수 개의 쉬프트 주파수를 각 스캔 섹션에 할당한다(S4410). 여기서 각 스캔 섹션에 할당된 쉬프트 주파수의 값은 스캔 경로의 출력 패턴이 예측 패턴과 상이해지는 쉬프트 주파수보다 작은 값이다. 그리고 번인 테스트 시간 최소화 장치는 각 스캔 섹션별 할당된 쉬프트 주파수를 이용하여 해당 스캔 섹션을 쉬프트하면서 번인 테스트를 수행한다(S4420).
스캔 패턴의 스캔 섹션으로의 분할(S4400)과 쉬프트 주파수의 스캔 섹션 할당(S4410), 번인 테스트의 수행(S4420) 등은 실시 예에 따라 동일한 장치 또는 서로 다른 장치에서 각각 수행될 수 있다.
번인 테스트 시간 최소화 장치는 쉬프트 주파수의 증감에 따라 출력 패턴과 예측 패턴이 달라지기 바로 이전의 쉬프트 주파수를 찾거나 해당 스캔 섹션에 할당 가능한 최대 쉬프트 주파수로 파악할 수 있다. 실시 예에 따라 각 스캔 섹션은 쉬프트 주파수의 증감을 통해 찾은 최대 쉬프트 주파수보다 작은 쉬프트 주파수를 할당 받을 수도 있다.
본 발명의 번인 테스트를 위하여 각 스캔 섹션별 최적의 쉬프트 주파수를 찾는 방법으로 앞에서 살핀 여러 실시 예를 이용할 수 있다. 예를 들어, 번인 테스트 시간 최소화 장치는 도 12 내지 도 33에 도시된 방법을 수행하여 각 스캔 섹션별 최적의 쉬프트 주파수를 찾을 수 있다. 또한, 도 36에 도시된 스캔 패턴의 배치 순서를 바꾸는 방법 또한 번인 테스트 시간 감소 및 번인 테스트 품질 향상을 위해 적용할 수 있다.
도 45는 본 발명의 최소한 하나의 실시예에 따른 번인 테스트 시간 최소화 장치의 일 예를 도시한 블록도이다.
도 45를 참조하면, 번인 테스트 시간 최소화 장치는 챔버 제어부(4500), 쉬프팅부(4510), 쉬프트 주파수 파악부(4520)를 포함한다.
챔버 제어부(4500)는 검사 대상 IC 칩에 공급되는 전압, 온도, 번인 테스트 시간 등을 제어한다.
쉬프트 주파수 파악부(4520)는 번인 테스트 시에 IC 칩의 스캔 경로에 쉬프팅 되는 최적의 쉬프트 주파수를 스캔 섹션별로 파악한다. 예를 들어, 쉬프트 주파수 파악부(4520)는 앞서 설명한 다양한 실시 예들 중 적어도 하나 이상을 기초로 스캔 섹션별 최적의 쉬프트 주파수를 결정할 수 있다. 또한 최적의 쉬프트 주파수 파악은 번인 테스트 시간 최소화 장치뿐만 아니라 별도의 장치에서 수행되어 파악 또는 결정될 수 있으며, 파악 또는 결정된 쉬프트 주파수는 쉬프트 주파수 파악부(4520)에 의해 사용될 수도 있다.
쉬프팅부(4510)는 챔버 제어부(4500)에 의해 번인 테스트가 수행되는 동안에, 쉬프트 주파수 파악부(4520)에 의해 파악된 최적의 쉬프트 주파수를 이용하여 스캔 경로에 스캔 섹션을 쉬프트함으로써 번인 테스트 시간을 최소화한다.
발명의 최소한 하나의 실시예에서, 스캔 섹션별 최적화된 주파수를 사용하여 번인 테스트만을 수행하거나 번인 테스트와 함께 칩의 정상 여부 테스트를 함께 수행할 수 있다. 번인 테스트 시간 최소화 장치는 번인 테스트와 함께 앞서 살핀 스캔 테스트를 함께 수행할 수 있다.
번인 테스트 시간 최소화 장치는 도 37 및 도 38에서 살핀 번인 테스트 장치의 일부로 구현될 수도 있다. 발명의 최소한 하나의 실시예에서, 스캔 섹션별 최적화된 주파수를 사용하여 번인 테스트만을 수행하거나 번인 테스트와 함께 칩의 정상여부 테스트를 함께 수행할 수 있다. 예를 들어, 스캔 섹션별 최적화된 쉬프트 주파수가 할당된 스캔 패턴 집합을 사용하여 번인 테스트만을 수행하거나 번인 테스트와 스캔 테스트를 함께 수행할 수 있다.
번인 테스트 시간 최소화 장치는 도 36에 도시된 스캔 패턴의 재배치 방법을 이용하여 스캔 경로에 쉬프트되는 스캔 패턴들의 순서를 재배치할 수 있다. 이 경우, 스캔 패턴 집합상에서 재배치된 패턴 위치의 스캔 패턴의 쉬프트에 의해 IC 칩 상에서 회로의 스위칭 되는 부분 및 스위칭 동작 횟수가 재배치 전과 달라질 수 있으며, 이에 따라 전력 소모 등 회로의 동작 특성이 변경될 수 있다. 따라서, 스캔 패턴(또는 스캔 섹션)에 할당할 수 있는 쉬프트 주파수가 높아질 수도 있다. 따라서 이러한 성질을 이용하여 스캔 패턴 재배치 후 앞서 살핀 본 발명의 실시 예를 이용하여 스캔 섹션별 최적의 쉬프트 주파수를 찾거나 결정하여 전체적인 번인 테스트 시간을 더욱 줄이거나 테스트 품질을 높일 수도 있다. 또한 스캔 패턴의 재배치는 번인 테스트 시간 최소화 장치뿐만 아니라 컴퓨터 등의 별도의 장치에서 수행되어 번인 테스트 시간 최소화 장치에 의해 사용될 수도 있다.
도 46은 MCU(Micro Control Unit) 프로세서 IC 칩과 IC 칩의 테스트 패턴을 사용한 실험 결과를 나타낸 표로, 쉬프트 주파수 결정 대상 스캔 섹션은 한 개의 스캔 패턴에 일대일 대응되는 경우이다. 도 46은 스캔 패턴에 의한 전력 소모가 IC 칩의 허용 가능한 전력 소모를 넘지 않으면서 최대한 가능한 쉬프트 주파수를 찾는 임계 전력 기반 방법(power-limit-based method) 및 전술한 본 발명의 쉬프트 주파수 증감 기반 방법(shift-frequency-scaling-based method)을 사용하여 각 스캔 패턴에 대해 찾은 최대 쉬프트 주파수를 보여준다.
도 46을 참조하면, 쉬프트 주파수 증감 기반 방법(Shift-frequency-scaling-based method)을 사용한 최적화는 도 12의 방법을 사용하였다. 또한 도 46을 참조하면, 임계 전력 기반 방법(power-limit-based method)과 쉬프트 주파수 증감 기반 방법(shift-frequency-scaling-based method)에 의한 최대 쉬프트 주파수 결과의 차이는 실제 IC 칩과 IC칩의 테스트 환경에서는 IC 칩의 전력소모 외에도 쉬프트 주파수에 영향을 줄 수 있는 회로 구조와 특징, 다양한 물리적 조건과 환경 등이 있기 때문이다.
도 46의 전력 소모 한계(power consumption limit)는 IC 칩의 기능적 주파수 한계인 80MHz로 IC 칩을 기능 모드에서 동작했을 때의 평균 전력 소모로서 약 285mW 이다.
일반적으로 기능적 주파수 한계와 IC 칩이 손상될 수 있는 주파수 한계 또는 스캔 쉬프트 주파수 한계는 상이할 수 있다. 일 예를 들어, 주파수 한계는 스캔 테스트 또는 기능적 동작 모드에 의한 회로 동작 특성, 전력 소모(power consumption), 신호선 간 간섭(signal crosstalk) 영향, 임계 타이밍 경로(critical timing path) 등이 다를 수 있기 때문이다. 또한 회로상의 서로 다른 위치에 공급되는 전압 또는 전력의 차이 등의 다양한 제약을 받을 수도 있기 때문이다.
도 46의 첫 번째 열은 스캔 패턴 번호이고, 두 번째 열은 IC 칩의 누설 전류에 의한 전력 소모이다. 세 번째 열은 명목 쉬프트 주파수 25MHz를 사용한 스캔 쉬프트에 의해 소모되는 동적(dynamic) 전력 소모이다. 네 번째 열은 두 번째 열과 세 번째 열의 합이며 명목 쉬프트 주파수 25MHz를 사용하였을 때 각 스캔 패턴 당 전체 전력 소모이다. 다섯 번째 열은 전력 소모 한계치 285mW를 넘지 않으면서 각 스캔 패턴의 최대로 가능한 쉬프트 주파수이다.
여섯 번째 열은 각 스캔 패턴에 대해 다섯 번째 열의 쉬프트 주파수로 테스트 했을 경우 MCU IC 칩 테스트 결과로서 테스트 정상 또는 실패를 나타낸다.
일곱 번째 열은 전술한 본 발명의 방법에 의한 쉬프트 주파수 증감 방법을 사용하여 찾은 최대 쉬프트 주파수이며, 모두 테스트 결과 정상이다.
여덟 번째 열은 임계 전력 기반 방법(power-limit-based method)에 의한 결과인 다섯 번째 열 대비 쉬프트 주파수 증감 기반 방법(shift-frequency-scailing-based method)에 의한 결과인 일곱 번째 열에 대한 증감 비율(%)을 보여준다.
도 46을 참조하면, 임계 전력 기반 방법(power-limit-based method)으로 스캔 테스트가 정상적으로 수행되지 않은 여섯 번째 스캔 패턴의 경우를 제외하고 평균 약 30% 이상으로 쉬프트 주파수 증감 기반 방법(Shift-frequency-scaling-based method)의 쉬프트 주파수가 높음을 볼 수 있다. 예를 들어, 쉬프트되는 비트 패턴에 따라 거짓(false) 크리티컬 패스의 경우가 생기거나 테스트 결과에 영향을 주지 않는 돈케어(don't-care)비트에 해당되는 스캔 패턴 상의 비트 등 다양한 이유가 있을 수 있다.
도 46에서 여섯 번째 스캔 패턴의 경우처럼, 스캔 패턴에 의해 소모되는 전력 소모가 IC 칩의 허용 가능한 전력 소모를 넘지 않도록 하는 쉬프트 주파수를 사용 하더라도 IC 칩을 정상적으로 테스트 할 수 없는 경우도 생길 수 있음을 알 수 있다. 이러한 이유는 쉬프트 주파수 한계는 전력소모(power consumption) 뿐만 아니라 IC 칩의 회로 구조에 의한 임계 타이밍 경로(critical timing path)의 신호 지연시간, 신호 간섭(signal crosstalk), 회로상의 서로 다른 위치에 공급되는 전압 또는 전력의 차이, 신호 또는 전력 노이즈, 칩 제조 공정변이 및 회로의 물리적 특성 등의 다양한 영향을 받을 수 있기 때문이다. 또한 테스트 대상 칩의 주변 온도, 칩과 칩 테스트 장비의 연결 상태 등 테스트 환경 및 조건의 영향 또한 받을 수 있기 때문이다.
또한 쉬프트 주파수 증감을 통해 최적의 쉬프트 주파수를 파악하는 과정에서 스캔 섹션 또는 스캔 패턴의 비트 값이 쉬프트인되는 동안에 의도하지 않게 바뀌어 스캔 경로에 로드되더라도, IC 칩 회로의 구조에 따라 스캔 캡쳐 동작 후의 결과 패턴이 스캔 경로 상에 정상적인 비트 패턴으로 나타날 수도 있다.
따라서 쉬프트 주파수 증감을 통해 스캔 경로에 스캔 섹션을 로드하고 스캔 캡쳐를 하기 전에, IC 칩의 주 출력 포트의 출력 결과를 예측 결과와 비교하고 주 출력 결과가 정상(pass)인지 확인하여 보다 정확한 최적 쉬프트 주파수를 찾을 수 있다.
도 47은 IC 칩 테스트시 발생할 수 있는 테스트 페일 홀(fail hole)의 일 예를 나타낸 그래프이다.
IC 칩을 테스트하기 위하여, 테스트 장치, 테스트 데이터 또는 테스트 프로그램을 셋업 하는 과정이 있다. 이때 정상적인 IC 칩이 고장이 없다고(fault-free) 판정되어야 하는 정상적인 쉬프트 주파수의 범위 내에서 비정상적인 테스트 실패가 발생할 수 있다. 이러한 비정상적인 테스트 실패(4700)를 테스트 페일 홀(fail hole), 테스트 주파수 페일 홀 또는 테스트 주파수의 주기의 페일 홀이라고 부른다.
도 47을 참조하면, IC 칩을 테스트할 때 30MHz에서 비정상적인 테스트 실패(4700)가 발생한 경우이다. 테스트 페일 홀은 IC 칩의 양산 테스트를 불안정하게 할 수 있고, 수율에 나쁜 영향을 줄 수 있으므로 제거하는 것이 바람직하다.
도 48은 본 발명의 최소한 하나의 실시예에 따라 테스트 페일 홀 문제를 해결하는 방법의 일 예를 나타낸 그래프이다.
도 48을 참조하면, 테스트 페일 홀(fail hole) 문제를 해결하기 위한 방법의 일 실시 예로서, 테스트 페일 홀(fail hole)이 발생되거나 페일 홀의 발생에 영향을 주는 특정 서브 데이터에 대한 테스트가 수행되지 않도록 하는 방법이 있다.
예를 들면, 페일 홀이 발생한 서브 데이터에 대한 IC 칩의 테스트 출력 데이터가 예측 데이터와 비교되지 않도록 하는 방법이 있다. 이러한 방법은 테스트 데이터 마스킹 또는 테스트 데이터의 예측 결과 마스킹(expected result masking) 이라고 불릴 수 있다. 이하의 실시 예에서, 서브 데이터는 스캔 패턴, 스캔 섹션 또는 기능적 테스트 데이터를 의미한다. 테스트 데이터 마스킹 방법이 스캔 패턴에 적용된 경우를 스캔 패턴 마스킹(scan pattern masking) 또는 스캔 테스트의 예측 결과 마스킹(expected result masking) 이라고 부를 수 있다. 또 다른 예로, 테스트 페일 홀(fail hole)의 발생에 영향을 주는 서브데이터를 제거하거나 사용하지 않는 방법이 있다.
도 48의 경우에, 30MHz에서 페일 홀이 발생된 제2 서브 데이터를 찾아 마스킹(masking) 또는 제거할 수 있다. 그러나 서브 데이터를 마스킹(masking)하거나 제거하는 방법은 테스트 대상 IC의 고장 검출율(fault coverage)을 낮출 수 있다. 또한 서브 데이터를 마스킹(masking) 하거나 제거하는 방법으로 인해 고장이 있는(faulty) IC 칩이 고장이 없다고(fault-free) 테스트 판정될 수 있다. 그리고 이로 인해 고장이 있는(faulty) IC 칩이 필드에 나가게 되는 필드 이스케이프(field escape) 문제가 발생될 수 있다.
따라서, 테스트 페일 홀(fail hole) 문제를 해결하기 위한 방법의 다른 일 실시 예로서, 페일 홀이 발생하거나 페일 홀의 발생에 영향을 주는 서브 데이터 및 페일 홀에 해당하는 주파수를 찾아서, 페일 홀이 발생하거나 페일 홀 발생에 영향을 주는 특정 서브 데이터에서 페일 홀이 발생하지 않는 주파수를 사용한다.
도 49는 본 발명의 최소한 하나의 실시예에 따른 페일 홀 문제를 해결하는 방법의 흐름도이다.
도 49를 참조하면, 테스트 장치는 테스트 데이터를 구성하는 서브 데이터를 선택한다(S4900). 여기서 서브 데이터는 스캔 패턴 또는 스캔 섹션일 수 있다. 테스트 장치는 서브 데이터의 주파수를 증감하면서 IC 칩의 테스트를 수행하여 (S4910), IC 칩의 PASS 또는 FAIL 테스트 결과를 토대로 선택된 서브 데이터에 대해 사용 가능한 주파수 또는 페일 홀을 찾는다(S4920). 그리고 선택된 서브 데이터에 대해 페일 홀이 발생하지 않는 주파수를 사용하여 IC 칩을 테스트한다(S4930).
예를 들어, 스캔 패턴 또는 스캔 섹션에 대해 페일 홀(fail hole)을 찾을 때 쉬프트 주파수 증감을 사용하여 스캔 패턴 또는 스캔 섹션의 사용 가능한 쉬프트 주파수를 찾는 앞서 설명한 다양한 방법이 사용될 수 있다.
도 50은 본 발명의 최소한 하나의 실시예에 따른 페일 홀 문제를 해결하는 방법의 다른 예를 도시한 도면이다.
도 50을 참조하면, 테스트 페일 홀(fail hole)(5000)이 발생되는 제2 서브 데이터에는 25MHz 이하의 주파수가 사용될 수 있다. 여기서, 서브 데이터는 스캔 패턴, 스캔 섹션 또는 기능적 테스트 데이터일 수 있다.
제1 서브 데이터, 제2 서브 데이터, 제3 서브 데이터가 각각 제1 스캔 패턴, 제2 스캔 패턴 및 제3 스캔 패턴이라고 하자. 제1 스캔 패턴, 제2 스캔 패턴 및 제3 스캔 패턴은 순서대로 테스트 대상 IC 칩의 스캔 경로에 쉬프트된다. 제2 스캔 패턴 또는 제2 스캔 패턴에 포함된 스캔 섹션에 대한 테스트 페일 홀(fail hole)(5000)을 찾는 방법은 쉬프트 주파수 증감을 사용하여 스캔 패턴 또는 스캔 섹션의 사용 가능한 쉬프트 주파수를 찾는 이전 설명한 다양한 방법이 사용될 수 있다.
예를 들면 제2 스캔 패턴의 쉬프트 주파수를 증감하면서 제2 스캔 패턴의 앞 또는 뒤에 위치한 제1 스캔 패턴 또는 제3 스캔 패턴을 스캔 경로에 정상적으로 입력할 수 있는 주파수를 사용하여 쉬프트인한다. 그리고 스캔 테스트 결과를 이용하여 제2 스캔 패턴에 대한 페일 홀(fail hole) 및 사용 가능한 쉬프트 주파수 범위를 찾을 수 있다. 제2 스캔 패턴에 대한 페일 홀(fail hole) 또는 사용 가능한 주파수 범위를 찾을 때 사용하는 제1 스캔 패턴 또는 제3 스캔 패턴의 각 쉬프트 주파수는 서로 동일하거나 상이한 주파수일 수 있다.
제2 스캔 패턴에 대한 페일 홀(fail hole) 또는 사용 가능한 주파수 범위를 찾기 위한 스캔 테스트 과정에서, 제2 스캔 패턴의 출력 패턴뿐만 아니라 제2 스캔 패턴 앞에 위치한 제1 스캔 패턴의 출력 패턴을 각 예측 패턴과 비교할 수 있다. 이때 제1 스캔 패턴 및 제2 스캔 패턴의 테스트 결과가 모두 정상인 경우에 현 쉬프트 주파수는 제2 스캔 패턴의 사용 가능한 쉬프트 주파수이다. 다른 예로, 제2 스캔 패턴의 뒤에 위치한 스캔 패턴인 제3 스캔 패턴의 출력 패턴과 예측 패턴이 비교될 수 있다. 그리고 제2 스캔 패턴 및 제3 스캔 패턴의 테스트 결과가 모두 정상인 경우에 현 쉬프트 주파수는 제2 스캔 패턴의 사용 가능한 쉬프트 주파수이다.
테스트 페일 홀이 발생되거나 페일 홀의 발생에 영향을 주는 스캔 패턴은 제2 스캔 패턴의 앞 또는 뒤에서 입력되는 제1 스캔 패턴 또는 제3 스캔 패턴일 수 있다. 제2 스캔 패턴의 쉬프트 주파수가 제1 스캔 패턴의 출력 패턴이 쉬프트아웃 될 때 스캔 경로 상의 비트 값에 영향을 줄 수 있기 때문이다. 또한 제2 스캔 패턴 에 의한 테스트 결과가 쉬프트아웃 될 때 스캔 경로 상의 비트 값이 제3 스캔 패턴을 스캔 경로에 쉬프트인하는 쉬프트 주파수에 의해 영향을 받을 수 있기 때문이다. 따라서 특정 스캔 섹션 또는 스캔 패턴에 의한 테스트 결과에 테스트 페일 홀이 있는 경우, 스캔 섹션 또는 스캔 패턴의 앞 또는 뒤에 위치한 스캔 섹션 또는 스캔 패턴이 페일 홀의 발생에 영향을 주는지 파악한다.
예를 들어, 제2 스캔 패턴에는 스캔 경로에 정상적으로 쉬프트 시킬 수 있는 주파수가 사용되고 제3 스캔 패턴의 쉬프트 주파수를 증가시키면서 테스트 결과를 확인한다. 이때 만약 제2 스캔 패턴에 의한 테스트 결과는 실패이고 제3 스캔 패턴에 의한 테스트 결과는 정상인 경우가 발생한다면, 제3 스캔 패턴의 쉬프트 주파수는 제2 스캔 패턴의 테스트 실패가 발생하지 않는 주파수를 사용한다. 이렇게 함으로써 제2 스캔 패턴의 테스트 결과에 나타나는 페일 홀에 대한 제3 스캔 패턴의 영향을 제거할 수 있다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수를 증가 또는 감소하면서 스캔 테스트를 수행한다. 그리고 어떤 특정 쉬프트 주파수에서 페일 홀이 발생되면, 페일 홀에 해당하는 쉬프트 주파수를 사용한 스캔 테스트가 실패인 특정 스캔 패턴을 찾는다. 그리고 특정 스캔 패턴 및 특정 스캔 패턴과 이웃한 앞 또는 뒤의 스캔 패턴에는 페일 홀이 발생된 쉬프트 주파수보다 낮은 쉬프트 주파수를 사용하여 칩 테스트를 수행한다. 즉, 페일 홀에 영향을 줄 수 있는 이웃한 스캔 패턴들에게 페일 홀이 발생한 쉬프트 주파수보다 낮은 쉬프트 주파수를 사용할 수 있다.
본 발명의 최소한 하나의 실시예에서, 쉬프트 주파수 증감을 사용하여 페일 홀이 발생되는 스캔 섹션 또는 스캔 패턴과 해당 쉬프트 주파수를 찾는다. 그리고 제조 공정 및 테스트 공정 등을 고려한 쉬프트 주파수의 마진 범위 내에서 페일 홀이 발생되지 않는 쉬프트 주파수를 스캔 섹션 또는 스캔 패턴에 사용한다. 예를 들어, 페일 홀이 발생된 쉬프트 주파수보다 높으면서 마진 범위 내에서는 페일 홀이 발생되지 않은 쉬프트 주파수가 사용될 수 있다. 또 다른 예로, 페일 홀이 발생한 스캔 섹션 또는 스캔 패턴과 이웃한 스캔 섹션 또는 스캔 패턴에도 페일 홀이 발생된 쉬프트 주파수보다 높으면서 마진 범위 내에서는 페일 홀이 발생되지 않은 쉬프트 주파수가 사용될 수 있다.
전술된 바와 같이 특정 서브 데이터에 대해 페일 홀이 발생하지 않는 주파수 또는 주파수의 주기를 칩의 양산 테스트 시에 사용하도록 하면, 서브 데이터를 마스킹(masking) 하거나 제거하는 방법으로 인해 IC 칩의 고장 검출율(fault coverage)이 낮아지는 문제가 제거될 수 있다. 또한 고장이 있는(faulty) IC 칩이 필드에 나가게 되는 필드 이스케이프(field escape) 문제가 제거될 수 있다. 페일 홀이 발생하지 않는 특정 주파수 또는 주파수의 주기의 범위를 찾아 칩의 테스트에 사용할 수 있다.
도 51은 본 발명의 최소한 하나의 실시예에 따른 테스트 시간 감소 및 수율 개선을 위한 쉬프트 주파수를 찾는 방법을 나타낸 도면이다.
도 51을 참조하면, 적어도 두 개 이상의 스캔 섹션을 칩의 스캔 경로에 서로 다른 쉬프트 주파수를 사용하여 쉬프트하고 칩을 테스트 한다고 가정한다. 이때 두 개 이상의 스캔 섹션에 테스트 결과가 모두 정상인 특정 쉬프트 주파수(5100)를 기준으로 테스트 정상 마진이 작은 제1 스캔 섹션에는 마진이 증가된 쉬프트 주파수가 사용된다. 또는 쉬프트 주파수의 테스트 정상 마진이 큰 제2 스캔 섹션에는 마진이 감소된 쉬프트 주파수가 사용된다.
스캔 섹션의 쉬프트 주파수 마진은 스캔 섹션의 테스트 정상 또는 실패 정보를 사용하여 찾거나 결정할 수 있다. 예를 들어 스캔 섹션의 테스트 정상과 실패의 경계가 되는 주파수 또는 주파수의 주기와 특정 쉬프트 주파수(5100) 사이의 간격을 나타내는 마진을 찾거나 결정할 수 있다. 마진이 반영된 쉬프트 주파수를 사용하는 스캔 섹션과 그 앞에 위치하는 스캔 섹션에 의한 테스트 결과가 모두 정상이 되어야 한다.
쉬프트 주파수의 마진이 작은 스캔 섹션에 대해서 마진을 증가하면 칩의 제조 공정이나 테스트 환경 등의 변이(variation)에 대해 테스트 시 덜 영향을 받게 된다. 따라서 수율 개선의 효과가 있을 수 있다.
또한 쉬프트 주파수 또는 쉬프트 주파수 주기의 마진이 큰 스캔 섹션에 대해서 마진을 감소하면 테스트 시간을 줄일 수 있는 효과가 있다.
따라서 수율 개선과 테스트 시간 감소라는 서로 반대되는 효과를 스캔 섹션 별 주파수 마진을 고려함으로써 함께 얻을 수 있다.
도 51을 참조하면, 제1 스캔 섹션과 제2 스캔 섹션은 명목 쉬프트 주파수(5100) 20MHz 에서 모두 테스트 패스이다. 20MHz를 기준으로 제1 스캔 섹션의 쉬프트 주파수의 마진이 기 설정된 기준 값보다 작으면, 테스트 장치는 제1 스캔 섹션의 쉬프트 주파수의 마진을 증가시켜서 칩의 양산 테스트 시 수율 개선에 도움을 줄 수 있다. 즉 제1 스캔 섹션의 사용 쉬프트 주파수를 기준 값을 만족하도록 20MHz보다 더 작은 값으로 변경한다. 또한 20MHz를 기준으로 제2 스캔 섹션의 쉬프트 주파수 또는 쉬프트 주파수의 주기의 마진이 기준 값보다 크면, 제2 스캔 섹션의 주파수 또는 주파수의 주기의 마진을 감소시켜서 칩의 양산 테스트 시 전체 테스트 시간을 줄일 수 있다. 즉 제2 스캔 섹션의 사용 쉬프트 주파수를 기준 값을 만족하도록 20MHz 보다 더 큰 값으로 변경한다.
이와 같이, 적어도 두 개 이상의 각각의 스캔 섹션에 대해 최적의 쉬프트 주파수를 찾아 칩 테스트를 수행하는데 있어서, 서로 이웃한 스캔 섹션의 경계 비트의 쉬프트 타이밍이 문제가 되는 경우가 있다.
스캔 섹션 S1의 마지막 비트와 그 뒤에서 순차적으로 스캔 경로에 쉬프트인되는 스캔 섹션 S2의 첫번째 비트 사이의 쉬프트 주파수의 주기를 CP_boundary(Clock Period of Boundary Bits)라고 하면, 스캔 섹션 S2의 최적의 최대 쉬프트 주파수의 주기를 찾았을 때 S1과 S2의 제1 CP_boundary와 최적의 쉬프트 주파수의 주기가 결정된 S1과 S2의 제2 CP_boundary는 서로 다를 수 있다. 예를 들어, 제1 CP_boundary 보다 제2 CP_boundary2가 작은 경우 스캔 섹션 S1과 S2를 사용한 스캔 테스트는 정상적인 칩에 대해 고장이 있다고 결정할 가능성이 있다.
이러한 경우에, 서로 이웃한 스캔 섹션의 경계 비트의 쉬프트 타이밍 문제를 해결하기 위해서는 다음과 같은 방법을 사용할 수 있다.
(1) 스캔 섹션 S1의 최적의 최대 쉬프트 주파수가 결정된 경우, 스캔 섹션 S1의 다음에 이어서 쉬프트인되는 스캔 섹션 S2의 최적의 최대 쉬프트 주파수를 찾을 때 스캔 섹션 S1은 S1에 대해 결정된 최적의 쉬프트 주파수를 사용한다.
(2) CDP(Clock Definition Period)의 경계 또는 경계에 근접한 위치에 스캔 비트의 쉬프트 동작이 수행되는 클락 에지가 위치하도록 한다. CDP는 클락의 모양이 정의되는 시간 구간으로, 상기 구간 내에서 클락 신호의 상승 또는 하강 시기 등이 정의된다. CDP는 장비나 테스트 데이터에서 설정될 수 있다.
(3) 스캔 섹션 S1의 마지막 비트와 그 뒤에서 순차적으로 스캔 경로에 쉬프트인되는 스캔 섹션 S2의 첫번째 비트 사이의 쉬프트 주파수의 주기 또는 쉬프트 시간 간격을 조정(adjust)한다. 예를 들어 S1과 S2를 포함하는 스캔 패턴을 사용하여 스캔 테스트를 할 경우 정상적인 칩을 정상이라고 결정할 수 있는 쉬프트 주파수의 주기로 조정될 수 있다. 쉬프트 주파수의 주기 또는 쉬프트 시간 간격은 테스트 데이터에서 정의되거나 테스트 장치에서 설정될 수 있다. 예를 들어, 스캔 섹션 S1과 S2 각각에 대해 최적 쉬프트 주파수의 주기가 할당된 새로운 테스트 데이터를 만들 때, 스캔 섹션 S1의 마지막 비트 또는 S2의 첫번째 비트에 대한 타이밍 정보를 새롭게 만들고, 상기 타이밍 정보에는 S1과 S2를 포함하는 스캔 패턴을 사용하여 스캔 테스트를 할 경우 정상적인 칩을 정상이라고 결정할 수 있는 쉬프트 주파수의 주기가 할당될 수 있다. 예를 들면 명목 쉬프트 주파수의 주기 등이 할당될 수 있다.
(4) 서로 이웃한 스캔 섹션의 경계 비트의 쉬프트 타이밍 문제로 인해 정상인 칩에 대해 스캔 테스트 시에 고장이 있다고 결정되는 경우, 해당 경계 비트를 포함하는 스캔 섹션 또는 스캔 패턴의 쉬프트 주파수의 주기를 증가시킨다.
본 발명의 수행을 위한 기능 및 본 발명을 수행하여 얻은 스캔 쉬프트 주파수 정보 또는 정보가 반영된 스캔 섹션 정보는 컴퓨터로 읽을 수 있는 기록매체에 컴퓨터가 읽을 수 있는 코드 또는 데이터로서 구현하는 것이 가능하다. 코드의 일 예로서 실행 가능한 컴퓨터 프로그램 또는 소프트웨어 등이 있다. 코드 또는 데이터는 스캔 테스트 장치, 번인 테스트 장치 또는 컴퓨터 등의 장치에서 실행되거나 사용될 수 있다. 컴퓨터가 읽을 수 있는 기록매체는 컴퓨터 시스템에 의하여 읽혀질 수 있는 데이터가 저장되는 모든 종류의 기록장치를 포함한다. 컴퓨터가 읽을 수 있는 기록매체의 예로는 다양한 형태의 ROM, RAM, FLASH 메모리, CD-ROM, 자기 테이프, 플로피디스크, 하드디스크, 광데이터 저장장치 등이 있다.
또한 컴퓨터가 읽을 수 있는 기록매체는 네트워크로 연결된 컴퓨터 시스템에 분산되어 분산방식으로 컴퓨터가 읽을 수 있는 코드 또는 데이터가 저장되고 실행될 수도 있다. 본 발명의 최소한 하나의 실시예에서, 컴퓨터 프로그램 코드 또는 데이터는 서버 컴퓨터에 저장되고 클라이언트 컴퓨터에서 서버 컴퓨터에 접속하여 코드 또는 데이터를 사용하거나 클라이언트 컴퓨터로 다운로드하여 저장 또는 사용할 수도 있다. 예를 들어, 서버 컴퓨터 또는 클라이언트 컴퓨터에서 프로그램 코드를 실행할 수 있다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (21)

  1. 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 상기 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에 있어서,
    스캔 패턴 집합에 포함된 적어도 두 개 이상의 스캔 섹션 중 사용 가능한 쉬프트 주파수를 검색하고자 하는 대상 스캔 섹션을 상기 스캔 경로로 쉬프트하여 상기 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 쉬프트 주파수 검색부
    를 구비하고,
    상기 쉬프트 주파수 검색부는, 상기 대상 스캔 섹션에 대한 상기 쉬프트 주파수 검색 시에 상기 대상 스캔 섹션의 쉬프트 주파수를 상기 스캔 경로로 쉬프트하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 쉬프트 주파수로 설정하여 상기 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는,
    IC 칩 테스트 장치.
  2. 제1 항에 있어서,
    상기 쉬프트 주파수 검색부는, 상기 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 대상 스캔 섹션의 쉬프트 주파수를 증가 또는 감소시키면서 상기 스캔 테스트 결과가 정상에서 실패로 바뀌거나 실패에서 정상으로 바뀌는 영역의 쉬프트 주파수를 검색하는,
    IC 칩 테스트 장치.
  3. 제1 항 또는 제2 항에 있어서,
    상기 쉬프트 주파수 검색부는, 상기 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 대상 스캔 섹션에 대해 제1 쉬프트 주파수를 사용해서 얻어진 제1 스캔 테스트 결과와 상기 대상 스캔 섹션 이전의 어느 하나의 스캔 섹션에 대해 상기 제1 쉬프트 주파수와 다른 제2 쉬프트 주파수를 사용해서 얻어진 제2 스캔 테스트 결과가 모두 정상인 경우에 상기 제1 쉬프트 주파수를 상기 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정하는,
    IC 칩 테스트 장치.
  4. 제1 항에서 제3 항의 어느 한 항 있어서,
    상기 IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함하는,
    IC 칩 테스트 장치.
  5. 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 상기 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에 있어서,
    제1 스캔 섹션을 포함하는 제1 스캔 패턴을 상기 스캔 경로에 쉬프트 해서 테스트를 수행하는 제1 테스트 단계 및 제1 스캔 섹션 이후의 제2 스캔 섹션을 포함하는 제2 스캔 패턴을 상기 스캔 경로에 쉬프트 해서 테스트를 수행하는 제2 테스트 단계를 수행하여 상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수를 검색하는 쉬프트 주파수 검색부
    를 구비하고,
    상기 쉬프트 주파수 검색부는,
    상기 제1 테스트 단계에서 상기 제1 스캔 섹션을 제1 쉬프트 주파수로 상기 스캔 경로에 쉬프트 하고, 상기 제2 테스트 단계에서 상기 제2 스캔 섹션을 상기 제1 쉬프트 주파수와 상이한 제2 쉬프트 주파수로 상기 스캔 경로에 쉬프트 하며,
    상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 제1 테스트 단계의 제1 스캔 테스트 결과와 상기 제2 테스트 단계의 제2 스캔 테스트 결과가 모두 정상인 경우에 상 제2 쉬프트 주파수를 상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정하는,
    IC 칩 테스트 장치.
  6. 제5 항에 있어서,
    상기 제1 스캔 섹션은 상기 제1 스캔 패턴이거나 상기 제1 스캔 패턴의 일부이고,
    상기 제2 스캔 섹션은 상기 제2 스캔 패턴이거나 상기 제2 스캔 패턴의 일부인,
    IC 칩 테스트 장치.
  7. 제5 항 또는 제6 항에 있어서,
    상기 쉬프트 주파수 검색부는, 상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 제2 쉬프트 주파수를 상기 스캔 경로로 쉬프트 하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 주파수로 설정하여 상기 제2 스캔 섹션에 대한 쉬프트 주파수를 검색하는,
    IC 칩 테스트 장치.
  8. 제5 항에서 제7 항의 어느 한 항 있어서,
    상기 IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함하는,
    IC 칩 테스트 장치.
  9. 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 상기 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에서 사용되는 IC 칩 테스트 방법 있어서,
    스캔 패턴 집합에 포함된 적어도 두 개 이상의 스캔 섹션 중 사용 가능한 쉬프트 주파수를 검색하고자 하는 대상 스캔 섹션을 상기 스캔 경로로 쉬프트하여 상기 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 쉬프트 주파수 검색 과정
    을 구비하고,
    상기 쉬프트 주파수 검색 과정은, 상기 대상 스캔 섹션에 대한 상기 쉬프트 주파수 검색 시에 상기 대상 스캔 섹션의 쉬프트 주파수를 상기 스캔 경로로 쉬프트하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 쉬프트 주파수로 설정하여 상기 스캔 테스트 결과가 정상 또는 실패인 쉬프트 주파수를 검색하는 과정을 포함하는,
    IC 칩 테스트 방법.
  10. 제9 항에 있어서,
    상기 쉬프트 주파수 검색 과정은, 상기 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 대상 스캔 섹션의 쉬프트 주파수를 증가 또는 감소시키면서 상기 스캔 테스트 결과가 정상에서 실패로 바뀌거나 실패에서 정상으로 바뀌는 영역의 쉬프트 주파수를 검색하는 과정을 포함하는,
    IC 칩 테스트 방법.
  11. 제9 항 또는 제10 항에 있어서,
    상기 쉬프트 주파수 검색 과정은, 상기 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 대상 스캔 섹션에 대해 제1 쉬프트 주파수를 사용해서 얻어진 제1 스캔 테스트 결과와 상기 대상 스캔 섹션 이전의 어느 하나의 스캔 섹션에 대해 상기 제1 쉬프트 주파수와 다른 제2 쉬프트 주파수를 사용해서 얻어진 제2 스캔 테스트 결과가 모두 정상인 경우에 상기 제1 쉬프트 주파수를 상기 대상 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정하는 과정을 포함하는,
    IC 칩 테스트 방법.
  12. 제9 항에서 제11 항의 어느 한 항에 있어서,
    상기 IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함하는,
    IC 칩 테스트 방법.
  13. 테스트 대상 회로를 포함하는 IC 칩의 스캔 입력 포트를 통해 스캔 경로에 스캔 패턴을 입력해서 스캔 출력 포트를 통해 출력되는 출력 값을 사전 설정된 예측 값과 비교하여 상기 IC 칩의 결함 유무를 검사하는 스캔 테스트를 수행하기 위한 IC 칩 테스트 장치에서 사용되는 IC 칩 테스트 방법 있어서,
    제1 스캔 섹션을 포함하는 제1 스캔 패턴을 상기 스캔 경로에 쉬프트 해서 테스트를 수행하는 제1 테스트 단계 및 제1 스캔 섹션 이후의 제2 스캔 섹션을 포함하는 제2 스캔 패턴을 상기 스캔 경로에 쉬프트 해서 테스트를 수행하는 제2 테스트 단계를 수행하여 상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수를 검색하는 쉬프트 주파수 검색 과정
    을 구비하고,
    상기 쉬프트 주파수 검색 과정은,
    상기 제1 테스트 단계에서 상기 제1 스캔 섹션을 제1 쉬프트 주파수로 상기 스캔 경로에 쉬프트 하고, 상기 제2 테스트 단계에서 상기 제2 스캔 섹션을 상기 제1 쉬프트 주파수와 상이한 제2 쉬프트 주파수로 상기 스캔 경로에 쉬프트 하는 과정, 및
    상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 제1 테스트 단계의 제1 스캔 테스트 결과와 상기 제2 테스트 단계의 제2 스캔 테스트 결과가 모두 정상인 경우에 상 제2 쉬프트 주파수를 상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수로 결정하는 과정
    을 포함하는,
    IC 칩 테스트 방법.
  14. 제13 항에 있어서,
    상기 제1 스캔 섹션은 상기 제1 스캔 패턴이거나 상기 제1 스캔 패턴의 일부이고,
    상기 제2 스캔 섹션은 상기 제2 스캔 패턴이거나 상기 제2 스캔 패턴의 일부인,
    IC 칩 테스트 방법.
  15. 제13 항 또는 제14 항에 있어서,
    상기 쉬프트 주파수 검색 과정은, 상기 제2 스캔 섹션에 대해 사용 가능한 쉬프트 주파수 검색 시에, 상기 제2 쉬프트 주파수를 상기 스캔 경로로 쉬프트 하는 다른 스캔 섹션 중 최소한 하나의 스캔 섹션과는 다르게 증가 또는 감소시키거나 다른 주파수로 설정하여 상기 제2 스캔 섹션에 대한 쉬프트 주파수를 검색하는 과정을 포함하는,
    IC 칩 테스트 방법.
  16. 제13 항에서 제15 항의 어느 한 항에 있어서,
    상기 IC 칩은 웨이퍼 상의 칩 또는 패키징된 칩을 포함하는,
    IC 칩 테스트 방법.
  17. IC 회로의 스캔 테스트를 제어하기 위한 테스터 본체;
    상기 테스터 본체에 내장되거나 별도로 구비되어 프로세서를 포함하는 호스트 컴퓨터;
    상기 테스트 본체에 전기적으로 연결되고, 상기 IC 회로에 테스트 데이터 신호를 입력하기 위한 테스트 헤드; 및
    제1 항에서 제8 항의 어느 한 항에 기재된 IC 칩 테스트 장치
    를 구비하는,
    IC 칩 테스트 시스템.
  18. 제17 항에 있어서,
    상기 호스트 컴퓨터가 상기 IC 칩 테스트 장치를 포함하는,
    IC 칩 테스트 시스템.
  19. 제9 항에서 제16 항의 어느 한 항에 기재된 IC 칩 테스트 방법을 수행하기 위한 프로그램을 기록한,
    컴퓨터로 읽을 수 있는 기록매체.
  20. 제9 항에서 제16 항의 어느 한 항에 기재된 IC 칩 테스트 방법을 수행하여 대상 스캔 섹션 각각에 대해 사용 가능한 쉬프트 주파수로 결정된 쉬프트 주파수에 관한 정보를 기록한,
    컴퓨터로 읽을 수 있는 기록매체.
  21. 제9 항에서 제16 항의 어느 한 항에 기재된 IC 칩 테스트 방법을 수행하여 대상 스캔 섹션 각각에 대해 사용 가능한 쉬프트 주파수를 검색하기 위해 사용되는, 상기 대상 스캔 섹션을 포함하는 테스트 데이터를 기록한,
    컴퓨터로 읽을 수 있는 기록매체.
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