KR20120102876A - 반도체 장치 및 이를 포함하는 테스트 시스템 - Google Patents

Abstract

반도체 장치는 테스트 패턴 디코딩부 및 스캔 체인부를 포함한다. 테스트 패턴 디코딩부는 시드 패턴 및 기대 패턴에 기초하여 인코딩된 스캔인 패턴을 외부 테스트 장치로부터 수신하고, 스캔인 패턴 및 스캔아웃 패턴 에 기초하여 테스트 패턴을 생성한다. 스캔 체인부는 테스트 패턴에 기초하여 논리 연산을 수행하여 스캔아웃 패턴을 패턴 디코딩부로 피드백한다. 따라서, 반도체 장치는 외부의 테스트 장치로 스캔아웃 패턴을 출력하기 위한 추가적인 회로 구성을 구비하지 않고 고속의 스캔 테스트를 수행할 수 있다.

Description

반도체 장치 및 이를 포함하는 테스트 시스템{Semiconductor device and test system including the same}

본 발명은 스캔 테스트에 관한 것으로서, 보다 상세하게는 스캔 테스트를 지원하는 반도체 장치 및 이를 포함하는 테스트 시스템에 관한 것이다.

반도체 칩이 고성능, 고집적화 됨에 따라 반도체 칩을 테스트 하는데 많은 시간과 자원이 소요된다. 반도체 칩의 품질을 유지하고 테스트 효율을 향상시키기 위해 테스트를 위한 설계(Design For Testability, DFT) 기술이 널리 사용되고 있으며, 그 중에서도 스캔 테스트(Scan Test) 기술은 오래된 기술이면서 여전히 칩의 테스트 기술에서 중요한 비중을 차지하고 있다.

스캔 테스트를 위하여 복수의 플립-플롭으로 스캔 체인을 형성하고, 이러한 스캔 체인을 이루는 플립-플롭들은 쉬프트 레지스터로서 동작할 수 있다. 정상 동작 시에는 데이터 경로를 통하여 데이터를 순차적으로 전달하고, 테스트 동작 시에는 스캔 경로를 통하여 플립플롭에 테스트 데이터 인가하고 플립플롭의 출력 값을 관측할 수 있다. 스캔 테스트에서 사용되는 체인 형태의 플립플롭을 이용하여 테스트를 위한 스캔인 패턴(scan-in pattern)을 인가 받아 반도체 칩 내의 논리 회로를 테스트할 수 있다. 이와 같은 스캔 테스트를 위하여, 스캔인 패턴을 외부 테스트 장비로부터 인가 받는 패드와 테스트 결과를 나타내는 스캔아웃 패턴을 외부 테스트 장비로 제공하는 패드를 별도로 구비되어야 한다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 효율적인 스캔 테스트를 수행하는 반도체 장치를 제공하는 것이다.

본 발명의 다른 목적은 상기 반도체 장치에 대하여 효율적인 스캔 테스트를 수행하는 테스트 시스템을 제공하는 것이다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 반도체 장치는 테스트 패턴 디코딩부 및 스캔 체인부를 포함한다. 상기 테스트 패턴 디코딩부는 시드 패턴 및 기대 패턴에 기초하여 인코딩된 스캔인 패턴(scan-in pattern)을 외부 테스트 장치로부터 수신하고, 상기 스캔인 패턴 및 스캔아웃 패턴(scan-out pattern) 에 기초하여 테스트 패턴을 생성한다. 상기 스캔 체인부는 상기 테스트 패턴에 기초하여 논리 연산을 수행하여 상기 스캔아웃 패턴을 상기 패턴 디코딩부로 피드백한다.

상기 테스트 패턴 디코딩부는 디코딩 블록 및 스위칭 블록을 포함할 수 있다. 상기 디코딩 블록은 상기 스캔인 패턴 및 상기 스캔아웃 패턴에 대하여 상기 인코딩에 상응하는 디코딩을 수행함으로써 디코딩된 시드 패턴을 출력할 수 있다. 상기 스위칭 블록은 디코딩 제어 신호에 기초하여 상기 디코딩된 시드 패턴 또는 상기 스캔인 패턴을 상기 테스트 패턴으로서 선택적으로 출력할 수 있다.

상기 스캔인 패턴은 상기 시드 패턴 및 상기 기대 패턴에 대하여 배타적 논리합(exclusive OR; XOR)을 수행하여 생성될 수 있다. 상기 디코딩 블록은 상기 스캔인 패턴 및 상기 스캔아웃 패턴 각각의 비트들에 대하여 배타적 논리합을 수행하여 상기 디코딩된 시드 패턴을 생성할 수 있다.

상기 테스트 패턴 디코딩부는 스위칭 블록 및 디코딩 블록을 포함할 수 있다. 상기 스위칭 블록은 디코딩 제어 신호에 기초하여 논리 로우 레벨을 가지는 패턴 또는 상기 스캔아웃 패턴을 선택적으로 출력할 수 있다. 상기 디코딩 블록은 상기 스캔인 패턴 및 상기 스위칭 블록의 출력에 대하여 상기 인코딩에 상응하는 디코딩을 수행함으로써 상기 테스트 패턴을 출력할 수 있다.

상기 테스트 패턴 디코딩부는 상기 스캔아웃 패턴이 상기 기대 패턴과 일치하면 상기 시드 패턴을 출력하고, 상기 스캔아웃 패턴이 상기 기대 패턴과 일치하지 않으면 상기 시드 패턴과는 다른 논리 레벨을 가지는 패턴을 출력할 수 있다.

상기 스캔 체인부는 스캔 모드 신호에 기초하여 선택적으로 상기 스캔아웃 패턴을 상기 패턴 디코딩부로 피드백하거나 상기 논리 연산을 수행할 수 있다.

상기 반도체 장치는 피드백 라인을 더 포함할 수 있다. 상기 피드백 라인은 스캔 클럭에 동기하여 상기 스캔아웃 신호를 상기 테스트 패턴 디코딩부에 인가할 수 있다.

상기 반도체 장치는 단일의 패드를 더 포함할 수 있다. 상기 테스트 패턴 디코딩부는 상기 스캔 체인부의 패스-패일 테스트를 수행하기 위한 상기 스캔인 패턴을 상기 단일의 패드를 통하여 상기 외부 테스트 장치로부터 인가 받을 수 있다.

상기 반도체 장치는 패스-패일 판별부를 더 포함할 수 있다. 상기 패스-패일 판별부는 최종 스캔아웃 패턴의 논리 레벨값들을 누적적으로 비교함으로써 상기 스캔 체인 내의 테스트 대상 논리 회로들에 대한 패스-패일 테스트를 수행할 수 있다. 상기 최종 스캔아웃 패턴은, 복수의 시드 패턴에 기초한 스캔이 수행된 후 상기 스캔 체인부에 의하여 출력된 패턴일 수 있다.

상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 테스트 시스템은 테스트 장치 및 적어도 하나의 피검사 장치를 포함한다. 상기 테스트 장치는 시드 패턴 및 기대 패턴에 기초하여 인코딩된 스캔인 패턴(scan-in pattern)을 생성한다. 상기 적어도 하나의 피검사 장치 각각은 패턴 디코딩부 및 스캔 체인부를 포함한다. 상기 테스트 패턴 디코딩부는 상기 스캔인 패턴을 상기 테스트 장치로부터 수신하고, 상기 스캔인 패턴 및 스캔아웃 패턴(scan-out pattern)에 기초하여 테스트 패턴을 생성한다. 상기 스캔 체인부는 상기 테스트 패턴에 기초하여 논리 연산을 수행하여 상기 스캔아웃 패턴을 상기 패턴 디코딩부로 피드백한다.

상기와 같은 본 발명의 실시예들에 따른 스캔 테스트를 지원하는 반도체 장치 및 이를 포함하는 테스트 시스템에 있어서, 피검사 장치의 스캔 체인을 스캔한 결과인 스캔아웃 패턴을 피드백하여 피드백된 스캔아웃 패턴 및 스캔인 패턴에 대하여 디코딩을 수행함으로써, 테스트 장치로 스캔아웃 패턴을 출력하기 위한 입출력 드라이버 및 입출력 패드와 같은 추가적인 회로 구성을 구비하지 않고 고속의 스캔 테스트를 수행할 수 있다.

다만, 본 발명의 효과는 상기에서 언급된 효과로 제한되는 것은 아니며, 상기에서 언급되지 않은 다른 효과들은 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 당업자에게 명확하게 이해될 수 있을 것이다.

도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.
도 2는 도 1의 반도체 장치의 일 예를 나타내는 블록도이다.
도 3 내지 도 5는 도 1의 반도체 장치에 포함되는 테스트 패턴 디코딩부의 예들을 나타내는 회로도들이다.
도 6은 도 1의 반도체 장치에 포함되는 스캔 체인부의 일 예를 나타내는 도면이다.
도 7은 도 2의 반도체 장치에 포함되는 패스-패일 판별부의 일 예를 나타내는 회로도이다.
도 8은 도 1의 반도체 장치의 다른 일 예를 나타내는 블록도이다.
도 9는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.
도 10은 도 9의 테스트 시스템의 일 예를 나타내는 블록도이다.
도 11 내지 도 13은 도 9의 테스트 장치의 테스트 패턴 인코딩부의 예들을 나타내는 도면들이다.
도 14는 도 9의 테스트 시스템의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 15는 본 발명의 실시예들에 따른 스캔 테스트 방법을 나타내는 흐름도이다.

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 구성요소에 대해 사용하였다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시(說示)된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 반도체 장치를 나타내는 블록도이다.

도 1을 참조하면, 반도체 장치(10)는 테스트 패턴 디코딩부(100) 및 스캔 체인부(200)를 포함한다.

반도체 장치(10)는 외부의 테스트 장치(도 9 참고)에 의한 스캔 테스트를 수행하기 위하여 스캔인 패턴(scan-in pattern, SCNI)을 입력 받아서 반도체 장치(10)의 조합 논리(combinational logic)회로와 같은 논리 회로들(도 2 및 도 6 참고)의 연산 결과의 패턴에 해당하는 스캔아웃 패턴(scan-out pattern, SCNO)을 생성한다. 반도체 장치(10)는 상기 외부 테스트 장치로부터 스캔인 패턴(SCNI)을 인가 받아, 스캔아웃 패턴(SCNO)을 이용하여 상기 스캔 테스트를 위하여 상기 논리 회로들에 인가되는 초기값들인 시드 패턴(SD, 도 9 참고)을 디코딩함으로써 테스트 패턴을 생성한다. 반도체 장치(10)는 스캔아웃 패턴(SCNO)을 외부로부터 스캔인 패턴(SCNI)이 인가되는 입력 패드(PAD, 도 2 참고)와는 다른 별도의 패드를 통하여 출력하는 대신에, 스캔아웃 패턴(SCNO)에 기초하여 시드 패턴(SD)에 상응하는 테스트 패턴(TST)을 디코딩하여 생성한다. 따라서, 반도체 장치(10)는 스캔아웃 패턴(SCNO)을 상기 외부의 테스트 장치로 출력하기 위한 입출력 드라이버 및 입출력 패드와 같은 추가적인 회로 구성을 구비하지 않고, 고속의 스캔 테스트를 수행할 수 있다. 상기 테스트 장치 및 시드 패턴(SD)의 인코딩 및 디코딩에 관하여는 도 9 및 도 14를 참조하여 후술한다.

복잡한 회로를 포함하는 반도체 칩을 테스트 하기 위하여, 여러 가지 테스트를 위한 설계 기법(Design For Testability, DFT)이 적용될 수 있다. 스캔 기법은 널리 알려진 설계 변형 기법 중 하나로서 기억 소자들을 이용하여 구현된 쉬프트 레지스터와 같이 동작하는 스캔 체인을 이용한다. 상기 스캔 체인에 포함된 상기 기억 소자들에 테스트 패턴(TST)을 입력하고 그에 상응하는 출력 패턴, 즉, 스캔아웃 패턴(SCNO)을 독출하는 과정을 스캔이라 부른다. 이와 같이, 상기 스캔 체인이 상기 스캔 테스트를 수행하기 위하여 스캔 클럭(SCNCLK)에 동기하여 쉬프트 레지스터와 같이 동작하는 모드를 스캔 모드라고 한다.

반도체 장치(10)는 다양한 모드에서 동작할 수 있다. 예를 들면, 반도체 장치(10)는 상기 스캔 모드 및 정상 동작 모드에서 동작 할 수 있다. 반도체 장치(10)는 상기 스캔 모드와 상기 정상 동작 모드를 번갈아 이용하여 테스트 패턴(TST)을 인가함으로써 반도체 장치(10)의 상기 논리 회로들을 테스트할 수 있다.

상기 스캔 모드 및 상기 정상 동작 모드에서의 반도체 장치(10)에 포함된 스캔 체인부(200)의 동작을 설명하면 다음과 같다. 스캔 체인부(200)는 상기 스캔 모드에서 쉬프트 레지스터 구조를 이루는 플립플롭들과 같은 기억 소자들을 이용하여 스캔 테스트의 대상인 논리 회로들에 테스트 패턴(TST)을 입력할 수 있다. 상기 논리 회로들은 상기 입력 받은 테스트 패턴(TST)에 기초하여, 상기 정상 동작 모드에서, 논리 연산을 수행함으로써 스캔아웃 패턴(SCNO)으로서 출력될 결과 패턴을 생성할 수 있다. 상기 논리 연산은 상기 논리 회로들이 정상 동작 모드에서 수행하는 논리 연산을 나타낸다. 스캔 체인부(200)는 다시 상기 기억소자들을 이용하여, 상기 스캔 모드에서, 상기 결과 패턴을 스캔아웃 패턴(SCNO)으로서 테스트 패턴 디코딩부(100)에 피드백할 수 있다. 이와 같이, 스캔 설계 기법을 적용한 반도체 장치(10)는 상기 스캔 모드와 상기 정상 동작 모드를 번갈아 이용하여 테스트 패턴(TST)를 인가함으로써 반도체 장치(10)내의 상기 논리 회로들을 테스트할 수 있다.

반도체 장치(10)는 피드백 라인(290)을 더 포함할 수 있다. 피드백 라인(290)은 스캔 클럭(SCNCLK)에 동기하여 스캔아웃 신호(SCNO)를 테스트 패턴 디코딩부(100)에 인가할 수 있다. 피드백 라인(290)은 스캔 체인부(200)에 의하여 구동될 수 있다.

다시 도 1을 참조하면, 테스트 패턴 디코딩부(100)는 스캔인 패턴(SCNI)을 상기 외부 테스트 장치로부터 수신한다. 스캔인 패턴(SCNI)은 시드 패턴(SD) 및 기대 패턴(EP, 도 9 참조)에 기초하여 상기 외부 테스트 장치에 의하여 인코딩된다. 이때, 기대 패턴(EP)은 스캔 체인(200)이 입력된 시드 패턴(SD)에 기초하여 정상적으로 논리 연산을 수행한 경우에 기대되는 출력 패턴을 나타낸다. 테스트 패턴 디코딩부(100)는 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 테스트 패턴(TST)을 생성한다. 테스트 패턴(TST)은 피검 대상이 되는 스캔 체인(200)을 이루는 상기 논리 회로들에 아무런 논리적인 회로 결함이 없을 때 스캔인 체인(SCNI)을 생성할 때에 이용되었던 시드 패턴(SD)과 실질적으로 동일한 패턴을 가지도록 기대되는 패턴이다. 예를 들면, 상기 외부 테스트 장치는 시드 패턴(SD) 및 기대 패턴(EP)에 기초하여 인코딩함으로써 스캔인 패턴(SCNI)을 생성한다. 따라서, 테스트 패턴 디코딩부(100)는 스캔 테스트 결과에 해당하는 스캔아웃 패턴(SCNO)이 기대 패턴(EP)과 실질적으로 일치하는 경우에는 바로 다음의 스캔 테스트를 위한 테스트 패턴(TST)이 시드 패턴(SD)과 실질적으로 동일하도록 스캔인 패턴(SCNI)을 스캔아웃 패턴(SCNO)에 기초하여 디코딩할 수 있다. 예를 들어, 테스트 패턴 디코딩부(100)는 스캔아웃 패턴(SCNO)이 기대 패턴(EP)과 일치하면 시드 패턴(SD)을 출력하고, 스캔아웃 패턴(SCNO)이 기대 패턴(EP)과 일치하지 않으면 시드 패턴(SD)과는 상대적으로 다른 논리 레벨을 가지는 패턴을 출력할 수 있다. 실시예에 따라, 테스트 패턴 디코딩부(100)는 디코딩 제어 신호(SELY)에 기초하여 스캔인 패턴(SCNI)에 대한 디코딩 수행여부를 결정할 수 있다. 이에 대하여는 도 4 내지 도 5를 참조하여 후술한다.

스캔 체인부(200)는 테스트 패턴(TST)에 기초하여 논리 연산을 수행하여 스캔아웃 패턴(SCNO)을 패턴 디코딩부(100)로 피드백한다. 피드백 된 스캔아웃 패턴(SCNO)은 스캔 체인부(200)가 이전의 시드 패턴(SD)에 기초하여 논리 연산을 수행한 결과에 상응하는 이전의 스캔아웃 패턴(SCNO)일 수 있다. 반도체 장치(10)는 스캔 체인부(200)에 대한 스캔 테스트를 수행하기 위하여 적어도 하나의 시드 패턴(SD)으로 이루어지는 시드 패턴 시퀀스를 순차적으로 스캔 체인부(200)에 인가할 수 있다. 이 경우 스캔 체인부(200)에 한 세트의 시드 데이터, 즉, 하나의 시드 패턴(SD)을 인가한 후 그에 따른 결과인 스캔아웃 패턴(SCNO)이 개별적으로 패스-패일 테스트되지 않을 수 있다. 이와 같이, 스캔아웃 패턴(SCNO)이 그 다음 세트의 시드 데이터, 즉, 다음의 시드 패턴(SD)을 디코딩하기 위한 데이터로 활용됨으로써, 본 발명에 따른 반도체 장치(10)는 다수의 비트열로 표현되는 스캔아웃 패턴(SCNO)을 매 시드 패턴(SD)에 응답하여 상기 외부 장치로 고속으로 출력하기 위한 출력 드라이버 및 패드를 별도로 구비할 필요가 없다.

스캔 체인부(200)는 스캔 모드 신호(SCMODE)에 기초하여 선택적으로 스캔아웃 패턴(SCNO)을 피드백 라인(290)을 통하여 패턴 디코딩부(100)로 피드백하거나 스캔 체인부(200) 내의 상기 논리 회로들을 통하여 상기 논리 연산을 수행할 수 있다. 실시예에 따라, 스캔 체인부(200)는 스캔 모드 신호(SCMODE)에 의하여 제어되는 둘 이상의 데이터 전송 경로를 가질 수 있다. 예를 들면, 스캔 체인부(200)는 스캔 모드 신호(SCMODE)가 활성화 되었을 때, 즉, 상기 스캔 모드 동안에, 테스트 패턴(TST)을 스캔 클럭(SCNCLK)에 동기하여 제1 데이터 전송 경로를 통하여 순차적으로 스캔 체인부(200)의 플립플롭들과 같은 기억 소자들에 전달할 수 있다. 더불어, 스캔 체인부(200)는 스캔 모드 스캔 모드 신호(SCMODE)가 비활성화 되었을 때, 즉, 상기 정상 동작 모드 동안에, 제2 전송 경로를 통하여 스캔 클럭(SCNCLK)과는 무관하게 스캔 체인부(200)의 상기 논리 회로들 사이의 논리 연산 데이터를 전송할 수 있다. 스캔 체인부(200)에 대하여는, 도 2 및 도 6을 참조하여 후술한다.

일반적으로 스캔 테스트를 수행하기 위하여, 테스트 장치는 테스트의 대상이 되는 논리 회로들에 입력되는 시드 값들을 인가하고, 상기 시드 값에 기초하여 상기 정상 동작 모드에서 상기 논리 회로들이 논리 연산을 수행한 결과 패턴을 독출한다. 그러나, 상기 결과 패턴을 출력하는 입출력 드라이버의 속도가 느린 경우에는 상기 수행한 결과 패턴이 독출되는 속도가 저하되므로 전체적인 스캔 테스트 타임이 증가될 수 있다. 특히, 스마트 카드 집적 회로(smart card IC)와 같이 저속의 입출력 드라이버를 구비하는 경우에는 상기 결과 패턴을 독출하는 속도가 더욱 감소될 수 있다. 더불어, 상기 결과 패턴을 독출하는 속도가 감소되는 경우에 스캔 테스트 회로를 구비하는 반도체 장치의 생산성이 감소될 수 있다.

이와 같이, 본 발명의 실시예에 따른 반도체 장치(10)는 스캔 체인부(200)에 대하여 스캔을 수행한 결과에 해당하는 스캔아웃 패턴(SCNO)을 입출력 드라이버를 이용하여 외부로 출력하는 대신에, 인코딩된 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 시드 패턴(SD)에 관계되는 테스트 패턴(TST)을 생성함으로써, 스캔아웃 패턴(SCNO)이 나타내는 스캔 테스트의 결과를 테스트 패턴(TST)에 반복적으로 또는 순차적으로 반영시킬 수 있다. 더불어, 반도체 장치(10)는 스캔아웃 패턴(SCNO)을 스캔인 패턴(SCNI)이 인가되는 입력 패드(PAD, 도 2 참고)와는 다른 별도의 패드를 통하여 출력하는 대신에, 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 생성된 테스트 패턴(TST)을 스캔 체인부(200)에 인가함으로써, 스캔 체인부(200)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다. 따라서, 반도체 장치(10)는 각 스캔아웃 패턴(SCNO)을 상기 외부의 테스트 장치와 같은 외부 장치로 출력하기 위한 입출력 드라이버 및 패드와 같은 구성들을 포함하지 않으므로, 스캔 체인부(200)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다.

도 2는 도 1의 반도체 장치의 일 예를 나타내는 블록도이다.

도 2를 참조하면, 반도체 장치(11)는 테스트 패턴 디코딩부(101), 스캔 체인부(201), 패스-패일 판별부(300) 및 패드(400)를 포함한다. 상기 패드(400)는 시드 패턴(SD, 도 9 참고) 및 기대 패턴(EP, 도 9 참고)을 나타내는 패턴들의 입출력을 위한 단일의 패드일 수 있다. 실시예에 따라, 반도체 장치(11)는 패스-패일 판별부(300)의 판별 결과를 외부 테스트 장치와 같은 외부 장치로 출력하는 별도의 패드를 더 구비할 수 있다. 테스트 패턴 디코딩부(101)는 패드(400)를 통하여 스캔인 패턴(SCNI)을 상기 외부 테스트 장치로부터 인가 받을 수 있다.

스캔 체인부(201)는 복수의 플립플롭들(230) 및 복수의 논리 회로들(210)을 포함할 수 있다. 도 2에서는 스캔 체인부(201)의 스캔 동작 또는 쉬프트 동작을 위하여 쉬프트 레지스터 형태로 연결된 플립플롭들(230)을 도시하였으나, 이에 한정되는 것은 아니며, 다른 형태의 기억 소자들로서 구현될 수 있다. 복수의 플립플롭들(230)은 서로 캐스캐이드 형태로 연결되어 쉬프트 레지스터와 같이 동작하는 하나의 스캔 체인을 형성할 수 있다. 복수의 플립플롭들(230)은 테스트 패턴(TST)을 입력 받아 논리 회로들(210)의 입력단자에 인가 할 수 있다. 더불어, 복수의 플립플롭들(230)은 논리 회로들(210)의 출력단자의 데이터 신호들을 스캔 아웃 패턴(SCNO)으로서 스캔 클럭(SCNCLK)에 동기하여 출력할 수 있다. 복수의 논리 회로들(210)은 플립플롭들(230) 중 홀수 번째 플립플롭과 짝수 번째 플립플롭 사이에 연결될 수 있다. 논리 회로들(210) 각각은 상기 스캔 모드 동안에, 예를 들면, 스캔 모드 신호(SCMODE)가 활성화 된 경우에 스캔 클럭(SCNCLK)에 동기하여 테스트 패턴(TST)을 인가 받을 수 있다. 논리 회로들(210) 각각은 상기 정상 동작 모드 동안에, 예를 들면, 스캔 모드 신호(SCMODE)가 비활성화 된 경우에 테스트 패턴(TST)에 기초하여 내부 논리 연산을 수행함으로써 스캔아웃 패턴(SCNO)을 출력할 수 있다. 스캔 체인부(201)에 대하여는 도 6을 참조하여 후술한다.

반도체 장치(11)는 다양한 모드에서 동작할 수 있다. 예를 들면, 반도체 장치(11)는 스캔 모드 및 정상 동작 모드에서 동작 할 수 있다. 상기 스캔 모드 및 상기 정상 동작 모드에서의 스캔 체인부(201)의 동작을 설명하면 다음과 같다. 스캔 체인부(201)는 상기 스캔 모드에서 플립플롭들(230)을 이용하여 논리 회로들(210)에 테스트 패턴(TST)을 입력할 수 있다. 논리 회로들(210)은 상기 입력 받은 테스트 패턴(TST)에 기초하여, 상기 정상 동작 모드에서, 논리 연산을 수행함으로써 스캔아웃 패턴(SCNO)으로서 출력될 결과 패턴을 생성할 수 있다. 스캔 체인부(201)는 다시 플립플롭들(230)을 이용하여, 상기 스캔 모드에서, 상기 결과 패턴을 스캔아웃 패턴(SCNO)으로서 테스트 패턴 디코딩부(101)에 피드백하거나 패스-패일 판별부(300)로 제공할 수 있다. 상기 스캔 모드 및 상기 정상 모드에 대하여는 도 14를 참조하여 후술한다.

다시 도 2를 참조하면, 패스-패일 판별부(300)는 스캔아웃 패턴(SCNO)에 기초하여 반도체 장치(11)의 논리 회로들(210)에 대한 패스-패일 테스트를 수행할 수 있다. 예를 들면, 패스-패일 판별부(300)는 스캔아웃 패턴(SCNO)의 논리 레벨값들을 누적적으로 비교함으로써 스캔 체인(201) 내의 테스트 대상 논리 회로들(210)에 대한 상기 패스-패일 테스트를 수행할 수 있다. 상기 패스-패일 테스트는 반도체 장치(11)의 논리 회로들(210)의 논리적인 회로 결함을 검출하기 위한 테스트를 나타낸다.

일 실시예에서, 패스-패일 판별부(300)는 매 스캔아웃 패턴(SCNO)에 대하여 상기 패스-패일 테스트를 수행할 수 있다. 다른 실시예에서, 패스-패일 판별부(300)는 최종 스캔아웃 패턴(SCNO)에 대하여 상기 패스-패일 테스트를 수행할 수 있다. 최종 스캔아웃 패턴(SCNO)은, 복수의 시드 패턴(SD)에 기초한 스캔이 수행되고 난 후 스캔 체인부(201)에 의하여 출력된 패턴일 수 있다. 예를 들면, 시드 패턴(SD)으로 이루어진 시퀀스에 대하여 상기 스캔 테스트가 수행되는 경우에, 스캔 체인부(201)는 상기 시퀀스 중 가장 마지막 시드 패턴(SD)에 대한 스캔아웃 패턴(SCNO)을 테스트 패턴 디코딩부(101)에 피드백할 수 있다. 테스트 패턴 디코딩부(101)는 피드백된 스캔아웃 패턴(SCNO)을 가장 마지막 시드 패턴(SD)에 따라 기대되는 가장 마지막 기대 패턴(EP)에 기초하여 디코딩하여 스캔 체인부(201)에 전달할 수 있다. 상기 패스-패일 테스트는 시드 패턴(SD)의 상기 시퀀스에 해당하는 모든 스캔아웃 패턴(SCNO)에 대하여 수행되지 않고, 가장 마지막 기대 패턴(EP)에 기초하여 디코딩된 테스트 패턴(TST)에 상응하는 가장 마지막 스캔아웃 패턴(SCNO)에 대하여 한번 수행될 수 있다. 이 경우에 상기 패스-패일 테스트는 상기 가장 마지막 스캔아웃 패턴(SCNO)을 이루는 비트들의 논리 레벨들을 각각 누적적으로 판별함으로써 수행될 수 있다. 이에 대하여는 도 14를 참조하여 후술한다.

반도체 장치(11)는 스캔아웃 패턴(SCNO)을 상기 외부 테스트 장치로 전송하는 대신에 패스-패일 판별부(300)와 같은 내부 회로를 통하여 반도체 장치 내부적(11)으로 상기 패스-패일 테스트를 수행할 수 있다. 따라서, 반도체 장치(11)는 스캔아웃 패턴(SCNO)을 상기 외부 테스트 장치로 전송하기 위한 추가적인 출력 드라이버 및 추가적인 패드를 구비하지 않음으로써 회로 복잡성 및 회로 사이즈가 감소될 수 있다.

이와 같이, 본 발명의 실시예에 따른 반도체 장치(11)는 스캔아웃 패턴(SCNO)을 입출력 드라이버를 이용하여 외부로 출력하는 대신에, 인코딩된 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 시드 패턴(SD)에 관계되는 테스트 패턴(TST)을 생성함으로써, 스캔아웃 패턴(SCNO)이 나타내는 스캔 테스트의 결과를 테스트 패턴(TST)에 반복적으로 또는 순차적으로 반영시킬 수 있다. 더불어, 반도체 장치(11)는 스캔아웃 패턴(SCNO)을 스캔인 패턴(SCNI)이 인가되는 입력 패드(400)와는 다른 별도의 패드를 통하여 출력하는 대신에, 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 생성된 테스트 패턴(TST)을 스캔 체인부(201)에 인가함으로써, 스캔 체인부(201)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다. 따라서, 반도체 장치(11)는 각 스캔아웃 패턴(SCNO)을 상기 외부의 테스트 장치로 출력하기 위한 입출력 드라이버 및 패드와 같은 구성들을 포함하지 않으므로, 스캔 체인부(200)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다.

도 3 내지 도 5는 도 1의 반도체 장치에 포함되는 테스트 패턴 디코딩부의 예들을 나타내는 회로도들이다.

도 3을 참조하면, 테스트 패턴 디코딩부(100a)는 디코딩 블록(110a) 및 스위칭 블록(120a)을 포함할 수 있다.

디코딩 블록(110a)은 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 대하여 상기 인코딩에 상응하는 디코딩을 수행함으로써 디코딩된 시드 패턴(DP)을 출력할 수 있다. 일 실시예에서, 상기 인코딩 및 디코딩은 배타적 논리합(exclusive OR; XOR) 연산에 상응할 수 있다. 이 경우에, 스캔인 패턴(SCNI)은 시드 패턴(SD, 도 9 참조) 및 기대 패턴(EP, 도 9 참조)에 대하여 배타적 논리합(exclusive OR; XOR)을 수행하여 생성될 수 있다. 예를 들면, 디코딩 블록(110a)은 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO) 각각의 비트들에 대하여 배타적 논리합(XOR) 연산을 수행하여 디코딩된 시드 패턴(DP)을 생성할 수 있다.

스위칭 블록(120a)은 디코딩 제어 신호(SELY)에 기초하여 디코딩된 시드 패턴(DP) 또는 스캔인 패턴(SCNI)을 테스트 패턴(TST)으로서 선택적으로 출력할 수 있다.

도 4를 참조하면, 테스트 패턴 디코딩부(100a)는 디코딩 블록(110b) 및 스위칭 블록(120b)을 포함할 수 있다.

스위칭 블록(120b)은 디코딩 제어 신호(SELY)에 기초하여 논리 로우 레벨을 가지는 패턴(ZP) 또는 스캔아웃 패턴(SCNO)을 선택적으로 출력할 수 있다. 예를 들면, 논리 로우 레벨을 가지는 패턴(ZP)은 모든 비트 값이 '0'에 상응하는 논리 레벨을 가지는 제로 패턴일 수 있다.

디코딩 블록(110b)은 스캔인 패턴(SCNI) 및 스위칭 블록(120b)의 출력(SP)에 대하여 상기 인코딩에 상응하는 디코딩을 수행함으로써 테스트 패턴(TST)을 출력할 수 있다. 상술한 바와 같이, 일 실시예에서, 상기 인코딩 및 디코딩은 배타적 논리합(exclusive OR; XOR) 연산에 상응할 수 있다. 도 4의 디코딩 블록(110b)은 도 3의 디코딩 블록(110a)과 유사하므로 중복되는 설명은 생략한다.

도 5를 참조하면, 테스트 패턴 디코딩부(100c)는 디코딩 블록(110c)을 포함할 수 있다. 디코딩 블록(110c)은 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 대하여 상기 인코딩에 상응하는 디코딩을 수행함으로써 테스트 패턴(TST)을 출력할 수 있다. 일 실시예에서, 상기 인코딩 및 디코딩은 배타적 논리합(exclusive OR; XOR) 연산에 상응할 수 있다.

설명의 편의를 위하여, 도 3, 도 4 및 도 5에서는 반도체 장치(10)에서 수행되는 디코딩이 배타적 논리합(XOR) 연산인 경우를 예를 들어 도시하였으나, 스캔인 패턴(SCNI)을 생성하기 위한 인코딩에 이용되는 기대 패턴(EP)과 디코딩에 이용되는 스캔아웃 패턴(SCNO)이 동일한 경우 상기 인코딩에 이용되는 시드 패턴(SD)을 복원할 수 있는 다양한 인코딩 및 디코딩 기법이 적용될 수 있다.

도 6은 도 1의 반도체 장치에 포함되는 스캔 체인부의 일 예를 나타내는 도면이다.

도 6을 참조하면, 스캔 체인부(200a)는 논리 회로부(210a) 및 순차 회로부(230a)를 포함한다. 논리 회로부(210a)는 제1 조합 논리 회로(211a), 제2 조합 논리 회로(212a) 및 제3 조합 논리 회로(213a)를 포함한다. 순차 회로부(230a)는 제1 스캔 플립플롭(231a) 및 제2 스캔 플립플롭(232a)를 포함한다. 도 6에서는 스캔 체인부(200a) 또는 논리 회로부(210a)의 스캔 동작 또는 쉬프트 동작을 위하여 쉬프트 레지스터 형태로 연결된 스캔 플립플롭들(231a, 232a)을 도시하였으나, 이에 한정되는 것은 아니며, 다른 형태의 기억 소자들로서 구현될 수 있다. 순차 회로부(230a)는 서로 캐스캐이드 형태로 연결된 스캔 플립플롭들(231a, 232a)을 포함하여 구현됨으로써, 쉬프트 레지스터와 같이 동작하는 하나의 스캔 체인을 형성할 수 있다. 도 6에서는 설명의 편의를 위하여 스캔 플립플롭들 및 조합 논리 회로들의 개수를 제한적으로 도시하였으나, 본 발명의 기술적 사상의 범위 내에서 스캔 체인부(200a)는 더 많은 수의 스캔 플립플롭 및 조합 논리 회로를 포함할 수 있다. 실시예에 따라, 스캔 체인부(200a)는 버퍼들(251a, 252a, 253a, 254a)을 더 포함할 수 있다.

제1 조합 논리 회로(211a)는 복수의 입력 데이터를 논리 연산하여 제1 스캔 플립플롭(231a)에 데이터 입력 신호(D)로 제공한다.

제1 스캔 플립플롭(231a)은 동작 모드에 따라 데이터 입력 신호(D) 및 스캔 입력 신호(SI) 중 하나를 선택하고, 상기 선택된 신호에 기초하여 출력 신호를 생성하며, 상기 동작 모드에 따라 데이터 출력 단자 및 스캔 출력 단자 중 하나를 통해서는 상기 출력 신호가 양방향 천이되도록 출력하고, 다른 하나를 통해서는 상기 출력 신호가 단방향 천이되도록 출력한다. 상기 동작 모드는 스캔 모드 신호(SCMODE)에 의하여 제어 될 수 있다. 즉, 제1 스캔 플립플롭(231a)은 스캔 모드 신호(SCMODE)에 따라 도 1을 참조하여 설명한 상기 스캔 모드 또는 상기 정상 동작 모드에서 동작할 수 있다. 일 실시예에서, 상기 데이터 출력 단자 및 상기 스캔 출력 단자는 상기 동작 모드에 따라 선택적으로 상기 출력 신호가 단방향 천이되도록 출력할 수 있다. 제1 스캔 플립플롭(231a)은 예를 들어 정상 동작 모드인 제1 동작 모드에서는 데이터 입력 신호(D)에 기초하여 스캔 클럭(SCNCLK)에 동기화된 데이터 출력 신호(Q)를 생성하여 상기 데이터 출력 단자를 통하여 양방향 천이되도록 출력하고, 예를 들어 스캔 모드인 제2 동작 모드에서는 버퍼들(251a, 252a)을 통해 제공된 스캔 입력 신호(SI)에 기초하여 스캔 클럭(SCNCLK)에 동기화된 스캔 출력 신호(SQ)를 생성하여 상기 스캔 출력 단자를 통하여 양방향 천이되도록 출력할 수 있다.

제2 조합 논리 회로(212a)는 제1 스캔 플립플롭(231a)의 데이터 출력 신호(Q)를 연산하여 제2 스캔 플립플롭(232a)의 데이터 입력 신호(D)로 제공한다.

제2 스캔 플립플롭(232a)은 제2 조합 논리 회로(212a)의 출력 신호를 데이터 입력 신호(D)로 수신하며, 상기 제1 스캔 플립플롭(231a)의 스캔 출력 단자를 통하여 제공된 스캔 출력 신호(SQ)를 스캔 입력 신호(SI)로 수신한다. 제2 스캔 플립플롭(232a)은 제1 스캔 플립플롭(231a)과 유사한 동작을 수행하여 양방향 천이되는 데이터 출력 신호(D) 및 스캔 출력 신호(SQ)를 제공한다. 제2 스캔 플립플롭(232a)은 스캔 모드 신호(SCMODE)에 따라 도 1을 참조하여 설명한 상기 스캔 모드 또는 상기 정상 동작 모드에서 동작할 수 있다.

제3 조합 논리 회로(213a)는 제2 스캔 플립플롭(232a)의 데이터 출력 신호(Q)를 연산하여 복수의 출력 데이터로 제공한다. 또한 상기 스캔 모드에서는 제2 스캔 플립플롭(232a)의 스캔 출력 신호(SQ)가 버퍼들(253a, 254a)을 거쳐 스캔 출력으로 제공된다. 일 실시예에서, 버퍼들(251a, 252a, 253a, 254a)은 각각 인버터들일 수 있다.

도 6의 스캔 체인부(200a)는 상기 정상 동작 모드에서는 복수의 입력 데이터를 연산하여 데이터 출력 단자들로 구성된 데이터 경로를 이용하여 복수의 출력 데이터로 제공하고, 상기 스캔 모드에서는 스캔 입력 신호(SI)에 기초하여 스캔 출력 단자들로 구성된 스캔 경로를 이용하여 상기 스캔 출력으로 제공할 수 있다. 또한 스캔 플립플롭들(231a, 232a)은 각각 데이터 출력 강화부를 더 포함할 수 있다.

도 6에서는 세 개의 조합 논리 회로들(211a, 212a, 2130), 두 개의 스캔 플립플롭들(231a, 232a) 및 네 개의 버퍼들(251a, 252a, 253a, 254a)을 포함하여 구현된 스캔 체인부(200a)가 도시되었지만, 실시예에 따라서 임의의 개수의 조합 논리 회로들, 스캔 플립플롭들 및 버퍼들을 포함하는 스캔 테스트 회로가 구현될 수 있다.

도 7은 도 2의 반도체 장치에 포함되는 패스-패일 판별부의 일 예를 나타내는 회로도이다.

도 7을 참조하면, 패스-패일 판별부(300a)는 논리 연산부(310a) 및 지연부(330a)를 포함할 수 있다. 도 7의 패스-패일 판별부(300a)는 도 14를 참조하여 후술하는 바와 같이 복수의 시드 패턴들(SD)에 의한 복수의 스캔아웃 패턴들(SCNO) 각각에 대하여 상기 패스-패일 테스트를 하는 경우가 아니라, 스캔 체인부(200)의 논리 회로들(210)에 대한 누적된 논리적 회로 결함을 일회적으로 판별하는 경우를 위한 패스-패일 판별 회로를 나타낸다.

논리 연산부(310a)는 스캔 아웃 패턴(SCNO) 및 지연된 패스-패일 패턴(DPF)에 대하여 패스-패일 논리 연산을 수행하여 패스-패일 패턴(PF)을 생성할 수 있다. 상기 패스-패일 논리 연산은, 예를 들면, 역논리곱(NAND) 연산일 수 있다. 이 경우에, 도 7에 도시된 바와 같이, 논리 연산부(310a)는 역논리곱(NAND) 논리 게이트를 포함할 수 있다.

지연부(330a)는 패스-패일 패턴(PF)을 클럭 신호(CLK)에 동기하여 지연 시킬 수 있다. 지연부(330a)는, 예를 들면, 지연 플립플롭(D-flipflop)을 포함할 수 있다.

다시 도 7을 참조하면, 패스-패일 판별부(300a)는 스캔아웃 패턴(SCNO)을 이루는 논리 비트들이 모두 제1 논리 레벨에 상응하는 경우에는 패스-패일 패턴(PF)을 비활성화 하고, 상기 논리 비트들 중 적어도 하나가 상기 제1 논리 레벨과 상반되는 논리 레벨인 제2 논리 레벨에 상응하는 경우에는 패스-패일 패턴(PF)을 활성화할 수 있다. 예를 들면, 상기 제1 논리 레벨은 논리 로우 레벨일 수 있고, 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다. 이 경우에, 패스-패일 판별부(300a)는 도 1의 스캔 체인부(200)로부터 인가 받은 스캔아웃 패턴(SCNO)을 이루는 모든 비트들이 논리 로우 레벨을 가지는 경우에 패스-패일 패턴(PF)을 논리 로우 레벨로 유지함으로써, 반도체 장치(10) 내의 논리 회로들(210)의 논리적인 회로 결함 유무를 판별할 수 있다.

도 8은 도 1의 반도체 장치의 다른 일 예를 나타내는 블록도이다.

도 8을 참조하면, 반도체 장치(12)는 테스트 패턴 디코딩부(102) 및 스캔 체인부(202)를 포함한다.

스캔 체인부(202)는 복수의 스캔 체인들(2721, 2722,...,272M)을 포함할 수 있다. 테스트 패턴 디코딩부(102)는 복수의 스캔 체인들(2721, 2722,...,272M)로부터 복수의 스캔아웃 테스트 패턴들(SCNO1, SCNO2,...,SCNOM)을 각각 인가 받아, 복수의 테스트 패턴들(TST1, TST2,...,TSTM)을 생성할 수 있다. 일 실시예에서, 테스트 패턴 디코딩부(102)는 복수의 테스트 패턴들(TST1, TST2,...,TSTM) 순차적으로 생성하여 수의 스캔 체인들(2721, 2722,...,272M) 순차적으로 제공할 수 있다. 이 경우에, 테스트 패턴 디코딩부(102)는 복수의 스캔 체인들(2721, 2722,...,272M)에 대하여 순차적으로 상기 스캔 테스트를 수행하기 위한 스캔인 패턴(SCNI)을 순차적으로 상기 외부 테스트 장치로부터 순차적으로 입력 받을 수 있다. 다른 실시예에서, 테스트 패턴 디코딩부(102)는 복수의 테스트 패턴들(TST1, TST2,...,TSTM) 동시에 생성하여 스캔 클럭(SCNCLK)에 동기하여 복수의 스캔 체인들(2721, 2722,...,272M)로 동시에 제공할 수 도 있다. 이 경우에, 테스트 패턴 디코딩부(102)는 복수의 스캔 체인들(2721, 2722,...,272M)에 대하여 동시에 상기 스캔 테스트를 수행하기 위한 스캔인 패턴(SCNI)을 복수의 라인을 통하여 동시에 상기 외부 테스트 장치로부터 입력 받을 수 있다.

도 9는 본 발명의 실시예들에 따른 테스트 시스템을 나타내는 블록도이다.

도 9를 참조하면, 테스트 시스템(1000)은 테스트 장치(2000) 및 적어도 하나의 피검사 장치(10, device under test)를 포함한다. 도 9에서는 설명의 편의를 위하여, 하나의 피검사 장치(10)를 도시하였으나, 도 9의 테스트 시스템(100)은 이에 한정되지 않고 병렬적으로 스캔 테스트가 수행되는 더 많은 수의 피검사 장치들을 포함할 수 있다.

테스트 장치(2000)는 테스트 패턴 인코딩부(2100) 및 제어부(2300)를 포함한다. 테스트 패턴 인코딩부(2100)는 시드 패턴(SD) 및 기대 패턴(EP)에 기초하여 인코딩된 스캔인 패턴(SCNI)을 생성한다. 예를 들면, 시드 패턴(SD)는 ATPG(automatic test pattern generation)을 이용하여 생성될 수 있다. 테스트 패턴 인코딩부(2100)는 시드 선택 신호(SELSD)에 기초하여 시드 패턴(SD) 및 기대 패턴(EP)에 대하여 인코딩을 수행하여 스캔인 패턴(SCNI)을 생성할 수 있다. 상기 인코딩은 테스트 패턴 디코딩부(100)에서 수행되는 디코딩에 상응할 수 있다. 즉, 상기 인코딩은 테스트 패턴 디코딩부(100)의 상기 디코딩에 의하여 복원될 수 있는 암호화 프로세스를 포함할 수 있다. 일 실시예에서, 상기 인코딩 및 디코딩은 배타적 논리합(exclusive OR; XOR) 연산에 상응할 수 있다. 이 경우에, 테스트 패턴 인코딩부(2100)는 시드 패턴(SD)에 상응하는 논리 신호 및 기대 패턴(EP)에 상응하는 논리 신호에 대하여 배타적 논리합(XOR) 연산을 수행함으로써 스캔인 패턴(SCNI)을 생성하는 배타적 논리합(XOR) 게이트를 포함할 수 있다.

제어부(2300)는 테스트 패턴 인코딩부(2100)에 시드 선택 신호(SELSD) 및 기대 선택 신호(SELEP)를 제공할 수 있다. 제어부(2300)는 피검사 장치(10)의 스캔 모드 및 정상 동작 모드와 같은 동작 모드에 따라, 그리고 도 14를 참조하여 후술하는 스캔 모드 동안의 스캔인 패턴(SCNI) 생성을 제어하기 위하여 시드 선택 신호(SELSD) 및 기대 선택 신호(SELEP)를 생성하여 출력할 수 있다. 실시예에 따라, 제어부(2300)는 스캔 모드 신호(SCMODE)를 피검사 장치(10)에 제공할 수 있다. 다른 실시예에 따라, 피검사 장치(10)는 외부 다른 장치로부터 스캔 모드 신호(SCMODE)를 피검사 장치(10)를 수신할 수도 있다.

피검사 장치(10)는 패턴 디코딩부(100) 및 스캔 체인부(200)를 포함한다. 테스트 패턴 디코딩부(100)는 스캔인 패턴(SCNI)을 테스트 장치(2000)로부터 수신하고, 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 테스트 패턴(TST)을 생성한다. 스캔 체인부(200)는 테스트 패턴(TST)에 기초하여 논리 연산을 수행하여 스캔아웃 패턴(SCNO)을 패턴 디코딩부(100)로 피드백한다. 도 9의 피검사 장치(10)는 도 1의 반도체 장치(10)와 실질적으로 동일하므로 중복되는 설명은 생략한다.

이와 같이, 본 발명의 실시예에 따른 테스트 시스템(1000)은 스캔 체인부(200)에 대하여 스캔을 수행한 결과에 해당하는 스캔아웃 패턴(SCNO)을 입출력 드라이버를 이용하여 테스트 장치(2000)로 출력하는 대신에, 시드 패턴(SD) 및 기대 패턴(EP)에 기초하여 인코딩을 수행함으로써 스캔인 패턴(SCNI)을 생성하고, 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 시드 패턴(SD)에 관계되는 테스트 패턴(TST)을 생성함으로써, 스캔아웃 패턴(SCNO)이 나타내는 스캔 테스트의 결과를 테스트 패턴(TST)에 반복적으로 또는 순차적으로 반영시킬 수 있다. 더불어, 테스트 시스템(1000)의 피검사 장치(10)는 스캔아웃 패턴(SCNO)을 스캔인 패턴(SCNI)이 인가되는 입력 패드(PAD, 도 10 참고)와는 다른 별도의 패드를 통하여 출력하는 대신에, 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 생성된 테스트 패턴(TST)을 스캔 체인부(200)에 인가함으로써, 스캔 체인부(200)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다. 따라서, 테스트 시스템(1000)의 반도체 장치(10)는 각 스캔아웃 패턴(SCNO)을 상기 외부의 테스트 장치와 같은 외부 장치로 출력하기 위한 입출력 드라이버 및 패드와 같은 구성들을 포함하지 않으므로, 스캔 체인부(200)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다.

도 10은 도 9의 테스트 시스템의 일 예를 나타내는 블록도이다.

도 10을 참조하면, 테스트 시스템(2001)은 테스트 장치(2001), 적어도 하나의 피검사 장치(11, device under test) 패드(400) 및 패스-패일 판별부(300)를 포함한다. 도 10에 도시된 바와 같이 테스트 시스템(2001)은 하나 이상의 피검사 장치(11)를 포함할 수 있으며, 복수의 피검사 장치들(11)에 대하여 상기 스캔 테스트를 병렬적으로 수행할 수 있다.

패스-패일 판별부(300)는 스캔아웃 패턴(SCNO)에 기초하여 반도체 장치(11)의 논리 회로들(210)에 대한 패스-패일 테스트를 수행할 수 있다. 예를 들면, 패스-패일 판별부(300)는 스캔아웃 패턴(SCNO)의 논리 레벨값들을 누적적으로 비교함으로써 스캔 체인(201) 내의 테스트 대상 논리 회로들(210)에 대한 상기 패스-패일 테스트를 수행할 수 있다. 도 10에서는 패스-패일 판별부(300)가 피검사 장치(11) 내부에 배치되는 것으로 도시하였으나, 실시예에 따라, 테스트 장치(2000) 내부와 같이 피검사 장치(11) 외부에 배치될 수도 있다.

이와 같이, 본 발명의 실시예에 따른 테스트 시스템(1001)는 스캔 체인부(201)에 대하여 스캔을 수행한 결과에 해당하는 스캔아웃 패턴(SCNO)을 입출력 드라이버를 이용하여 테스트 장치(2001)로 출력하는 대신에, 시드 패턴(SD) 및 기대 패턴(EP)에 기초하여 인코딩을 수행함으로써 스캔인 패턴(SCNI)을 생성하고, 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 시드 패턴(SD)에 관계되는 테스트 패턴(TST)을 생성함으로써, 스캔아웃 패턴(SCNO)이 나타내는 스캔 테스트의 결과를 테스트 패턴(TST)에 반복적으로 또는 순차적으로 반영시킬 수 있다. 더불어, 테스트 시스템(1001)의 피검사 장치(11)는 스캔아웃 패턴(SCNO)을 스캔인 패턴(SCNI)이 인가되는 입력 패드(400)와는 다른 별도의 패드를 통하여 출력하는 대신에, 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 생성된 테스트 패턴(TST)을 스캔 체인부(201)에 인가함으로써, 스캔 체인부(201)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다. 따라서, 테스트 시스템(1001)의 반도체 장치(11)는 각 스캔아웃 패턴(SCNO)을 상기 외부의 테스트 장치와 같은 외부 장치로 출력하기 위한 입출력 드라이버 및 패드와 같은 구성들을 포함하지 않으므로, 스캔 체인부(201)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다.

도 10의 테스트 장치(2001)는 도 9의 테스트 장치(2000)와 실질적으로 동일하고, 도 10의 피검사 장치(11)는 도 2의 피검사 장치(11)와 실질적으로 동일하므로 중복되는 설명은 생략한다.

도 11 내지 도 13은 도 9의 테스트 장치의 테스트 패턴 인코딩부의 예들을 나타내는 도면들이다.

도 11을 참조하면, 테스트 패턴 인코딩부(2100a)는 패턴 선택 블록(2130a) 및 인코딩 블록(2110a)을 포함한다.

패턴 선택 블록(2130a)은 시드 선택 신호(SELSD)에 기초하여 시드 패턴(SD) 또는 제로 패턴과 같은 논리 로우 패턴(ZP)을 제1 패턴(DS)으로서 선택적으로 출력할 수 있다. 패턴 선택 블록(2130a)은 기대 선택 신호(SELEP)에 기초하여 기대 패턴(EP) 또는 제로 패턴과 같은 논리 로우 패턴(ZP)을 제2 패턴(DE)으로서 선택적으로 출력할 수 있다.

인코딩 블록(2110a)은 제1 패턴(DS) 및 제2 패턴(DE)에 대하여 인코딩을 수행하여 스캔인 패턴(SCNI)을 생성할 수 있다. 상기 인코딩은 테스트 패턴 디코딩부(100)에서 수행되는 디코딩에 상응할 수 있다. 일 실시예에서, 인코딩 블록(2110a)은 제1 패턴(DS) 및 제2 패턴(DE)에 대하여 배타적 논리합(XOR) 연산을 수행하여 스캔인 패턴(SCNI)을 생성할 수 있다. 이 경우에, 인코딩 블록(2110a)은 제1 패턴(DS) 및 제2 패턴(DE)에 대하여 배타적 논리합(XOR) 연산을 수행하는 배타적 논리합(XOR) 게이트를 포함할 수 있다.

도 11의 테스트 패턴 인코딩부(2100a)는 도 9의 테스트 패턴 인코딩부(2100)와 유사하므로 중복되는 설명은 생략한다.

도 12를 참조하면, 테스트 패턴 인코딩부(2100b)는 패턴 선택 블록(2130b) 및 인코딩 블록(2110b)을 포함한다.

패턴 선택 블록(2130b)은 제1 스위칭 소자(2140b) 및 제2 스위칭 소자(2150b)를 포함할 수 있다. 제1 스위칭 소자(2140b)는 시드 선택 신호(SELSD)에 기초하여 시드 패턴(SD) 또는 제로 패턴과 같은 논리 로우 패턴(ZP)을 제1 패턴(DS)으로서 선택적으로 출력할 수 있다. 제2 스위칭 소자(2150b)는 기대 선택 신호(SELEP)에 기초하여 기대 패턴(EP) 또는 제로 패턴과 같은 논리 로우 패턴(ZP)을 제2 패턴(DE)으로서 선택적으로 출력할 수 있다. 제로 패턴(ZP)은 시드 패턴(SD) 또는 기대 패턴(EP)과 동일한 길이이며 모든 비트의 논리 레벨이 논리 로우 레벨에 상응하는 패턴일 수 있다.

도 12의 인코딩 블록(2110b)은 도 11의 테스트 패턴 인코딩 블록(2110a)과 실질적으로 동일하므로 중복되는 설명은 생략한다.

도 13을 참조하면, 테스트 패턴 인코딩부(2100c)는 패턴 선택 블록(2130c) 및 인코딩 블록(2110c)을 포함한다.

인코딩 블록(2110c)은 시드 패턴(SD) 및 기대 패턴(EP)에 대하여 인코딩을 수행하여 제1 패턴(P1)을 생성할 수 있다. 상기 인코딩은 테스트 패턴 디코딩부(100)에서 수행되는 디코딩에 상응할 수 있다. 일 실시예에서, 인코딩 블록(2110c)은 시드 패턴(SD) 및 기대 패턴(EP)에 대하여 배타적 논리합(XOR) 연산을 수행하여 제1 패턴(P1)을 생성할 수 있다. 이 경우에, 인코딩 블록(2110c)은 시드 패턴(SD) 및 기대 패턴(EP) 대하여 배타적 논리합(XOR) 연산을 수행하는 배타적 논리합(XOR) 게이트를 포함할 수 있다.

패턴 선택 블록(2130c)은 제1 스위칭 소자(2140c) 및 제2 스위칭 소자(2150c)를 포함할 수 있다. 제1 스위칭 소자(2140c)는 제1 선택 신호(SEL1)에 기초하여 시드 패턴(SD) 또는 제1 패턴(P1)을 제2 패턴(P2)으로서 선택적으로 출력할 수 있다. 제2 스위칭 소자는 제2 선택 신호(SEL2)에 기초하여 기대 패턴(EP) 또는 제2 패턴(P2)을 스캔인 패턴(SCNI)으로서 선택적으로 출력할 수 있다.

설명의 편의를 위하여, 도 11, 도 12 및 도 13에서는 테스트 반도체 장치(2000)에서 수행되는 인코딩이 배타적 논리합(XOR) 연산인 경우를 예를 들어 도시하였으나, 스캔인 패턴(SCNI)을 생성하기 위한 인코딩에 이용되는 기대 패턴(EP)과 디코딩에 이용되는 스캔아웃 패턴(SCNO)이 동일한 경우 상기 인코딩에 이용되는 시드 패턴(SD)을 복원할 수 있는 다양한 인코딩 및 디코딩 기법이 적용될 수 있다.

도 14는 도 9의 테스트 시스템의 동작의 일 예를 설명하기 위한 타이밍도이다. 도 14에서 선택 신호들(SELSD, SELEP)은 도 12의 시드 선택 신호(SELSD) 및 기대 선택 신호(SELEP)에 각각 상응하고, 제어 신호(SELY)는 도 3의 디코딩 제어 신호(SELY)에 상응한다. 더불어 스캔 패턴들(DS, DE)은 도 12의 제1 패턴(DS) 및 제2 패턴(DE)에 각각 상응한다. 도 14의 모드 신호(SCMODE)는 도 1 및 도 9의 스캔 모드 신호(SCMODE)에 상응한다.

도 1, 도 3, 도 9 및 도 12를 참조하면, 테스트 시스템(1000, 1001)은, 한 세트의 스캔 테스트를 수행하기 위하여, 제1 내지 제N+1(N은 1 이상의 정수) 로드 동작(LOAD1, LOAD2,...,LOADN+1) 및 제1 내지 제N 정상 연산 동작(EVAL1, EVAL2,...,EVALN)을 번갈아가며 수행한다. 제1 내지 제N+1 로드 동작(LOAD1, LOAD2,...,LOADN+1)은 도 1 또는 도 2의 반도체 장치(10, 11)의 상기 스캔 모드에서 수행되고, 제1 내지 제N 정상 연산 동작(EVAL1, EVAL2,...,EVALN) 도 1 또는 도 2의 반도체 장치(10, 11)의 상기 정상 동작 모드에서 수행된다. 도 6을 참조하여 설명한 바와 같이, 상기 스캔 모드에서는 스캔 체인부(200, 201)의 플립플롭들(230)을 통하여 테스트 패턴(TST)이 스캔 체인부(200, 201)의 논리 회로들(210)에 순차적으로 인가된다. 상기 정상 동작 모드에서는 스캔 체인부(200, 201)의 논리 회로들(210)이 테스트 패턴(TST)에 기초하여 논리 회로들(210)의 정상 적인 논리 연산 동작을 수행한다.

테스트 시스템(1000, 10001)은, 도 14에 도시한 바와 같이, N개의 순차적인 시드 패턴들(S1, S2,...,SN) 및 이에 상응하는 N개의 순차적인 기대 패턴들(E1, E2,...,EN)을 이용하여 스캔 체인(200, 201)에 대하여 스캔 테스트를 수행할 수 있다. 패턴들(S0, E0)은, 예를 들면, 제로 패턴과 같이 모든 비트들이 논리 로우 레벨인 패턴일 수 있다. 도 12를 참조하여 설명한 바와 같이, 도 12의 패턴 선택부(2130b)는 활성화된 시드 선택 신호(SELSD) 및 비활성화된 기대 선택 신호(SELEP)에 기초하여 패턴(S0)을 출력할 수 있다. 도 12의 패턴 선택부(2130b)는 비활성화된 시드 선택 신호(SELSD) 및 활성화된 기대 선택 신호(SELEP)에 기초하여 패턴(E0)을 출력할 수 있다.

한편, 도 2, 도 3, 도 10 및 도 12를 참조하면, 테스트 시스템(1001)은 한 세트의 스캔 테스트를 수행하여 적어도 하나의 피검사 장치(11)에 대한 패스-패일 테스트 결과를 생성할 수 있다. 제N+1 로드 동작(LOADN+1)이 수행되고 난 후, 도 2 또는 도 10의 패스-패일 판별부(300)와 같은 회로를 통하여 패스-패일 판별(PASS-FAIL CHECK) 동작을 수행할 수 있다.

이하, N개의 순차적인 시드 패턴(S1, S2,...,SN)을 이용하여 스캔 체인(200)에 대하여 스캔 테스트를 수행하는 경우에, 도 14를 참조하여 도 9 또는 도 10의 테스트 시스템(1000)의 동작의 일 예에 대하여 설명한다. 여기에서, 도 12의 제1 패턴(DS) 및 제2 패턴(DE)은 도 12의 시드 선택 신호(SELSD) 및 기대 선택 신호(SELEP)에 의하여 각각 선택될 수 있고, 선택의 결과의 일 예로서 패턴들(DS, DE)이 도 14에 도시되었으므로, 중복되는 설명은 생략한다.

제1 로드 동작 구간(LOAD1)에서, 스캔 모드 신호(SCMODE)가 활성화되고, 디코딩 제어 신호(SELY)가 활성화 되면, 도 1의 테스트 패턴 디코딩부(100)는 스캔인 패턴(SCNI)에 해당하는 제1 시드 패턴(S1)을 테스트 패턴(TST)으로서 스캔 체인부(200)에 제공한다. 그 결과, 스캔 체인부(200)의 논리 회로부들(210)의 입력으로서 제1 시드 패턴(S1)의 비트 데이터들이 각각 입력 또는 로드된다.

제1 정상 연산 동작 구간(EVAL1)에서, 스캔 모드 신호(SCMODE)가 비활성화되면, 스캔 체인부(200)의 논리 회로부들(210)은 제1 시드 패턴(S1)을 입력으로 하여 정상적인 논리 연산을 수행하여 출력 패턴을 생성한다. 상기 출력 패턴은 다음의 제2 로드 동작(LOAD2)에서 스캔 체인부(200)에 의하여 스캔아웃 패턴(SCNO)으로서 테스트 패턴 디코딩부(100)로 피드백된다.

제2 로드 동작 구간(LOAD2)에서, 스캔 모드 신호(SCMODE)가 활성화되고, 디코딩 제어 신호(SELY)가 비활성화되면, 도 1의 테스트 패턴 디코딩부(100)는 제2 시드 패턴(S1) 및 제1 기대 패턴(E1)에 기초하여 인코딩된 스캔인 패턴(SCNI)을 인가 받는다. 도 1의 테스트 패턴 디코딩부(100)는 제1 정상 연산 동작(EVAL1)의 결과를 내포하는 스캔아웃 패턴(SCNO) 및 상기 인가 받은 스캔인 패턴(SCNI)에 대하여 디코딩을 수행하고 테스트 패턴(TST)으로서 스캔 체인부(200)에 인가한다. 이 경우에, 스캔아웃 패턴(SCNO)이 피드백되는 과정과 테스트 패턴(TST)이 스캔 체인부(200)에 로드되는 과정은 스캔아웃 패턴(SCNO) 및 테스트 패턴(TST)의 각 비트마다 순차적으로 동시에 수행될 수 있다.

상기 스캔 테스트에 사용되는 시드 패턴(SD) 및 이에 상응하는 기대 패턴(EP)의 값들을 제외하면, 제2 내지 제N 정상 연산 동작들(EVAL2,..., EVALN)은 제1 정상 연산 동작(EVALN)과 실질적으로 동일하므로 중복되는 설명은 생략한다. 마찬가지로, 상기 스캔 테스트에 사용되는 시드 패턴(SD) 및 이에 상응하는 기대 패턴(EP)의 값들을 제외하면, 제3 내지 제N 정상 연산 동작들(EVAL3,..., EVALN)은 제2 로드 동작(EVALN)과 실질적으로 동일하므로 중복되는 설명은 생략한다.

제N 정상 연산 동작(EVALN)이 스캔 체인부(200)의 논리 회로들(210)에 의하여 수행되고 난 후, 테스트 시스템(1000)은 제N+1 로드 동작(LOADN+1)을 수행한다. 제N+1 로드 동작 구간(LOADN+1)에서, 스캔 모드 신호(SCMODE)가 활성화되고, 디코딩 제어 신호(SELY)가 비활성화 상태를 유지하면, 도 1의 테스트 패턴 디코딩부(100)는 제로 패턴(S0) 및 제N 기대 패턴(E1)에 기초하여 인코딩된 스캔인 패턴(SCNI), 예를 들면, 제N 기대 패턴(EN)을 인가 받는다. 도 1의 테스트 패턴 디코딩부(100)는 제N 정상 연산 동작(EVALN)의 결과를 내포하는 스캔아웃 패턴(SCNO) 및 상기 인가 받은 스캔인 패턴(SCNI)에 대하여 디코딩을 수행하고 테스트 패턴(TST)으로서 스캔 체인부(200)에 인가한다. 스캔인 패턴(SCNI)이 제N 기대 패턴(EN)과 실질적으로 동일한 경우에, 테스트 패턴 디코딩부(100)는 제N 정상 연산 동작(EVALN)의 결과를 내포하는 스캔아웃 패턴(SCNO)을 제N 기대 패턴(EN)과 비트단위로 비교한 결과를 테스트 패턴(TST)으로서 스캔 체인부(200)의 플립플롭들(230)에 인가한다. 이 경우에, 스캔아웃 패턴(SCNO)이 피드백되는 과정과 테스트 패턴(TST)이 스캔 체인부(200)에 로드되는 과정은 스캔아웃 패턴(SCNO) 및 테스트 패턴(TST)의 각 비트마다 순차적으로 동시에 수행될 수 있다.

패스-패일 판별 동작 구간(PASS-FAIL CHECK)에서, 스캔 모드 신호(SCMODE)가 활성화되고, 디코딩 제어 신호(SELY)가 비활성화 상태를 유지하면, 스캔 체인부(200)의 플립플롭들(230)에 인가되었던 테스트 패턴(TST)은 도 2 또는 도 10의 패스-패일 판별부(300)에 스캔 클럭(SCNCLK)에 동기하여 비트 단위로 순차적으로 제공된다. 여기에서, 테스트 패턴(TST)은, 상술한 바와 같이, 제N 정상 연산 동작(EVALN)의 결과를 나타내는 스캔아웃 패턴(SCNO)을 제N 기대 패턴(EN)과 비트단위로 비교한 결과를 내포하고 있다. 예를 들면, 제N 정상 연산 동작(EVALN)의 결과와 제N 기대 패턴(EN)이 비트 단위로 모두 일치하는 경우에, 테스트 패턴(TST)은 동일한 길이의 제로 패턴일 수 있다. 제N 정상 연산 동작(EVALN)의 결과와 제N 기대 패턴(EN)이 비트 단위로 일치하지 않는 경우에는, 테스트 패턴(TST)은 상기 일치하지 않는 위치의 비트들에 대해서는 논리 하이 레벨을 가지고 나머지 위치의 비트들에 대해서는 논리 로우 레벨을 가지는 패턴일 수 있다. 도 7과 같은 패스-패일 판별부(300a)는 상기 제공된 테스트 패턴(TST)을 비트 단위로 누적적으로 비교함으로써 스캔 체인부(200)에 대한 상기 패스-패일 테스트를 수행할 수 있다.

다시 도 9 및 도 14를 참조하면, 시드 패턴(SD)은 제1 내지 제N(N은 2이상의 정수) 시드 패턴들(S1,...,SN)을 포함할 수 있다. 기대 패턴(EP)은 제1 내지 제N 기대 패턴들(E1,...,EN)을 포함할 수 있다. 스캔인 패턴(SCNI)은 제1 내지 제N+1 스캔인 패턴들을 포함할 수 있다. 스캔아웃 패턴(SCNO)은 제1 내지 제N+1 스캔아웃 패턴들을 포함할 수 있다. 테스트 패턴(TST)은 제1 내지 제N+1 테스트 패턴들을 포함할 수 있다.

이 경우에, 테스트 장치(2000)의 테스트 패턴 인코딩부(2100)는, 제1 로드 동작 구간(LOAD1)에서, 제1 시드 패턴(S1) 및 논리 로우 패턴(E0)에 대하여 상기 인코딩을 수행하여 제1 스캔인 패턴(SCNI)을 생성할 수 있다. 테스트 패턴 인코딩부(2100)는 상기 제i(i은 2이상 N이하의 정수) 로드 동작 구간에서, 상기 제i 시드 패턴 및 제i-1 기대 패턴에 대하여 상기 인코딩을 수행하여 상기 제i 스캔인 패턴을 생성할 수 있다. 테스트 패턴 인코딩부(2100)는, 제N+1 로드 동작 구간(LOADN+1)에서, 상기 논리 로우 패턴 및 제N 기대 패턴에 대하여 상기 인코딩을 수행하여 상기 제N+1 스캔인 패턴을 생성할 수 있다.

피검사 장치(10)의 테스트 패턴 디코딩부(100)는, 상기 제i 로드 동작 구간에서, 상기 제i-1 시드 패턴에 응답하여 스캔 체인부(200)에 의하여 생성되는 상기 제i-1 스캔아웃 패턴이 상기 제i-1 기대 패턴과 일치하는지 여부에 따라 상기 제i 시드 패턴을 디코딩할 수 있다. 테스트 패턴 디코딩부(100)는, 상기 제i 로드 동작 구간에서, 상기 디코딩 결과를 상기 제i 테스트 패턴으로서 스캔 체인부(200)에 인가할 수 있다.

다시 도 10 및 도 14를 참조하면, 패스-패일 판별부(300)는, 패스-패일 판별 동작 구간(PASS-FAIL CHECK)에서, 상기 제N 테스트 패턴에 기초하여 스캔 체인부(201)를 스캔한 결과에 상응하는 제N+1 스캔아웃 패턴(SCNO)의 논리 레벨값들을 누적적으로 비교함으로써 스캔 체인부(201)의 테스트 대상 논리 회로들에 대한 패스-패일 테스트를 수행할 수 있다.

도 15는 본 발명의 실시예들에 따른 스캔 테스트 방법을 나타내는 흐름도이다.

도 1, 도 2, 도 9, 도 10, 도 12 및 도 15를 참조하면, 피검사 장치(10)에 대하여 스캔 테스트를 수행함에 있어서, 시드 패턴(SD) 및 기대 패턴(EP)에 기초하여 인코딩된 스캔인 패턴(SCNI)을 생성(S100)한다. 스캔 체인부(200)에 의하여 피드백된 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 테스트 패턴(TST)을 생성(S200)한다. 테스트 패턴(TST)에 기초하여 생성된 스캔아웃 패턴(SCNO)을 피드백(S300)한다. 여기서, 스캔아웃 패턴(SCNO)은 도 1의 스캔 체인부(200)에 의하여 생성될 수 있다. 적어도 하나의 시드 패턴(SD)에 기초한 스캔 체인부(200)에 대한 스캔이 수행되고 난 후 스캔아웃 패턴(SCNO)에 기초하여 패스-패일 테스트를 수행(S400)한다.

도 15의 단계들(S200, S300, S400)은 도 1 또는 도 2의 테스트 시스템에 의하여 수행될 수 있으므로 중복되는 설명은 생략한다. 도 15의 단계들(S100, S200, S300, S400)은 도 9 또는 도 10의 테스트 시스템에 의하여 수행될 수 있으므로 중복되는 설명은 생략한다.

이와 같이, 본 발명의 실시예에 따른 스캔 테스트 방법은, 시드 패턴(SD) 및 기대 패턴(EP)에 기초하여 인코딩을 수행함으로써 스캔인 패턴(SCNI)을 생성하고, 스캔인 패턴(SCNI) 및 스캔아웃 패턴(SCNO)에 기초하여 디코딩을 수행하여 시드 패턴(SD)에 관계되는 테스트 패턴(TST)을 생성하고, 테스트 패턴(TST)을 스캔 체인부(200)에 인가함으로써, 스캔 체인부(200)의 논리 회로들에 대한 스캔 테스트를 효율적으로 수행할 수 있다.

상기 블록도와 순서도에 나타난 각각의 블록 또는 블록의 집합들의 동작이나 기능들은 하드웨어 또는 소프트웨어 기반으로 다양한 형태로 구현될 수 있음을 이해하여야 한다. 상기 블록도와 순서도에 나타난 블록 또는 블록의 집합들의 동작이나 기능을 구현하기 위한 구조나 수단을 생성할 수 있도록, GPP(General Purpose Processor), SPP(Special Purpose Processor)를 탑재한 컴퓨터, 그 외 프로그램이 가능한 장치에 의해 소프트웨어 기반으로도 구현될 수 있음을 이해하여야 한다.

이상 본 발명의 실시예들에 따른 반도체 장치에 대하여 설명의 편의를 위하여 스캔 체인부가 포함하는 스캔 체인의 수, 각 스캔 체인이 포함하는 플립플롭들 및 논리 회로들의 수를 제한하여 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 피드백된 스캔아웃 패턴 및 스캔인 패턴에 기초하여 디코딩하여 테스트 패턴을 생성함으로써 상기 스캔 체인부에 대한 스캔 테스트를 수행하기 위하여 상기 스캔 체인부는 더 많은 수의 스캔 체인, 플립플롭들 및 논리 회로들을 포함할 수 있음을 이해하여야 할 것이다. 설명의 편의를 위하여, 반도체 장치 및 테스트 장치에서 각각 수행되는 디코딩 및 인코딩이 배타적 논리합 연산인 경우를 예를 들어 설명하였으나, 스캔인 패턴을 생성하기 위한 인코딩에 이용되는 기대 패턴과 상기 디코딩에 이용되는 스캔아웃 패턴이 실질적으로 동일한 경우 상기 인코딩에 이용되는 시드 패턴을 복원할 수 있는, 다양한 인코딩 및 디코딩 연산이 적용될 수 있다.

본 발명은 스캔 테스트를 지원하는 회로를 포함하는 임의의 장치에 유용하게 이용될 수 있고, 특히 저속의 입출력 드라이브를 구비하는 반도체 메모리 장치, 반도체 칩, 반도체 모듈, 메모리 카드, 메모리 스틱, 식별 카드, 보안 카드 및 이를 채용하는 각종 전자 장치 및 시스템 등에 더욱 유용하게 이용될 수 있다.

상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

1. 시드 패턴 및 기대 패턴에 기초하여 인코딩된 스캔인 패턴(scan-in pattern)을 외부 테스트 장치로부터 수신하고, 상기 스캔인 패턴 및 스캔아웃 패턴(scan-out pattern)에 기초하여 테스트 패턴을 생성하는 테스트 패턴 디코딩부; 및
   상기 테스트 패턴에 기초하여 논리 연산을 수행하여 상기 스캔아웃 패턴을 상기 패턴 디코딩부로 피드백하는 스캔 체인부를 포함하는 반도체 장치.
2. 제1항에 있어서, 상기 테스트 패턴 디코딩부는
   상기 스캔인 패턴 및 상기 스캔아웃 패턴에 대하여 상기 인코딩에 상응하는 디코딩을 수행함으로써 디코딩된 시드 패턴을 출력하는 디코딩 블록; 및
   디코딩 제어 신호에 기초하여 상기 디코딩된 시드 패턴 또는 상기 스캔인 패턴을 상기 테스트 패턴으로서 선택적으로 출력하는 스위칭 블록을 포함하는 반도체 장치.
3. 제2항에 있어서,
   상기 스캔인 패턴은 상기 시드 패턴 및 상기 기대 패턴에 대하여 배타적 논리합(exclusive OR; XOR)을 수행하여 생성되고,
   상기 디코딩 블록은
   상기 스캔인 패턴 및 상기 스캔아웃 패턴 각각의 비트들에 대하여 배타적 논리합 연산을 수행하여 상기 디코딩된 시드 패턴을 생성하는 것을 특징으로 하는 반도체 장치.
4. 제1항에 있어서 상기 테스트 패턴 디코딩부는
   디코딩 제어 신호에 기초하여 논리 로우 레벨을 가지는 패턴 또는 상기 스캔아웃 패턴을 선택적으로 출력하는 스위칭 블록; 및
   상기 스캔인 패턴 및 상기 스위칭 블록의 출력에 대하여 상기 인코딩에 상응하는 디코딩을 수행함으로써 상기 테스트 패턴을 출력하는 논리 연산 블록을 포함하는 반도체 장치.
5. 제1항에 있어서, 상기 테스트 패턴 디코딩부는
   상기 스캔아웃 패턴이 상기 기대 패턴과 일치하면 상기 시드 패턴을 출력하고, 상기 스캔아웃 패턴이 상기 기대 패턴과 일치하지 않으면 상기 시드 패턴과는 다른 논리 레벨을 가지는 패턴을 출력하는 것을 특징으로 하는 반도체 장치.
6. 제1항에 있어서, 상기 스캔 체인부는
   스캔 모드 신호에 기초하여 선택적으로 상기 스캔아웃 패턴을 상기 패턴 디코딩부로 피드백하거나 상기 논리 연산을 수행하는 것을 특징으로 하는 반도체 장치.
7. 제1항에 있어서,
   스캔 클럭에 동기하여 상기 스캔아웃 신호를 상기 테스트 패턴 디코딩부에 인가하는 피드백 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
8. 제1항에 있어서,
   상기 스캔 체인부의 패스-패일 테스트를 수행하기 위한 상기 스캔인 패턴을 상기 외부 테스트 장치로부터 인가 받는 단일의 패드를 더 포함하는 반도체 장치.
9. 제1항에 있어서,
   최종 스캔아웃 패턴의 논리 레벨값들을 누적적으로 비교함으로써 스캔 체인 내의 테스트 대상 논리 회로들에 대한 패스-패일 테스트를 수행하는 패스-패일 판별부를 더 포함하고,
   상기 최종 스캔아웃 패턴은, 복수의 시드 패턴에 기초한 스캔이 수행된 후 상기 스캔 체인부에 의하여 출력되는 것을 특징으로 하는 반도체 장치.
10. 시드 패턴 및 기대 패턴에 기초하여 인코딩된 스캔인 패턴(scan-in pattern)을 생성하는 테스트 장치; 및 적어도 하나의 피검사 장치를 포함하고,
    상기 적어도 하나의 피검사 장치 각각은
    상기 스캔인 패턴을 상기 테스트 장치로부터 수신하고, 상기 스캔인 패턴 및 스캔아웃 패턴(scan-out pattern) 에 기초하여 테스트 패턴을 생성하는 테스트 패턴 디코딩부; 및
    상기 테스트 패턴에 기초하여 논리 연산을 수행하여 상기 스캔아웃 패턴을 상기 패턴 디코딩부로 피드백하는 스캔 체인부를 포함하는 테스트 시스템.

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