JPH02300826A - 検査システムの動作方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は一般に論理回路の検査の分野に関し、具体的に
は検査中の論理回路の伝播遅延の指示を行なうことに関
する。

Ｂ、従来の技術 現在の集積回路論理チップが複雑になりその密度が増大
するにつれて、論理回路の動作を確実かつ効率的に検査
する必要がより切実になってきている。こうした１つの
検査方法は、いわゆる「レベル感知走査設計Ｊ　　（Ｌ
ＳＳＤ）検査である。要約すると、ＬＳＳＤ検査では、
シフト・レジスタ・ラッチ（Ｓ　ＲＬ　）の連鎖を検査
中の内部論理回路の入出力端に接続する。検査データを
ＳＲＬの１つの連鎖（入力連鎖）に順次印加する。入力
シフト・レジスタが一杯になると、データは検査中の論
理回路中を伝播して、ＳＲＬの第２の連鎖（出力連鎖）
に書き込まれる。次いで、獲得したデータを順次走査し
て期待されるデータと比較する。

ＬＳＳＤ検査は、獲得したデータが期待されるデータに
一致しないとき、論理回路が適切に機能していないこと
を示す。この−膜形式の機能性検査は、「固有障害」検
査と呼ばれる。というのは、この検査は、検査中の論理
回路中に永続的（または固有）エラーが存在するかどう
かを決定するからである。

しかし、検査中の論理回路の機能性を確認するとともに
、論理回路中の伝播遅延を検査することも望ましい。す
なわち、固有障害検査で、論理回路が望ましい機能を達
成することを確認した場合でさえ、その回路は、それが
指定時間内に論理信号を生成できない場合、その性能仕
様を溝たしていない。伝播遅延を決定し伝播遅延障害を
検出する検査は、「性能」検査または過渡障害検査と呼
ばれている。

固有障害検査と性能検査とを行なう論理回路検査方法を
開示した参照文献がいくつかある。こうしたシステムで
は、論理回路中で臨界経路を定義する。検査信号は設定
された時間内にこの臨界経路中を伝播しなければならな
い。すなわち、固有障害検査の結果は、上記に記載され
たように期待されるデータを獲得されたデータと比較す
ることにより与えられる。性能検査の結果は、信号が臨
界経路中を時間内に伝播しない場合、それらは受け取ら
れず、性能障害を示すという形で与えられる。コモニツ
キ（Ｋｏｍｏｎｙｔｓｋｙ　）の論文「技術の統合が完
全なシステム自己検査をもたらす（Ｓｙ、ｎｔｈｅｓｉ
ｓ　　ｏｆ　　Ｔｅｃｈｎｉｑｕｅｓ　　Ｃｒｅａｔｅ
ｓ　　ＣｏｍｐｌｅｔｅＳｙｓｔｅｍ　　５ｅｌｒ−Ｔ
ｅｓｔ）Ｊ　　１　Ｅｌｅｅｔｒｏｎｉｅｓｌ　１　９
　８　３年３７１１０日、Ｉ）ｐ、１１０−１１５、及
び米国特許出願第０８２３１０号明細書を参照のこと。

しかし、こうした技術は、複数のタイミング・セットを
用いずにテスタで実施することは不可能である。こうし
た問題を、第２図と第３図を参照して以下に説明する。

これらの図は、それぞれＬＳＳＤ固有障害検査を実行で
きる検査システムを使って実行された従来の固有障害検
査の、慨念化されたＬＳＳＤ構成図とサイクル・タイミ
ングを示している。

第２図に示すように、ＳＲＬ連鎖１０は、ＳＲ１、マス
タ・ラッチＬ１とスレーブ・ラッチＬ２の２つの対１２
．１４から構成される。第１のＳＲＬ対１２のＬ　Ｌラ
ッチは、論理入力として第１のクロック信号Ａ／Ｃ，第
２の制御信号５Ｇ（ｒスキャン・ゲート」）、第３のデ
ータ信号５ＩＯ（「スキャン・イン」）及び第４のデー
タ信号ＤＩＯを受け取る。第１の５ＲＬ１２のＬ２ラッ
チは、論理入力としてＬ１出力（図示せず）及びクロッ
ク信号Ｂを受け取る。第１のＬ２ラッチの出力は、第２
のＳＲＬ対１４のＬ１ラッチのＳＩＸデータ入力である
。データ信号ＯＩＬはデータ信号ＤＩＯとは異なること
に注意されたい。第２のＳＲＬ対の残りの要素は、上記
の第１のＳ　ＲＬ対の要素と同じである。出力ＳＲＬ連
鎖２０では、ＬｊラッチへのＤＩＯとＤ１１入力は、検
査中の論理回路の出力から取り出されることに注意され
たい（「組合せ論理回路（ＬＵＴ）Ｊと記した枠）。出
力ＳＲＬの残りの要素は、同じ入力を受け取り、上記の
入力ＳＲＬとほぼ同じ機能を実施する。

動作に際しては、ＳＧ倍信号走査（または直列）モード
を選択するとき、走査人力ＳＩＯまたはＳ１１のデータ
は、Ａ／ＣクロックがパルスするときにＬ１ラッチが獲
得する（「パルスする」とは、クロックを活動状態にす
る立」−りまたは立下りを意味する。第３図の波形図で
は、Ａ／Ｃクロックは立上り時に「パルスする」）。Ｓ
Ｇ倍信号並列モードを選択するとき、データ入力ＤＩＯ
またはＤＩＩのデータは、Ａ／Ｃクロックがパルスする
ときにＩ、１ラツチが獲得する。すなわち、ＳＧクロッ
クの状態によって、どちらの入力からＬ１ラッチがデー
タを獲得するかが決まる。

Ｌ２ラッチでは、データはＢクロックをパルスすること
によりＬｌから獲得される。データは一般にＬ２スレー
ブ・ラッチからＬＵＴで直接利用可能である。Ｌ２ラッ
チの出力はまた、８１１人力として各ＳＲＬ連鎖の第２
の１，１にも送られることに注意されたい。すなわち、
８Ｇが直列モードでありＡ／Ｃクロックがパルスすると
き、Ｌｌラッチは、直前のＬ２ラッチから供給されるデ
ータを獲得する。Ｓ　Ｇが並列モードでＡ／Ｃクロック
がパルスするとき、前のＬ２の出力は無視され、Ｌｌは
ＤＩＯ１Ｄ１１入力に供給されるデータを獲得する。

次に・入出力ＳＲＬ連鎖の従来の動作を、第３図の波形
図を参照してより詳細に説明する。サイクルＣ１−Ｃ８
は、検査信号を生成するテスタのマシン（またはタイミ
ング）サイクルである。各マシン・サイクルでは、検査
パターンの新しい検査ベクトルまたは検査パターンが検
査中の装置に導入される。こうしたマシン・サイクルは
、デバイスの固有速度に比べ通常非常に長い。テスタ・
マシン・サイクルは、検査中のデバイス中の遅延の長さ
の５０倍以上となることがある。最初の数マシン・サイ
クル（Ｃ１、Ｃ２）中に、ＳＧ倍信号、ＳＲＬが直列モ
ードであることを示す。こうしたサイクル中に、検査デ
ータがＳＲＬ対１２のＬ１ラッチのＳＩＯ入力端に一時
に１ビツトずつ供給される。サイクルＣ１で、最初の検
査ビットが第１のＳＲＬ対１２によりラッチされる（す
なわち、Ａ／ＣクロックがパルスしてＬｌに検査ビット
をラッチさせ、次にＢクロックがパルスしてＬ２に検査
ビットをラッチさせる）。サイクルＣ２で、（ＳＲＩ、
対１２のＬ２ラッチからのＳＩＸ入力端で利用できる）
最初の検査ビットが、第２のＳＲＬ対１４によりラッチ
され、第２の検査ビットが最初のＳ　ＲＬ対１２により
ラッチされる０すなわち、サイクルＣ２の終りまでに、
最初の検査ビットが第２のＳＲＬ対１４のＬ２出力端に
供給され、第２の検査ビットが最初のＳＲＬ対１２のＬ
２出力端に供給される。

この特定の例では、サイクルＣ２の終りまでに、検査デ
ータの順次走査が終了する。実際には、第２人力ＳＲＬ
内に図に示す２つのＳＲＬ対よりも多くのＬ　１−　Ｌ
　２ラツチ対があることがある。しかし、この動作説明
は、第２図に示した２つのＬｌ−Ｌ２対が入力ＳＲＬ連
鎖の最後の２つのＳＲＬを構成するこうした実施例でも
同様にあてはまる。同様に、実際には、検査中のデバイ
スの論理回路にデータを供給するＬｌ、Ｌ２ラッチ対の
こうした連鎖がいくつかあることもある。こうしたＬｌ
とＬ２はすべて、本明細書に記載したのと同じ方式で同
時に制御される。

サイクルＣ３でＮＳＣクロックが変化して、直列モード
から並列モードに切り替尤る。ＳＧクロックが処理前に
完全に伝播されるように、他のクロック信号はこのサイ
クル中に状態を変えないことに注意されたい。

サイクルＣ４で、Ａ／Ｃクロックがパルスするとき、Ｓ
ＲＬのＤＩＯ，Ｄ１１入力端に提示されたデータを、Ｌ
ｌが獲得する。出力ＳＲＬ連鎖２０中で、ＬＵＴからの
論理データ（またはデータ・ビット）が、それぞれ第３
及び第４のＳＲＬ対２２．２４の入力ＤＩＯ及びＤＩＩ
で利用可能となる。ＳＧは並列モードなので、ＳＩデー
タ入力端で利用可能などんなデータもＬｌは獲得しない
。

サイクルＣ５で、Ｂクロックがパルスし”Ｃ１Ｌ２ラツ
チにＬ１ラッチからのデータを獲得させる。

並列モードで出力ＳＲＬを動作さぜるためのＡ／Ｃクロ
ック及びＢクロックの活動化は、別々のサイクルＣ４、
Ｃ５で行なわれることに注意されたい。これは、「フラ
ッシュ」状態（すなわち、ラッチなしのデータの通過）
を生成するクロック・オーバラップが起こらないように
するためである。

次に、サイクルＣ６中に、ＳＧ信弓入力は直列モードを
選択し、ＳＲＬの動作モードが並列から直列にもどる。

サイクルＣ７で、検査中のデバイスの１次出力ピン」二
のデータ・ビットが獲得される。サイクルＣ８から始め
て、検査ビットが入力ＳＲＬ連鎖１０に印加されたのと
同様にして、出力ＳＲＬ連鎖２０からデータ・ビットが
走査される。すなわち、Ａ／ＣクロックがサイクルＣ８
でパルスするとき、第３のＳＲＬ対２２のＬ２ラッチか
らのデータ・ビットが、Ｓ１１人力を介して第４のＳ　
ＲＬ対２４のＬｌによりラッチされる。

Ｂクロックがパルスするとき、テスタによる走査のため
、そのデータ・ビットが第４のＳＲＬ対２４のＬ２によ
りラッチされる。同時に、第３のＳＲＬ対２２のＬ２は
、以前のＬｌ−Ｌ２対からのデータ・ビット（がある場
合、それ）をラッチしている。

上記の通常の固有障害検査サイクルでは、性能検査及び
過渡障害検査の助けとならない広い時間ウィンドウが提
示される。第３図に示すように、最終的ピット検査パタ
ーンは、サイクルＣ２のＢクロックが活動化するとすぐ
に論理回路中を伝播し始める。有効な結果を提供するに
は、データは、Ａ／ＣクロックがサイクルＣ４で非活動
状態になるときまでに出力ＳＲＬのＬ１ラッチに到達し
なければならない。第３図にｒＴＰＪとして示したこの
割り振られた伝播遅延（以後「検査ウィンドウ」と呼ぶ
）はやっかいであるとは見えないが、実際には、各テス
タ・サイクルは最高５０×検査マシン・サイクルになり
得る。例を挙げると、クロック・パルスが幅２０ナノ秒
の場合、検査ウィンドウＴＰはｊマイクロ秒以上になり
得る。時間の大半は安定待ち時間として使用される。実
際上の問題として、チップ処理技術に応じて、大半の論
理回路は、伝播遅延がマシン・サイクルよりずっと短く
なるように設計されている。すなわち、従来の固有障害
Ｌ　Ｓ　Ｓ　Ｄクロッキング・パターンを用いて、性能
／過渡障害検査を実行することはできない。

Ｃ１発明が解決しようとする課題 性能検査の必要性は、製造プロセスで２つの異なる場合
に発生する。性能検査が必要になる最初の場合は初期設
計検査である。すなわち、初期製造部品が利用可能にな
ったとき、論理設計及び製造プロセスで性能仕様を満た
すチップを作成できることを確認するために性能検査が
必要となる。

性能検査が必要となる第２の場合は、大量生産スクリー
ニングである。すなわち、大量生産中に、（ａ）特定の
チップが性能仕様を滴だす（すなわち、性能に関する欠
陥がない）かどうか、及び（１））製造プロセスで仕様
通りの製品が提供されているかどうかを決定するために
チップを分析する。

したがって、検査システム全体の複雑さや費用を余り増
加させずに、固有障害検査及び過渡障害検査を行なうこ
とができる走査検査が、当分野では求められている。

０１課題を解決するための手段 したがって、本発明の目的は、固有障害検査と過渡障害
検査の両方を実行できる走査検査を提供することにある
。

本発明の目的には、検査システム全体の複雑さまたは費
用を増加させずに、固有障害走査検査と過渡障害走査検
査の両方を提供することも含まれる。

本発明の」−記及びその他の目的は、各テスタ・サイク
ル中でＡ／Ｃクロックの前にＢクロックを活動化するこ
七により実現される。すなわち、エサイクルで、自然に
発生するＢ−Ａ／Ｃクロックが最小の検査ウィンドウＴ
Ｐをもたらすので、クロックの周期性を特定のサイクル
で変更する必要はない。すなわち、現在の固有障害ＬＳ
ＳＤ検査を行なえる走査検査機器で、複雑さまたは費用
を増加させずに、固有障害検査と過渡障害検査の両方を
行なうことができる。

Ｅ、実施例 第１図に示すように、本発明では、Ａ／ＣクロックとＢ
クロックが生成されるすべてのマシン・サイクルで、Ａ
／Ｃクロックの前にＢクロックが発生する。すなわち、
Ｂクロ・７りがそのサイクルで前に発生し、Ａ／Ｃクロ
ックがそのサイクルで後に発生する。これは、第３図に
示す従来のクロック列の周期性とは反対である。さらに
、ＢクロックとＡ／Ｃクロックは、サイクル内の正確に
同じ場所で発生するので、テスタに対して１つのタイミ
ング・セットだけですむ。

次に、第１図のクロック列を利用した第２図の走査検査
システムの動作について説明する。サイクルＣＩと０２
では、データは入力Ｓ　ＲＬ　’ＡＡ鎖１鎖中０中次シ
フトされる。第１図のＳＧ倍信号第２図のＳＧ倍信号厳
密に同じ波形をもっことに注意されたい。すなわち、サ
イクルＣ１と０２では、ＳＧ倍信号直列モードである。

Ｃ１でＢクロックがパルスすると、Ｌ２への入力端に供
給されるどんな検査ビットもラッチされる。説明を容易
にするために、この時点でＬ２入力端に検査ビットがな
いと仮定する（実際には、従来の長さの入力ＳＲＬ連鎖
では、こうした検査ビットが利用可能である）。サイク
ルＣ１でＡ／Ｃクロックがパルスすると、最初の検査ビ
ットがＳＩＯ入力端で利用可能となり、最初のＳＲＬ対
１２のＬｌによりラッチされる。次にサイクルＣ２で、
Ｂクロックがノでルスして、最初の検査ビットを対１２
のＬ２によってラッチさせる。サイクルＣ２でＡ／Ｃク
ロックがパルスすると、最初の検査ビットが第２のＳＲ
Ｌ対１４のＬｌによって獲得され、したがって対応する
Ｌ２ラッチで利用可能となる。同時に、第２の検査ビッ
トが最初のＳＲＬ対１２のＬｌにより獲得され、同様に
、この検査ビットもその対応するＬ２ラッチで利用可能
となる。

上記に示したように、各サイクルでＡ／Ｃクロックの前
にＢクロックをパルスさせることの効果として、単一テ
スタ・サイクルで、あるＳＲＬ対から次のＳ　ＲＬ対に
検査ビットが転送される。第３図に示す従来の固有障害
検査シーケンスでは、１つのＬｌ−Ｌ２対から次の対へ
の検査ビットの転送は、ｍ数のテスタ・サイクルにまた
がって行なわれる。

この相違の資味は、第３図（従来の固有障害検査）と第
１図（本発明）の０２サイクルの終りでの検査ビットの
相対位置を比較するとわかる。第３図では、Ｃ２サイク
ルの終りに、完全な検査ビット・パターンがＬ２人力Ｓ
ＲＬにより獲得され、検査ビットは検査中の論理回路中
を伝播し始める。

第１図では、Ｃ２サイクルの終りに、完全な検査ビット
・パターンがＬ２ラッチにより獲得されず、Ｌ２ラッチ
への入力端で利用可能である。すなわち、本発明では、
完全な検査ビット・パターンは、Ｃ２サイクルの終りに
検査の論理回路中を伝播し始めない。すなわち、ＳＧク
ロックが活動化してＬ１ラッチの動作を直列モードから
並列モードに変更する中間サイクルＣ３の間、検査ビッ
トはＬ１人力ＳＲＬ内に「保持」される。一方、第３図
のプロセスでは、検査ビット・パターンは、Ｃ３サイク
ルの間中検査中の論理回路中を伝播することができ、検
査ウィンドウＴＰの広いギャップを引き起こす。

第１図を参照すると、サイクルＣ４で、Ｂクロックがパ
ルスして、完全な検査ビット・パターンをＳＲＬ対１２
．１４のＬ２ラッチにラッチｌノＮ検査ビットが検査中
の論理回路中を伝播し始める。

サイクルＣ４の後半で、Ａ／Ｃクロックがパルスする。

ＳＧ倍信号サイクルＣ４中並列モードにあるので、出力
ＳＲＬのＬ１ラッチは入力ＤＩＯとＤｊｌで論理回路か
ら利用可能なデータを獲得する。すなわち、Ａ／Ｃクロ
ックがサイクルＣ４で非活動化する時までに、すべての
データ・ビットがＬ　１によって完全にラッチされて、
有効にならな０ればならない。Ｃ５サイクルで、Ｂクロ
ックがパルスして、ＬＬ検査データ・ビットをＬ２に書
き込み、サイクルＣ８（ＳＧクロックが非活動化して、
ＬＬ動作を並列モードから直列モードに変更する間）の
後、Ａ／Ｃクロックが０７でパルスして、出力ＳＲＬか
ら検査データ・ビットを順次シフトするプロセスを開始
する。

第３図と第１図を参照すると、本発明の意味は、検査ウ
ィンドウＴＰを比較することによってわかる。本発明で
は（第１図）、Ａ／Ｃクロックの前にＢクロックを発生
させることにより、データが入力ＳＲＬのＬ２ラッチで
利用可能になる前に、サイクルＣ３でシステムを直列モ
ードから並列モードに切り替えることができる。言い換
えれば、データはすべて１サイクル内（Ｃ４サイクル）
で、入力Ｌ　２ラツチにより獲得され、検査中の論理回
路中を伝播し、出力Ｌ１ラッチにより獲得される。

すなわち、Ａ／Ｃクロックの前にＢを利用することによ
り、従来技術のよ・５に複数のマシン・サイクルにまた
がるのではなく、１マシン・サイクル内で検査ビットが
あるｉ、　１−Ｌ　２対から他の対に転送され、したが
って入力シフト・レジスタ・ラッチのすべてのし２ラツ
チの出力端でデータを利用可能にする最後のＢクロック
を開始する前に、直列／並列モードを切り替えることが
できる。

中間サイクルがないので、本発明は、−緒に追加された
２つのクロックと同じほど狭い検査ウィンドウを提供す
る。たとえば、パルス幅を２０ナノ秒とし、クロック・
パルスの端部間の遅延をゼロと仮定すると、本発明は、
固有障害検査から１マイクロ秒より大きいＴＰではなく
、４０ナノ秒の検査ウィンドウＴＰ（すなわち、Ａ／Ｃ
パルスとＢパルスの組み合わせた幅）を生成する０クロ
ック・パルス端部間の時間の長さを増加させること（す
なわち、Ｂクロックの立下りとＡ　／Ｃクロックの立上
りの間に若干の遅延を導入すること）、クロックのパル
ス幅を減少させること、あるいは検査中の論理回路の性
能仕様に合致するように検査ウィンドウＴＰを最適化す
ることは容易なはずである。

Ａ／Ｃの前にＢを発生させるようにクロッキングを変更
することに加えて、検査結果を提供するために２つのパ
ルスを追加した。第３図と第１図のサイクルＣ４を比較
すると、第３図にないＢパルスが第１図で発生ずる。サ
イクルＣ７では、第３図にないＡ／Ｃパルスが第１図で
発生ずる。これらのパルスは、Ａ／Ｃクロックの前のＢ
クロック発生を補償するために、第１図に追加したもの
である。サイクルＣ４では、論理回路を刺激するため入
力ＳＲＬのロードを完了するのにＢクロックが必要であ
る。サイクルＣ７では、各出力ＳＲＬから獲得されたデ
ータの直列走査が、期待されたデータと正確に時間的に
整合されるように、Ａ／Ｃクロックが追加される。

Ｆ８発明の効果 すなわち、本発明は、検査機器に複雑さまたはコストを
導入することなく、極めて柔軟で正確な性能検査及び過
渡障害検査を提供する。従来の検査機器は、異なるサイ
クルにおいてクロックの周期性を変更することはできな
い。すなわち、各クロックの立上り及び立下り（端部）
のタイミングが、Ａ／ＣクロックとＢクロックが生成さ
れるすべてのサイクルで同じでなければならない。本明
細書に記載したようにすべてのサイクルでクロック信号
の周期性を変更することにより、唯一の特定のサイクル
でだけのＡ、Ｂ周期性の変更を行なえばすむため、コス
ト及び複雑さを増加させずに狭い検査ウィンドウが定義
される。実際に、本発明は、通常固有障害検査を実行で
きるどんな検査機器ででも利用できる。

本発明の特徴は、過渡障害検査と固有障害検査の両方が
一時に実行できることである。すなわち１出力検査デー
タがエラーを示すとき、そのエラーは固有障害または過
渡障害によるものである＠エラーが固有障害かそれとも
過渡障害かを知りたい場合、従来の固有障害検査（Ｂの
前のＡ／Ｃ）と本発明の過渡障害検査（Ａ／Ｃの前のＢ
）を別々にテスタで実行することもできる。論理回路が
固有障害検査に合格したが、過渡障害検査に失格した場
合、信号伝播の問題がある。論理回路が両方の検査に失
格した場合は、固有障害が指示される。

【図面の簡単な説明】

第１図は、本発明のクロック信号の波形図である。 第２図は、従来技術の代表的な走査検査システムの概略
図である。 第３図は、第１図に示したクロック信号の代表的な波形
図である。

Claims (3)

【特許請求の範囲】
1. （１）検査データを受け取る第１部分及び受け取った検
   査データを検査中の論理回路に送る第２部分を有する第
   １手段と、検査中の論理回路からデータを受け取る第１
   部分及びそのデータを分析器に送る第２部分を有する第
   ２手段と、前記第１及び第２手段の第１部分を使用可能
   にする第１クロック信号を生成する第１信号源と、前記
   第１及び第２手段の第２部分を使用可能にする第２クロ
   ック信号を生成する第２信号源とを含む、論理ネットワ
   ークを検査するための複数のタイミング・サイクルで動
   作する検査システムにおいて、 すべての検査データが第１手段によって受け取られるま
   で、複数のタイミング・サイクルの間、第２クロック信
   号を、次いで第１クロック信号を順に繰り返してストロ
   ーブすることにより、前記第１手段に順次検査データを
   書き込むステップ、単一タイミング・サイクルの間に、
   第２クロック信号をストローブすることにより、検査中
   の論理ネットワークに第１手段の第２部分から検査デー
   タを並列に送り、次いで第１クロック信号をストローブ
   することにより、検査中の論理ネットワークから対応す
   る論理データを受け取るステップ、及び すべての論理データが読み取られるまで、複数のタイミ
   ング・サイクルの間、第２クロック信号を、次いで第１
   クロック信号を順に繰り返してストローブすることによ
   り、第２手段から前記論理データを読み出すステップ、 を含む改良された動作方法。
2. （２）検査データを論理回路に供給するための複数のメ
   ンバを含む入力ラッチ連鎖と、論理回路から比較機構に
   対応する論理データを供給するための複数のメンバを含
   む出力ラッチ連鎖とを含む、複数のタイミング・サイク
   ルの間に論理回路に対する一連の走査テストを実行する
   ための装置において、検査データが論理回路中を伝播さ
   れ、対応する論理データが１つのタイミング・サイクル
   で出力ラッチ連鎖によってラッチされるように、データ
   が走査検査シーケンスを通じて単一タイミング・サイク
   ル内に前記ラッチ連鎖のメンバ間で転送されるという、
   改良された動作方法。
3. （３）複数のＬ１−Ｌ２ラッチ対を含む入力ＳＲＬ連鎖
   と、複数のＬ１−Ｌ２ラッチ対を含む出力ＳＲＬ連鎖と
   を含み、Ｌ１がＡ／Ｃクロックによって使用可能にされ
   、Ｌ２ラッチがＢクロックによって使用可能にされる、
   複数のマシン・サイクル中に論理回路に対する一連のＬ
   ＳＳＤ検査を実行するための装置において、両方のクロ
   ックがトリガされるすべてのサイクルでＡ／Ｃクロック
   の前にＢクロックをトリガして、過渡障害検査のための
   検査伝播ウィンドウを定義することを含む改良された動
   作方法。