KR20050051856A - 디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법 - Google Patents

디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법 Download PDF

Info

Publication number
KR20050051856A
KR20050051856A KR1020030085519A KR20030085519A KR20050051856A KR 20050051856 A KR20050051856 A KR 20050051856A KR 1020030085519 A KR1020030085519 A KR 1020030085519A KR 20030085519 A KR20030085519 A KR 20030085519A KR 20050051856 A KR20050051856 A KR 20050051856A
Authority
KR
South Korea
Prior art keywords
scan
input
semiconductor device
mode
flip
Prior art date
Application number
KR1020030085519A
Other languages
English (en)
Inventor
성낙희
박재홍
임경묵
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030085519A priority Critical patent/KR20050051856A/ko
Publication of KR20050051856A publication Critical patent/KR20050051856A/ko

Links

Classifications

    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318522Test of Sequential circuits
    • G01R31/318525Test of flip-flops or latches
    • GPHYSICS
    • G01MEASURING; TESTING
    • G01RMEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317Testing of digital circuits
    • G01R31/3181Functional testing
    • G01R31/3185Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541Scan latches or cell details

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

주사 체인을 이용하여 디버깅을 수행하기 위한 반도체 장치 및 이를 이용하여 디버깅을 수행하는 방법이 개시된다. 반도체 장치를 정상 모드에서 동작시키면, 내부이 각 기능 블록들은 소정의 입력에 상응하는 출력신호를 발생시킨다. 이어서, 주사 체인을 형성하여 기능 블록들의 출력을 주사 체인에 입력한다. 기능 블록들의 출력신호는 주사 체인을 형성하는 다수의 플립-플롭들에 저장되며, 플립-플롭에 입력되는 내부 클럭에 따라 순차적으로 반도체 장치 외부로 출력된다. 또한, 개별적으로 형성된 하나 이상의 주사 체인을 직렬로 형성하여 주사 체인의 길이를 확장할 수 있다. 주사 체인의 길이는 각각의 주사 체인 사이에 멀티플렉서를 위치시키고 이를 제어하여 그 길이를 확장할 수 있다. 이를 위하여 반도체 장치는 모드 제어부, 주사 체인 및 입출력 단자를 구비한다.

Description

디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을 이용한 디버깅 방법{Semiconductor device having a scan chain for debugging and Debugging Method using the scan chain}
본 발명은 반도체 장치(semiconductor device)의 테스트를 용이하게 하기위한 디에프티(Design for Testibility)에 관한 것으로 더욱 상세하게는 반도체 장치 내부에 구비된 주사 체인(scan chain)들을 사용하여 디버깅(debugging)을 수행하는 방법 및 장치에 관한 것이다.
일반적인 반도체 제조 공정에 의해 제조된 반도체 장치는 고장 여부를 검출하기 위해 테스트 공정을 거치게 된다. 제조되는 장치의 전기적 성능의 검사는 테스터(tester)라는 장비가 수행하며, 반도체 제조 공정의 일부가 되는 테스터 공정에서 하나의 반도체 장치를 검사하는 데 소요되는 시간인 테스터 시간은 테스트 공정에서 중요한 요소가 된다.
반도체 장치의 집적도의 증가는 더 많은 양의 회로를 하나의 장치에 실현할 수 있는 장점을 가지나, 회로가 복잡해지고 많은 기능 블록(function block)을 가지는 경우, 이러한 개개의 기능 블록의 성능을 모두 검사하는데는 장시간의 테스트 시간을 요구한다. 이를 개선하기 위하여 주사 테스트(scan test) 방법을 사용하는데, 이는 장치 내부의 회로내에 각각의 기능 블록의 성능을 대표하는 다수의 플립-플롭(flip-flop)들을 직렬로 연결하여, 기능 블록의 성능을 모두 검사하는 대신에 회로내에 구비된 주사 체인을 통해 테스트를 수행하는 것이다.
이러한 주사 체인을 이용한 주사 테스트가 수행되기 위하여, 장치는 내부에 다수의 주사 경로를 구비하여야 한다. 즉, 주사 경로(scan path)를 이루는 다수의 플립-플롭 및 이들을 전기적으로 연결하는 배선 등을 구비하여야 한다.
특히 검사대상이 되는 반도체 장치가 논리회로를 포함하는 경우, 주사 테스트 방법을 사용하는 것은 테스트 시간을 단축할 수 있는 중요한 요소가 된다. 이와같이 반도체 장치의 설계시에 테스트 공정을 고려하여, 테스트를 좀더 쉽게 적용할 수 있도록 설계하는 방법을 DFT라 한다.
테스트의 용이화를 위한 설계인 DFT를 구현하기 위해 고려하여야 하는 사항은 다수가 있으나, 특히 중요한 사항은 대상 회로가 제어성(controllability) 및 표출성(observability)를 가져야 한다는 것이다.
먼저, 제어성은 회로이 주어진 노드의 출력이 그 회로의 기본 입력에 의해 제어되는 정도를 지칭한다. 따라서, 테스트가 수행될 때, 테스트 대상 노드 또는 그 노드에 영향을 미치는 노드들을 얼마나 잘 제어할 수 있느냐가 테스트의 성공여부에 중요한 영향을 미친다.
반면, 표출성은 회로의 주어진 노드의 입력값를 그 회로의 기본출력으로 표출할 수 있는 정도를 지칭한다. 이는 대상노드의 입력이 반드시 그대로 출력에 전달되어야 함을 의미하는 것은 아니며, 대상노드의 정보 또는 영향이 출력으로 전달되는 것을 의미한다.
이러한 DFT에 의해 구현된 반도체 장치는 테스트 공정에서 보다 적은 테스트 시간을 요구한다.
한편, 테스트 공정에서 반도체 장치의 고장률이 높은 경우이거나 여러 요인에 의해 테스터가 가지는 계측의 정밀도가 저하될 때, 디버깅(debugging)이 수행되는데, 이는 테스터 엔지니어가 반도체 장치의 고장의 원인 및 고장의 형태등을 분석하기 위해 수행되는 행위를 지칭한다. 통상 디버깅은 반도체 소자의 입력단에 특정의 입력을 가하고 소자 내부의 회로를 거쳐 출력되는 로직을 측정하는 기능 테스트(function test) 모드에서 행해지기도 한다.
이러한 기능 테스트 모드에서의 디버깅은 기능 테스트가 가지는 고유의 테스트 시간에 의해 디버깅 시간이 길어지며, 다수의 기능 블록으로 이루어진 집적회로에서의 고장 분석등을 어렵게하는 요소가 된다. 또한, 디버깅을 위해서는 테스트용 보드에 별도의 하드웨어를 추가하거나 테스터 장치내에 디버깅을 위한 디버거(debugger)를 장착하여 사용하고 있다. 디버깅을 실현하기 위해 이러한 별도의 기능 또는 장치의 추가는 이를 구현하기 위해 적지않은 비용이 든다. 따라서, 디버깅 시간을 단축하고, 별도의 하드웨어나 기능의 부가없이 디버깅을 수행할 수 있는 반도체 장치(semiconductor device) 및 방법이 요청된다할 것이다.
상기와 같은 문제점을 해결하기 위한 본 발명의 제1 목적은 디버깅시에도 주사 체인을 형성하여 용이하게 회로내의 기능 블록의 성능을 점검할 수 있는 반도체 장치를 제공하는데 있다.
또한, 본 발명의 제2 목적는 디버깅시에도 주사 체인을 형성하여 용이하게 회로내의 기능 블록의 성능을 점검할 수 있는 디버깅 방법을 제공하는데 있다.
상기 제1 목적을 달성하기 위한 본 발명은 다수의 입력 단자들; 상기 입력 단자들에 입력되는 외부 신호에 따라 테스트 모드를 선택하여 체인을 형성하고, 상기 체인에 입력되는 체인 클럭을 형성하기 위한 모드 제어부; 주사 테스트 모드 또는 디버깅 모드에서 주사 체인을 형성하는 다수의 로직 소자들; 및 상기 다수의 로직 소자들에 입력된 각 기능 블록들의 출력을 반도체 소자 외부로 출력하기 위한 출력 단자를 포함하는 것을 특징으로 하는 반도체 소자를 포함하는 것을 특징으로 하는 반도체 소자를 제공한다.
상기 제2 목적을 달성하기 위한 본 발명은, 정상 모드에서 입력을 가하여 반도체 소자의 기능 블록을 동작시켜서 플립-플롭에 상기 기능 블록의 출력을 입력하는 단계; 상기 반도체 소자를 주사 테스트 모드로 전환하여 상기 다수의 플립-플롭이 연결된 주사 체인을 형성하는 단계; 및 상기 주사 체인을 이루는 상기 플립-플롭들에 입력된 신호를 출력하는 단계를 포함하는 반도체 소자의 디버깅 방법을 제공한다.
또한, 본 발명의 제2 목적은 정상 모드에서 입력을 가하여 반도체 소자의 기능 블록을 동작시켜서 플립-플롭에 상기 기능 블록의 출력을 입력하는 단계; 상기 반도체 소자를 디버깅 모드로 전환하여 다수의 상기 플립-플롭이 연결된 주사 체인을 형성하고 다수의 상기 주사 체인을 직렬로 연결하는 단계; 및 상기 직렬로 연결된 주사 체인에 입력된 신호를 출력하는 단계를 포함하는 반도체 소자의 디버깅 방법을 제공함으로 달성될 수도 있다.
본 발명에 따르면, 디버깅 시간을 단축하고, 별도의 하드웨어나 기능의 부가없이 보다 간편하게 디버깅을 수행할 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명한다.
실시예 1
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 테스트 경로를 도시한 회로도이다.
도 1을 참조하면, 모드 제어부(MODE CONTROLLER), 주사 체인을 형성하는 다수의 플립-플롭들(F/F1, F/F2,..., F/Fh, F/Fh+1, F/Fh+2,..., F/Fh+n) 및 이들을 전기적으로 연결하는 다수의 도선들이 하나의 반도체 장치내에 위치한다.
모드 제어부에는 모드 선택 신호들인 mode(0),..., mode(n)이 입력되고, 주사 테스트시에 회로 내부의 클럭을 공급하는 주사 클럭(scan_clock) 및 반도체 장치의 정상 모드에서 각 기능블록에 입력되는 클럭이 되는 주클럭(clock)이 입력된다. 반도체 장치의 종류 및 성능에 따라 주사 테스트 모드(sean_test_mode) 신호는 상기 모드 선택 신호들의 조합에 따라 활성화 된다. 또한, 주사 테스트 모드의 선택에 따라 도시된 바와 같이 다수의 플립-플롭들로 이루어진 주사 체인들이 형성된다. 주사 테스트 모드로의 전환이 이루어지면 상기 모드 컨트롤러는 상기 주사 클럭 및 주클럭을 조합하여 주사 체인을 형성하는 다수의 플립-플롭들에 입력되는 클럭신호 clk를 형성한다. 사용예에 따라 상기 클럭신호 clk는 주사 클럭일 수도 있으며 주클럭일 수도 있다. 또한, 주사 체인을 형성하는 플립-플롭을 활성화하기에 적합한 제3의 클럭일 수도 있다. 생성된 클럭신호 clk는 주사 체인을 형성하는 각각의 플립-플롭에 입력된다.
주사 테스트 모드로의 전환에 의해 각각의 플립-플롭은 직렬로 연결되어 주사 체인을 형성한다. 상기 플립-플롭의 입력 단자들중의 하나인 TE 단자는 입력 신호를 선택하는 기능을 가진다. 즉, 제1 플립-플롭(F/F1)의 경우, 제1 주사 테스트 입력 단자(scan_in 0)에 TI 단자가 연결되고 회로내의 소정의 기능 블록의 정상모드에서의 출력에는 D 단자가 연결되므로, 상기 TE 단자에 입력되는 신호 scan_enable의 종류에 따라 제1 플립-플롭(F/F1)은 기능 블록의 정상모드에서의 출력 또는 주사 테스트 입력을 선택하여 입력한다.
제2 플립-플롭(F/F2)의 경우, 상기 제1 플립-플롭(F/F1)의 출력 단자 Q와 입력단자 TI가 연결되고, TE 단자에 입력되는 신호의 종류에 따라 제1 플립-플롭(F/F1)의 출력 또는 제2 플립-플롭(F/F2)에 연결된 기능 블록의 출력을 선택한다.
제h 플립-플롭(F/Fh)의 입력 구성은 상기 제2 플립-플롭과 동일하나 출력은 주사 테스트시의 정상 기능 모드에서는 다른 기능블록의 입력으로, 주사 테스트 모드에서는 이에 추가적으로 제1 출력 단자인 scan_out 0 에 연결된다. 상기 출력 단자 scan_out 0 에서의 신호를 측정하여 상기 제1 플립-플롭에서 제h 플립-플롭까지 직력로 형성된 주사 체인의 출력을 검사할 수 있다.
마찬가지로 또 다른 주사체인을 형성하는 제h+1 플립-플롭에서부터 제h+n 플립-플롭들에 의해 형성되는 주사 체인은 제2 주사 테스트 입력 단자 scan_in 1을 가지며, 제2 출력 단자인 scan_out 1을 가진다. 상기 도 1에서는 주사 체인이 2인 것으로 도시되어 있지만, 이에 한정하지 않는다. 즉, 실시예에 따라서 주사 체인은 3 이상일 수 있다.
도 2는 본 발명의 제1 실시예에 따른 디버깅 방법을 도시한 플로우 차트이다.
도 2를 참조하면, 정상 모드로 동작하는 반도체 장치에 소정의 입력을 인가하여, 회로내의 각 기능 블록들을 동작시킨다(단계 100). 정상 모드라 함은, 반도체 장치의 설계시에 주어진 기준에 따라 입력단자에 소정의 입력을 가하여 회로를 이루는 각 기능 블록을 동작시킴을 의미한다. 이러한 정상 모드에서 주사 체인은 형성되지 아니하며 각 기능 블록에 상응하는 각각의 플립-플롭에 각 기능 블록의 출력이 저장된다.
이어서, 반도체 장치를 정상 모드로부터 주사 테스트 모드로 전환하여 각 기능 블록의 출력에 연결된 플립-플롭들을 연결하여 주사 체인을 형성한다(단계 110). 형성된 주사 체인에는 각 기능 블록들의 출력이 저장되며, 주사 체인을 형성하는 각각의 플립-플롭에 입력되는 내부 클럭에 동기하여 저장된 기능 블록의 출력들은 반도체 장치 외부로 순차적으로 출력된다(단계 120).
상기 정상 모드 및 주사 테스트 모드는 적어도 하나의 모드 선택 신호에 의해 제어된다. 또한, 주사 체인의 형성은 주사 테스트 모드로의 전환에 의해 이루어지며, 주사 테스트 모드의 전환은 회로내에 구비된 다수의 기능 블록에 상응하는 플립-플롭들을 직렬로 연결함을 의미한다.
각 기능 블록의 출력들은 주사 체인을 형성하는 플립-플롭들에 입력된다. 플립-플롭들은 내부 클럭에 동기되어 입력된 기능 블록의 출력을 반도체 장치 외부로 순차적으로 출력한다.
실시예 2
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 테스트 경로를 도시한 회로도이다.
도 3을 참조하면, 모드 컨트롤러(MODE CONTROLLER), 주사 체인을 형성하는 다수의 플립-플롭들(F/F1, F/F2,..., F/Fh, F/Fh+1,..., F/Fh+n), 인접한 주사 체인을 연결하는 적어도 하나의 멀티플렉서 및 이들을 전기적으로 연결하는 다수의 도선들이 하나의 반도체 장치내에 위치한다.
모드 제어부에는 모드 선택 신호들인 mode(0),..., mode(n)이 입력되고, 주사 테스트시에 회로 내부의 클럭을 공급하는 주사 클럭(scan_clock) 및 반도체 장치의 정상 모드에서 각 기능블록에 입력되는 클럭이 되는 주클럭(clock)이 입력된다. 반도체 장치의 종류 및 성능에 따라 주사 테스트 모드(sean_test_mode) 신호는 상기 모드 선택 신호들의 조합에 따라 활성화 된다. 또한, 주사 테스트 모드의 선택에 따라 도시된 바와 같이 다수의 플립-플롭들로 이루어진 주사 체인들이 형성된다. 주사 테스트 모드로의 전환이 이루어지면 상기 모드 컨트롤러는 상기 주사 클럭 및 주클럭을 조합하여 주사 체인을 형성하는 다수의 플립-플롭들에 입력되는 클럭신호 clk를 형성한다. 사용예에 따라 상기 클럭신호 clk는 주사 클럭일 수도 있으며 주클럭일 수도 있다. 또한, 주사 체인을 형성하는 플립-플롭을 활성화하기에 적합한 제3의 클럭일 수도 있다. 생성된 클럭신호 clk는 주사 체인을 형성하는 각각의 플립-플롭에 입력된다.
주사 테스트 모드로의 전환에 의해 각각의 플립-플롭은 직렬로 연결되어 주사 체인을 형성한다. 상기 플립-플롭의 입력 단자들중의 하나인 TE 단자는 입력 신호를 선택하는 기능을 가진다. 즉, 제1 플립-플롭(F/F1)의 경우, 제1 주사 테스트 입력 단자(scan_in 0)에 TI 단자가 연결되고 회로내의 소정의 기능 블록의 정상모드에서의 출력에는 D 단자가 연결되므로, 상기 TE 단자에 입력되는 신호 scan_enable의 종류에 따라 제1 플립-플롭(F/F1)은 기능 블록의 정상모드에서의 출력 또는 주사 테스트 입력을 선택하여 입력한다.
제2 플립-플롭(F/F2)의 경우, 상기 제1 플립-플롭(F/F1)의 출력 단자 Q와 입력단자 TI가 연결되고, TE 단자에 입력되는 신호의 종류에 따라 제1 플립-플롭(F/F1)의 출력 또는 제2 플립-플롭(F/F2)에 연결된 기능 블록의 출력을 선택한다.
제h 플립-플롭(F/Fh)의 입력 구성은 상기 제2 플립-플롭과 동일하나 출력은 주사 테스트시의 정상 기능 모드에서는 다른 기능 블록의 입력으로, 주사 테스트 모드에서는 이에 추가적으로 제1 출력 단자인 scan_out 0 에 연결된다. 상기 출력 단자 scan_out 0 에서의 신호를 측정하여 상기 제1 플립-플롭에서 제h 플립-플롭까지 직력로 형성된 주사 체인의 출력을 검사할 수 있다.
마찬가지로 또 다른 주사체인을 형성하는 제h+1 플립-프롭에서부터 제h+n 플립-플롭들에 의해 형성되는 주사 체인은 제2 주사 테스트 입력 단자 scan_in 1을 가지며, 제2 출력 단자인 scan_out 1을 가진다.
또한, 주사 테스트 모드로의 전환과 함께 또는 이에 순차적으로 디버깅 모드로의 전환이 이루어진다. 디버깅 모드로의 전환은 주사 테스트 모드로의 전환에 따라 형성된 다수의 주사 체인을 연결함으로서 이루어진다. 다수의 주사 체인의 연결은 상기 모드 제어부에서 생성되는 디버깅 모드 신호인 debugging_mode에 의해 이루어진다. 즉 디버깅 모드 신호 debugging_mode가 멀티플렉서 MUX를 활성화하여 제h 플립-플롭의 출력단과 제h+1 플립-플롭의 입력단자 중의 하나인 TI 단자를 전기적으로 연결한다.
도 4는 본 발명의 제2 실시예에 따른 디버깅 방법을 도시한 플로우 차트이다.
도 4를 참조하면, 정상 모드로 동작하는 반도체 장치에 소정의 입력을 인가하여, 회로내의 각 기능 블록들을 동작시킨다(단계 200). 이러한 정상 모드에서 주사 체인은 형성되지 아니하며 기능 블록에 상응하는 각각의 플립-플롭에 각 기능 블록의 출력이 저장된다.
계속해서 반도체 장치를 디버깅 모드로 전환하여, 주사 체인을 형성하고 다수의 주사 체인들을 직렬로 연결한다(단계 210). 디버깅 모드로의 전환은 모드 제어부에서 모드 선택 신호들의 입력에 따라 주사 테스트 모드 신호인 scan_test_mode를 발생하여 주사 체인을 형성하고, 형성된 주사 체인들을 디버깅 모드 신호 debugging_mode에 의해 직렬로 이루어진 하나의 주사 체인을 형성함을 통해 이루어진다.
형성된 주사 체인에는 각 기능 블록들의 출력이 저장되며, 주사 체인을 형성하는 각각의 플립-플롭에 입력되는 내부 클럭에 동기하여 저장된 기능 블록의 출력들은 반도체 장치 외부로 순차적으로 출력된다(단계 220).
도 5는 본 발명의 제2 실시예에 따른 디버깅 방법을 도시한 타이밍도이다.
도 5를 참조하면, 정상 모드에서 주사 체인은 형성되지 아니하고 휴지기간인 IDLE 상태가 된다. 이어서, 모드 선택 신호에 의해 디버깅 모드로 전환되면, 주사 체인이 형성되고 주사체인을 형성하는 플립-플롭에 입력되는 내부 클럭 clk의 주파수가 변하는 구간인 CLK_CHNG 상태에 돌입한다. 내부 클럭 clk의 주파수가 소정의 주파수를 가지도록 안정화되면, 디버깅이 수행되어 기능 블록의 출력을 저장하고 있던 플립-플롭들은 주사 체인을 통해 순차적으로 기능 블록의 출력을 반도체 장치 외부로 출력한다.
디버깅 모드에서 신호들이 출력되면, 보드 선택 신호에 의해 반도체 장치는 정상 모드로 진입하여 주사 체인은 형성되지 않고, 정상 모드의 기능 블록에 필요한 내부 클럭 clk의 주파수를 회복하는 CLK_RSTR 상태에 진입하고, 정상 모드에서 각 기능 블록은 소정의 신호를 입력하여 정상 동작하게 된다.
내부 클럭 clk의 형성은 모드 선택 신호의 제어에 따라 주클럭인 clock와 주사 클럭인 scan_clock의 조합에 의해 형성될 수 있다. 또한, 상기 내부 클럭 clk는 모드 선택 신호의 제어에 따라 정상 모드일 때는 주클럭을 clk로 하고, 디버깅 모드일 때는 주사 클럭 scan_clock를 내부 클럭으로 사용할 수 있다.
바람직하게는 디버깅 모드에서 형성되는 내부 클럭 clk의 상승 에지 또는 하강 에지의 수에 상응하여 플립-플롭을 연결한다.
상기와 같은 본 발명에 따르면, 디버깅 시간을 단축하고, 별도의 하드웨어나 기능의 부가없이 디버깅을 수행할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 제1 실시예에 따른 반도체 장치의 테스트 경로를 도시한 회로도이다.
도 2는 본 발명의 제1 실시예에 따른 디버깅 방법을 도시한 플로우 차트이다.
도 3은 본 발명의 제2 실시예에 따른 반도체 장치의 테스트 경로를 도시한 회로도이다.
도 4는 본 발명의 제2 실시예에 따른 디버깅 방법을 도시한 플로우 차트이다.
도 5는 본 발명의 제2 실시예에 따른 디버깅 방법을 도시한 타이밍도이다.

Claims (10)

  1. 다수의 입력 단자들;
    상기 입력 단자들에 입력되는 외부 신호에 따라 테스트 모드를 선택하여 체인을 형성하고, 상기 체인에 입력되는 체인 클럭을 형성하기 위한 모드 제어부;
    주사 테스트 모드 또는 디버깅 모드에서 주사 체인을 형성하는 다수의 로직 소자들; 및
    상기 다수의 로직 소자들에 입력된 각 기능 블록들의 출력을 반도체 소자 외부로 출력하기 위한 출력 단자를 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 로직 소자들은 플립-플롭인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 주사 체인은 경로 상에 적어도 하나의 멀티플렉서를 구비하여 하나의 경로를 다수의 경로로 선택적으로 분할할 수 있도록 하는 것을 특징으로 하는 반도체 소자.
  4. 정상 모드에서 입력을 가하여 반도체 소자의 기능 블록을 동작시켜서 플립-플롭에 상기 기능 블록의 출력을 입력하는 단계;
    상기 반도체 소자를 주사 테스트 모드로 전환하여 다수의 상기 플립-플롭이 연결된 주사 체인을 형성하는 단계; 및
    상기 주사 체인을 이루는 상기 플립-플롭들에 입력된 신호를 출력하는 단계를 포함하는 반도체 소자의 디버깅 방법.
  5. 제4항에 있어서, 상기 정상 모드 및 주사 테스트 모드는 적어도 하나의 모드 선택 신호에 의해 제어되는 것을 특징으로 하는 반도체 소자의 디버깅 방법.
  6. 제5항에 있어서, 상기 모드 선택 신호는 상기 반도체 소자의 외부에서 입력되는 적어도 하나의 모드 제어 신호에 따라 생성되는 것을 특징으로 하는 반도체 소자의 디버깅 방법.
  7. 제4항에 있어서, 상기 정상 모드로부터 주사 테스트 모드로의 전환은 상기 반도체 소자의 회로내에 구비된 다수의 플립-플롭들은 직렬로 연결하여 상기 주사 체인을 형성하는 것을 특징으로 하는 반도체 소자의 디버깅 방법.
  8. 정상 모드에서 입력을 가하여 반도체 소자의 기능 블록을 동작시켜서 플립-플롭에 상기 기능 블록의 출력을 입력하는 단계;
    상기 반도체 소자를 디버깅 모드로 전환하여 다수의 상기 플립-플롭이 연결된 주사 체인을 형성하고 다수의 상기 주사 체인을 직렬로 연결하는 단계; 및
    상기 직렬로 연결된 주사 체인에 입력된 신호를 출력하는 단계를 포함하는 반도체 소자의 디버깅 방법.
  9. 제8항에 있어서, 상기 디버깅 모드는 상기 주사 체인들에 입력되는 체인 클럭을 형성하기 위해 상기 반도체 소자의 외부로부터 입력되는 적어도 하나의 외부 클럭을 변형하는 것을 특징으로 하는 반도체 소자의 디버깅 방법.
  10. 제9항에 있어서, 상기 주사 체인들에 입력되는 상기 체인 클럭은 상기 주사 체인을 이루는 다수의 플립-플롭의 수에 따라 상승 에지 또는 하강 에지를 가지는 것을 특징으로 하는 반도체 소자의 디버깅 방법.
KR1020030085519A 2003-11-28 2003-11-28 디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법 KR20050051856A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030085519A KR20050051856A (ko) 2003-11-28 2003-11-28 디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030085519A KR20050051856A (ko) 2003-11-28 2003-11-28 디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법

Publications (1)

Publication Number Publication Date
KR20050051856A true KR20050051856A (ko) 2005-06-02

Family

ID=37248015

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030085519A KR20050051856A (ko) 2003-11-28 2003-11-28 디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법

Country Status (1)

Country Link
KR (1) KR20050051856A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007146849A1 (en) * 2006-06-09 2007-12-21 Lightspeed Logic, Inc. Transparent test method and scan flip-flop
US8176458B2 (en) 2005-07-09 2012-05-08 Otrsotech, Limited Liability Company Increased effective flip-flop density in a structured ASIC
US8332793B2 (en) 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8176458B2 (en) 2005-07-09 2012-05-08 Otrsotech, Limited Liability Company Increased effective flip-flop density in a structured ASIC
US8332793B2 (en) 2006-05-18 2012-12-11 Otrsotech, Llc Methods and systems for placement and routing
WO2007146849A1 (en) * 2006-06-09 2007-12-21 Lightspeed Logic, Inc. Transparent test method and scan flip-flop
US8122413B2 (en) 2006-06-09 2012-02-21 Otrsotech, Limited Liability Company Transparent test method and scan flip-flop

Similar Documents

Publication Publication Date Title
US5056094A (en) Delay fault testing method and apparatus
US5084874A (en) Enhanced test circuit
US6081916A (en) IC with test cells having separate data and test paths
US5495487A (en) Testing buffer/register
US6813738B2 (en) IC test cell with memory output connected to input multiplexer
US7941720B2 (en) Scan test circuit and scan test control method
US6347387B1 (en) Test circuits for testing inter-device FPGA links including a shift register configured from FPGA elements to form a shift block through said inter-device FPGA links
GB2420421A (en) Method and apparatus for an embedded time domain reflectometry test
JPH0772872B2 (ja) 順序ディジタル論理回路の組み込み自己検査用装置
US20060041806A1 (en) Testing method for semiconductor device and testing circuit for semiconductor device
JP2002202348A (ja) 論理集積回路のテスト回路およびその方法
US7895489B2 (en) Matrix system and method for debugging scan structure
US11493553B2 (en) Extended JTAG controller and method for functional reset using the extended JTAG controller
KR20050051856A (ko) 디버깅용 주사 체인을 가지는 반도체 장치 및 주사 체인을이용한 디버깅 방법
US5130989A (en) Serial and parallel scan technique for improved testing of systolic arrays
KR20030030850A (ko) 논리 회로 테스트용 스캔 패스 회로 및 이것을 구비한집적 회로 장치
JP3529762B2 (ja) テストセル回路
KR900008788B1 (ko) 테이터 회로를 구비한 반도체 집적회로장치
KR100186920B1 (ko) 테스트 회로를 내장한 집적회로
JP4610919B2 (ja) 半導体集積回路装置
JP3594582B2 (ja) 半導体装置
JP2004004047A (ja) 集積回路のための入力/出力特徴付けチェーン
Nayana et al. Modified low power STUMPS architecture
JP2006004509A (ja) 半導体集積回路およびハードマクロ回路
Murugan et al. Launch Off Shift And Capture Power Reduction In Transition Fault Test Based On Design For Testability Methods

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination