CN101371151B - 减少的插脚计数扫描链实施方案 - Google Patents
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Abstract
一种具有减少的插脚计数扫描链的同步逻辑装置，其包含：两个以上触发器(SDC0、SDC1、SDC2)，其经耦合以形成用于接收扫描数据输入信号(ScanDaTaIn)的移位寄存器；组合逻辑电路(20)，其用于接收装置输入、产生用于所述两个以上触发器的触发器输入和产生输出信号；第一多路复用器(MUX 10)，其用于在测试模式期间向所述两个以上触发器提供时钟信号；第二多路复用器(MUX 12)，其用于在来自所述移位寄存器的测试模式输出与来自所述组合逻辑电路(20)的输出信号之间进行选择，和用于提供扫描数据输出信号(ScanDataOut)。
Description
技术领域
本发明涉及电子电路且特定而言，涉及减少的插脚计数扫描链实施方案。
背景技术
逻辑设计频繁地使用扫描链来提高可测试性和测试范围。典型的扫描链实施方案利用连接到4个插脚的4个信号(扫描数据输入、扫描数据输出、扫描时钟和扫描启用)。然而，即使是对于特殊测试模式配置，某些小的插脚计数封装也不具有足够的可用插脚。
图1中所示的是未添加便利测试的扫描链的现有技术一般同步逻辑设计实施方案。插脚A1、A2和A3是输入，且A4是输出。插脚SysClk向触发器的节点CLK提供时钟信号。三个触发器DTC0、DTC1和DTC2接收共用时钟信号。其各自从组合逻辑电路20接收数据输入信号D1、D2和D3中的一者。触发器DTC0、DTC1和DTC2具有输出信号Q1、Q2和Q3，其是到组合逻辑电路20的输入。组合逻辑电路20表示从输入信号A1-A3和触发器输出Q1-Q3产生触发器输入D1-D3的组合逻辑。组合逻辑电路20还从输入信号A1-A3和触发器输出Q1-Q3在插脚A4处产生输出。输入插脚的数目、输出插脚的数目和触发器的数目可以大得多，但图1的电路足够描述装置的操作。
图2中所示的是现有技术同步逻辑设计实施方案，其包含通过使内部电路节点(组合逻辑电路的输入和输出)更可控制和更可观察来促进测试的扫描链。此电路与图1的电路极类似，其中组合逻辑电路20是相同的且所述电路具有相同数目的触发器SDC0、SDC1和SDC2。已将触发器变为可扫描触发器，其具有受输入节点S控制以在当节点S处的信号为逻辑0时的正常模式输入D(D1、D2和D3)与当节点S处的信号为逻辑1时的扫描模式输入节点SD之间进行选择的输入选择多路复用器。通过在“与”门AND 10处将信号TestMode与信号ScanEnable组合来确定节点S处的信号。将多路复用器MUX 10添加到所述电路以在来自外部插脚的时钟尚未到达的情况下在测试操作模式期间选择输入插脚中的一者A3用于触发器的时钟CLK。添加多路复用器MUX 12以在扫描链中的最后触发器SDC2的Q输出Q3与正常模式输出Y4(来自组合逻辑20，其可以是触发器的直接输出)之间进行选择。添加“与”门AND10以确保当装置不处于测试操作模式时将到触发器的S输入全部设定为逻辑0。此技术称为扫描链因为所述设计中的触发器以长链形式连接以形成其中在插脚上将数据输入到第一触发器的输入的移位寄存器。第一触发器的输出连接到第二触发器的输入且依此类推直到最后触发器的输出连接到输出插脚。此路径允许外部测试电路通过经由移位寄存器移入一组数据而以任何所需模式加载所述设计中的触发器。当信号TestMode是逻辑0时，逻辑执行其正常逻辑功能。当信号TestMode是逻辑1时，配置逻辑电路用于扫描链测试。在测试模式期间，当将信号ScanEnable设定为逻辑1时(此实例中为节点A1)，将内部触发器配置为移位寄存器，其中从节点A2(ScanDataIn)输入到移位寄存器且在节点A4(ScanDataOut)上输出。插脚A3提供用于移位寄存器的时钟(ScanClock)。将一组完整的数据移位到移位寄存器中(此情形中为3个位)。在移入所述数据之后，将信号ScanEnable设定为逻辑0以使得在信号ScanClock的下一活动沿上，触发器锁存来自D输入的数据，所述D输入来自组合逻辑电路20。由于当信号ScanEnable＝1时，移位到触发器中的数据能够控制到组合逻辑电路20的输入，因此到组合逻辑电路20的输入是高度可控制的。在信号ScanEnable＝0的情况下，触发器锁存组合逻辑电路20的输出。通过在信号ScanEnable＝0时仅启动信号ScanClock一次，触发器将来自受控制的输入的数据锁存到组合逻辑电路20。通过使信号ScanEnable＝1，可在插脚A4上将触发器中的数据移出(其可与移入下一组输入数据是同时的)。监视扫描链的输出数据允许检查在信号ScanEnable＝0时由扫描链锁存的数据且此使设计高度可观察。一旦以测试模式启用逻辑则此基本扫描链操作需要最少4个插脚用于信号ScanEnable、ScanDaTaIn、ScanDataOut和ScanClock。
发明内容
一种具有减少的插脚计数扫描链的同步逻辑装置包含：两个以上触发器，其经耦合以形成用于接收扫描数据输入信号的移位寄存器；组合逻辑电路，其用于接收装置输入、产生用于所述两个以上触发器的触发器输入和产生输出信号；第一多路复用器，其用于在测试模式期间向所述两个以上触发器提供时钟信号；第二多路复用器，其用于在来自所述移位寄存器的测试模式输出与来自所述组合逻辑电路的输出信号之间进行选择，和用于提供扫描数据输出信号；其中所述扫描数据输入信号和所述扫描数据输出信号共享输入/输出插脚。
附图说明
图1是未添加便利测试的扫描链的现有技术一般同步逻辑设计实施方案的电路图；
图2是包含便利测试的扫描链的现有技术同步逻辑设计实施方案的电路图；
图3是通过将信号ScanDaTaIn和ScanDataOut组合在同一插脚上来使用3个插脚实施的第一优选实施例扫描链的电路图；
图4是通过将信号ScanDaTaIn和ScanEnable组合在同一插脚上来使用3个插脚实施的第二优选实施例扫描链的电路图；
图5是通过将信号ScanDaTaIn和ScanDataOut组合在一个插脚上来使用3个插脚实施的第三优选实施例扫描链的电路图；
图6是通过组合来自图3中所示的3个插脚扫描链的技术和来自图4中所示的3个插脚扫描链的技术以将信号ScanDaTaIn、ScanDataOut和ScanEnable组合在一个插脚上来使用2个插脚实施的第四优选实施例扫描链的电路图。
具体实施方式
可通过添加额外电路以允许从少于四个信号编码和解码必须的扫描链信号来使用3个插脚或甚至两个插脚实施扫描链。图3中所示的第一优选实施例减少的插脚计数扫描链实施方案是通过将信号ScanDaTaIn和ScanDataOut组合在同一插脚上来使用3个插脚实施的扫描链。此是通过使用驱动器TRII1和电阻器RO描绘的弱输出驱动器(其可容易地被外部测试电路过驱动)来代替典型的强驱动器TRII2实现的。除了代替强驱动器的所添加弱驱动器(其可以是强驱动器的经弱化版本)和用以在测试模式期间启动所述弱驱动器的相关联控制信号之外，电路的剩余部分与图2中所示的传统扫描链电路相同。此电路的操作的关键是测试电路必须过驱动插脚A2(ScanDaTaIn、ScanDataOut)达到信号ScanClock的活动沿所需的状态(此实例中为上升沿)以向第一触发器SDC0的输入SD提供正确的数据。测试电路应该允许芯片上的弱驱动器在某些其它时间(在此实例中为信号ScanClock＝0的持续时间的一部分)控制插脚A2的状态以使得测试电路在信号ScanEnable＝1时可读取最后触发器SDC2的输出。当信号ScanEnable＝0时，在适当时间的过驱动允许插脚A2提供到组合逻辑电路20的输入，且在适当时间的非过驱动允许观察在节点Y4处的输出。
图4中所示的第二优选实施例减少的插脚计数扫描链实施方案是可使用3个插脚实施扫描链的另一种方式，这次是通过将信号ScanDaTaIn和ScanEnable组合在同一插脚A2上。此电路类似于图2中所示的传统扫描链，其中添加用于信号ScanClock的反相器INV3和用以产生对信号ScanEnable_int的控制的触发器SDC7。此电路在信号ScanClock的一个沿(此实例中为上升沿)和在另一沿(此实例中为下降沿)上的信号ScanEnable_int的下一状态期间提供到扫描链移位寄存器或组合逻辑30
图5中所示的第三优选实施例减少的插脚计数扫描链实施方案类似于图3中所示的三个插脚扫描链，其中其将信号ScanDaTaIn和ScanDataOut组合到一个插脚A2上。代替提供弱驱动器和强驱动器，其具有带有上拉电阻器R1的漏极开路输出装置MN0。对于带有上拉电阻器的漏极开路，逻辑1输出是内在弱且可被过驱动。为了确保在需要用于扫描链的数据输入时输出为逻辑1，将信号ScanEnable连同移位寄存器的输出Q3一起馈送到“或”门OR0以使得当信号ScanEnable为1时输出信号ScanDataOut总为1。为了观察信号ScanDataOut，将信号ScanEnable设定为逻辑0一段时间(不在信号ScanClock的活动沿期间)以允许扫描链的输出Q3出现在插脚A2上。为了能够在信号ScanEnable＝0时针对信号ScanClockEdge将插脚A2用作到组合逻辑20的输入，必须在此时钟沿之前立即将最后触发器SDC2的输出设定为1。(添加其输出不被组合逻辑20使用的额外触发器到扫描链的末尾将消除不能够将到组合逻辑20的输入Q3控制为0的问题。)
图6所示的第四优选实施例减少的插脚计数扫描链实施方案是通过使用来自图3中所示的3个插脚扫描链的技术和来自图4中所示的3个插脚扫描链的技术以将信号ScanDataIn、ScanDataOut和ScanEnable组合在一个插脚A2上且其它插脚A3提供信号ScanClock来使用2个插脚实施的扫描链。
所述技术的优点之一是极易于利用现有测试产生工具，其使用信号ScanEnable、ScanDaTaIn、ScanDataOut和ScanClock产生电路和模式。所述工具提供的电路设计仅需要添加要使用的若干门且所述测试模式也容易组合。
尽管参照例示性实施例对本发明进行了描述，但不应将本说明书理解为具有限定意义。参照本说明书，所属领域的技术人员将了解例示性实施例的各种修改和组合，以及本发明的其它实施例。因此，所主张的发明意欲涵盖任何这种修改或实施例。
Claims (8)
1.一种具有扫描链的同步逻辑装置，其包括：
两个以上触发器，其经耦合以形成用于接收扫描数据输入信号和用于提供测试模式输出信号的移位寄存器；
组合逻辑电路，其用于接收装置输入，所述装置输入包含扫描启用信号、用于产生用于所述两个以上触发器的触发器输入和用于产生正常模式输出信号；
其中所述扫描数据输入信号、所述扫描启用信号和测试模式输出信号中的至少两者共享输入或输入/输出插脚；
多路复用器，其用于在所述测试模式输出信号与所述正常模式输出信号之间进行选择且用于向所述输入/输出插脚提供扫描数据输出信号；
第一输出驱动器，其耦合在所述多路复用器与所述输入/输出插脚之间；及
第二输出驱动器，其用于将所述正常模式输出信号耦合到所述输入/输出插脚。
2.如权利要求1所述的装置，其中所述第一输出驱动器弱于所述第二输出驱动器。
3.如权利要求1所述的装置，其进一步包括耦合在所述多路复用器与所述输入/输出插脚之间的漏极开路输出装置。
4.如权利要求3所述的装置，其进一步包括耦合到所述漏极开路输出装置的上拉装置。
5.如权利要求1所述的装置，其进一步包括扫描启用触发器，其受所述输入/输出插脚和测试模式信号控制且用于向所述移位寄存器提供扫描启用控制信号。
6.如权利要求1所述的装置，其中所述扫描数据输入信号和所述扫描启用信号共享输入插脚；且其进一步包括扫描启用触发器，所述扫描启用触发器受所述输入插脚和测试模式信号控制且用于向所述移位寄存器提供扫描启用控制信号。
7.如权利要求6所述的装置，其进一步包括用于在所述测试模式输出信号与所述正常模式输出信号之间进行选择和用于提供扫描数据输出信号的多路复用器。
8.如权利要求1-7中的任一权利要求所述的装置，其进一步包括用于在测试模式期间向所述移位寄存器提供时钟信号的时钟信号多路复用器。
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