TWI730707B - 時脈閘控單元 - Google Patents

時脈閘控單元 Download PDF

Info

Publication number
TWI730707B
TWI730707B TW109111232A TW109111232A TWI730707B TW I730707 B TWI730707 B TW I730707B TW 109111232 A TW109111232 A TW 109111232A TW 109111232 A TW109111232 A TW 109111232A TW I730707 B TWI730707 B TW I730707B
Authority
TW
Taiwan
Prior art keywords
signal
clock
test
latch
scan
Prior art date
Application number
TW109111232A
Other languages
English (en)
Other versions
TW202139598A (zh
Inventor
羅宇誠
潘友仁
沈威志
石健瑋
繆俊偉
Original Assignee
瑞昱半導體股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 瑞昱半導體股份有限公司 filed Critical 瑞昱半導體股份有限公司
Priority to TW109111232A priority Critical patent/TWI730707B/zh
Priority to US17/205,559 priority patent/US11201621B2/en
Application granted granted Critical
Publication of TWI730707B publication Critical patent/TWI730707B/zh
Publication of TW202139598A publication Critical patent/TW202139598A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318552—Clock circuits details
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018507—Interface arrangements
    • H03K19/01855—Interface arrangements synchronous, i.e. using clock signals

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本發明公開一種時脈閘控單元，包括兩閂鎖器可配置為正反器，以利用第一時脈信號的正/負緣來儲存輸入端的值，而且還包括選擇器可選擇使正反器儲存不同輸入端的值。另外，在非掃描測試模式下，所述時脈閘控單元可透過一獨立信號來強制關掉沒有用到的閂鎖器，以達到省電的效果，並在掃描測試模式的掃描移位期間和掃描擷取期間，所述時脈閘控單元更分別透過兩獨立信號來強制輸出第一時脈信號作為閘控時脈信號。

Description

時脈閘控單元
本發明涉及一種時脈閘控單元（Clock Gating Cell，CGC），且特別涉及一種適用於掃描鏈（Scan Chain）的時脈閘控單元。
掃描鏈是可測試性設計的一種實現技術，它應用在掃描測試（Scan Testing）模式下檢測組合邏輯電路中的各種故障（Fault）。通常，掃描鏈是由組合邏輯電路與至少一正反器（Flip-Flop）所串聯組成，且輸入正反器的時脈信號可由時脈閘控單元所提供。舉例來說，請參閱圖1與圖2，圖1是現有時脈閘控單元的電路示意圖，圖2是圖1的時脈閘控單元用於掃描鏈上的示意圖。如圖1所示，時脈閘控單元10包括或（OR）閘101、閂鎖器（Latch）102和及（AND）閘103。或閘101具有第一輸入端與第二輸入端分別接收測試致能信號TEST_SE與時脈致能信號EN，以及輸出端耦接閂鎖器102的資料輸入端LD。
閂鎖器102的時脈輸入端LG則接收第一時脈信號CLK經反相後的第二時脈信號CLKB（圖未繪示），且閂鎖器102的資料輸出端LQ耦接及閘103的第一輸入端。及閘103的第二輸入端則接收第一時脈信號CLK，並利用其輸出端輸出閘控時脈信號GCLK，以作為輸入正反器12的時脈信號。也就是說，如圖2所示，正反器12的時脈輸入端CK耦接及閘103的輸出端，或者稱作時脈閘控單元10的輸出端。另外，正反器12的資料輸入端D耦接組合邏輯電路14。然而，在掃描測試模式下，除了掃描樣本（Scan Pattern）要滿足測試條件以輸入正反器12的資料輸入端D外，掃描鏈1也要同時滿足時脈閘控單元10的致能條件，否則將無法進行掃描測試。因此，如何設計出一種更適用於掃描鏈1的時脈閘控單元則成為本領域的一項重要課題。
有鑑於此，本發明實施例提供一種時脈閘控單元，包括選擇器、第一閂鎖器、或閘和第一及閘。選擇器具有第一輸入端與第二輸入端分別接收時脈致能信號與掃描輸入信號、選擇端接收測試致能信號，以及輸出端用來輸出時脈致能信號或掃描輸入信號。第一閂鎖器具有時脈輸入端接收第一時脈信號經反相後的第二時脈信號、資料輸入端耦接選擇器的輸出端，以及資料輸出端用來輸出閂鎖信號。或閘具有第一輸入端、第二輸入端與第三輸入端分別接收測試旁通信號、測試致能信號與閂鎖信號，以及輸出端用來輸出測試旁通信號、測試致能信號與閂鎖信號所經邏輯或後的運算結果。第一及閘則具有第一輸入端耦接或閘的輸出端、第二輸入端接收第一時脈信號，以及輸出端用來輸出閘控時脈信號。
優選地，時脈閘控單元更包括第二及閘和第二閂鎖器。第二及閘具有第一輸入端與第二輸入端分別接收第一時脈信號與測試模式信號，以及輸出端用來輸出第一時脈信號與測試模式信號所經邏輯與後的運算結果。第二閂鎖器則具有時脈輸入端耦接第二及閘的輸出端、資料輸入端耦接第一閂鎖器的資料輸出端，以及資料輸出端用來輸出掃描輸出信號。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明的實施方式，本領域技術人員可由本說明書所提供的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所提供的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包含相關聯的列出項目中的任一個或者多個的組合。
請參閱圖3，圖3是本發明實施例所提供的時脈閘控單元的電路示意圖。時脈閘控單元30包括選擇器301、第一閂鎖器302、或閘303、第一及閘304、第二及閘305與第二閂鎖器306。選擇器301具有第一輸入端與第二輸入端分別接收時脈致能信號EN與掃描輸入信號TEST_SI、選擇端接收測試致能信號TEST_SE，以及輸出端用來輸出時脈致能信號EN或掃描輸入信號TEST_SI。在本實施例中，選擇器301可較佳是以2選1數據多工器（Multiplexer，MUX）來實現，但本發明不以此為限制。因此，當選擇器301的選擇端收到測試致能信號TEST_SE為低位準（0）時，選擇器301則選擇第一輸入端（0）所收到的時脈致能信號EN作為其輸出端的輸出。相反地，當選擇器301的選擇端收到測試致能信號TEST_SE為高位準（1）時，選擇器301則選擇第二輸入端（1）所收到的掃描輸入信號TEST_SI作為其輸出端的輸出。總而言之，選擇器301是根據測試致能信號TEST_SE來選擇時脈致能信號EN或掃描輸入信號TEST_SI作為其輸出端的輸出。
第一閂鎖器302具有時脈輸入端LG接收第一時脈信號CLK經反相後的第二時脈信號（圖未繪示，但本實施例可將第二時脈信號標記為CLKB）、資料輸入端LD耦接選擇器301的輸出端，以及資料輸出端LQ用來輸出閂鎖信號QS。也就是說，當第一閂鎖器302的時脈輸入端LG收到第二時脈信號CLKB為高位準（1），即第一時脈信號CLK為低位準（0）時，第一閂鎖器302就可直接將資料輸入端LD所收到的時脈致能信號EN或掃描輸入信號TEST_SI作為閂鎖信號QS輸出。另外，當第一閂鎖器302的時脈輸入端LG收到第二時脈信號CLKB為低位準（0），即第一時脈信號CLK為高位準（1）時，第一閂鎖器302的資料輸出端LQ則輸出為保持前一位準的閂鎖信號QS。由於閂鎖器的運作原理已為本技術領域中具有通常知識者所習知，因此有關第一閂鎖器302的細節於此就不再多加贅述。
或閘303具有第一輸入端、第二輸入端與第三輸入端分別接收測試旁通信號TEST_BYPASS、測試致能信號TEST_SE與閂鎖信號QS，以及輸出端用來輸出測試旁通信號TEST_BYPASS、測試致能信號TEST_SE與閂鎖信號QS所經邏輯或後的運算結果。第一及閘304則具有第一輸入端耦接或閘303的輸出端、第二輸入端接收第一時脈信號CLK，以及輸出端用來輸出閘控時脈信號GCLK。因此，根據以上內容的教示，本技術領域中具有通常知識者應可理解到，在測試致能信號TEST_SE為低位準（0）時，時脈閘控單元30就可只需利用選擇器301、第一閂鎖器302、或閘303與第一及閘304來進行時脈閘控的功能模式。舉例來說，可請一併參閱圖4，圖4是圖3的時脈閘控單元30用於功能模式下的時序圖。
如圖4所示，在功能模式下，測試致能信號TEST_SE被固定在低位準（0），並在第一閂鎖器302的時脈輸入端LG收到第二時脈信號CLKB為高位準（1），即第一時脈信號CLK為低位準（0）的情況下，當第一閂鎖器302的資料輸入端LD收到時脈致能信號EN為高位準（1）時，第一閂鎖器302就可直接將高位準（1）的時脈致能信號EN作為閂鎖信號QS輸出至或閘303。同時地，因為或閘303至少收到一個為高位準（1）的輸入信號，所以或閘303的輸出端就輸出為高位準（1）的運算結果至第一及閘304，使得第一及閘304就能直接將第一時脈信號CLK作為閘控時脈信號GCLK輸出。另外，當時脈致能信號EN為低位準（0）時，時脈閘控單元30也就中止輸出閘控時脈信號GCLK。由於時脈閘控的運作原理已為本技術領域中具有通常知識者所習知，因此有關上述細節於此就不再多加贅述。
另一方面，請參閱回圖3，第二及閘305具有第一輸入端與第二輸入端分別接收第一時脈信號CLK與測試模式信號TEST_MODE，以及輸出端用來輸出第一時脈信號CLK與測試模式信號TEST_MODE所經邏輯與後的運算結果。第二閂鎖器306則具有時脈輸入端LG耦接第二及閘305的輸出端、資料輸入端LD耦接第一閂鎖器302的資料輸出端LQ，以及資料輸出端LQ用來輸出掃描輸出信號TEST_SO。類似地，當第二閂鎖器306的時脈輸入端LG收到第二及閘305的輸出為高位準（1），即第一時脈信號CLK與測試模式信號TEST_MODE皆為高位準（1）時，第二閂鎖器306就可直接將資料輸入端LD所收到的第一閂鎖器302的閂鎖信號QS作為掃描輸出信號TEST_SO輸出。另外，當第二閂鎖器306的時脈輸入端LG收到第二及閘305的輸出為低位準（0），即第一時脈信號CLK與測試模式信號TEST_MODE的至少一者為低位準（0）時，第二閂鎖器306的資料輸出端LQ則輸出為保持前一位準的掃描輸出信號TEST_SO。
也就是說，第一閂鎖器302和第二閂鎖器306可作為主（Master）閂鎖器和從屬（Slave）閂鎖器，使得第一閂鎖器302和第二閂鎖器306組構成一正反器。因此，在這樣的電路設計架構下，該正反器也就能利用第一時脈信號CLK的正/負緣來儲存輸入端的值。相對地，時脈閘控單元30所內含選擇器301就是為了可選擇使正反器儲存不同輸入端的值。另外，由於掃描輸出信號TEST_SO可被用來檢測第一閂鎖器302的故障，所以該正反器更可作為一掃描正反器（Scan Flip-Flop），或者是說時脈閘控單元30更包含掃描正反器的功能，使得時脈閘控單元30將能直接被串在圖2的掃描鏈1上。由於正反器或掃描正反器的運作原理已為本技術領域中具有通常知識者所習知，因此有關其細節於此就不再多加贅述。
另外，在測試模式信號TEST_MODE被固定在高位準（1）時，第二及閘305就能直接將第一時脈信號CLK輸出至第二閂鎖器306的時脈輸入端LG。然而，由於在非掃描測試模式（例如，時脈閘控的功能模式）下卻不需用到掃描輸出信號TEST_SO，所以這時候測試模式信號TEST_MODE將可被固定在低位準（0），使得第二及閘305中止輸出第一時脈信號CLK至第二閂鎖器306，或者是說強制關掉沒有用到的儲存單元（即第二閂鎖器306），以達到省電的效果。總而言之，不同於測試旁通信號TEST_BYPASS，本實施例是多設計一獨立信號（即測試模式信號TEST_MODE）來控制第二及閘305是否輸出第一時脈信號CLK。至於這麼做的好處也是在掃描測試模式下，本實施例可直接控制測試旁通信號TEST_BYPASS，例如將測試旁通信號TEST_BYPASS直接接上測試機台的控制端。然而，有關測試旁通信號TEST_BYPASS的細節將在下文中藉由其它段落做說明，故於此就先不再多加贅述。
然後，為了更進一步說明有關時脈閘控單元30用於掃描測試模式下的運作流程，請一併參閱圖5A和圖5B，圖5A是圖3的時脈閘控單元30用於掃描測試模式下，但測試旁通信號TEST_BYPASS被固定在低位準（0）的時序圖，而圖5B是圖3的時脈閘控單元30用於掃描測試模式下，但測試旁通信號TEST_BYPASS被固定在高位準（1）的時序圖。
如圖5A所示，在掃描測試模式下，測試模式信號TEST_MODE被固定在高位準（1），使得第二及閘305直接將第一時脈信號CLK輸出至第二閂鎖器306的時脈輸入端LG。另外，掃描測試模式可分為掃描移位（Scan Shift）期間和掃描擷取（Scan Capture）期間。在掃描移位期間，測試致能信號TEST_SE被固定在高位準（1），並當選擇器301的選擇端收到測試致能信號TEST_SE為高位準（1）時，選擇器301則選擇掃描輸入信號TEST_SI作為其輸出端的輸出，而這時候時脈閘控單元30將不受時脈致能信號EN的影響。因此，這時候的時脈致能信號EN可用以斜線框區域來表示其波形，並當第一時脈信號CLK為低位準（0）時，第一閂鎖器302直接將掃描輸入信號TEST_SI作為閂鎖信號QS輸出，而當第一時脈信號CLK為高位準（1）時，第一閂鎖器302則輸出為保持前一位準的閂鎖信號QS。
同時地，當第一時脈信號CLK為高位準（1）時，第二閂鎖器306直接將閂鎖信號QS作為掃描輸出信號TEST_SO輸出，而當第一時脈信號CLK為低位準（0）時，第二閂鎖器306則輸出為保持前一位準的掃描輸出信號TEST_SO。然而，因為這時候的或閘303至少收到一個為高位準（1）的輸入信號（即測試致能信號TEST_SE），所以第一及閘304直接將第一時脈信號CLK作為閘控時脈信號GCLK輸出。
接著，在掃描擷取期間，測試致能信號TEST_SE被固定在低位準（0），並當選擇器301的選擇端收到測試致能信號TEST_SE為低位準（0）時，選擇器301則改選擇時脈致能信號EN作為其輸出端的輸出，而這時候時脈閘控單元30將不受掃描輸入信號TEST_SI的影響。因此，這時候的掃描輸入信號TEST_SI可用以斜線框區域來表示其波形，並當第一時脈信號CLK為低位準（0）時，第一閂鎖器302直接將低位準（0）的時脈致能信號EN作為閂鎖信號QS輸出，而當第一時脈信號CLK為高位準（1）時，第一閂鎖器302則輸出為保持前一位準的閂鎖信號QS。
同時地，當第一時脈信號CLK為高位準（1）時，第二閂鎖器306直接將閂鎖信號QS作為掃描輸出信號TEST_SO輸出，而當第一時脈信號CLK為低位準（0）時，第二閂鎖器306則輸出為保持前一位準的掃描輸出信號TEST_SO。然而，因為這時候的或閘303沒有收到任何一個為高位準（1）的輸入信號，所以第一及閘304中止輸出閘控時脈信號GCLK。由於後續細節已如同前述內容所述，故於此就不再多加贅述。總而言之，在掃描移位期間，測試致能信號TEST_SE將可被固定在高位準（1），使得第一及閘304直接將第一時脈信號CLK作為閘控時脈信號GCLK輸出。
另一方面，相較於圖5A的掃描擷取期間，在圖5B的掃描擷取期間，由於測試旁通信號TEST_BYPASS被固定在高位準（1），所以這時候的或閘303至少收到一個為高位準（1）的輸入信號，使得第一及閘304直接將第一時脈信號CLK作為閘控時脈信號GCLK輸出。也就是說，不同於現有技術，本實施例可設計兩獨立信號（即測試致能信號TEST_SE和測試旁通信號TEST_BYPASS）來分別在掃描移位期間和掃描擷取期間強制導通第一及閘304輸出第一時脈信號CLK作為閘控時脈信號GCLK。
或者是說，不同於測試模式信號TEST_MODE，本實施例是多設計一獨立信號（即測試旁通信號TEST_BYPASS）來在掃描擷取期間強制導通第一及閘304輸出第一時脈信號CLK。如前所述，這麼做的好處是在掃描測試模式下，本實施例可直接控制測試旁通信號TEST_BYPASS，例如將測試旁通信號TEST_BYPASS直接接上測試機台的控制端。這樣一來，當測試旁通信號TEST_BYPASS被控制為高位準（1）時，時脈閘控單元30就能強制將第一時脈信號CLK作為閘控時脈信號GCLK輸出，以保證掃描鏈上所連到第一及閘304的正反器都能因收到時脈信號而正常進行描測測試。
相對地，如果沒有測試旁通信號TEST_BYPASS，時脈閘控單元30就必須用掃描樣本，將控制值透過掃描輸入信號TEST_SI輸入至第一閂鎖器302，這樣才能強制將第一時脈信號CLK作為閘控時脈信號GCLK輸出，但這麼做也等於額外增加了「輸出閘控時脈信號GCLK」的掃描樣本，即導致掃描樣本增加。另外，不僅僅有測試旁通信號TEST_BYPASS外，本實施例還多利用另一獨立信號（即測試致能信號TEST_SE）來在掃描移位期間強制導通第一及閘304輸出第一時脈信號CLK，以保證掃描移位期間時脈信號不會被停掉，避免掃描移位期間因沒有時脈信號而導致掃描樣本無法正常輸入。由於圖5B的其它區間細節已如同前述內容所述，故於此就不再多加贅述。
綜上所述，本發明實施例提供一種適用於掃描鏈的時脈閘控單元，包括兩閂鎖器可配置為正反器，以利用第一時脈信號的正/負緣來儲存輸入端的值，而且還包括選擇器可選擇使正反器儲存不同輸入端的值。另外，在非掃描測試模式下，所述時脈閘控單元可透過一獨立信號來強制關掉沒有用的閂鎖器，以達到省電的效果，並在掃描測試模式的掃描移位期間和掃描擷取期間，所述時脈閘控單元更分別透過兩獨立信號來強制輸出第一時脈信號作為閘控時脈信號。
以上所提供的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
1:掃描鏈 10, 30:時脈閘控單元 12:正反器 14:組合邏輯電路 301:選擇器 101, 303:或閘 102, 302, 306:閂鎖器 LD, D:資料輸入端 LQ, Q:資料輸出端 LG, CK:時脈輸入端 103, 304, 305:及閘 TEST_BYPASS:測試旁通信號 EN:時脈致能信號 TEST_SI:掃描輸入信號 TEST_SE:測試致能信號 CLK:第一時脈信號 GCLK:閘控時脈信號 QS:閂鎖信號 TEST_MODE:測試模式信號 TEST_SO:掃描輸出信號
圖1是現有時脈閘控單元的電路示意圖。
圖2是圖1的時脈閘控單元用於掃描鏈上的示意圖。
圖3是本發明實施例所提供的時脈閘控單元的電路示意圖。
圖4是圖3的時脈閘控單元用於功能模式下的時序圖。
圖5A是圖3的時脈閘控單元用於掃描測試模式下，但測試旁通信號被固定在低位準的時序圖。
圖5B是圖3的時脈閘控單元用於掃描測試模式下，但測試旁通信號被固定在高位準的時序圖。
30:時脈閘控單元
301:選擇器
303:或閘
302,306:閂鎖器
LD:資料輸入端
LG:時脈輸入端
LQ:資料輸出端
304,305:及閘
TEST_BYPASS:測試旁通信號
EN:時脈致能信號
TEST_SI:掃描輸入信號
TEST_SE:測試致能信號
CLK:第一時脈信號
GCLK:閘控時脈信號
QS:閂鎖信號
TEST_MODE:測試模式信號
TEST_SO:掃描輸出信號

Claims (7)

  1. 一種時脈閘控單元，包括：一選擇器，具有一第一輸入端與一第二輸入端分別接收一時脈致能信號與一掃描輸入信號、一選擇端接收一測試致能信號，以及一輸出端用來輸出該時脈致能信號或該掃描輸入信號，其中該選擇器是根據該測試致能信號來選擇該時脈致能信號或該掃描輸入信號作為該輸出端的輸出；一第一閂鎖器，具有一時脈輸入端接收一第一時脈信號經反相後的一第二時脈信號、一資料輸入端耦接該選擇器的該輸出端，以及一資料輸出端用來輸出一閂鎖信號；一或閘，具有一第一輸入端、一第二輸入端與一第三輸入端分別接收一測試旁通信號、該測試致能信號與該閂鎖信號，以及一輸出端用來輸出該測試旁通信號、該測試致能信號與該閂鎖信號所經邏輯或後的運算結果；以及一第一及閘，具有一第一輸入端耦接該或閘的該輸出端、一第二輸入端接收該第一時脈信號，以及一輸出端用來輸出一閘控時脈信號。
  2. 如請求項1所述的時脈閘控單元，更包括：一第二及閘，具有一第一輸入端與一第二輸入端分別接收該第一時脈信號與一測試模式信號，以及一輸出端用來輸出該第一時脈信號與該測試模式信號所經邏輯與後的運算結果。
  3. 如請求項2所述的時脈閘控單元，更包括：一第二閂鎖器，具有一時脈輸入端耦接該第二及閘的該輸出端、一資料輸入端耦接該第一閂鎖器的該資料輸出端，以及一資料輸出端用來輸出一掃描輸出信號。
  4. 如請求項3所述的時脈閘控單元，其中該第一閂鎖器和該第 二閂鎖器作為一主閂鎖器和一從屬閂鎖器，使得該第一閂鎖器和該第二閂鎖器組構成一正反器。
  5. 如請求項4所述的時脈閘控單元，其中該正反器更作為一掃描正反器，使得該時脈閘控單元能直接被串在一掃描鏈上。
  6. 如請求項5所述的時脈閘控單元，其中在一掃描測試模式下，該測試模式信號被固定在高位準，使得該第二及閘直接將該第一時脈信號輸出至該第二閂鎖器的該時脈輸入端，而在一非掃描測試模式下，該測試模式信號被固定在低位準，使得該第二及閘中止輸出該第一時脈信號至該第二閂鎖器的該時脈輸入端。
  7. 如請求項6所述的時脈閘控單元，其中在該掃描測試模式的一掃描移位期間，該測試致能信號被固定在高位準，使得該第一及閘直接將該第一時脈信號作為該閘控時脈信號輸出，而在該掃描測試模式的一掃描擷取期間，該測試旁通信號被固定在高位準，使得該第一及閘直接將該第一時脈信號作為該閘控時脈信號輸出。
TW109111232A 2020-04-01 2020-04-01 時脈閘控單元 TWI730707B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW109111232A TWI730707B (zh) 2020-04-01 2020-04-01 時脈閘控單元
US17/205,559 US11201621B2 (en) 2020-04-01 2021-03-18 Clock gating cell

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW109111232A TWI730707B (zh) 2020-04-01 2020-04-01 時脈閘控單元

Publications (2)

Publication Number Publication Date
TWI730707B true TWI730707B (zh) 2021-06-11
TW202139598A TW202139598A (zh) 2021-10-16

Family

ID=77517167

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109111232A TWI730707B (zh) 2020-04-01 2020-04-01 時脈閘控單元

Country Status (2)

Country Link
US (1) US11201621B2 (zh)
TW (1) TWI730707B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12081214B2 (en) * 2021-12-07 2024-09-03 Mediatek Inc. Clock gating cells
WO2024073194A1 (en) * 2022-09-27 2024-04-04 Qualcomm Incorporated Design for testability for fault detection in clock gate control circuits

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075738A1 (en) * 2005-08-19 2007-04-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US20080115025A1 (en) * 2006-10-18 2008-05-15 Arm Limited Circuit and method operable in functional and diagnostic modes
US20130219238A1 (en) * 2012-02-21 2013-08-22 Lsi Corporation Integrated circuit having clock gating circuitry responsive to scan shift control signal
US20130254609A1 (en) * 2012-03-22 2013-09-26 Renesas Electronics Corporation Scan test circuit, test pattern generation control circuit, and scan test control method
US20160004273A1 (en) * 2014-07-02 2016-01-07 Realtek Semiconductor Corporation Clock generator, communication device and sequential clock gating circuit
US20170033775A1 (en) * 2015-07-27 2017-02-02 Qualcomm Incorporated Clock gating using a delay circuit
US20180067515A1 (en) * 2016-09-02 2018-03-08 Qualcomm Incorporated Segregated test mode clock gating circuits in a clock distribution network of a circuit for controlling power consumption during testing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5907562A (en) * 1996-07-31 1999-05-25 Nokia Mobile Phones Limited Testable integrated circuit with reduced power dissipation
EP1505400A1 (en) * 2003-08-07 2005-02-09 Texas Instruments Incorporated Scan capture frequency modulator
US20080282122A1 (en) * 2007-05-09 2008-11-13 Amar Guettaf Single scan clock in a multi-clock domain
JP2010045483A (ja) * 2008-08-11 2010-02-25 Nec Electronics Corp クロックゲーティング回路
US8788895B2 (en) * 2010-04-08 2014-07-22 Stmicroelectronics S.R.L. Testing system for integrated circuits including components for receiving clock signals corresponding to different clock domains
CN103576082B (zh) * 2012-08-06 2018-01-12 恩智浦美国有限公司 低功率扫描触发器单元
CN107783030B (zh) * 2016-08-29 2021-04-23 恩智浦美国有限公司 具有低功率扫描系统的集成电路

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070075738A1 (en) * 2005-08-19 2007-04-05 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device
US20080115025A1 (en) * 2006-10-18 2008-05-15 Arm Limited Circuit and method operable in functional and diagnostic modes
US20130219238A1 (en) * 2012-02-21 2013-08-22 Lsi Corporation Integrated circuit having clock gating circuitry responsive to scan shift control signal
US20130254609A1 (en) * 2012-03-22 2013-09-26 Renesas Electronics Corporation Scan test circuit, test pattern generation control circuit, and scan test control method
US20160004273A1 (en) * 2014-07-02 2016-01-07 Realtek Semiconductor Corporation Clock generator, communication device and sequential clock gating circuit
US20170033775A1 (en) * 2015-07-27 2017-02-02 Qualcomm Incorporated Clock gating using a delay circuit
US20180067515A1 (en) * 2016-09-02 2018-03-08 Qualcomm Incorporated Segregated test mode clock gating circuits in a clock distribution network of a circuit for controlling power consumption during testing

Also Published As

Publication number Publication date
TW202139598A (zh) 2021-10-16
US11201621B2 (en) 2021-12-14
US20210313986A1 (en) 2021-10-07

Similar Documents

Publication Publication Date Title
US10931264B2 (en) Low-power flip flop circuit
US5463338A (en) Dual latch clocked LSSD and method
US7375567B2 (en) Digital storage element architecture comprising dual scan clocks and preset functionality
US9897653B2 (en) Scan chain circuit supporting logic self test pattern injection during run time
US20070022344A1 (en) Digital storage element architecture comprising dual scan clocks and gated scan output
US7345518B2 (en) Digital storage element with dual behavior
JP5275136B2 (ja) 半導体集積回路
US7487417B2 (en) Digital storage element with enable signal gating
US7721170B2 (en) Apparatus and method for selectively implementing launch off scan capability in at speed testing
US7274234B2 (en) Digital storage element architecture comprising integrated multiplexer and reset functionality
US6348825B1 (en) High performance, low power, scannable flip-flop
US7222276B2 (en) Scan test circuit including a control test mode
TWI730707B (zh) 時脈閘控單元
US8692592B2 (en) Digital storage element architecture comprising integrated 2-to-1 multiplexer functionality
US6853212B2 (en) Gated scan output flip-flop
US8209573B2 (en) Sequential element low power scan implementation
US7237164B1 (en) Area optimized edge-triggered flip-flop for high-speed memory dominated design
US9097764B2 (en) Scan chain in an integrated circuit
US8832510B2 (en) Circuit to reduce peak power during transition fault testing of integrated circuit
US7274233B2 (en) Digital storage element architecture comprising integrated 4-to-1 multiplexer functionality
US7262648B2 (en) Two-latch clocked-LSSD flip-flop
US7315191B2 (en) Digital storage element architecture comprising dual scan clocks and reset functionality
US20060085707A1 (en) High speed energy conserving scan architecture
CN113497606B (zh) 时脉闸控单元
JPS61247983A (ja) 論理装置