CN103076558A - 用于扫描链的动态时钟域旁路 - Google Patents

用于扫描链的动态时钟域旁路 Download PDF

Info

Publication number
CN103076558A
CN103076558A CN2012102087759A CN201210208775A CN103076558A CN 103076558 A CN103076558 A CN 103076558A CN 2012102087759 A CN2012102087759 A CN 2012102087759A CN 201210208775 A CN201210208775 A CN 201210208775A CN 103076558 A CN103076558 A CN 103076558A
Authority
CN
China
Prior art keywords
scan
test
bypass
clock zone
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2012102087759A
Other languages
English (en)
Other versions
CN103076558B (zh
Inventor
R·C·泰库玛拉
P·库玛
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Avago Technologies General IP Singapore Pte Ltd
Original Assignee
Infineon Technologies North America Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies North America Corp filed Critical Infineon Technologies North America Corp
Publication of CN103076558A publication Critical patent/CN103076558A/zh
Application granted granted Critical
Publication of CN103076558B publication Critical patent/CN103076558B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318558—Addressing or selecting of subparts of the device under test
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318594—Timing aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明涉及用于扫描链的动态时钟域旁路。一种集成电路包括：扫描测试电路以及利用该扫描测试电路进行测试的附加电路。该扫描测试电路包括至少一个扫描链，该扫描链具有：与相应的独立时钟域相关联的多个子链，以及被配置成选择性地旁路所述多个子链中的一个或更多个的时钟域旁路电路。该扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，该串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一剩余子链被时钟域旁路电路旁路，从而在扫描移位模式中不成为串行移位寄存器的一部分。通过选择性地旁路与特定时钟域相关联的扫描链的一部分，时钟域旁路电路用于减少扫描测试期间的测试时间和功耗。

Description

用于扫描链的动态时钟域旁路
背景技术
集成电路通常被设计成结合方便对各种内部故障状态进行测试的测试电路。这种扫描测试电路典型地包括扫描链，其是被用于形成串行移位寄存器的触发器链，用于在针对集成电路的组合逻辑的输入部应用测试图案，并且用于读出对应结果。扫描链的多个触发器中的指定触发器可以被视为在此更通称为“扫描单元”的示例。
在一种示例性的布置中，具有扫描测试电路的集成电路可以具有扫描移位操作模式和功能操作模式。可以使用标志来指示集成电路是处于扫描移位模式还是处于功能模式。在扫描移位模式中，扫描链的触发器被配置为串行移位寄存器。接着将测试图案移位到由扫描链的触发器形成的串行移位寄存器中。一旦将所希望的测试图案移入，就将扫描移位模式禁用并将集成电路设置在其功能模式中。在该功能操作模式期间产生的内部组合逻辑结果接着被扫描触发器链捕获。接着，随着新的测试图案被扫描输入，该集成电路再一次设置在其扫描移位操作模式中，以便允许所捕获的组合逻辑结果移出由扫描触发器所形成的串行移位寄存器。重复该处理，直到所有希望的测试图案被应用至集成电路。
由于集成电路变得日益复杂，因而，开发出了扫描压缩技术，其减少了需要在测试给定集成电路时应用的测试图案的数量，并由此还减少了所需测试时间。然而，使用高水平的扫描压缩会不利地影响诊断确定性，即，用于将特定故障归因于组合逻辑内的一个确切的缺陷或一组缺陷的能力。结果，当利用扫描压缩时，在压缩水平与诊断确定性之间存在一种权衡。有关压缩扫描测试的附加细节在题名为“Testing a Circuit with Compressed Scan Subsets”的美国专利No.7831876中公开，该专利被共同受让于申请人，并通过引用包含于此。
尽管如此，在压缩和非压缩扫描测试两者中，仍然需要进一步地减少测试时间，并且改进其它扫描测试性能参数，如扫描测试期间的集成电路功耗。
发明内容
本发明的说明性实施例通过选择性地旁路与时钟域相关联的扫描链中、针对指定测试图案不启用的一部分来提供扫描测试的实质性改进。通过选择性地旁路与特定时钟域相关联的扫描链的一部分，可以减少扫描测试期间的测试时间和功耗。
在本发明的一个实施例中，一种集成电路包括：扫描测试电路和附加电路，该附加电路利用该扫描测试电路进行测试。该扫描测试电路包括至少一个扫描链，该扫描链具有与相应的独立时钟域相关联的多个子链，和被配置成选择性地旁路所述多个子链中的一个或更多个的时钟域旁路电路。该扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，该串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一个剩余子链被时钟域旁路电路旁路，从而在扫描移位模式中，不成为串行移位寄存器的一部分。更具体地说，该时钟域旁路电路可以被配置成旁路所述多个子链中的、被确定成在特定测试图案的捕获阶段停用的一个或更多个子链，使得时钟域旁路电路旁路所述多个子链中的、针对不同测试图案的不同子链。
在一个或更多个说明性实施例中，该时钟域旁路电路包括多个时钟域旁路复用器和多个时钟域旁路寄存器，所述时钟域旁路寄存器存储用于向时钟域旁路复用器的相应选择线应用的相应控制值。每一个子链都可以与所述多个时钟域旁路复用器中的一个和所述时钟域旁路寄存器中的一个相关联。
所述多个时钟域旁路复用器中的指定时钟域旁路复用器可以至少具有耦接至所述多个子链中的对应子链的输入部的第一输入部，和耦接至所述多个子链中的该对应子链的输出部的第二输入部，并且该指定时钟域旁路复用器被配置成响应于存储在其关联时钟域旁路寄存器中的控制值，选择性地旁路其对应子链。
一个或更多个说明性实施例中的扫描测试电路还可以包括：解压器、压缩器以及多个扫描链，所述多个扫描链包括在解压器的相应输出部与压缩器的相应输入部之间彼此并行地设置的上述扫描链。扫描测试信号被应用至解压器的相应输入部。基于扫描测试信号，来自解压器的扫描测试输入数据被移位到扫描链中，以供在扫描测试中使用，并且指示扫描测试结果的扫描测试输出数据随后从扫描链移出，进入压缩器中。
包括上述类型的时钟域旁路电路的扫描测试电路可以在一个或更多个说明性实施例中被配置成旁路针对指定测试图案停用的那些子链，由此，减少为将数据移入和移出对应扫描链所需的时钟周期数，其导致扫描测试期间的测试时间和功耗的减少。在不存在对集成电路面积需求或功能定时需求的任何显著负面影响的情况下提供了这些改进。测试图案可以按在其它常规测试生成工具中考虑时钟域旁路电路的操作和由此确定的希望扫描测试响应的方式来生成。
附图说明
图1是示出说明性实施例中的、包括测试器和进行测试的集成电路的集成电路测试系统的框图。
图2例示了其中扫描测试电路的扫描链可以布置在图1的集成电路中的组合逻辑之间的方式的一个示例。
图3是图2的扫描测试电路的多个时钟域扫描链的视图，并且从该图省略了其关联时钟域旁路电路。
图4是图3的多个时钟域扫描链的、示出关联时钟域旁路电路的另一视图。
图5示出了图4的时钟域旁路电路的时钟域旁路寄存器的一种可能的实现方式。
图6是例示图4和5的时钟域旁路电路的操作的时序图。
图7示出了图1的测试系统的一种可能的实现方式。
图8是用于生成包括图4和5所示类型的时钟域旁路电路的集成电路设计的处理系统的框图。
具体实施方式
本发明的实施例在此结合示例性测试系统和对应集成电路进行例示，该集成电路包括用于支持对那些集成电路的附加电路的扫描测试的扫描测试电路。然而，应当理解，本发明的实施例可更一般性地用于任何测试系统或关联集成电路，其中，希望通过选择性地旁路扫描链的一部分而在扫描测试期间提供减少的测试时间和/或低功耗。
图1示出了本发明的实施例，其中测试系统100包括测试器102和进行测试的集成电路104。集成电路104包括耦接至利用扫描测试电路106进行测试的附加内部电路108的扫描测试电路106。测试器102存储有与集成电路的扫描测试相关联的扫描数据110。这种扫描数据可以对应于由测试图案生成器112提供的测试图案。在其它实施例中，测试器102的至少一部分（如测试图案生成器112）可以被并入集成电路104中。另选的是，整个测试器102可以被并入集成电路104中。
如图1所示的测试系统100的特定构造仅是示例性的，并且其它实施例中的测试系统100除了或代替特别示出的那些元件以外还包括其它元件，包括在这种系统的常规实现方式中普遍采用的类型的一个或更多个元件。例如，测试器102的各种元件或系统100的其它部件可以利用微处理器、中央处理单元（CPU）、数字信号处理器（DSP）、专用集成电路（ASIC）、现场可编程门阵列（FPGA）、或其它类型的数据处理装置，以及这些和其它装置中的一部分或组合（仅作为例示而没有限制地）来实现。
本发明的实施例可以被配置成利用压缩或未压缩扫描测试，并且本发明在这点上不受限制。然而，图2所示说明性实施例主要在压缩扫描测试的背景下进行描述。
下面，参照图2，集成电路104的一种可能的构造的一部分将更详细地示出。在该压缩扫描测试配置中，扫描测试电路106包括：解压器200、压缩器202、以及多个扫描链204-k，其中，k=1、2、...K。每一个扫描链204都包括多个扫描单元206，并且可被配置成作为集成电路104的扫描移位操作模式下的串行移位寄存器进行操作，并且在集成电路104的功能操作模式下捕获来自进行测试的电路207的功能数据。假定了扫描链204中的至少一个是多时钟域扫描链，即，扫描链包括与相应的独立时钟域相关联的子链。
扫描链204通常在解压器200的相应输出部与压缩器202的相应输入部之间彼此并行地布置，从而在扫描移位操作模式下，来自解压器200的扫描测试输入数据被移位到扫描链204中，而扫描测试输出数据被从扫描链204移出，进入压缩器202中。
第一扫描链204-1具有长度n1，并因此包括n1个扫描单元，指示为206-1到206-n1。更一般地说，扫描链204-k具有长度nk，并因此包括总计nk个扫描单元。
在本发明的实施例中，扫描链204的长度被平衡，使得需要相同的时间量来将希望的扫描测试图案集移位到所有扫描链中。因此，可以在没有限制的情况下假定所有扫描链204具有长度n，使得n1=n2=...=nk=n。
这个实施例中的进行测试的电路207包括多个组合逻辑模块，其中示出了示例性模块208、210以及212。所述组合逻辑模块例示性地布置在主输入部214与主输出部216之间并且通过扫描链204彼此分离。
诸如208、210以及212的组合逻辑模块可以被视为在此更通称为“附加电路”的示例，所述附加电路利用本发明实施例的扫描测试电路进行测试。作为示例，集成电路104的这种内部电路模块可以表示不同集成电路内核的各部分，如硬盘驱动器（HDD）控制器应用中的芯片上系统（SOC）集成电路的响应读取通道和附加内核，其被设计用于从HDD的一个或更多个磁存储盘读取和写入数据。在其它实施例中，通过扫描链进行测试的电路模块可以以任意组合方式包括其它类型的功能逻辑电路，并且术语“附加电路”意图宽泛地解释为覆盖逻辑电路的任何这种布置。
扫描测试电路106的解压器200接收来自测试器102的压缩扫描数据，并且解压该扫描数据，以在将这种链配置为扫描移位操作模式下的相应串行移位寄存器时，生成移位到扫描链204中的扫描测试输入数据。同样在这种链被配置为扫描移位操作模式下的相应串行移位寄存器时，扫描测试电路106的压缩器202接收移出扫描链204的扫描测试输出数据，并且压缩该扫描测试输出数据，以将其传送回测试器102。
压缩扫描输入数据被测试器102应用至解压器200的N个扫描输入部，并且将压缩扫描输出数据经由N个扫描输出部从压缩器202提供回测试器102。如前所述，K个扫描链204如所示地在解压器200的相应输出部与压缩器202的相应输入部之间并行地布置。每一个单独的扫描链204都可配置成作为集成电路104的扫描移位操作模式下的串行移位寄存器进行操作，并且还在集成电路104的功能操作模式下捕获来自组合逻辑元件的功能数据。
扫描链204的数量K通常大于压缩器202的扫描测试输出部的数量N。K与N的比率提供了对扫描测试电路106中设置的扫描测试图案压缩程度的度量。然而，应注意到，压缩器输出部的数量不需要和解压器输入部的数量相同。例如，可以具有N个解压器输入部和L个压缩器输出部，其中，N≠L，但N和L都远小于K。
解压器200的扫描输入部可以被视为对应于在此更通常被称为集成电路104的“扫描通道”的相应输入部。
有关诸如解压器200和压缩器202的扫描压缩元件的操作的附加细节可以在上述美国专利No.7831876中得到。此外，诸如解压器200和压缩器202的扫描压缩元件可以不存于与本发明的其它实施例中。在本发明的没有扫描压缩的实施例中（其中，去除了解压器200和压缩器202），扫描通道可以简单地对应于扫描链204中的相应扫描链。
应用至本实施例中的扫描链204的指定测试图案可以被视为扫描矢量，其中，扫描矢量包括其中将扫描测试输入数据移位到所有扫描链204中的移入阶段（shift-in phase），之后是其中捕获功能数据的捕获阶段（capture phase），之后是其中将扫描测试输出数据从所有扫描链204移出的移出阶段（shift-out phase）。针对不同测试图案的扫描矢量可以彼此交叠，因为随着输入数据针对指定测试图案移入，可以将针对前一图案的捕获数据移出。移入和移出阶段在此可以单独地或统称为扫描矢量或关联测试图案的一个或更多个扫描移位阶段。
如前所述，集成电路扫描测试中的重要问题包括测试时间和功耗。本实施例中的扫描测试电路106通过动态地旁路一个或更多个扫描链204中的特定子链来解决这些问题。该功能通过并入到扫描测试电路中的时钟域旁路电路来实现，如下面结合图3、4以及5更详细地描述的。
图3更详细地示出了扫描测试电路106的特定扫描链204-k。如图所示的扫描链是在此更通称为多时钟域扫描链的示例，即，包括与集成电路104的相应的独立时钟域相关联的多个子链的扫描链。假定该扫描链204-k具有与其相关联的时钟域旁路电路，但该电路在该特定图形中并未示出。
本发明的该实施例中的每一个子链300都包括两个或更多个扫描单元206。更具体地说，扫描链204-k包括扫描单元206-1到206-nk，它们被分组成与相应的时钟信号CLK1、CLK2、CLK3以及CLK4相关联的四个子链300-1、300-2、300-3以及300-4。在这个实施例中，时钟信号CLK1、CLK2、CLK3以及CLK4中的每一个都被假定成与集成电路104的不同时钟域相关联。然而，应当清楚，如在此使用的术语“时钟域”意图被宽泛地解释，并因此不应被视为需要或排除时钟信号之间的任何特定关系。
本实施例中的每一个扫描单元206都具有数据输入部（D）、数据输出部（Q）、扫描输入部（SI）、扫描输出部（SO）以及时钟输入部（CLK），并且可以包括未明确地示出的附加或另选输入部和输出部。每一个子链300中的两个或更多个扫描单元206按照与该子链相关联的对应时钟信号CLK1、CLK2、CLK3或CLK4进行时钟控制（clocked）。
子链300-1包括更特别地指示为FF1-C1到FFa-C1的扫描单元206，其中，a是指定该子链中的扫描单元的总数量的变量。类似的是，子链300-2包括更特别地指示为FF1-C2到FFb-C2的扫描单元206，子链300-3包括更特别地指示为FF1-C3到FFc-C3的扫描单元206，以及子链300-4包括更特别地指示为FF1-C4到FFd-C4的扫描单元206，其中，b、c以及d是指定相应子链中的扫描单元的总数量的变量。在本实施例中，a、b、c以及d中的每一个都被假定成大于或等于2。子链300中的每一个可以具有不同数量的扫描单元206，或者两个或更多个子链可以具有相同数量的扫描单元。
本实施例中的子链300-1、300-2、300-3以及300-4被相应的加锁锁存器302-1、302-2、302-3以及302-4彼此分离。这些加锁锁存器中的每一个都被实施为D型触发器，该D型触发器具有通过对应的时钟信号CLK1、CLK2、CLK3或CLK4进行时钟控制的使能输入部（EN）。与子链300-1、300-2、300-3以及300-4相关联的加锁锁存器更特别地分别指示为LL-C1、LL-2、LL-C3以及LL-C4。
在扫描移位操作模式下，扫描链204-k可配置成形成包括比全部子链300少的子链的串行移位寄存器。由此，一个或更多个子链300可以通过上述时钟域旁路电路选择性地旁路，从而不成为由扫描移位模式下的扫描链204-k所形成的串行移位寄存器的一部分。更具体地说，该时钟域旁路电路被配置成旁路多个子链300中的、被确定成针对特定测试图案停用的一个或更多个子链，使得时钟域旁路电路可以旁路这些子链300中的、针对不同测试图案的不同子链。
本实施例的时钟域旁路功能至少部分地基于发明人认识到不将所有时钟域用于每一个应用测试图案。例如，图3中假定了每一个子链都仅包括两个扫描单元、使得整个扫描链包括至多8个扫描单元的布置。因此，需要8个时钟周期，来将整个扫描链的内容移入或移出。如果在指定测试图案的关联功能数据捕获阶段中未使用一个特定的时钟域，在以扫描数据不移位通过对应子链的这种方式旁路该停用时钟域的情况下，则可以使扫描移位时间减少两个时钟周期，使得针对指定测试图案的扫描移位时间节省25%。
因此，显著减少扫描测试时间可通过针对要应用的每一个测试图案识别空闲或停用的时钟域，并且在应用对应测试图案时旁路那些停用的时钟域来实现。因为所旁路的子链的时钟域停用，所以不需要移出那些子链中的扫描单元的内容，就像那些扫描单元没有检测到故障一样。换句话说，针对在指定测试图案的捕获阶段中没有脉冲化的任何时钟域，因为没有传播至那些扫描单元的故障，所以不需要将内容移出对应的扫描单元。因此，在本实施例中，针对指定测试图案，仅移出对应时钟域在指定测试图案的捕获阶段中启用的那些特定子链。
图4示出了图3的扫描链204-k及其关联时钟域旁路电路400。该时钟域旁路电路400被配置成选择性地旁路如前所述的多个子链300中的一个或更多个，使得在扫描移位操作模式下的扫描链204-k形成包括比全部子链300少的子链的串行移位寄存器。本实施例中的时钟域旁路电路400包括多个时钟域旁路复用器402和多个时钟域旁路寄存器404。
本实施例中的时钟域旁路复用器402更特别地包括与子链300-1、300-2、300-3以及300-4中的相应子链相关联的二对一复用器405-1、405-2、405-3以及405-4。复用器405如图所示配置在CLK1、CLK2、CLK3以及CLK4时钟域之间的扫描路径扫描链204-k中，并且每一个这种复用器405紧跟在对应时钟域的加锁锁存器302之后。
本实施例中的时钟域旁路寄存器404更特别地包括与子链300-1、300-2、300-3以及300-4中的相应子链相关联的移出旁路寄存器410-1、410-2、410-3以及410-4。时钟域旁路寄存器404存储用于向时钟域旁路复用器402的相应选择线应用的相应控制值，并且那些存储值控制是否针对指定测试图案旁路对应时钟域CLK1、CLK2、CLK3以及CLK4。
多个时钟域旁路复用器405中的指定一个具有耦接至多个子链300中的对应子链的输入部的第一输入部，和耦接至多个子链300中的该对应子链的输出部的第二输入部。该指定时钟域旁路复用器被配置成响应于存储在其关联时钟域旁路寄存器410中的控制值，选择性地旁路其对应子链300。在这个实施例中，存储在寄存器410中的逻辑“1”值指示在扫描移位模式中将旁路对应子链，而存储在寄存器410中的逻辑“0”值指示在扫描移位模式中将不旁路对应子链。由此，例如，如果寄存器410-2存储有逻辑“1”值而另一寄存器存储有逻辑“0”值，则旁路子链300-2，并且由扫描链204-k形成的串行移位寄存器包括子链300-1、300-3以及300-4。
如图5所示，时钟域旁路寄存器410-j（其中，在本实施例中，j=1、2、3或4）中的指定一个包括可设置D型触发器500和逻辑门502。触发器500具有指示为D并且耦接至电压电势（例示性地耦接至VSS或地）的数据输入部，指示为Q并且耦接至多个时钟域旁路复用器405中的对应一个的选择线的数据输出部，耦接至旁路信号线的设置输入部，以及指示为CLK并且根据关联时钟域的时钟信号CLKx和扫描使能（SE）信号而驱动的时钟输入部。
该SE信号被驱动成第一逻辑电平，以将集成电路104设置在扫描移位操作模式中，所述第一逻辑电平在本发明该实施例中出于说明性目的，被假定成为逻辑“1”电平；以及被驱动成第二逻辑电平，以将集成电路104设置在功能操作模式中，所述第二逻辑电平在本发明该实施例中出于说明性目的，被假定成为逻辑“0”电平，但在本发明其它实施例中可以使用其它类型和组合的操作模式和扫描使能信令。例如，集成电路104及其关联扫描测试电路106的不同部分可以利用分离的扫描使能信号来控制。
逻辑门502可操作成生成用于根据关联时钟域的时钟信号CLK和SE信号向触发器500的时钟信号输入部应用的信号。本实施例中的逻辑门更特别地包括与门，该与门具有适于接收关联时钟域的时钟信号CLKx的正相输入部，和适于接收SE信号的反相输入部，以使通过与门502生成的、用于向触发器500的时钟输入部应用的信号对应于通过SE信号的反转形式选通的关联时钟域的时钟信号CLKx。
因此，当SE信号处于与扫描移位操作模式相对应的逻辑“1”电平时，SE信号的反转形式处于逻辑“0”电平，使得通过与门502防止将CLKx应用至触发器500的CLK输入部。因此，当扫描使能信号处于逻辑“0”电平（其在测试图案的捕获阶段中出现）时，触发器500可以仅重置成存储总是存在于图5的实施例中的其D输入部处的逻辑“0”值。
当SE信号处于逻辑“1”电平时，该布置由此断开应用至触发器500的时钟信号。旁路信号线上的向下转变将触发器中的存储值设置回逻辑“1”值。由此，当旁路信号从逻辑“1”电平转变至逻辑“0”电平时，触发器的Q输出从逻辑“0”电平转变至逻辑“1”电平。
紧接在完成扫描移位阶段之后，旁路信号从逻辑“1”电平转变至逻辑“0”电平，这可以处于关联捕获阶段开始处，并接着针对捕获阶段的剩余部分返回至逻辑“1”电平。在捕获阶段期间，SE信号处于逻辑“0”电平，使得如果在CLKx信号中的捕获期间发生转变，则该转变通过门502传播至触发器500的CLK输入，使Q输出从逻辑“1”电平转变至逻辑“0”电平。
图6例示了图4和5的时钟域旁路电路的操作。该时序图示出了关于两个测试图案、旁路和SE信号以及时钟信号CLK1、CLK2、CLK3以及CLK4的示例波形。如前所述，指示为测试图案1的第一测试图案的移出阶段与指示为测试图案2的第二测试图案的移入阶段交叠。这些阶段在图6时序图的背景下更通称为移位阶段。
在应用第一测试图案之前，将旁路信号设置成逻辑“1”电平，SE信号被设置成逻辑“0”电平，并且CLKx信号均被脉冲化一次，以便将旁路移位寄存器触发器500的Q输出设置成“0”电平。当测试进入移位阶段时，将SE信号设置成逻辑“1”电平，以经由与门502切断时钟信号，使得触发器500的Q输出保持在逻辑“0”电平。当完成移位阶段时，捕获阶段开始。
在捕获阶段开始时将旁路信号脉冲化至逻辑“0”电平一次，这使得触发器500的Q输出移动至逻辑“1”电平。如果CLKx随后在捕获阶段期间进行至少一次转变，则对应触发器500的Q输出将返回至逻辑“0”电平，意味着对应时钟域不应被旁路。对于其中在捕获阶段期间在对应时钟信号中不存在转变的停用时钟域来说，关联旁路寄存器中的触发器500的Q输出保持在逻辑“1”电平。在图6的示例中，在捕获阶段期间存在针对CLK1和CLK4时钟信号的时钟脉冲，意味着CLK1和CLK4时钟域在该捕获阶段中启用，而CLK2和CLK3时钟域在该捕获阶段中停用。启用的特定时钟域通常根据对应的应用测试图案从捕获阶段改变至捕获阶段。
在完成针对测试图案1的捕获阶段之后，该处理针对每一个附加测试图案重复，从测试图案2开始。
因此，响应于旁路信号线的断言，将用于指定旁路子链300-j中的一个的逻辑“1”值存储在对应时钟域旁路寄存器410-j中，其在每一个应用测试图案的捕获阶段期间出现一次。这还被称为设置触发器500，并且旁路信号在本实施例中低电平启用（active low）。而且，寄存器410-j结合将多个不同测试图案中的每一个应用至扫描链来重置。这在SE信号处于逻辑“0”电平时发生，并由此超出扫描移位模式范围，如前所述。更具体地说，每一个时钟域旁路寄存器410在结束针对每一个测试图案的扫描移位阶段之后重置。
如图4所示的时钟域旁路电路400可以全部旁路一个或更多个子链300，并由此将所需扫描移位时间减少了根据旁路子链的扫描单元的总长度而给出的时钟周期数。应注意到，当旁路特定时钟域时，在该域中的扫描单元的内容被保持并且可以在下一个测试图案中使用。因此，如果特定时钟域针对指定测试图案的捕获阶段停用，则针对该特定时钟域的时钟信号应当针对下一个测试图案的扫描移位阶段断开，使得该扫描单元保持它们的内容。
如上所述，时钟域旁路寄存器410在完成每一个测试图案的扫描移位阶段之后，具有设置成逻辑“1”值的其相应存储值。应注意到，一个或更多个额外时钟周期可以在针对指定测试图案的实际扫描移位阶段结束之后添加，从而方便确定针对下一个测试图案哪些时钟域不应移出。例如，可以在扫描移位阶段的结束与捕获阶段的开始之间引入一个或更多个额外周期，并且这种周期可以被用于断言相应旁路寄存器410中的触发器500的设置输入，以在所有寄存器410中存储“1”值，同时断开扫描移位时钟。接着，在捕获阶段期间，与启用时钟域相关联的旁路寄存器中的选定的旁路寄存器可以被重置成逻辑“0”值，使得剩余旁路寄存器继续存储“1”值，并由此，它们的停用时钟域在下一个扫描移位阶段被旁路。
在该类型的布置中，所有旁路寄存器在开始第一测试图案之前都被初始地重置成存储逻辑“0”值，接着，所有旁路寄存器都通过在开始或接近开始捕获阶段时旁路信号的单一断言而被设置成存储逻辑“1”值，并且最后，旁路寄存器中的与启用时钟域相对应的所选旁路寄存器响应于在捕获阶段期间在关联时钟信号中出现至少一个转变，而再次被重置成逻辑“0”值。该处理针对每一个测试图案重复。如上所示，在下一个测试图案的扫描移位阶段期间，处于针对前一测试图案的停用时钟域中的扫描单元将保持它们的内容。许多另选的信号发送布置都可以被用于在旁路寄存器中存储控制值，以提供对停用时钟域的希望旁路。
对于其中扫描链具有相等的长度n的实施例中的每一个测试图案来说，在每一个扫描链中应当具有至少一个未使用时钟域，以便减少针对该测试图案的测试时间。如果不存在未使用的时钟域，则该测试图案会照原样应用，而没有任何变化。
应当清楚，图4和5所示特定电路仅通过说明性示例来呈现，并且时钟域旁路电路的许多另选布置可以被用于减少测试时间和功耗，如在此所公开的那样。这些减少在不存在对集成电路面积需求或功能定时需求的任何显著负面影响的情况下实现。
图1的测试系统100中的测试器102不需要采取任何特定形式，并且各种传统的测试系统布置可以按简单的方式进行修改，以支持在此公开的转变控制功能。图7中示出了一种可能示例，其中，测试器702包括负载板704，其中要利用在此公开的技术进行扫描测试的集成电路705被安装在该负载板704的中央部分706中。测试器702还包括处理器和存储器元件707和708，以执行所存储的计算机代码。在本实施例中，处理器707被示出为实现测试图案生成器712。关联的扫描数据710存储在存储器708中。可以将许多另选测试器用于执行如在此公开的对集成电路的扫描测试。而且，如前所述，在另选实施例中，可以将测试器的一部分并入到集成电路本身中，如在内置的自测试（BIST）布置中那样。
插入用于形成集成电路设计的扫描链、转变控制器以及其它扫描测试电路的扫描单元可以在图8所示类型的处理系统800中执行。该实施例中的这种处理系统更特别地包括被配置成供在设计诸如集成电路104的集成电路中使用的设计系统，以包括具有时钟域旁路电路400的扫描测试电路106。
系统800包括耦接至存储器804的处理器802。网络接口806还耦接至处理器802，其用于允许该处理系统通过一个或更多个网络与其它系统和装置通信。因此，网络接口806可以包括一个或更多个收发器。处理器802实现扫描模块810，以结合对集成电路设计软件816的使用，按在此公开的方式补充具有扫描单元814和关联时钟域旁路电路的内核设计812。
通过示例的方式，包括扫描链204和关联时钟域旁路电路400的扫描链电路106可以利用RTL描述在系统800中生成，并接着利用特定技术库综合成门级别。接着可以创建测试生成模型，以利用测试生成工具来生成测试图案。可以使用控制文件来向测试生成工具提供诸如旁路时钟域的方式的信息。一旦对应规则适当，规则检查器就可以运行，使得测试生成工具具有考虑时钟域旁路电路的操作的扫描链的可见性。接着按常规方式生成测试图案。
在测试图案生成期间，测试生成工具具有有关时钟域旁路电路的功能的信息，并且生成针对每一个扫描通道的希望响应，以考虑这种功能。由此，由测试生成工具提供的希望响应将基于那些时钟域在指定测试图案的捕获阶段是启用还是停用，来反映针对该指定测试图案的一个或更多个时钟域的旁路。
诸如810、812、814以及816的元件至少部分地采用存储在存储器804中并且通过处理器802处理的软件的形式来实现。例如，存储器804可以存储程序代码，该程序代码通过处理器802执行，以在总体集成电路设计处理中实现模块810的特定扫描链和转变控制电路插入功能。存储器804是在此更通称为计算机可读介质或其它类型的计算机程序产品的示例，其具有嵌入在其中的计算机程序代码，并且例如可以包括：诸如RAM或ROM的电子存储器、磁性存储器、光学存储器，或采用任何组合的其它类型存储装置。处理器802可以包括：微处理器、CPU、ASIC、FPGA或其它理类型处理装置，以及这种装置的一部分或组合。
如上所示，本发明的实施例可以以集成电路的形式来实现。在给定的这种集成电路实现方式中，相同管芯（die）典型地在半导体晶片的表面上以重复的图案形成。每一个管芯都包括如在此描述的扫描测试电路，并且可以包括其它结构或电路。从所述晶片切割或切分单个管芯，接着将其封装为集成电路。本领域技术人员应当知道怎样切分晶片以及封装管芯以生成集成电路。这样制造的集成电路被视为本发明的一部分。
此外，应当强调的是，如在此描述的本发明的实施例仅是说明性的。例如，与在此描述的实施例中包括的扫描测试电路相比，本发明的其它实施例可以利用各种各样的其它类型的扫描测试电路（具有不同类型和布置的时钟域旁路电路、逻辑门以及其它电路元件，以及不同类型和配置的旁路信号和测试图案阶段）来实现。所附权利要求书的范围内的这些和众多其它另选实施例对本领域技术人员而言是显而易见的。

Claims (10)

1.一种集成电路，包括：
扫描测试电路；以及
附加电路，所述附加电路利用所述扫描测试电路进行测试；
所述扫描测试电路包括至少一个扫描链，所述扫描链具有与相应的独立时钟域相关联的多个子链；
所述扫描测试电路还包括时钟域旁路电路，所述时钟域旁路电路被配置成选择性地旁路所述多个子链中的一个或更多个；
其中，所述扫描链可配置在扫描移位操作模式中，以形成串行移位寄存器，所述串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的至少一个剩余子链被所述时钟域旁路电路旁路，从而在扫描移位模式中，不成为串行移位寄存器的一部分。
2.根据权利要求1所述的集成电路，其中，所述时钟域旁路电路被配置成旁路多个子链中的、被确定成在特定测试图案的捕获阶段中停用的一个或更多个子链。
3.根据权利要求1所述的集成电路，其中，所述时钟域旁路电路包括：
多个时钟域旁路复用器；和
多个时钟域旁路寄存器，
其中，所述时钟域旁路寄存器存储用于向所述时钟域旁路复用器的相应选择线应用的相应控制值。
4.根据权利要求3所述的集成电路，其中，所述多个时钟域旁路复用器中的指定时钟域旁路复用器至少具有耦接至所述多个子链中的对应子链的输入部的第一输入部，和耦接至所述多个子链中的所述对应子链的输出部的第二输入部，并且所述指定时钟域旁路复用器还被配置成响应于存储在其关联时钟域旁路寄存器中的控制值，选择性地旁路其对应子链。
5.根据权利要求3所述的集成电路，其中，所述多个时钟域旁路寄存器中的指定时钟域旁路寄存器包括触发器，所述触发器具有耦接至电压电势的数据输入部，耦接至所述多个时钟域旁路复用器中的对应时钟域旁路复用器的选择线的数据输出部，耦接至旁路信号线的设置输入部，以及根据关联时钟域的时钟信号和扫描使能信号而驱动的时钟输入部。
6.根据权利要求5所述的集成电路，其中，所述指定时钟域旁路寄存器还包括至少一个逻辑门，所述逻辑门可操作成生成用于根据关联时钟域的时钟信号和扫描使能信号向所述触发器的时钟信号输入部应用的信号。
7.根据权利要求5所述的集成电路，其中，响应于在指定测试图案的捕获阶段的旁路信号线的断言，控制值被存储在所述指定时钟域旁路寄存器中，并且进一步地，所述寄存器随后结合向所述扫描链应用多个不同的测试图案中的每一个而被重置。
8.根据权利要求1所述的集成电路，其中，所述扫描测试电路还包括：
解压器；
压缩器；以及
包括所述至少一个扫描链的多个扫描链，所述多个扫描链在所述解压器的相应输出部与所述压缩器的相应输入部之间彼此并行地布置，
其中，所述扫描测试信号被应用至所述解压器的相应输入部；
其中，来自所述解压器的扫描测试输入数据被移位到所述扫描链中，以供在扫描测试中使用；并且
其中，指示扫描测试结果的扫描测试输出数据随后从所述扫描链移出，进入到所述压缩器中。
9.一种方法，包括：
将至少一个扫描链配置成包括与相应的独立时钟域相关联的多个子链；以及
在扫描移位操作模式下旁路所述多个子链中的至少一个子链，
其中，利用扫描移位操作模式下的扫描链所形成的串行移位寄存器包括比全部子链少的子链，并且所述多个子链中的任何剩余子链被旁路，从而不成为串行移位寄存器的一部分。
10.一种计算机程序产品，包括非暂时计算机可读存储介质，所述非暂时计算机可读存储介质具有嵌入其中的、以供在扫描测试集成电路中使用的计算机程序代码，其中，所述计算机程序代码当在测试系统中执行时使所述测试系统执行根据权利要求9所述的方法的步骤。
CN201210208775.9A 2011-10-25 2012-06-19 用于扫描链的动态时钟域旁路 Expired - Fee Related CN103076558B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US13/280,797 US8812921B2 (en) 2011-10-25 2011-10-25 Dynamic clock domain bypass for scan chains
US13/280,797 2011-10-25

Publications (2)

Publication Number Publication Date
CN103076558A true CN103076558A (zh) 2013-05-01
CN103076558B CN103076558B (zh) 2017-04-12

Family

ID=47263057

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210208775.9A Expired - Fee Related CN103076558B (zh) 2011-10-25 2012-06-19 用于扫描链的动态时钟域旁路

Country Status (6)

Country Link
US (1) US8812921B2 (zh)
EP (1) EP2587273A1 (zh)
JP (1) JP2013092517A (zh)
KR (1) KR20130045158A (zh)
CN (1) CN103076558B (zh)
TW (1) TW201317596A (zh)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104240655A (zh) * 2013-06-20 2014-12-24 拉碧斯半导体株式会社 半导体装置、显示装置以及信号提取方法
CN104242904A (zh) * 2013-06-20 2014-12-24 拉碧斯半导体株式会社 半导体装置、显示装置以及信号获取方法
CN104749515A (zh) * 2015-03-31 2015-07-01 中国人民解放军国防科学技术大学 一种基于顺序等分分段式的低功耗扫描测试方法和装置
CN109857024A (zh) * 2019-02-01 2019-06-07 京微齐力(北京)科技有限公司 人工智能模块的单元性能测试方法和系统芯片
CN110514981A (zh) * 2018-05-22 2019-11-29 龙芯中科技术有限公司 集成电路的时钟控制方法、装置及集成电路
CN110622016A (zh) * 2017-05-08 2019-12-27 赛灵思公司 集成电路中的动态扫描链重新配置
CN112526328A (zh) * 2020-10-28 2021-03-19 深圳市紫光同创电子有限公司 边界扫描测试方法
CN113383242A (zh) * 2019-01-30 2021-09-10 西门子工业软件有限公司 基于慢时钟信号的多重捕获全速扫描测试

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8078898B2 (en) * 2007-06-07 2011-12-13 Texas Instruments Incorporated Synchronizing TAP controllers with sequence on TMS lead
WO2009137727A1 (en) * 2008-05-07 2009-11-12 Mentor Graphics Corporation Scan cell use with reduced power consumption
GB2520506B (en) * 2013-11-21 2020-07-29 Advanced Risc Mach Ltd Partial Scan Cell
US20160061892A1 (en) * 2014-08-29 2016-03-03 Qualcomm Incorporated Scan programmable register controlled clock architecture for testing asynchronous domains
US10436837B2 (en) * 2015-10-19 2019-10-08 Globalfoundries Inc. Auto test grouping/clock sequencing for at-speed test
TWI646845B (zh) * 2016-05-19 2019-01-01 晨星半導體股份有限公司 條件式存取晶片、其內建自我測試電路及測試方法
US10048315B2 (en) * 2016-07-06 2018-08-14 Stmicroelectronics International N.V. Stuck-at fault detection on the clock tree buffers of a clock source
TWI689738B (zh) * 2019-02-21 2020-04-01 瑞昱半導體股份有限公司 測試系統
JP7305583B2 (ja) * 2020-03-05 2023-07-10 株式会社東芝 半導体集積回路
CN112183005B (zh) * 2020-09-29 2022-11-11 飞腾信息技术有限公司 集成电路测试模式下的dft电路构建方法及应用
US11680982B2 (en) * 2021-10-26 2023-06-20 Stmicroelectronics International N.V. Automatic test pattern generation circuitry in multi power domain system on a chip

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050055615A1 (en) * 2003-09-08 2005-03-10 Agashe Anupama Anlruddha At-speed ATPG testing and apparatus for SoC designs having multiple clock domain using a VLCT test platform
US20050262409A1 (en) * 2004-05-21 2005-11-24 Laung-Terng Wang Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits
US7406639B2 (en) * 2004-12-13 2008-07-29 Lsi Corporation Scan chain partition for reducing power in shift mode
CN101300500A (zh) * 2005-11-02 2008-11-05 Nxp股份有限公司 Ic测试方法及设备
US7831876B2 (en) * 2007-10-23 2010-11-09 Lsi Corporation Testing a circuit with compressed scan chain subsets

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5390190A (en) 1992-05-29 1995-02-14 Sun Microsystems, Inc. Inter-domain latch for scan based design
US5477545A (en) * 1993-02-09 1995-12-19 Lsi Logic Corporation Method and apparatus for testing of core-cell based integrated circuits
JP2738351B2 (ja) * 1995-06-23 1998-04-08 日本電気株式会社 半導体集積論理回路
CA2213966C (en) * 1995-12-27 2004-10-26 Koken Co., Ltd. Monitoring control apparatus
US5909451A (en) 1996-11-21 1999-06-01 Sun Microsystems, Inc. System and method for providing scan chain for digital electronic device having multiple clock domains
EP1826579A1 (en) 2001-02-15 2007-08-29 Syntest Technologies, Inc. Multiple-capture DFT system for detecting or locating crossing clock-domain faults during self-test or scan test
JP2003058273A (ja) * 2001-08-13 2003-02-28 Oki Electric Ind Co Ltd ホールドタイム測定回路
JP2004077356A (ja) * 2002-08-21 2004-03-11 Nec Micro Systems Ltd スキャンチェーン回路、スキャンチェーン構築方法およびそのプログラム
US7032202B2 (en) 2002-11-19 2006-04-18 Broadcom Corporation System and method for implementing a flexible top level scan architecture using a partitioning algorithm to balance the scan chains
JP2004170244A (ja) * 2002-11-20 2004-06-17 Matsushita Electric Ind Co Ltd 組み込み自己検査回路
US7373568B1 (en) * 2003-01-21 2008-05-13 Marvell Israel Ltd. Scan insertion
ATE408152T1 (de) 2004-01-19 2008-09-15 Nxp Bv Prüfung von schaltungen mit mehreren taktdomänen
US7418640B2 (en) * 2004-05-28 2008-08-26 Synopsys, Inc. Dynamically reconfigurable shared scan-in test architecture
US7447961B2 (en) * 2004-07-29 2008-11-04 Marvell International Ltd. Inversion of scan clock for scan cells
WO2006064300A1 (en) 2004-12-13 2006-06-22 Infineon Technologies Ag Circuitry and method for an at-speed scan test
US8410787B2 (en) 2005-02-11 2013-04-02 Nxp B.V. Testing of an integrated circuit with a plurality of clock domains
US7129762B1 (en) * 2005-02-17 2006-10-31 Xilinx, Inc. Efficient implementation of a bypassable flip-flop with a clock enable
US20080126898A1 (en) 2006-11-27 2008-05-29 Kamlesh Pandey System and method for generating on-chip individual clock domain based scan enable signal used for launch of last shift type of at-speed scan testing
US20080133989A1 (en) * 2006-12-05 2008-06-05 Sony Computer Entertainment Inc. Method And Apparatus For Scan Chain Circuit AC Test
ES2364506T3 (es) 2007-04-13 2011-09-05 Fundacio Privada Centre Tecnologic De Telecomunicacions De Catalunya Procedimiento y sistema para medir la calidad de nodos en red.
JP2008275480A (ja) 2007-04-27 2008-11-13 Nec Electronics Corp 半導体集積回路のテスト回路、テスト方法
JP4802139B2 (ja) * 2007-05-15 2011-10-26 株式会社東芝 半導体集積回路モジュール
US20090187801A1 (en) * 2008-01-17 2009-07-23 Kamlesh Pandey Method and system to perform at-speed testing
JP2009216619A (ja) * 2008-03-12 2009-09-24 Texas Instr Japan Ltd 半導体集積回路装置
JP5625249B2 (ja) * 2009-03-24 2014-11-19 富士通株式会社 回路モジュール、半導体集積回路、および検査装置
US8775857B2 (en) * 2010-12-28 2014-07-08 Stmicroelectronics International N.V. Sequential on-chip clock controller with dynamic bypass for multi-clock domain testing

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050055615A1 (en) * 2003-09-08 2005-03-10 Agashe Anupama Anlruddha At-speed ATPG testing and apparatus for SoC designs having multiple clock domain using a VLCT test platform
US20050262409A1 (en) * 2004-05-21 2005-11-24 Laung-Terng Wang Smart capture for ATPG (automatic test pattern generation) and fault simulation of scan-based integrated circuits
US7406639B2 (en) * 2004-12-13 2008-07-29 Lsi Corporation Scan chain partition for reducing power in shift mode
CN101300500A (zh) * 2005-11-02 2008-11-05 Nxp股份有限公司 Ic测试方法及设备
US7831876B2 (en) * 2007-10-23 2010-11-09 Lsi Corporation Testing a circuit with compressed scan chain subsets

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104240655A (zh) * 2013-06-20 2014-12-24 拉碧斯半导体株式会社 半导体装置、显示装置以及信号提取方法
CN104242904A (zh) * 2013-06-20 2014-12-24 拉碧斯半导体株式会社 半导体装置、显示装置以及信号获取方法
CN104242904B (zh) * 2013-06-20 2018-10-02 拉碧斯半导体株式会社 半导体装置、显示装置以及信号获取方法
CN104749515A (zh) * 2015-03-31 2015-07-01 中国人民解放军国防科学技术大学 一种基于顺序等分分段式的低功耗扫描测试方法和装置
CN110622016A (zh) * 2017-05-08 2019-12-27 赛灵思公司 集成电路中的动态扫描链重新配置
CN110622016B (zh) * 2017-05-08 2022-10-28 赛灵思公司 集成电路中的动态扫描链重新配置
CN110514981A (zh) * 2018-05-22 2019-11-29 龙芯中科技术有限公司 集成电路的时钟控制方法、装置及集成电路
CN113383242A (zh) * 2019-01-30 2021-09-10 西门子工业软件有限公司 基于慢时钟信号的多重捕获全速扫描测试
CN109857024A (zh) * 2019-02-01 2019-06-07 京微齐力(北京)科技有限公司 人工智能模块的单元性能测试方法和系统芯片
CN112526328A (zh) * 2020-10-28 2021-03-19 深圳市紫光同创电子有限公司 边界扫描测试方法
CN112526328B (zh) * 2020-10-28 2022-11-01 深圳市紫光同创电子有限公司 边界扫描测试方法

Also Published As

Publication number Publication date
TW201317596A (zh) 2013-05-01
EP2587273A1 (en) 2013-05-01
CN103076558B (zh) 2017-04-12
KR20130045158A (ko) 2013-05-03
US8812921B2 (en) 2014-08-19
JP2013092517A (ja) 2013-05-16
US20130103994A1 (en) 2013-04-25

Similar Documents

Publication Publication Date Title
CN103076558A (zh) 用于扫描链的动态时钟域旁路
US11041903B2 (en) TAP gating scan enable output to decompressor and scan registers
KR101643776B1 (ko) 스캔 테스트 시스템 및 방법
US7814444B2 (en) Scan compression circuit and method of design therefor
US7352169B2 (en) Testing components of I/O paths of an integrated circuit
US20160349320A1 (en) Remote bus wrapper for testing remote cores using automatic test pattern generation and other techniques
US9903913B2 (en) Scan or JTAG controllable capture clock generation
US9689924B2 (en) Circuit for testing integrated circuits
US8700962B2 (en) Scan test circuitry configured to prevent capture of potentially non-deterministic values
Zoellin et al. BIST power reduction using scan-chain disable in the Cell processor
WO2008008546A2 (en) Universal reconfigurable scan architecture
Wohl et al. Efficient compression of deterministic patterns into multiple PRPG seeds
US20110175638A1 (en) Semiconductor integrated circuit and core test circuit
US8799731B2 (en) Clock control for reducing timing exceptions in scan testing of an integrated circuit
Cho et al. California scan architecture for high quality and low power testing
US20060041806A1 (en) Testing method for semiconductor device and testing circuit for semiconductor device
US20100146349A1 (en) Semiconductor integrated circuit including logic circuit having scan path and test circuit for conducting scan path test
Kim et al. Efficient low-power scan test method based on exclusive scan and scan chain reordering

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20160721

Address after: Singapore Singapore

Applicant after: Avago Technologies General IP (Singapore) Pte. Ltd.

Address before: California, USA

Applicant before: LSI Corp.

GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20181018

Address after: Singapore Singapore

Patentee after: Avago Technologies General IP (Singapore) Pte. Ltd.

Address before: Singapore Singapore

Patentee before: Avago Technologies General IP (Singapore) Pte. Ltd.

CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170412

Termination date: 20190619