TWI646845B

TWI646845B - 條件式存取晶片、其內建自我測試電路及測試方法

Info

Publication number: TWI646845B
Application number: TW105115415A
Authority: TW
Inventors: 蔡尚達; 翁培恩; 呂宗達
Original assignee: 晨星半導體股份有限公司
Priority date: 2016-05-19
Filing date: 2016-05-19
Publication date: 2019-01-01
Also published as: US20170336472A1; TW201742448A

Abstract

一種內建於一條件式存取晶片的自我測試電路，該條件式存取晶片利用複數邏輯單元解密一影音資料，該自我測試電路包含：一儲存單元，用來儲存一測試資料及一比對資料；以及一控制單元，耦接該些邏輯單元，用來：控制該些邏輯單元接收一時脈以進行一測試；自該儲存單元讀取該測試資料；將該測試資料依據該時脈輸入該些邏輯單元所組成之一掃描鏈；以及比對該掃描鏈之一輸出資料與該比對資料以得到一測試結果。

Description

條件式存取晶片、其內建自我測試電路及測試方法

本發明是關於條件式存取（conditional access, CA）晶片，尤其是關於條件式存取晶片的晶片內測試電路與測試方法。

條件式存取常被用來保護數位內容，其藉由在功能晶片中儲存密鑰來解密受保護的資料。一般而言，為了保護密鑰，會在實作條件式存取晶片的半導體結構的最上層金屬層製作一主動屏蔽層（active shield），當晶片被侵入時（例如遭受聚焦離子束（Focus Ion Beams, FIB）攻擊），該主動屏蔽層很可能遭到破壞，因此晶片可以藉由檢查該主動屏蔽層的狀態來確認密鑰是否安全。

然而，因為該主動屏蔽層製作於晶片的表面，所以極易被有心人士知悉及閃避；再者，攻擊可能來自於晶片的側面而非表面。如此種種都有可能造成雖然該主動屏蔽層保持完好如初，但內部的密鑰已被竊取的情形發生。所以有必要提出更好的方法來保障條件式存取晶片的資料安全。

鑑於先前技術之不足，本發明之一目的在於提供一種條件式存取晶片之內建自我測試電路及測試方法，以提高條件式存取晶片的安全性。

本發明揭露一種內建於一條件式存取晶片的自我測試電路，該條件式存取晶片利用複數邏輯單元解密一影音資料，該自我測試電路包含：一儲存單元，用來儲存一測試資料及一比對資料；以及一控制單元，耦接該些邏輯單元，用來：控制該些邏輯單元接收一時脈以進行一測試；自該儲存單元讀取該測試資料；將該測試資料依據該時脈輸入該些邏輯單元所組成之一掃描鏈；以及比對該掃描鏈之一輸出資料與該比對資料以得到一測試結果。

本發明另揭露一種條件式存取晶片之自我測試方法，該條件式存取晶片利用複數邏輯單元解密一影音資料，並且包含用來儲存一測試資料及一比對資料之一儲存單元，該自我測試方法包含：控制該些邏輯單元接收一時脈以進行一測試；自該儲存單元讀取該測試資料；將該測試資料依據該時脈輸入該些邏輯單元所組成之一掃描鏈；以及比對該掃描鏈之一輸出資料與該比對資料以得到一測試結果。

本發明之條件式存取晶片、其內建自我測試電路及測試方法直接對晶片內的邏輯單元及邏輯電路進行測試，藉由將測試資料預存於晶片內部以提高測試的安全性，可確實知悉晶片是否遭到破壞。相較於習知技術，本發明提高條件式存取晶片的安全性且易於實作。

有關本發明的特徵、實作與功效，茲配合圖式作實施例詳細說明如下。

本發明之揭露內容包含條件式存取晶片、其內建自我測試電路及測試方法。該裝置與方法可應用於數位電視或機上盒的接收端，在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。

本發明的條件式存取晶片可操作於工作模式及測試模式。在工作模式中，該條件式存取晶片執行一般的功能（例如該晶片應用於數位電視，則其一般功能為解密影音資料）；而在測試模式中，該條件式存取晶片內部組成各功能模組的邏輯單元被串接成掃描鏈（scan chain），並藉由對掃描鏈輸入測試資料以檢測晶片是否遭到破壞。本發明的測試資料與相對應的測試結果皆預存於晶片內部。圖1係本發明條件式存取晶片之一實施例的局部電路圖。除了組成掃描鏈110-1~110-N的邏輯單元之外，圖1中其餘的電路可以視為條件式存取晶片的內建自我測試電路。儲存單元130中用來儲存上述的測試資料與相對應的測試結果，控制單元120耦接於儲存單元130，用來讀取測試資料Test_in及相對應的測試結果、將測試資料Test_in輸入掃描鏈110-1~110-N（N為正整數）以及將掃描鏈110的輸出結果Test_out與該相對應的測試結果做比對，以確認晶片是否遭到破壞。在一個實施例中，控制單元120可以例如是微控制單元或微處理器，藉由執行圖2及圖3之流程或演算法來達成其功能，而儲存單元130可以是微控制單元或微處理器內建的唯讀記憶體。

圖2為本發明之條件式存取晶片自我測試方法的流程圖，請同時參閱圖1及圖2以了解本發明的操作細節。測試開始時先進行系統的初始化（步驟S210），例如重置掃描鏈的邏輯單元、重置控制單元的計數器及暫存器等。完成初始化之後，控制單元120將晶片所據以運作的時脈由系統時脈切換至測試時脈（步驟S220），也就是將晶片從工作模式切換到測試模式。更明確地說，晶片在工作模式中執行一般功能時，其各個功能模組可能以不同的工作時脈來執行各自的任務，這些工作時脈例如利用晶片的系統時脈經由鎖相迴路而產生；而在測試模式中，所有的邏輯單元以相同的測試時脈進行操作。如圖1所示，控制單元120藉由控制訊號Ctrl控制多工器140選取系統時脈CLK_sys或是測試時脈CLK_test以作為掃描鏈110-1~110-N的工作時脈CLK。在本實施例中，控制訊號Ctrl由非致能切換至致能時（亦可相反）代表晶片由工作模式進入測試模式，此時多工器140將工作時脈CLK由系統時脈CLK_sys切換至測試時脈CLK_test。在一個實施例中，測試時脈CLK_test由內建於晶片內部的振盪電路150所產生。如此設計的好處在於提升測試時的安全性與可靠性，因為如果測試時脈由晶片外部提供，則測試時脈容易被竄改，導致測試結果受到操縱。

請參考圖4，圖4為本發明之掃描鏈中兩個邏輯單元的連接示意圖。掃描鏈中除了串接的邏輯單元400之外，還包含位於連續兩個邏輯單元400之間的邏輯電路450。邏輯電路450指的是條件式存取晶片正常操作時，提供輸入訊號給一邏輯單元400的電路。每個邏輯單元400包含正反器410及多工器420。正反器410依據時脈CLK動作，並依據訊號RESET重置其所儲存的資料。輸入端D的資料來源有二，分別是資料SI與資料CA，多工器420依據控制訊號SE決定何種資料輸入正反器410，控制訊號SE係由控制單元所產生(圖1中未繪示)。資料SI為掃描鏈中前一級邏輯單元400直接輸出的資料，實際上，資料SI即是測試資料Test_in或者依據Test_in產生之資料。資料CA則為邏輯電路450的輸出。正反器410的輸出端Q耦接次一個邏輯電路450以及次一個邏輯單元400的多工器420。以掃描鏈110-1為例，當控制訊號SE控制所有邏輯單元400的多工器420切換為接收資料SI（步驟S230），則資料SI就可以在掃描鏈110-1中依序傳遞至掃描鏈110-1中的每個邏輯單元400。類似的，掃描鏈110-2~110-N的操作與掃描鏈110-1相同。

繼續參考圖1，掃描鏈110-1~110-N輸出端係藉由控制多工器165-1~165-N來將工作輸出Data_out1~ Data_outN切換至測試輸出（步驟S240），以便後續控制單元120接收整合後的測試結果Test_out來與相對應的測試結果進行比對。在接下來的步驟S250中，控制單元120依據測試時脈的週期進行掃描鏈測試。本發明提出的掃描鏈測試包含有掃描鏈的移位（shift）階段及擷取（capture）階段，進一步的測試細節將在之後說明。待測試完成後，控制單元120使控制訊號Ctrl由致能狀態變為非致能狀態，因此多工器165-1~165-N將掃描鏈110-1~110-N的輸出由測試輸出切換為工作輸出Data_out1~Data_outN（步驟S260）、以及多工器140將掃描鏈110-1~110-N的時脈由測試時脈CLK_test切換回系統時脈CLK_sys（步驟S280），此外，控制單元120透過控制訊號SE控制所有邏輯單元400的多工器420切換為接收資料CA（步驟S270），如此便完成晶片的測試，晶片可回到一般的工作狀態，各功能模組執行原本的功能。

在一個實施例中，為了節省儲存單元130的儲存空間以及減少控制單元120與掃描鏈110-1~110-N之間的接腳數，測試資料Test_in以壓縮的形態儲存於儲存單元130中，而在輸入掃描鏈110-1~110-N之前由解壓縮電路170解壓縮資料，並且在掃描鏈110-1~110-N的輸出端也藉由壓縮電路180來將所有的測試輸出壓縮成測試結果Test_out。在一個實施例中，解壓縮電路170及壓縮電路180由硬體實作，且解壓縮電路170的輸出腳位個數等於掃描鏈110-1~110-N的個數，但輸入腳位個數小於掃描鏈110-1~110-N的個數，類似地，壓縮電路180的輸入腳位個數等於掃描鏈110-1~110-N的個數，但輸出腳位個數小於掃描鏈110-1~110-N的個數。解壓縮電路170及壓縮電路180可使用DFTMAX壓縮/解壓縮電路進行實作，但不在此限。

圖3為圖2步驟S250之掃描鏈測試的詳細流程。掃描鏈測試開始時，控制單元120先從儲存單元130中讀取測試資料（步驟S252）。讀出的測試資料可部分或全部暫存至控制單元120內部的暫存器（圖未示）中，以便於測試過程中快速提供至掃描鏈110-1~110-N。接下來將依據測試資料Test_in解壓縮產生的資料SI輸入掃描鏈（步驟S254）。請注意，由於本發明的測試資料也可以非壓縮的型態儲存於儲存單元130中，這種情況下將不需要解壓縮電路170及壓縮電路180，並可直接以測試資料作為資料SI輸入掃描鏈。請同時參考圖2之步驟S220，由於在步驟220中已經將工作時脈CLK由系統時脈CLK_sys切換至測試時脈CLK_test，因此資料SI在掃描鏈110-1~110-N中將會以一個測試時脈週期向前傳遞一個邏輯單元的速度向掃描鏈110-1~110-N的輸出端傳送。

如前所述，掃描鏈的測試可以細分為移位階段及擷取階段。移位階段用來利用資料SI填滿所有正反器410，而擷取階段則用來測試所有的邏輯單元以及邏輯單元間的邏輯電路450的運作是否正確。在一個實施例中，當控制訊號Ctrl致能時，控制訊號SE才有效，也就是當控制訊號Ctrl致能時，才可控制目前掃描鏈的測試為移位階段或擷取階段，在另一實施例中，亦可直接以控制訊號Ctrl作為控制訊號SE。以下以其中一條掃描鏈110-1為例說明移位階段及擷取階段的測試。假設掃描鏈110-1的長度為400個邏輯單元，資料SI的長度亦為400個位元，則在連續的400個測試時脈CLK_test的週期中資料SI將在邏輯單元之間依序往前傳遞，直至所有邏輯單元皆暫存資料SI，如此便完成移位階段的資料輸入(步驟S256)，簡言之，移位階段係用來使掃描鏈110-1上所有的正反器410皆暫存有資料SI；接著，控制訊號SE控制掃描鏈110-1上所有的多工器420選取資料CA，並進行測試時脈CLK_test的一個週期的輸入，此時掃描鏈110-1上所有的正反器410皆會因應各自收到的資料CA而得到一個新的值以完成擷取階段的擷取（步驟S257）。接著，控制訊號SE控制掃描鏈110-1上所有的多工器420重新選取資料SI，再次進入移位階段，因此在後續連續的400個測試時脈CLK_test的週期中資料SI再次輸入掃描鏈110-1，直至所有邏輯單元皆暫存資料SI，如此即可將步驟S257中所有的正反器410得到的新的值依序推出掃描鏈110-1，這些新的值就是測試結果Test_out，如此便完又一次移位階段的資料輸入(步驟S258)。請注意，第二次的移位階段係為了於掃描鏈的輸出端得到掃描鏈110-1上所有的多工器420新得到的值，而本發明即是利用這些新的值來判斷這些掃描鏈110-1上所有的多工器420及其相關的邏輯電路是否正常。此外，在另一個實施例中，掃描鏈110-1上所有的多工器420在擷取階段也可以在選取資料CA後進行測試時脈CLK_test一個週期以上的輸入。在又一實施例中，透過反覆操作於移位階段與擷取階段，本發明之自我測試電路可以連續針對不同的資料SI進行測試。

為了節省比對次數，控制單元120可以不在每個測試時脈週期檢查測試結果Test_out，而是先對測試結果Test_out進行運算後再與預期的測試結果做比對。運算的方式有許多，例如採用循環冗餘校驗（Cyclic Redundancy Check, CRC），但不以此為限。控制單元120則持續對新產生的測試結果以及既有的測試結果進行循環冗餘校驗運算，並以最後的運算結果作為測試結果Test_out並與相對應的測試結果做比對。

另外，請參考圖5。圖5為本發明之掃描鏈中另一個邏輯單元500的示意圖。除了邏輯單元400之外，該邏輯單元500更包含一多工器510。多工器510具有一第一接收端接收CA_O，CA_O為該邏輯單元500所對應之邏輯電路於正常使用下的輸出，該多工器510更具有一第二接收端接收CA_P，CA_P為一預設之邏輯訊號。由於整個條件式存取晶片內的許多邏輯單元係與晶片外的其他電路有關聯，為了於測試階段有效隔離晶片外的其他電路，於自我測試時，該邏輯單元500依據控制訊號CA_SE接收預設之邏輯訊號CA_P，如此即可於擷取階段提供CA_P作為資料CA，避免受到晶片外部的干擾。於測試結束時，該邏輯單元依據控制訊號CA_SE的控制接收CA_O，恢復正常操作。

綜上所述，本發明藉由將晶片中的邏輯單元組成掃描鏈，並直接對掃描鏈進行測試。若晶片中的密鑰遭到竄改或竊取，則由測試結果即可得知晶片遭到破壞，接下來可使晶片停止正常工作。本發明測試過程所使用的測試資料預先儲存於晶片內部，而非由外部輸入，可以確保測試的安全性。此外，使用晶片內部額外提供的振盪電路150作為測試時脈的來源，可提高測試系統的封閉性，避免測試過程受到干擾。再者，本發明的測試過程可以不必在每個測試時脈週期檢查測試結果，而是將測試結果做運算後再與預設的資料做比對，有助於減少比對次數以提高測試效率。位於掃描鏈與控制單元120之間的解壓縮電路170與壓縮電路180有助減少儲存單元130的儲存空間，以及控制單元120的腳位數。

由於本技術領域具有通常知識者可藉由圖1及圖4之裝置發明的揭露內容來瞭解圖2及圖3之方法發明的實施細節與變化，因此雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

110‧‧‧掃描鏈

120‧‧‧控制單元

130‧‧‧儲存單元

140、165、420、510‧‧‧多工器

150‧‧‧振盪電路

170‧‧‧解壓縮電路

180‧‧‧壓縮電路

400、500‧‧‧邏輯單元

410‧‧‧正反器

450‧‧‧邏輯電路

S210～S280‧‧‧步驟

［圖1］為本發明條件式存取晶片之一實施例的局部電路圖；［圖2］為本發明之條件式存取晶片自我測試方法的流程圖；［圖3］為圖2步驟S250之掃描鏈測試的詳細流程；［圖4］本發明之邏輯單元的連接示意圖；以及［圖5］為本發明之掃描鏈中另一個邏輯單元的示意圖。

Claims

一種內建於一條件式存取晶片的自我測試電路，該條件式存取晶片包含複數邏輯單元，該條件式存取晶片於一工作模式中解密一影音資料且於一測試模式中進行自我測試，該自我測試電路包含：一儲存單元，用來儲存一測試資料及一比對資料；以及一控制單元，耦接該些邏輯單元，用來：控制該些邏輯單元接收一時脈以進行一測試；自該儲存單元讀取該測試資料；將該測試資料依據該時脈輸入該些邏輯單元所組成之一掃描鏈；以及比對該掃描鏈之一輸出資料與該比對資料以得到一測試結果；其中，該測試包含一移位階段與一擷取階段，該些邏輯單元中的一邏輯單元包含：一正反器，包含：一第一輸入端；一第二輸入端，用來接收該時脈；以及一第一輸出端，耦接該邏輯單元的後一邏輯單元；以及一多工器，包含：一第三輸入端，用來接收該邏輯單元的前一邏輯單元輸出之該測試資料；一第四輸入端，用來接收一正常資料；以及一第二輸出端，用來於該移位階段輸出該測試資料至該第一輸入端，以及於該擷取階段輸出該正常資料至該第一輸入端；其中，該多工器為一第一多工器，該邏輯單元更包含：一第二多工器，包含：一第五輸入端，用來接收一預設資料；一第六輸入端，用來接收一非預設資料；以及一第三輸出端，用來於該擷取階段輸出該預設資料作為該正常資料，以及於該測試結束時輸出該非預設資料作為該正常資料。
一種條件式存取晶片之自我測試方法，該條件式存取晶片利用複數邏輯單元解密一影音資料，並且包含用來儲存一測試資料及一比對資料之一儲存單元，該自我測試方法包含：控制該些邏輯單元接收一時脈以進行一測試；自該儲存單元讀取該測試資料；將該測試資料依據該時脈輸入該些邏輯單元所組成之一掃描鏈；以及比對該掃描鏈之一輸出資料與該比對資料以得到一測試結果；其中，該測試包含一移位階段與一擷取階段，該些邏輯單元中的一邏輯單元包含：一正反器，包含：一第一輸入端；一第二輸入端，用來接收該時脈；以及一第一輸出端，耦接該邏輯單元的後一邏輯單元；以及一多工器，包含：一第三輸入端，用來接收該邏輯單元的前一邏輯單元輸出之該測試資料；一第四輸入端，用來接收一正常資料；以及一第二輸出端，用來於該移位階段輸出該測試資料至該第一輸入端，以及於該擷取階段輸出該正常資料至該第一輸入端；其中，該多工器為一第一多工器，該邏輯單元更包含：一第二多工器，包含：一第五輸入端，用來接收一預設資料；一第六輸入端，用來接收一非預設資料；以及一第三輸出端，用來於該擷取階段輸出該預設資料作為該正常資料，以及於該測試結束時輸出該非預設資料作為該正常資料。