TW201317596A - 用於掃描鏈之動態時脈域旁路 - Google Patents

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Abstract

一種積體電路包括掃描測試電路及經受利用該掃描測試電路之測試之額外電路。該掃描測試電路包括：至少一個掃描鏈，其具有與各別相異時脈域相關聯之複數個子鏈；及時脈域旁路電路，其經組態以選擇性地繞過該等子鏈中之一或多者。該掃描鏈在一掃描移位操作模式中可組態以形成包含少於所有該等子鏈之一串列移位暫存器，其中該等子鏈中之至少剩餘一者係藉由該時脈域旁路電路繞過以便在該掃描移位模式中並非該串列移位暫存器之部分。藉由選擇性地繞過與特定時脈域相關聯之該掃描鏈之部分，該時脈域旁路電路用於減少測試時間及在掃描測試期間之電力消耗。

Description

用於掃描鏈之動態時脈域旁路
積體電路經常經設計以併入有促進用於各種內部故障狀況之測試之掃描測試電路。此掃描測試電路通常包括掃描鏈，該等掃描鏈係用以形成用於在輸入處將測試型樣施加至積體電路之組合邏輯且用於讀出對應結果之串列移位暫存器之正反器之鏈。掃描鏈之正反器中之一既定者可視為本文中更一般而言稱為一「掃描單元」之一實例。
在一項例示性配置中，具有掃描測試電路之一積體電路可具有一掃描移位操作模式及一功能性操作模式。一旗標可用以指示積體電路是處於掃描移位模式中還是功能性模式中。在掃描移位模式中，將掃描鏈之正反器組態為一串列移位暫存器。然後，將一測試型樣移入至由掃描鏈之正反器形成之串列移位暫存器中。一旦已移入所要測試型樣，便停用掃描移位模式且將積體電路置於其功能性模式中。然後，藉由掃描正反器之鏈擷取在此功能性操作模式期間發生之內部組合邏輯結果。然後，再次將積體電路置於其掃描移位操作模式中以允許隨著掃描輸入一新測試型樣而將所擷取組合邏輯結果移出由掃描正反器形成之串列移位暫存器。重複此程序直至已將所有所要測試型樣施加至積體電路為止。
隨著積體電路已變得愈加複雜，已開發減少在測試一既定積體電路時需要施加之測試型樣之數目且因此亦減少所需測試時間之掃描壓縮技術。然而，高階掃描壓縮之使用 可不利地影響診斷解析度(亦即，將一特定失敗歸於組合邏輯內之一精確故障或一組故障之能力)。因此，當使用掃描壓縮時，存在壓縮層級與診斷解析度之間的一折衷。在共同隨之受讓且以引用之方式併入本文中之標題為「Testing a Circuit with Compressed Scan Subsets」之第7,831,876號美國專利中揭示關於經壓縮掃描測試之額外細節。
儘管如此，在經壓縮及未經壓縮掃描測試兩者中，仍需要進一步減少測試時間以及改良其他掃描測試效能參數(諸如在掃描測試期間之積體電路電力消耗)。
本發明之說明性實施例藉由選擇性地繞過與針對一既定測試型樣係非作用中之時脈域相關聯之一掃描鏈之部分而提供掃描測試之一實質改良。藉由選擇性地繞過與特定時脈域相關聯之掃描鏈之部分，可減少測試時間及在掃描測試期間之電力消耗兩者。
在本發明之一項實施例中，一種積體電路包括掃描測試電路及經受利用該掃描測試電路之測試之額外電路。該掃描測試電路包括：至少一個掃描鏈，其具有與各別相異時脈域相關聯之複數個子鏈；及時脈域旁路電路，其經組態以選擇性地繞過該等子鏈中之一或多者。該掃描鏈在一掃描移位操作模式中可組態以形成包含少於所有該等子鏈之一串列移位暫存器，其中該等子鏈中之至少剩餘一者係藉由該時脈域旁路電路繞過以便在該掃描移位模式中並非該 串列移位暫存器之部分。更特定而言，該時脈域旁路電路可經組態以繞過判定為在一特定測試型樣之一擷取相位中非作用中之該等子鏈中之一或多者，以使得該時脈域旁路電路針對不同測試型樣繞過該等子鏈中之不同者。
在說明性實施例中之一或多者中，該時脈域旁路電路包括複數個時脈域旁路多工器及複數個時脈域旁路暫存器，其中該等時脈域旁路暫存器儲存用於施加至該等時脈域旁路多工器之各別選擇線之各別控制值。該等子鏈中之每一者可與該等時脈域旁路多工器中之一者及該等時脈域旁路暫存器中之一者相關聯。
該等時脈域旁路多工器中之一既定者可具有耦合至該等子鏈中之一對應者之一輸入之至少一第一輸入及耦合至該等子鏈中之該對應者之一輸出之一第二輸入，其中該既定時脈域旁路多工器經組態以回應於儲存於其相關聯時脈域旁路暫存器中之該控制值而選擇性地繞過其對應子鏈。
說明性實施例中之一或多者中之該掃描測試電路可進一步包括一解壓縮器、一壓縮器及包含彼此並聯地配置於該解壓縮器之各別輸出與該壓縮器之各別輸入之間的上文所提及之掃描鏈之複數個掃描鏈。掃描測試信號係施加至該解壓縮器之各別輸入。基於該等掃描測試信號之來自該解壓縮器之掃描測試輸入資料移入至該等掃描鏈中以供在掃描測試中使用，且指示該掃描測試之結果之掃描測試輸出資料隨後自該等掃描鏈移入至該壓縮器中。
包括上文所闡述之類型之時脈域旁路電路之掃描測試電 路可在說明性實施例中之一或多者中經組態以繞過針對一既定測試型樣係非作用中之彼等子鏈，藉此減少將資料移入至對應掃描鏈中及將資料移出該對應掃描鏈所需之時脈循環之數目，此導致測試時間以及在掃描測試期間之電力消耗之減少。在對積體電路區域要求或功能性時序要求不具有任何重大消極影響之情況下提供此等改良。可以考量時脈域旁路電路之操作之一方式產生測試型樣，且因此用一另外習用測試產生工具判定所預期掃描測試回應。
本文中將連同例示性測試系統及對應積體電路一起圖解說明本發明之實施例，該等對應積體電路包括用於支援彼等積體電路之額外電路之掃描測試之掃描測試電路。然而，應理解，本發明之實施例更一般而言適用於任何測試系統或相關聯積體電路，其中期望藉由選擇性地繞過一掃描鏈之部分來提供減少之測試時間及/或在掃描測試期間之較低電力消耗。
圖1展示其中一測試系統100包括一測試器102及一受測積體電路104之本發明之一實施例。積體電路104包括耦合至額外內部電路108之掃描測試電路106，額外內部電路108經受利用掃描測試電路106之測試。測試器102儲存與積體電路之掃描測試相關聯之掃描資料110。此掃描資料可對應於由一測試型樣產生器112提供之測試型樣。在其他實施例中，可將測試器102之至少一部分(諸如測試型樣產生器112)併入至積體電路104中。另一選擇係，可將整 個測試器102併入至積體電路104中。
如圖1中所展示之測試系統100之特定組態僅係例示性的，且其他實施例中之測試系統100可包含除具體展示之彼等元件之外或替代具體展示之彼等元件之其他元件，包含常見於此一系統之一習用實施方案中之一類型之一或多個元件。舉例而言，可(僅藉由圖解說明且不做出限制)利用一微處理器、中央處理單元(CPU)、數位信號處理器(DSP)、特殊應用積體電路(ASIC)、場可程式化閘陣列(FPGA)或其他類型之資料處理裝置以及此等及其他裝置之部分或組合來實施測試器102之各種元件或系統100之其他部件。
本發明之實施例可經組態以利用經壓縮或未經壓縮掃描測試，且本發明在此方面不受限制。然而，將主要在經壓縮掃描測試之背景下闡述圖2中所展示之說明性實施例。
現在參考圖2，其更詳細地展示積體電路104之一項可能組態之部分。在此經壓縮掃描測試配置中，掃描測試電路106包括一解壓縮器200、一壓縮器202及複數個掃描鏈204-k，其中k=1、2、...、K。掃描鏈204中之每一者包括複數個掃描單元206，且可組態以在積體電路104之一掃描移位操作模式中作為一串列移位暫存器操作且在積體電路104之一功能性操作模式中自受測電路207擷取功能性資料。將假定掃描鏈204中之至少一者係一多時脈域掃描鏈(亦即，包括與各別相異時脈域相關聯之子鏈之一掃描鏈)。
掃描鏈204一般彼此並聯地配置於解壓縮器200之各別輸出與壓縮器202之各別輸入之間，以使得在掃描移位操作模式中，將來自解壓縮器200之掃描測試輸入資料移入至掃描鏈204中且將掃描測試輸出資料自掃描鏈204移入至壓縮器202中。
第一掃描鏈204-1係為長度n 1且因此包括標示為206-1至206-n 1之n 1個掃描單元。更一般而言，掃描鏈204-k係為長度n k 且因此包括總共n k 個掃描單元。
在本發明之實施例中，掃描鏈204之長度經平衡以使得需要相同時間量來將所要組之掃描測試型樣移入至所有掃描鏈中。因此，可在不具有限制之情況下假定所有掃描鏈204係為長度n，以使得n 1=n 2=...=n k =n。
此實施例中之受測電路207包括複數個組合邏輯區塊，展示其中之例示性區塊208、210及212。該等組合邏輯區塊係說明性地配置於主要輸入214與主要輸出216之間且藉由掃描鏈204而彼此分離。
諸如208、210及212之組合邏輯區塊可視為本文中更一般而言稱為經受利用本發明之實施例中之掃描測試電路之測試之「額外電路」的實例。藉由實例，積體電路104之此等內部電路區塊可表示不同積體電路核心之部分，諸如經設計以用於自一硬碟機(HDD)之一或多個磁性儲存碟片讀取及寫入資料的一HDD控制器應用中之一晶片上系統(SOC)積體電路之各別讀取通道及額外核心。在其他實施例中，藉由掃描鏈經受測試之電路區塊可包括呈任何組合 之其他類型之功能性邏輯電路，且意欲廣泛地解釋術語「額外電路」以便涵蓋邏輯電路之任何此等配置。
當掃描鏈204在掃描移位操作模式中組態為各別串列移位暫存器時，掃描測試電路106之解壓縮器200自測試器102接收經壓縮掃描資料且解壓縮彼掃描資料以產生移入至此等鏈中之掃描測試輸入資料。亦當掃描鏈204在掃描移位操作模式中組態為各別串列移位暫存器時，掃描測試電路106之壓縮器202接收移出此等鏈之掃描測試輸出資料，且壓縮彼掃描測試輸出資料以供往回遞送至測試器102。
藉由測試器102將經壓縮掃描輸入資料施加至解壓縮器200之N個掃描輸入，且經由N個掃描輸出自壓縮器202將經壓縮掃描輸出資料往回提供至測試器102。如先前所述，K個掃描鏈204係並聯地配置於解壓縮器200之各別輸出與壓縮器202之各別輸入之間，如所展示。個別掃描鏈204中之每一者可組態以在積體電路104之掃描移位操作模式中作為一串列移位暫存器操作，且亦在積體電路104之功能性操作模式中自組合邏輯元件擷取功能性資料。
掃描鏈204之數目K一般比壓縮器202之掃描測試輸出之數目N大得多。K與N之比率提供掃描測試電路106中所提供之掃描測試型樣壓縮之程度之一量測。然而，應注意，壓縮器輸出之數目不必相同於解壓縮器輸入之數目。舉例而言，可存在N個解壓縮器輸入及L個壓縮器輸出，其中N≠L但N及L兩者皆比K小得多。
解壓縮器200之掃描輸入可視為對應於本文中更一般而言稱為積體電路104之「掃描通道」中之各別者。
可在上文所引用之第7,831,876號美國專利中找到關於諸如解壓縮器200及壓縮器202等掃描壓縮元件之操作之額外細節。此外，諸如解壓縮器200及壓縮器202等掃描壓縮元件可不存在於本發明之其他實施例中。在不具有掃描壓縮(其中消除解壓縮器200及壓縮器202)之本發明之一實施例中，掃描通道可僅對應於掃描鏈204中之各別者。
施加至本發明實施例中之掃描鏈204之一既定測試型樣可視為一掃描向量，其中一掃描向量包括：一移入相位，其中掃描測試輸入資料移入至所有掃描鏈204中；後續接著一擷取相位，其中擷取功能性資料；後續接著一移出相位，其中掃描測試輸出資料自所有掃描鏈204移出。用於不同測試型樣之掃描向量可彼此重疊，此乃因隨著用於一既定測試型樣之輸入資料移入，用於一先前型樣之經擷取資料可移出。移入相位及移出相位在本文中可個別地或共同地稱為掃描向量或相關聯測試型樣之一或多個掃描移位相位。
如先前所指示，積體電路掃描測試中之重要問題包含測試時間及電力消耗。本發明實施例中之掃描測試電路106藉由動態地繞過掃描鏈204中之一或多者之特定子鏈來解決此等問題。藉由併入至掃描測試電路中之時脈域旁路電路來實施此功能性，如下文將連同圖3、圖4及圖5更詳細地闡述。
圖3更詳細地展示掃描測試電路106之一特定掃描鏈204-k。如所展示之掃描鏈係本文中更一般而言稱為一多時脈域掃描鏈(亦即，包含與積體電路104之各別相異時脈域相關聯之複數個子鏈之一掃描鏈)之一實例。假定此掃描鏈204-k具有與其相關聯之時脈域旁路電路，但在此特定圖中未展示彼電路。
本發明之此實施例中之子鏈300中之每一者包含兩個或兩個以上掃描單元206。更特定而言，掃描鏈204-k包括分組成與各別時脈信號CLK1、CLK2、CLK3及CLK4相關聯之四個子鏈300-1、300-2、300-3及300-4之掃描單元206-1至206-n k 。在此實施例中，假定時脈信號CLK1、CLK2、CLK3及CLK4中之每一者與積體電路104之一不同時脈域相關聯。然而，應瞭解，意欲廣泛地解釋如本文中所使用之術語「時脈域」，且因此不應將該術語視為需要或排除時脈信號之間的任何特定關係。
本發明實施例中之掃描單元206中之每一者具有一資料輸入(D)、一資料輸出(Q)、一掃描輸入(SI)、一掃描輸出(SO)及一時脈輸入(CLK)，且可包含未明確展示之額外或替代輸入及輸出。子鏈300中之每一者之兩個或兩個以上掃描單元206係藉由與彼子鏈相關聯之對應時脈信號CLK1、CLK2、CLK3或CLK4計時。
子鏈300-1包含更特定而言標示為FF1-C1至FFa-C1之掃描單元206，其中a係規定彼子鏈中之掃描單元之總數之一變數。類似地，子鏈300-2包含更特定而言標示為FF1-C2 至FFb-C2之掃描單元206，子鏈300-3包含更特定而言標示為FF1-C3至FFc-C3之掃描單元206，且子鏈300-4包含更特定而言標示為FF1-C4至FFd-C4之掃描單元206，其中b、c及d係規定各別子鏈中之掃描單元之總數之變數。在本發明實施例中，假定a、b、c及d中之每一者皆大於或等於2。子鏈300可各自具有不同數目個掃描單元206，或該等子鏈中之兩者或兩者以上可具有相同數目個掃描單元。
此實施例中之子鏈300-1、300-2、300-3及300-4係藉由各別鎖定鎖存器302-1、302-2、302-3及302-4而彼此分離。此等鎖定鎖存器中之每一者係實施為具有由對應時脈信號CLK1、CLK2、CLK3或CLK4計時之一啟用輸入(EN)之一D型正反器。與子鏈300-1、300-2、300-3及300-4相關聯之鎖定鎖存器更特定而言分別標示為LL-C1、LL-C2、LL-C3及LL-C4。
在一掃描移位操作模式中，掃描鏈204-k可組態以形成包含少於所有子鏈300之一串列移位暫存器。因此，子鏈300中之一或多者可由上述時脈域旁路電路選擇性地繞過以便在掃描移位模式中並非由掃描鏈204-k形成之串列移位暫存器之部分。更特定而言，時脈域旁路電路經組態以繞過判定為針對一特定測試型樣非作用中之子鏈300中之一或多者，以使得時脈域旁路電路可針對不同測試型樣繞過子鏈300中之不同者。
本發明實施例之時脈域旁路功能性至少部分地基於對並非所有時脈域皆用於每一所施加測試型樣之辨識。舉例而 言，在圖3配置中假定子鏈中之每一者僅包含兩個掃描單元，以使得整個掃描鏈包含至多8個掃描單元。因此，將需要8個時脈循環來移入或移出整個掃描鏈之內容。若在一既定測試型樣之一相關聯功能性資料擷取相位中未使用一個特定時脈域，則在以使得不透過對應子鏈移位掃描資料之此一方式繞過彼非作用中時脈域之情況下，可將掃描移位時間減少兩個時脈循環，從而導致針對該既定測試型樣之25%之一掃描移位時間節省。
因此，可藉由識別針對欲施加之每一測試型樣係空閒或非作用中之時脈域且在施加對應測試型樣時繞過彼等非作用中時脈域來達成掃描測試時間之明顯減少。由於經繞過子鏈之時脈域係非作用中的，因此不必移出彼等子鏈中之掃描單元之內容，此乃因彼等掃描單元將不會偵測到故障。換言之，對於在一既定測試型樣之擷取相位中未加以脈衝之任何時脈域而言，不必將內容移出對應掃描單元，此乃因無故障傳播至彼等掃描單元。因此，在本發明實施例中，針對一既定測試型樣僅移出針對其對應時脈域在彼測試型樣之擷取相位中係作用中之彼等特定子鏈。
圖4展示具有其相關聯時脈域旁路電路400之圖3之掃描鏈204-k。時脈域旁路電路400經組態以選擇性地繞過如先前所闡述之子鏈300中之一或多者，以使得掃描鏈204-k在掃描移位操作模式中形成包含少於所有子鏈300之一串列移位暫存器。本發明實施例中之時脈域旁路電路400包括複數個時脈域旁路多工器402及複數個時脈域旁路暫存器 404。
本發明實施例中之時脈域旁路多工器402更特定而言包括與子鏈300-1、300-2、300-3及300-4中之各別者相關聯之2對1多工器405-1、405-2、405-3及405-4。如圖中所展示，多工器405係配置於CLK1、CLK2、CLK3與CLK4時脈域之間的掃描路徑掃描鏈204-k中，其中每一此多工器405緊跟著對應時脈域之鎖定鎖存器302。
本發明實施例中之時脈域旁路暫存器404更特定而言包括與子鏈300-1、300-2、300-3及300-4中之各別者相關聯之移出旁路暫存器410-1、410-2、410-3及410-4。時脈域旁路暫存器404儲存用於施加至時脈域旁路多工器402之各別選擇線之各別控制值，其中彼等所儲存值控制針對一既定測試型樣是否繞過對應時脈域CLK1、CLK2、CLK3及CLK4。
時脈域旁路多工器405中之一既定者具有耦合至子鏈300中之一對應者之一輸入之一第一輸入及耦合至子鏈300中之該對應者之一輸出之一第二輸入。該既定時脈域旁路多工器經組態以回應於儲存於其相關聯時脈域旁路暫存器410中之控制值而選擇性地繞過其對應子鏈300。在此實施例中，儲存於暫存器410中之一邏輯「1」值指示在掃描移位模式中將繞過對應子鏈，且儲存於暫存器410中之一邏輯「0」值指示在掃描移位模式中將不繞過對應子鏈。因此，舉例而言，若暫存器410-2儲存一邏輯「1」值且其他暫存器儲存邏輯「0」值，則繞過子鏈300-2且由掃描鏈 204-k形成之串列移位暫存器將包含子鏈300-1、300-3及300-4。
如圖5中所展示，時脈域旁路暫存器410-j(其中在本發明實施例中j=1、2、3或4)中之一既定者包括一可設定D型正反器500及一邏輯閘502。正反器500具有：一資料輸入，其標示為D且耦合至一電壓電位(圖解說明為VSS或接地)；一資料輸出，其標示為Q且耦合至時脈域旁路多工器405中之一對應者之選擇線；一設定輸入，其耦合至一旁路信號線；及一時脈輸入，其標示為CLK且依據相關聯時脈域之一時脈信號CLKx及一掃描啟用(SE)信號驅動。
SE信號係驅動至一第一邏輯位準，在本發明之此實施例中出於說明性目的而將該第一邏輯位準假定為一邏輯「1」位準以將積體電路104置於掃描移位操作模式中，且係驅動至一第二邏輯位準，在本發明之此實施例中出於說明性目的而將該第二邏輯位準假定為一邏輯「0」位準以將積體電路104置於功能性操作模式中，但在本發明之其他實施例中可使用其他類型之操作模式及操作模式組合以及掃描啟用發信號。舉例而言，可使用單獨掃描啟用信號控制積體電路104之不同部分及其相關聯掃描測試電路106。
邏輯閘502操作以依據相關聯時脈域之時脈信號CLKx及SE信號產生用於施加至正反器500之時脈信號輸入之一信號。本發明實施例中之邏輯閘更特定而言包括具有經調適以接收相關聯時脈域之時脈信號CLKx之一非反相輸入及 經調適以接收SE信號之一反相輸入之一「及」閘，以使得用於施加至正反器500之時脈輸入的由「及」閘502產生之信號對應於由SE信號之一反相版本閘控之相關聯時脈域之時脈信號CLKx。
因此，當SE信號係處於一邏輯「1」位準(對應於掃描移位操作模式)時，SE信號之反相版本係處於一邏輯「0」位準，以使得藉由「及」閘502阻止將CLKx施加至正反器500之CLK輸入。因此，當掃描啟用信號係處於一邏輯「0」位準(其發生於測試型樣之擷取相位中)時，正反器500可僅經重設以儲存總存在於圖5實施例中之其D輸入處之邏輯「0」值。
當SE信號係處於一邏輯「1」位準時，此配置因此關斷施加至正反器500之時脈信號。旁路信號線之一向下轉換將正反器中之所儲存值設定回一邏輯「1」值。因此，當旁路信號自一邏輯「1」位準轉換至一邏輯「0」位準時，正反器之Q輸出自一邏輯「0」位準轉換至一邏輯「1」位準。
在完成掃描移位相位(其可在相關聯擷取相位之開始處)之後，旁路信號立即自一邏輯「1」位準轉換至一邏輯「0」位準且然後針對該擷取相位之剩餘部分返回至邏輯「1」位準。在擷取相位期間，SE信號係處於一邏輯「0」位準，以使得若在擷取期間發生CLKx信號之一轉換，則透過閘502將彼轉換傳播至正反器500之CLK輸入，從而致使Q輸出自一邏輯「1」位準轉換至一邏輯「0」位準。
圖6圖解說明圖4及圖5之時脈域旁路電路之操作。此時序圖展示旁路信號及SE信號以及越過兩個測試型樣之時脈信號CLK1、CLK2、CLK3及CLK4之實例性波形。如先前所述，第一測試型樣(標示為測試型樣1)之移出相位與第二測試型樣(標示為測試型樣2)之移入相位重疊。此等相位在圖6時序圖之背景下更一般而言稱為移位相位。
在施加第一測試型樣之前，將旁路信號設定為一邏輯「1」位準，將SE信號設定為一邏輯「0」位準，且將CLKx信號各自一次加以脈衝以將旁路移位暫存器正反器500之Q輸出設定為邏輯「0」位準。當測試進入移位相位時，將SE信號設定為一邏輯「1」位準以便經由「及」閘502切斷時脈信號以使得正反器500之Q輸出保持在邏輯「0」位準。當完成移位相位時，擷取相位開始。
在擷取相位之開始處，將旁路信號加以脈衝至邏輯「0」位準一次，此致使正反器500之Q輸出移動至邏輯「1」位準。若CLKx隨後在擷取相位期間進行至少一個轉換，則對應正反器500之Q輸出將返回至邏輯「0」位準，此意味著不應繞過對應時脈域。針對其中在擷取相位期間不存在對應時脈信號之轉換之非作用中時脈域，相關聯旁路暫存器中之正反器500之Q輸出將保持在邏輯「1」位準。在圖6實例中，在擷取相位期間存在用於CLK1及CLK4時脈信號之時脈脈衝，此意味著在此擷取相位中CLK1及CLK4時脈域係作用中的，同時在此擷取相位中CLK2及CLK3時脈域係非作用中的。一般而言，作用中之 特定時脈域將取決於對應所施加測試型樣而自移位相位改變至擷取相位。
在完成測試型樣1之擷取相位之後，以測試型樣2開始針對每一額外測試型樣重複此程序。
因此，用於指定繞過子鏈300-j中之一者之一邏輯「1」值係回應於旁路信號線之確證而儲存於對應時脈域旁路暫存器410-j中，此在每一所施加測試型樣之擷取相位期間發生一次。此亦稱為設定正反器500，且旁路信號在本發明實施例中係低態有效的。此外，連同將複數個不同測試型樣中之每一者施加至掃描鏈一起重設暫存器410-j。此發生在SE信號係處於一邏輯「0」位準時，且因此發生在掃描移位模式之外，如先前所指示。更特定而言，在每一測試型樣之掃描移位相位結束之後重設時脈域旁路暫存器410中之每一者。
如圖4中所圖解說明之時脈域旁路電路400可繞過全部子鏈300中之一或多者且因此將由經繞過子鏈之掃描單元之總長給出之所需掃描移位時間減少若干個時脈循環。應注意，當繞過一特定時脈域時，彼域中之掃描單元之內容被保留且可用於下一測試型樣中。因此，若一特定時脈域針對一既定測試型樣之擷取相位係非作用中的，則應針對下一測試型樣之掃描移位相位關斷此特定時脈域之時脈信號以使得掃描單元保留其內容。
如上文所述，時脈域旁路暫存器410在完成每一測試型樣之掃描移位相位之後使其各別所儲存值設定為邏輯 「1」值。應注意，可在針對一既定測試型樣實際掃描移位相位結束之後添加一或多個額外時脈循環，以便促進針對下一測試型樣不應移出哪些時脈域之判定。舉例而言，可在掃描移位相位結束與擷取相位開始之間引進一或多個額外循環，且此等循環可用以確證各別旁路暫存器410中之正反器500之設定輸入以便將「1」值儲存於所有暫存器410中同時關斷掃描移位時脈。然後，在擷取相位期間，可將與作用中時脈域相關聯之旁路暫存器中之所選擇者重設為邏輯「0」值以使得剩餘旁路暫存器繼續儲存「1」值且因此在下一掃描移位相位中將繞過其非作用中時脈域。
在此類型之一配置中，在第一測試型樣開始之前首先將所有旁路暫存器重設為儲存邏輯「0」值，然後藉由在擷取相位開始時或接近擷取相位開始時對旁路信號之一單獨確證而將所有旁路暫存器設定為儲存邏輯「1」值，且最後回應於在擷取相位期間發生之相關聯時脈信號之至少一個轉換而再次將對應於作用中時脈域之旁路暫存器中之所選擇者重設為邏輯「0」值。針對每一測試型樣重複此程序。如上文所指示，在下一測試型樣之掃描移位相位期間，用於先前測試型樣之非作用中時脈域中之掃描單元將保留其內容。可使用眾多替代發信號配置來將控制值儲存於旁路暫存器中以便提供非作用中時脈域之所要旁路。
針對其中掃描鏈係為相等長度n之一實施例中之每一測試型樣，在每一掃描鏈中應存在至少一個未使用之時脈域以減少彼測試型樣之測試時間。若不存在未使用之時脈 域，則可如不具有任何改變地施加彼測試型樣。
應瞭解，僅藉由說明性實例呈現圖4及圖5中所展示之特定電路，且可使用時脈域旁路電路之眾多替代配置來提供如本文中所揭示之測試時間及電力消耗之減少。可在對積體電路區域要求或功能性時序要求不具有任何重大消極影響之情況下達成此等減少。
圖1之測試系統100中之測試器102不必採用任何特定形式，且可以一直接方式修改各種習用測試系統配置以支援本文中所揭示之轉換控制功能性。圖7中展示一項可能實例，其中一測試器702包括一負載板704，其中欲經受使用本文中所揭示之技術之掃描測試之一積體電路705係安裝於負載板704之一中心部分706中。測試器702亦包括處理器及用於執行所儲存電腦碼之記憶體元件707及708。在本發明實施例中，處理器707係展示為實施一測試型樣產生器712。相關聯掃描資料710係儲存於記憶體708中。可使用眾多替代測試器來執行如本文中所揭示之一積體電路之掃描測試。並且，如先前所指示，在替代實施例中測試器之部分可併入至積體電路本身中，如在一內建自測試(BIST)配置中。
可在圖8中所展示之類型之一處理系統800中執行掃描單元之插入以形成掃描鏈、轉換控制器及一積體電路設計之其他掃描測試電路。此實施例中之此一處理系統更特定而言包括經組態以用於設計諸如積體電路104等積體電路之一設計系統以包含具有時脈域旁路電路400之掃描測試電 路106。
系統800包括耦合至一記憶體804之一處理器802。一網路介面806亦耦合至處理器802以准許該處理系統經由一或多個網路與其他系統及裝置通信。網路介面806可因此包括一或多個收發機。處理器802實施一掃描模組810以連同利用積體電路設計軟體816一起以本文中所揭示之方式用掃描單元814及相關聯時脈域旁路電路補充核心設計812。
藉由實例，可使用一RTL描述來在系統800中產生包括掃描鏈204及相關聯時脈域旁路電路400之掃描鏈電路106且然後使用一規定之技術庫來將其合成至閘級。然後可使用一測試產生工具創建一測試產生模型以用於產生測試型樣。可使用控制檔案來提供具有諸如繞過時脈域之方式之資訊之測試產生工具。一旦實施對應規則，便可運行一規則核對器以使得測試產生工具具有考量時脈域旁路電路之操作之掃描鏈之可見性。然後可以一習用方式產生測試型樣。
在測試型樣產生期間，測試產生工具具有關於時脈域旁路電路之功能性之資訊且產生每一掃描通道之所預期回應以考量此功能性。因此，由測試產生工具提供之所預期回應將反映基於一或多個時脈域在一既定測試型樣之一擷取相位中是作用中的還是非作用中的而針對該既定測試型樣繞過彼等時脈域。
以儲存於記憶體804中之軟體之形式至少部分地實施諸如810、812、814及816等元件且由處理器802處理該等元 件。舉例而言，記憶體804可儲存由處理器802執行之程式碼以在一整個積體電路設計程序內實施特定掃描鏈及模組810之轉換控制電路插入功能性。記憶體804係本文中更一般而言稱為一電腦可讀媒體或其中體現有電腦程式碼之其他類型之電腦程式產品之一實例，且可包括(舉例而言)電子記憶體(諸如RAM或ROM)、磁性記憶體、光學記憶體或呈任何組合之其他類型之儲存裝置。處理器802可包括一微處理器、CPU、ASIC、FPGA或其他類型之處理裝置以及此等裝置之部分或組合。
如上文所指示，可以積體電路之形式實施本發明之實施例。在一既定此積體電路實施方案中，相同晶粒通常以一重複型樣形成於一半導體晶圓之一表面上。每一晶粒包含如本文中所闡述之掃描測試電路，且可包含其他結構或電路。個別晶粒係自晶圓切削或切割，然後經封裝為一積體電路。熟習此項技術者將知曉如何切割晶圓且封裝晶粒以產生積體電路。如此製造之積體電路被視為本發明之部分。
此外，應強調，如本文中所闡述之本發明之實施例僅意欲係說明性的。舉例而言，可使用各種各樣之其他類型之掃描測試電路實施本發明之其他實施例，該掃描測試電路具有不同於包含於本文中所闡述之實施例中之彼等之類型及配置之時脈域旁路電路、邏輯閘及其他電路元件以及不同類型及配置之旁路信號及測試型樣相位。熟習此項技術者將容易地明瞭屬於以下申請專利範圍之範疇內之此等及 眾多其他替代實施例。
100‧‧‧測試系統/系統
102‧‧‧測試器
104‧‧‧積體電路/受測積體電路
106‧‧‧掃描測試電路
108‧‧‧額外內部電路
110‧‧‧掃描資料
112‧‧‧測試型樣產生器
200‧‧‧解壓縮器
202‧‧‧壓縮器
204-1‧‧‧第一掃描鏈
204-k‧‧‧掃描鏈/掃描路徑掃描鏈
206-1‧‧‧掃描單元
206-n1‧‧‧掃描單元
206-nk‧‧‧掃描單元
207‧‧‧受測電路
208‧‧‧區塊/組合邏輯區塊
210‧‧‧區塊/組合邏輯區塊
212‧‧‧區塊/組合邏輯區塊
214‧‧‧主要輸入
216‧‧‧主要輸出
300-1‧‧‧子鏈
300-2‧‧‧子鏈
300-3‧‧‧子鏈
300-4‧‧‧子鏈
302-1‧‧‧鎖定鎖存器
302-2‧‧‧鎖定鎖存器
302-3‧‧‧鎖定鎖存器
302-4‧‧‧鎖定鎖存器
400‧‧‧時脈域旁路電路
402‧‧‧時脈域旁路多工器
404‧‧‧時脈域旁路暫存器
405‧‧‧多工器/時脈域旁路多工器
405-1‧‧‧2對1多工器
405-2‧‧‧2對1多工器
405-3‧‧‧2對1多工器
405-4‧‧‧2對1多工器
410-1‧‧‧移出旁路暫存器
410-2‧‧‧移出旁路暫存器/暫存器
410-3‧‧‧移出旁路暫存器
410-4‧‧‧移出旁路暫存器
410-j‧‧‧時脈域旁路暫存器/暫存器
500‧‧‧正反器/D型正反器
502‧‧‧邏輯閘/「及」閘/閘
702‧‧‧測試器
704‧‧‧負載板
705‧‧‧積體電路
706‧‧‧負載板之中心部分
707‧‧‧記憶體元件/處理器
708‧‧‧記憶體元件/記憶體
710‧‧‧掃描資料
712‧‧‧測試型樣產生器
800‧‧‧處理系統/系統
802‧‧‧處理器
804‧‧‧記憶體
806‧‧‧網路介面
810‧‧‧掃描模組/模組/元件
812‧‧‧元件/核心設計
814‧‧‧元件/掃描單元
816‧‧‧元件/積體電路設計軟體
CLK‧‧‧時脈輸入
CLK1‧‧‧時脈信號/時脈域
CLK2‧‧‧時脈信號/時脈域
CLK3‧‧‧時脈信號/時脈域
CLK4‧‧‧時脈信號/時脈域
CLKx‧‧‧時脈信號
D‧‧‧資料輸入
EN‧‧‧啟用輸入
FF1-C1至FFa-C1‧‧‧掃描單元
FF1-C2‧‧‧掃描單元
FF1-C3‧‧‧掃描單元
FF1-C4‧‧‧掃描單元
LL-C1‧‧‧鎖定鎖存器
LL-C2‧‧‧鎖定鎖存器
LL-C3‧‧‧鎖定鎖存器
LL-C4‧‧‧鎖定鎖存器
Q‧‧‧資料輸出
SE‧‧‧掃描啟用
SI‧‧‧掃描輸入
SO‧‧‧掃描輸出
VSS‧‧‧接地
圖1係展示一說明性實施例中之包括一測試器及一受測積體電路之一積體電路測試系統之一方塊圖。
圖2圖解說明可將掃描測試電路之掃描鏈配置於圖1之積體電路中之組合邏輯之間的方式之一項實例。
圖3係圖2之掃描測試電路之一多時脈域掃描鏈之一視圖，其中自該視圖省略該多時脈域掃描鏈之相關聯時脈域旁路電路。
圖4係展示相關聯時脈域旁路電路之圖3之多時脈域掃描鏈之另一視圖。
圖5展示圖4之時脈域旁路電路之一時脈域旁路暫存器之一項可能實施方案。
圖6係圖解說明圖4及圖5之時脈域旁路電路之操作之一時序圖。
圖7展示圖1之測試系統之一項可能實施方案。
圖8係用於產生包括圖4及圖5中所圖解說明之類型之時脈域旁路電路之一積體電路設計之一處理系統的一方塊圖。
204-k‧‧‧掃描鏈/掃描路徑掃描鏈
206-1‧‧‧掃描單元
206-n k ‧‧‧掃描單元
302-1‧‧‧鎖定鎖存器
302-2‧‧‧鎖定鎖存器
302-3‧‧‧鎖定鎖存器
302-4‧‧‧鎖定鎖存器
400‧‧‧時脈域旁路電路
402‧‧‧時脈域旁路多工器
404‧‧‧時脈域旁路暫存器
405‧‧‧多工器/時脈域旁路多工器
405-1‧‧‧2對1多工器
405-2‧‧‧2對1多工器
405-3‧‧‧2對1多工器
405-4‧‧‧2對1多工器
410-1‧‧‧移出旁路暫存器
410-2‧‧‧移出旁路暫存器/暫存器
410-3‧‧‧移出旁路暫存器
410-4‧‧‧移出旁路暫存器
CLK‧‧‧時脈輸入
CLK1‧‧‧時脈信號/時脈域
CLK2‧‧‧時脈信號/時脈域
CLK3‧‧‧時脈信號/時脈域
CLK4‧‧‧時脈信號/時脈域
D‧‧‧資料輸入
EN‧‧‧啟用輸入
FF1-C1至FFa-C1‧‧‧掃描單元
FF1-C2‧‧‧掃描單元
FF1-C3‧‧‧掃描單元
FF1-C4‧‧‧掃描單元
LL-C1‧‧‧鎖定鎖存器
LL-C2‧‧‧鎖定鎖存器
LL-C3‧‧‧鎖定鎖存器
LL-C4‧‧‧鎖定鎖存器
Q‧‧‧資料輸出
SI‧‧‧掃描輸入
SO‧‧‧掃描輸出

Claims (10)

  1. 一種積體電路，其包括：掃描測試電路；及額外電路，其經受利用該掃描測試電路之測試；該掃描測試電路包括具有與各別相異時脈域相關聯之複數個子鏈之至少一個掃描鏈；該掃描測試電路進一步包括經組態以選擇性地繞過該等子鏈中之一或多者之時脈域旁路電路；其中該掃描鏈在一掃描移位操作模式中可組態以形成包含少於所有該等子鏈之一串列移位暫存器，其中該等子鏈中之至少剩餘一者係藉由該時脈域旁路電路繞過以便在該掃描移位模式中並非該串列移位暫存器之部分。
  2. 如請求項1之積體電路，其中該時脈域旁路電路經組態以繞過判定為在一特定測試型樣之一擷取相位中非作用中之該等子鏈中之一或多者。
  3. 如請求項1之積體電路，其中該時脈域旁路電路包括：複數個時脈域旁路多工器；及複數個時脈域旁路暫存器；其中該等時脈域旁路暫存器儲存用於施加至該等時脈域旁路多工器之各別選擇線之各別控制值。
  4. 如請求項3之積體電路，其中該等時脈域旁路多工器中之一既定者具有耦合至該等子鏈中之一對應者之一輸入之至少一第一輸入及耦合至該等子鏈中之該對應者之一輸出之一第二輸入，其中該既定時脈域旁路多工器進一 步經組態以回應於儲存於其相關聯時脈域旁路暫存器中之該控制值而選擇性地繞過其對應子鏈。
  5. 如請求項3之積體電路，其中該等時脈域旁路暫存器中之一既定者包括一正反器，該正反器具有：一資料輸入，其耦合至一電壓電位；一資料輸出，其耦合至該等時脈域旁路多工器中之一對應者之該選擇線；一設定輸入，其耦合至一旁路信號線；及一時脈輸入，其依據該相關聯時脈域之一時脈信號及一掃描啟用信號驅動。
  6. 如請求項5之積體電路，其中該既定時脈域旁路暫存器進一步包括至少一個邏輯閘，該至少一個邏輯閘操作以依據該相關聯時脈域之該時脈信號及該掃描啟用信號產生用於施加至該正反器之該時脈信號輸入之一信號。
  7. 如請求項5之積體電路，其中該控制值係回應於一既定測試型樣之一擷取相位中之該旁路信號線之確證而儲存於該既定時脈域旁路暫存器中，且進一步其中彼暫存器係連同將複數個不同測試型樣中之每一者施加至該掃描鏈一起隨後重設。
  8. 如請求項1之積體電路，其中該掃描測試電路進一步包括：一解壓縮器；一壓縮器；及包含該至少一個掃描鏈之複數個掃描鏈，其中該等掃描鏈係彼此並聯地配置於該解壓縮器之各別輸出與該壓縮器之各別輸入之間； 其中掃描測試信號係施加至該解壓縮器之各別輸入；其中來自該解壓縮器之掃描測試輸入資料移入至該等掃描鏈中以供在該掃描測試中使用；且其中指示該掃描測試之結果之掃描測試輸出資料隨後自該等掃描鏈中移入至該壓縮器中。
  9. 一種方法，其包括：組態至少一個掃描鏈以包含與各別相異時脈域相關聯之複數個子鏈；及在一掃描移位操作模式中繞過該等子鏈中之至少一者；其中在該掃描移位操作模式中使用該掃描鏈形成之一串列移位暫存器包含少於所有該等子鏈，其中該等子鏈中之任何剩餘者經繞過以便並非該串列移位暫存器之部分。
  10. 一種電腦程式產品，其包括其中體現有供在掃描測試一積體電路中使用之電腦程式碼之一非暫時性電腦可讀儲存媒體，其中該電腦程式碼在於一測試系統中執行時致使該測試系統執行如請求項9之方法之該等步驟。
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