JP2004117258A - 半導体集積回路のテスト容易化回路 - Google Patents
半導体集積回路のテスト容易化回路 Download PDFInfo
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Abstract
【課題】ＳＴＵＭＰＳに代表される従来のＢＩＳＴ手法技術では、テスト対象となる組合せ回路および、スキャンテストに必須なスキャンレジスタの他に、ＳＴＵＭＰＳを構成するために新たにＰＲＰＧ、ＭＩＳＲが必要で、これを搭載する半導体集積回路の回路面積が増大するという問題が生じる。
【解決手段】テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの第１段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート３１とを接続してテストパターン発生器１００としての機能を満たす。また、テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの最終段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート２３とを接続してシグニチャー圧縮器２００としての機能を満たす。
【選択図】 図５
【解決手段】テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの第１段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート３１とを接続してテストパターン発生器１００としての機能を満たす。また、テスト容易化のために設けられたスキャンレジスタ１４を直列に接続して構成された複数のスキャンチェーンの最終段に配置されている複数の前記スキャンレジスタ１４とＥＸＯＲゲート２３とを接続してシグニチャー圧縮器２００としての機能を満たす。
【選択図】 図５
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路のテスト容易化回路に関する。
【０００２】
【従来の技術】
近年の大規模、高速化する半導体集積回路のテスト方式の１つにＢＩＳＴ（Ｂｕｉｌｔ−ｉｎＳｅｌｆ Ｔｅｓｔ：ビスト）方式がある。近年、ＢＩＳＴ方式は注目を集め、広く用いられるようになってきている。ＢＩＳＴ方式では、デバイス内部に自己テスト用回路を組み込むことにより、テスト対象回路へ印加するテストパターンの生成や、テスト対象回路からの出力パターンとその期待値の照合を簡便に行うことができる。システムＬＳＩは、異なる特性の複数の回路をコアブロックとして搭載した大規模かつ高速な半導体集積回路である。ＢＩＳＴ方式は、このような半導体集積回路のテストを高品質かつ低コストで最適に行うことができる有効な手段である。
【０００３】
半導体集積回路のテスト方式は、ロジック、メモリ、アナログといった異なる特性の回路毎に異なり、それぞれに最適なＢＩＳＴアーキテクチャーが研究、開発されている。ロジック回路を対象としたＢＩＳＴ（ロジックＢＩＳＴ）のアーキテクチャーにＳＴＵＭＰＳがある。ＳＴＵＭＰＳは、Ｂａｒｄｅｌｌ、ＭｃＡｎｎｅｙによって１９８２年に提案された、マルチスキャン設計をベースとしたＢＩＳＴアーキテクチャーで、現在、ロジックＢＩＳＴの事実上の標準アーキテクチャーとなっている。ＳＴＵＭＰＳの大きな特徴は、擬似ランダムテストパターン発生器であるＰＲＰＧとシグニチャー圧縮器であるＭＩＳＲをデバイス内部に組み込むことである。
【０００４】
ＳＴＵＭＰＳとＡＴＰＧパターンを用いたスキャンテストの違いについて述べる。ＳＴＵＭＰＳでは、ＬＳＩテスタなどの外部装置からＢＩＳＴ起動信号、クロック信号等の制御信号を印加することで、デバイス内部に組み込まれたＰＲＰＧからテストパターンが発生され、テスト対象回路へ印加される。テスト対象回路からの出力パターンはＭＩＳＲへ入力され、シグニチャーに圧縮される。シグニチャーは外部装置を用いて読み出され、デバイスの良否判定に用いられる。
【０００５】
これに対して、ＡＴＰＧパターンを用いたスキャンテストでは、外部装置を用いてテストパターンを発生し、デバイスに印加する。また、出力パターンは圧縮されずに、逐次、外部装置に読み出される。
【０００６】
ＳＴＵＭＰＳでのスキャンレジスタの動作は、ＡＴＰＧパターンを用いたスキャンテストと同じく、スキャンレジスタにテストパターンを設定するためのシフトイン動作、テスト対象回路からの出力パターンをスキャンレジスタに取り込むためのキャプチャー動作、出力パターンを外部装置に取り出すためのシフトアウト動作の、以上３つの動作の繰り返しで行われる。
【０００７】
なお、シフトイン動作とシフトアウト動作は同時に行うことが可能であり、同時に行う場合は単にシフト動作と呼ぶ。この場合は、スキャンテストはシフト動作とキャプチャー動作の繰り返しで行われる。ここでは、スキャンテストはシフトイン動作とシフトアウト動作は同時に行うこととして説明を行う。
【０００８】
図７に従来のＳＴＵＭＰＳアーキテクチャーが組み込まれた半導体集積回路を示す。まず、図７の構成について説明する。１１はテスト対象となる組合せ回路である。１２は組合せ回路１１の入力端子であり、１３は組合せ回路１１の出力端子である。１４はテスト容易化のために設けられたスキャンレジスタ、１５はマルチプレクサ、１６はＤ−ＦＦ（フリップフロップ）であり、スキャンレジスタ１４はマルチプレクサ１５およびＤ−ＦＦ１６で構成されている。スキャンレジスタ１４を直列に接続することでスキャンチェーンが構成される。隣り合う組合せ回路１１，１１はスキャンチェーンによって分離されている。図７では３本のスキャンチェーンが構成されている。１５ｓはスキャンイネーブル制御端子であり、マルチプレクサ１５の出力信号を制御することでスキャンレジスタ１４の動作の切り替えを制御する。スキャンイネーブル制御端子１５ｓに信号値“１”が与えられると、スキャンレジスタ１４の動作はシフト動作モードに切り替わる。また、スキャンイネーブル制御端子１５ｓに信号値“０”が与えられると、スキャンレジスタ１４の動作はキャプチャー動作モードに切り替わる。
【０００９】
３００はＰＲＰＧ（擬似ランダムテストパターン発生器）である。１８ａ，１８ｂ，１８ｃはＤ−ＦＦ、１９はＥＸＯＲ（排他的論理和）ゲートであり、ＰＲＰＧ３００を構成する回路である。１７はマルチプレクサである。Ｄ−ＦＦ１８ａ，１８ｂ，１８ｃおよびＥＸＯＲゲート１９はＰＲＰＧ３００が擬似ランダムテストパターン発生器として機能するように考慮して接続されている。ただし、ＰＲＰＧ３００を構成するＤ−ＦＦ１８ａ，１８ｂ，１８ｃの値を初期化する機能を付加するため、ＰＲＰＧ３００の初段のＤ−ＦＦ１８ａとＥＸＯＲゲート１９の間にマルチプレクサ１７が挿入されている。２０はＤ−ＦＦ１８ａ，１８ｂ，１８ｃの初期値をシリアルに入力するための外部入力端子である。マルチプレクサ１７はＥＸＯＲゲート１９の出力信号または外部入力端子２０から与えられる信号のいずれか一方を選択して出力する。１７ｓはＰＲＰＧ動作制御端子であり、マルチプレクサ１７の出力信号を制御することで、ＰＲＰＧ３００の擬似ランダムテストパターン発生モードと初期値設定モードの切り替えを制御する。ＰＲＰＧ動作制御端子１７ｓに信号値“１”が与えられるとＰＲＰＧ３００は初期値設定モードに切り替わる。信号値“０”が与えられると擬似ランダムテストパターン発生モードに切り替わる。
【００１０】
４００はＭＩＳＲ（シグニチャー圧縮器）である。２２ａ，２２ｂ，２２ｃはＤ−ＦＦ、２３ａ，２３ｂ，２３ｃはＥＸＯＲゲートであり、ＭＩＳＲ４００を構成する回路である。２１ａ，２１ｂ，２１ｃはマルチプレクサである。Ｄ−ＦＦ２２ａ，２２ｂ，２２ｃ、ＥＸＯＲゲート２３ａ，２３ｂ，２３ｃは、ＭＩＳＲ４００がシグニチャー圧縮器として機能するように考慮して接続されている。だだし、ＭＩＳＲ４００を構成するＤ−ＦＦ２２ａ，２２ｂ，２２ｃの値を初期化するため、また、シグニチャーすなわちテスト終了時のＤ−ＦＦ２２ａ，２２ｂ，２２ｃの値を外部に読み出すために必要なシフト動作機能を付加するため、Ｄ−ＦＦ２２ａ，２２ｂ，２２ｃの入力側に、マルチプレクサ２１ａ，２１ｂ，２１ｃが挿入されている。２４はＤ−ＦＦ２２ａ，２２ｂ，２２ｃの初期値をシリアルに入力するための外部入力端子である。２５はシグニチャーをシリアルに出力するための外部出力端子である。また、マルチプレクサ２１ｂまたは２１ｃはＥＸＯＲゲート２３ｂまたは２３ｃの出力と、Ｄ−ＦＦ２２ａまたは２２ｂの出力のいずれか一方を選択して出力する。マルチプレクサ２１ａはＥＸＯＲゲート２３ａの出力と外部入力端子２４から与えられる信号のいずれか一方を選択して出力する。２１ｓはＭＩＳＲ動作制御端子であり、マルチプレクサ２１ａ，２１ｂ，２１ｃの出力信号を制御することで、ＭＩＳＲ４００のシグニチャー圧縮モードとシフト動作モードの切り替えを制御する。ＭＩＳＲ動作制御端子２１ｓに信号値“１”が与えられるとＭＩＳＲ４００はシフト動作モードに切り替わる。信号値“０”が与えられるとシグニチャー圧縮モードに切り替わる。
【００１１】
次に、図８のタイミングチャートを参照しながら、図７に示した従来技術であるＳＴＵＭＰＳアーキテクチャーが組み込まれた半導体集積回路の動作について説明する。図８のタイミングチャートには４つの期間、Ｉ、Ｓ、Ｃ、Ｍがある。期間Ｉは、ＰＲＰＧ３００およびＭＩＳＲ４００の初期化を行う期間である。期間Ｓは、スキャンレジスタ１４へのテストパターンのシフトインと、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらＭＩＳＲ４００でシグニチャーに圧縮する期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間Ｍは、ＭＩＳＲ４００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００１２】
次に、それぞれの期間について説明する。
【００１３】
期間Ｉにおいては、ＰＲＰＧ動作制御端子１７ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えて、ＰＲＰＧ３００を初期値設定モードにし、ＭＩＳＲ４００をシフト動作モードにする。このとき、外部入力端子２０から、ＰＲＰＧ３００を構成するＤ−ＦＦ１８ａ，１８ｂ，１８ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子２４から、ＭＩＳＲ４００を構成するＤ−ＦＦ２２ａ，２２ｂ，２２ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００１４】
期間Ｓにおいては、ＰＲＰＧ動作制御信号１７ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＰＲＰＧ３００を擬似ランダムテストパターン発生モードにし、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、クロック信号ＣＬＫに同期してＰＲＰＧ３００からランダムテストパターンが発生される。同時に、ＰＲＰＧ３００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。同時に、以前のキャプチャー動作でスキャンレジスタに取り込まれていた出力パターンがスキャンチェーンを通じてＭＩＳＲ４００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００１５】
期間Ｃにおいては、ＰＲＰＧ動作制御信号１７ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＰＲＰＧ３００を擬似ランダムテストパターン発生モードにし、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００１６】
期間Ｍにおいては、ＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えてＭＩＳＲ４００の動作をシフト動作モードに切り替える。このとき、クロック信号ＣＬＫに同期して、シグニチャー、すなわち、ＭＩＳＲ４００を構成する全てのＤ−ＦＦ２２ａ，２２ｂ，２２ｃの最終値が外部出力端子２５よりシリアルに出力される。外部出力端子２５から出力されたシグニチャーとあらかじめ用意された最終シグニチャーの期待値とを比較することで、組合せ回路１１の良否判定を行う。
【００１７】
このようにＳＴＵＭＰＳアーキテクチャーによって構成されたＢＩＳＴ回路を用いてスキャンテストを行うことで、ＡＴＰＧパターン作成の工数が不要となり、その分のコストを削減できる。また、ＡＴＰＧパターンのデータ量は膨大であり、外部装置に大容量のメモリ領域が必要であったのに対して、この方法ではＢＩＳＴ回路を動作させる命令プログラム分のみのメモリ領域を確保すればよく、その分のコストを削減できる。また、内部に高速な発振回路を搭載することによって、外部から低速信号しか供給できない場合においても、実動作速度でのテストが可能になる。
【００１８】
【非特許文献１】
Ｆｕｊｉｗａｒａ ｈｉｄｅｏ著、「Ｌｏｇｉｃ Ｔｅｓｔｉｎｇ ａｎｄ Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ」 Ｔｈｅ ＭＩＴ Ｐｒｅｓｓ、１９８５年、ｐ２６３
【非特許文献２】
Ｍｉｒｏｎ Ａｂｒａｍｏｖｉｃｉ 他２名、「Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ ＴＥＳＴＩＮＧ ａｎｄ Ｔｅｓｔａｂｌｅ ＤＥＳＩＧＮ」Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ、１９９０年、ｐ４８８〜４８９
【００１９】
【発明が解決しようとする課題】
しかしながら、従来技術で示した手法では、テスト対象となる組合せ回路１１およびスキャンテストに必須なスキャンレジスタ１４の他に、ＳＴＵＭＰＳを構成するために、新たにＰＲＰＧ３００およびＭＩＳＲ４００が必要となっており、これらの回路構成が複雑であるため、ＰＲＰＧおよびＭＩＳＲを搭載する半導体集積回路の回路面積が増大するという問題が生じる。
【００２０】
本発明は、このような事情に鑑みて創案されたものであり、回路面積の増大を抑制しながら、効率の良いテストを実現可能な半導体集積回路のテスト容易化回路を提供することを目的としている。
【００２１】
【課題を解決するための手段】
上記の課題を解決するために、本発明は半導体集積回路のテスト容易化回路において次のような手段を講じる。すなわち、スキャンレジスタを接続したスキャンチェーンが複数個あり、そのスキャンチェーン群の入力側に接続すべきテストパターン発生の手段の構成として、スキャンチェーン群の初段のスキャンレジスタを兼用する。すなわち、前記スキャンチェーンの入力側から数えて第１段に配置されている複数の前記スキャンレジスタを兼用することにして、別に排他的論理和ゲートを用意し、これら第１段の複数のスキャンレジスタと排他的論理和ゲートとを接続してテストパターン発生器用の順序回路に構成する。そして、前記テストパターン発生器用の順序回路における前記複数のスキャンレジスタの値を初期化するための順序回路初期化手段も備える。
【００２２】
この構成では、テストパターン発生の手段としての順序回路について、スキャンチェーン群の第１段の複数のスキャンレジスタを兼用する状態にその順序回路を構成している。スキャンレジスタを兼用している関係で、順序回路初期化手段が必要となっている。テスト開始時のスキャンレジスタの値は不定であり、テスト開始に際しては、スキャンレジスタ兼用のテストパターン発生の手段は強制的に初期化する必要がある。
【００２３】
テストパターン発生の手段を備えていて、外部からのテストパターン入力ではなく、内部的にテストパターンを発生するので、ＡＴＰＧパターンを利用するスキャンテストに比べて、入力パターン格納に要するテスタメモリ容量の負担が軽減される。そして、テストパターン発生の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＰＲＰＧ（擬似ランダムテストパターン発生器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【００２４】
なお、上記においては、スキャンチェーン群の出力側のシグニチャー圧縮の手段としては、特に限定されるものではない。
【００２５】
別の解決手段として、本発明は次のような手段を講じる。すなわち、スキャンレジスタを接続したスキャンチェーンが複数個あり、そのスキャンチェーンの出力側に接続すべきシグニチャー圧縮の手段の構成として、スキャンチェーン群の最終段のスキャンレジスタを兼用する。すなわち、前記スキャンチェーンの入力側から数えて最終段に配置されている複数の前記スキャンレジスタを兼用することにして、別に排他的論理和ゲートを用意し、これら最終段の複数のスキャンレジスタと排他的論理和ゲートとを接続してシグニチャー圧縮器用の順序回路を構成する。そして、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を初期化するための順序回路初期化手段も備える。また、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を外部に読み出すように構成する。
【００２６】
この構成では、シグニチャー圧縮の手段としての順序回路について、スキャンチェーン群の最終段の複数のスキャンレジスタを兼用する状態にその順序回路を構成している。スキャンレジスタを兼用している関係で、順序回路初期化手段が必要となっている。テスト開始時のスキャンレジスタの値は不定であり、テスト開始に際しては、スキャンレジスタ兼用のシグニチャー圧縮の手段は強制的に初期化する必要がある。
【００２７】
シグニチャー圧縮の手段を備えていて、出力パターンを圧縮した上で出力するから、ＡＴＰＧパターンを利用するスキャンテストに比べて、出力パターン格納に要するテスタメモリ容量の負担が軽減される。そして、シグニチャー圧縮の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＭＩＳＲ（シグニチャー圧縮器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【００２８】
なお、上記においては、スキャンチェーン群の入力側のテストパターン発生の手段としては、特に限定されるものではない。
【００２９】
さらに発展した形態において、本発明は次のような手段を講じる。すなわち、スキャンレジスタを接続したスキャンチェーンの複数個と、前記スキャンチェーン群の入力側から数えて第１段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるテストパターン発生器用の順序回路と、前記テストパターン発生器用の順序回路における前記複数のスキャンレジスタの値を初期化する第１の順序回路初期化手段と、前記スキャンチェーン群の入力側から数えて最終段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるシグニチャー圧縮器用の順序回路と、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を初期化する第２の順序回路初期化手段と、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を外部に読み出すように構成する。これは、前２者の発明の構成を合体させたものに相当する。
【００３０】
この構成による作用は次のとおりである。すなわち、テストパターン発生の手段を備えていて、外部からのテストパターン入力ではなく、内部的にテストパターンを発生するので、ＡＴＰＧパターンを利用するスキャンテストに比べて、入力パターン格納に要するテスタメモリ容量の負担が軽減される。加えて、シグニチャー圧縮の手段を備えていて、出力パターンを圧縮した上で出力するから、ＡＴＰＧパターンを利用するスキャンテストに比べて、出力パターン格納に要するテスタメモリ容量の負担が軽減される。そして、テストパターン発生の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＰＲＰＧ（擬似ランダムテストパターン発生器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。加えて、シグニチャー圧縮の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＭＩＳＲ（シグニチャー圧縮器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【００３１】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路のテスト容易化回路の実施の形態について図面に基づいて詳細に説明する。
【００３２】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路のテスト容易化回路の構成を示す回路図である。図１の構成について説明する。ここで、従来技術の図７におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００３３】
１４ａ，１４ｂ，１４ｃは、スキャンチェーンの入力側から数えて第１段に配置されているスキャンレジスタである。３１はＥＸＯＲゲート、３２はマルチプレクサである。１００は、第１段のスキャンレジスタ１４ａ，１４ｂ，１４ｃおよびＥＸＯＲゲート３１を、擬似ランダムテストパターン発生器として機能するように接続して構成された順序回路である。ただし、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの値を初期化する機能を付加するため、スキャンレジスタ１４ａとＥＸＯＲゲート３１の間にマルチプレクサ３２が挿入されている。３３はスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をシリアルに入力するための外部入力端子である。マルチプレクサ３２と外部入力端子３３が順序回路初期化手段を構成する。マルチプレクサ３２は、ＥＸＯＲゲート３１の出力信号と外部入力端子３３から与えられる信号のいずれか一方を選択して出力する。３２ｓはランダムテストパターン発生用の順序回路１００の動作制御端子であり、マルチプレクサ３２の出力信号を制御することで順序回路１００の擬似ランダムテストパターン発生モードと初期値設定モードの切り替えを制御する。順序回路動作制御端子３２ｓに信号値“１”が与えられるとランダムテストパターン発生用の順序回路１００は初期値設定モードに切り替わる。信号値“０”が与えられると擬似ランダムテストパターン発生モードに切り替わる。
【００３４】
次に、図２に示したタイミングチャートを参照しながら、図１に示した本発明の実施の形態１における半導体集積回路の動作について説明する。
【００３５】
図２のタイミングチャートには６つの期間、Ｉ、ＳＩ、Ｃ、ＳＯ／Ｉ、ＳＯ、Ｍがある。期間Ｉは、ランダムテストパターン発生用の順序回路１００およびＭＩＳＲ４００の初期化を行う期間である。期間ＳＩは、スキャンレジスタ１４へのテストパターンのシフトインを行う期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間ＳＯ／Ｉは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトしてＭＩＳＲ４００でシグニチャーに圧縮するのと同時に、ランダムテストパターン発生用の順序回路１００の初期化を行う期間である。期間ＳＯは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらＭＩＳＲ４００でのシグニチャーへの圧縮を行う期間である。期間Ｍは、ＭＩＳＲ４００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００３６】
次に、それぞれの期間について説明する。
【００３７】
期間Ｉにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えて、ランダムテストパターン発生用の順序回路１００およびＭＩＳＲ４００の動作を初期値設定モードにする。このとき、外部入力端子３３から、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子２４から、ＭＩＳＲ４００を構成する全てのＤ−ＦＦ２２ａ，２２ｂ，２２ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００３８】
期間ＳＩにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにする。また、ＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このときクロック信号ＣＬＫに同期してランダムテストパターン発生用の順序回路１００からランダムテストパターンが発生される。同時に、ランダムテストパターン発生用の順序回路１００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。
【００３９】
期間Ｃにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓ、およびＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにし、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００４０】
期間ＳＯ／Ｉにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“１”を与えて、ランダムテストパターン発生用の順序回路１００を初期値設定モードにする。ＭＩＳＲ動作制御端子２１ｓには信号値“０”を与えて、ＭＩＳＲ４００の動作をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、外部入力端子３３から、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。それと同時に以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンを、スキャンチェーンを通じてＭＩＳＲ４００へ入力して、シグニチャーに圧縮する。
【００４１】
期間ＳＯにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにする。また、ＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンがスキャンチェーンを通じてＭＩＳＲ４００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００４２】
期間Ｍにおいては、ＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えてＭＩＳＲ４００の動作をシグニチャー出力モードに切り替える。このときクロック信号ＣＬＫに同期して、シグニチャー、すなわち、ＭＩＳＲ４００を構成する全てのＤ−ＦＦ２２ａ，２２ｂ，２２ｃの最終値が外部出力端子２５よりシリアルに出力される。外部出力端子２５から出力されたシグニチャーとあらかじめ用意されたシグニチャーの期待値とを比較することで、テスト対象回路１１の良否判定を行う。
【００４３】
本発明の実施の形態１における半導体集積回路のテスト容易化回路は、従来手法に比べて面積オーバヘッドが小さい。また、従来のＡＴＰＧテスタパターンを用いたスキャンテストに比べて、入力パターン格納に要するテスタメモリ量を削減することができる。
【００４４】
（実施の形態２）
図３は本発明の実施の形態２における半導体集積回路のテスト容易化回路の構成を示す回路図である。図３の構成について説明する。ここで、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００４５】
１４ｄ，１４ｅ，１４ｆは、スキャンチェーンの入力側から数えて最終段に配置されているスキャンレジスタである。４１はＥＸＯＲゲートである。２００は、スキャンレジスタ１４ｄ，１４ｅ，１４ｆ、ＥＸＯＲゲート４１を接続してシグニチャー圧縮器として機能するように接続して構成された順序回路である。４２はシグニチャー圧縮用の順序回路２００を構成する第１のマルチプレクサ、４３は同じく第２のマルチプレクサである。第１のマルチプレクサ４２は、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ｄ，１４ｅ，１４ｆの値を初期化するため、また、シグニチャーすなわちテスト終了時のスキャンレジスタ１４ｄ，１４ｅ，１４ｆの値を外部に読み出すために必要なシフト機能を付加するため、ＥＸＯＲゲート４１と第２のマルチプレクサ４３の間に挿入される。４２ｓは第１のマルチプレクサ４２の動作制御端子であり、動作制御端子４２ｓに信号値“１”が与えられた場合は、シグニチャー圧縮用の順序回路２００はシフト動作モード切り替わる。信号値“０”が与えられるとシグニチャー圧縮モードに切り替わる。４４はスキャンレジスタ１４ｄ，１４ｅ，１４ｆの初期値をシリアルに入力するための外部入力端子である。４５はシグニチャーをシリアルに出力するための外部出力端子である。
【００４６】
第２のマルチプレクサ４３は、スキャンレジスタ１４ｄ，１４ｅ，１４ｆの直前に挿入され、スキャンレジスタ１４ｄ，１４ｅ，１４ｆがスキャンチェーンの一部として動作するか、シグニチャー圧縮器として機能する順序回路２００の一部として動作するかを切り替える機能を果たす。４３ｓはシグニチャー圧縮用の順序回路２００内の第２のマルチプレクサ４３を制御する端子であり、動作制御端子４３ｓに信号値“０”が与えられるとスキャンレジスタ１４ｄ，１４ｅ，１４ｆはスキャンチェーンの一部として動作する。信号値“１”が与えられるとシグニチャー圧縮器として機能する順序回路２００の一部として動作する。
【００４７】
次に、図４に示したタイミングチャートを参照しながら、図３に示した本発明の実施の形態２における半導体集積回路の動作について説明する。図４のタイミングチャートには５つの期間、Ｉ、ＳＩ、Ｃ、ＳＯ、Ｍがある。期間Ｉは、ＰＲＰＧ３００およびシグニチャー圧縮用の順序回路２００の初期化を行う期間である。期間ＳＩは、スキャンレジスタ１４へのテストパターンのシフトインを行う期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間ＳＯは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらシグニチャー圧縮用の順序回路２００でのシグニチャーへの圧縮を行う期間である。期間Ｍは、シグニチャー圧縮用の順序回路２００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００４８】
次に、それぞれの期間について説明する。
【００４９】
期間Ｉにおいては、ＰＲＰＧ３００の動作制御端子１７ｓ、シグニチャー圧縮用の順序回路２００の動作制御端子４２ｓ，４３ｓそれぞれに信号値“１”を与えて、ＰＲＰＧ３００を初期値設定モードに、シグニチャー圧縮用の順序回路２００の動作を初期値設定モードにする。このとき外部入力端子２０から、ＰＲＰＧ３００を構成するＤ−ＦＦ１８ａ，１８ｂ，１８ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子４４から、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ｄ，１４ｅ，１４ｆの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００５０】
期間ＳＩにおいては、ＰＲＰＧ３００の動作制御端子１７ｓに信号値“０”を与えて、ＰＲＰＧ３００を擬似ランダムテストパターン発生モードにする。また、シグニチャー圧縮器用の順序回路２００の動作制御端子４２ｓ，４３ｓに信号値“０”を与え、シグニチャー圧縮用の順序回路２００内のスキャンレジスタ１４ｄ，１４ｅ，１４ｆをスキャンチェーンの一部として動作するように設定する。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このときクロック信号ＣＬＫに同期してＰＲＰＧ３００からランダムテストパターンが発生される。同時に、ＰＲＰＧ３００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。
【００５１】
期間Ｃにおいてはスキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００５２】
期間ＳＯにおいては、動作制御端子４２ｓに信号値“０”を与え、動作制御端子４３ｓには信号値“１”を与えて、シグニチャー圧縮用の順序回路２００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンがスキャンチェーンを通じてシグニチャー圧縮用の順序回路２００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００５３】
期間Ｍにおいては、２つの動作制御端子４２ｓ，４３ｓの双方に信号値“１”を与えることでシグニチャー圧縮用の順序回路２００をシグニチャー出力モードにする。このときクロック信号ＣＬＫに同期して、シグニチャー、すなわち、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの最終値が、外部出力端子４５よりシリアルに出力される。外部出力端子４５から出力されたシグニチャーとあらかじめ用意されたシグニチャーの期待値とを比較することで、テスト対象回路１１の良否判定を行う。本発明の実施の形態２における半導体集積回路のテスト容易化回路は、従来手法に比べて面積オーバヘッドが小さい。また、ＡＴＰＧパターンを用いてスキャンテストを行う場合に比べて、出力パターン格納に要するテスタメモリ量を削減できる。
【００５４】
（実施の形態３）
図５は本発明の実施の形態３における半導体集積回路のテスト容易化回路の構成を示す回路図である。図５の構成について説明する。ここで、実施の形態１，２の図１、図３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態１と実施の形態２とを合体したものに相当する。
【００５５】
次に、図６に示したタイミングチャートを参照しながら、図５に示した本発明の実施の形態３における半導体集積回路の動作について説明する。図６のタイミングチャートには５つの期間、Ｉ、ＳＩ、Ｃ、ＳＯ、Ｍがある。期間Ｉは、ランダムテストパターン発生用の順序回路１００およびシグニチャー圧縮用の順序回路２００の初期化を行う期間である。期間ＳＩは、スキャンレジスタ１４へのテストパターンのシフトインを行う期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間ＳＯは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらシグニチャー圧縮用の順序回路２００でのシグニチャーへの圧縮を行う期間である。期間Ｍは、シグニチャー圧縮用の順序回路２００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００５６】
次に、それぞれの期間について説明する。
【００５７】
期間Ｉにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓ、シグニチャー圧縮器用の順序回路２００の動作制御端子４２ｓ，４３ｓのそれぞれに信号値“１”を与えて、ランダムテストパターン発生用の順序回路１００を初期値設定モードに、シグニチャー圧縮用の順序回路２００の動作を初期値設定モードにする。このとき外部入力端子３３から、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子４４から、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ｄ，１４ｅ，１４ｆの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００５８】
期間ＳＩにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにする。また、動作制御端子４２ｓ，４３ｓの双方に信号値“０”を与え、シグニチャー圧縮用の順序回路２００内のスキャンレジスタ１４ｄ，１４ｅ，１４ｆをスキャンチェーンの一部として動作するように設定する。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このときクロック信号ＣＬＫに同期してランダムテストパターン発生用の順序回路１００からランダムテストパターンが発生される。同時に、ランダムテストパターン発生用の順序回路１００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。
【００５９】
期間Ｃにおいては、スキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００６０】
期間ＳＯにおいては、動作制御端子４２ｓに信号値“０”を与え、動作制御端子４３ｓには信号値“１”を与えて、シグニチャー圧縮用の順序回路２００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンがスキャンチェーンを通じてシグニチャー圧縮用の順序回路２００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００６１】
期間Ｍにおいては、２つの動作制御端子４２ｓ，４３ｓの双方に信号値“１”を与えることでシグニチャー圧縮用の順序回路２００をシグニチャー出力モードにする。このときクロック信号ＣＬＫに同期して、シグニチャー、すなわち、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの最終値が、外部出力端子４５よりシリアルに出力される。外部出力端子４５から出力されたシグニチャーとあらかじめ用意されたシグニチャーの期待値とを比較することで、テスト対象回路１１の良否判定を行う。従来手法に比べて面積オーバヘッドは小さい。また、従来のＡＴＰＧテスタパターンを用いたスキャンテストに比べて、入力パターン、出力パターン格納に要するテスタメモリ量を削減することができる。
【００６２】
【発明の効果】
以上説明したように、本発明の半導体集積回路のテスト容易化回路によれば、新たにＤ−ＦＦを追加することなく、テストパターン発生の手段やシグニチャー圧縮の手段を作り込んでいるため、ＡＴＰＧパターンを利用するスキャンテストに比べて、入力パターンや出力パターンの格納に要するテスタメモリ容量の負担が軽減され、加えて、スキャンレジスタを兼用しているので、専用のＰＲＰＧ（擬似ランダムテストパターン発生器）やＭＩＳＲ（シグニチャー圧縮器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路のテスト容易化回路の構成を示す回路図
【図２】本発明の実施の形態１における半導体集積回路のテスト容易化回路の動作を示すタイムチャート
【図３】本発明の実施の形態２における半導体集積回路のテスト容易化回路の構成を示す回路図
【図４】本発明の実施の形態２における半導体集積回路のテスト容易化回路の動作を示すタイムチャート
【図５】本発明の実施の形態３における半導体集積回路のテスト容易化回路の構成を示す回路図
【図６】本発明の実施の形態３における半導体集積回路のテスト容易化回路の動作を示すタイムチャート
【図７】ＳＴＵＭＰＳアーキテクチャーが組み込まれた従来技術の半導体集積回路の回路図
【図８】ＳＴＵＭＰＳアーキテクチャーが組み込まれた従来技術の半導体集積回路の動作を示すタイムチャート
【符号の説明】
１１ 組合せ回路
１２ 外部入力端子
１３ 外部出力端子
１４ スキャンレジスタ
１５ マルチプレクサ
１５ｓ スキャンイネーブル制御端子
１６ Ｄ−ＦＦ
１７ｓ ＰＲＰＧ動作制御端子
１８ａ，１８ｂ，１８ｃ Ｄ−ＦＦ
１９ ＥＸＯＲゲート
２０ 外部入力端子
２１ａ，２１ｂ，２１ｃ マルチプレクサ
２１ｓ ＭＩＳＲ動作制御端子
２２ａ，２２ｂ，２２ｃ Ｄ−ＦＦ
２３ａ，２３ｂ，２３ｃ ＥＸＯＲゲート
２４ 外部入力端子
２５ 外部出力端子
３１ ＥＸＯＲゲート
３２ マルチプレクサ
３３ 外部入力端子
３２ｓ 動作制御端子
４１ ＥＸＯＲゲート
４２ マルチプレクサ
４２ｓ 動作制御端子
４３ マルチプレクサ
４３ｓ 動作制御端子
４４ 外部入力端子
４５ 外部出力端子
１００ テストパターン発生器用の順序回路
２００ シグニチャー圧縮器用の順序回路
３００ ＰＲＰＧ（擬似ランダムテストパターン発生器）
４００ ＭＩＳＲ（シグニチャー圧縮器）
【発明の属する技術分野】
本発明は、半導体集積回路のテスト容易化回路に関する。
【０００２】
【従来の技術】
近年の大規模、高速化する半導体集積回路のテスト方式の１つにＢＩＳＴ（Ｂｕｉｌｔ−ｉｎＳｅｌｆ Ｔｅｓｔ：ビスト）方式がある。近年、ＢＩＳＴ方式は注目を集め、広く用いられるようになってきている。ＢＩＳＴ方式では、デバイス内部に自己テスト用回路を組み込むことにより、テスト対象回路へ印加するテストパターンの生成や、テスト対象回路からの出力パターンとその期待値の照合を簡便に行うことができる。システムＬＳＩは、異なる特性の複数の回路をコアブロックとして搭載した大規模かつ高速な半導体集積回路である。ＢＩＳＴ方式は、このような半導体集積回路のテストを高品質かつ低コストで最適に行うことができる有効な手段である。
【０００３】
半導体集積回路のテスト方式は、ロジック、メモリ、アナログといった異なる特性の回路毎に異なり、それぞれに最適なＢＩＳＴアーキテクチャーが研究、開発されている。ロジック回路を対象としたＢＩＳＴ（ロジックＢＩＳＴ）のアーキテクチャーにＳＴＵＭＰＳがある。ＳＴＵＭＰＳは、Ｂａｒｄｅｌｌ、ＭｃＡｎｎｅｙによって１９８２年に提案された、マルチスキャン設計をベースとしたＢＩＳＴアーキテクチャーで、現在、ロジックＢＩＳＴの事実上の標準アーキテクチャーとなっている。ＳＴＵＭＰＳの大きな特徴は、擬似ランダムテストパターン発生器であるＰＲＰＧとシグニチャー圧縮器であるＭＩＳＲをデバイス内部に組み込むことである。
【０００４】
ＳＴＵＭＰＳとＡＴＰＧパターンを用いたスキャンテストの違いについて述べる。ＳＴＵＭＰＳでは、ＬＳＩテスタなどの外部装置からＢＩＳＴ起動信号、クロック信号等の制御信号を印加することで、デバイス内部に組み込まれたＰＲＰＧからテストパターンが発生され、テスト対象回路へ印加される。テスト対象回路からの出力パターンはＭＩＳＲへ入力され、シグニチャーに圧縮される。シグニチャーは外部装置を用いて読み出され、デバイスの良否判定に用いられる。
【０００５】
これに対して、ＡＴＰＧパターンを用いたスキャンテストでは、外部装置を用いてテストパターンを発生し、デバイスに印加する。また、出力パターンは圧縮されずに、逐次、外部装置に読み出される。
【０００６】
ＳＴＵＭＰＳでのスキャンレジスタの動作は、ＡＴＰＧパターンを用いたスキャンテストと同じく、スキャンレジスタにテストパターンを設定するためのシフトイン動作、テスト対象回路からの出力パターンをスキャンレジスタに取り込むためのキャプチャー動作、出力パターンを外部装置に取り出すためのシフトアウト動作の、以上３つの動作の繰り返しで行われる。
【０００７】
なお、シフトイン動作とシフトアウト動作は同時に行うことが可能であり、同時に行う場合は単にシフト動作と呼ぶ。この場合は、スキャンテストはシフト動作とキャプチャー動作の繰り返しで行われる。ここでは、スキャンテストはシフトイン動作とシフトアウト動作は同時に行うこととして説明を行う。
【０００８】
図７に従来のＳＴＵＭＰＳアーキテクチャーが組み込まれた半導体集積回路を示す。まず、図７の構成について説明する。１１はテスト対象となる組合せ回路である。１２は組合せ回路１１の入力端子であり、１３は組合せ回路１１の出力端子である。１４はテスト容易化のために設けられたスキャンレジスタ、１５はマルチプレクサ、１６はＤ−ＦＦ（フリップフロップ）であり、スキャンレジスタ１４はマルチプレクサ１５およびＤ−ＦＦ１６で構成されている。スキャンレジスタ１４を直列に接続することでスキャンチェーンが構成される。隣り合う組合せ回路１１，１１はスキャンチェーンによって分離されている。図７では３本のスキャンチェーンが構成されている。１５ｓはスキャンイネーブル制御端子であり、マルチプレクサ１５の出力信号を制御することでスキャンレジスタ１４の動作の切り替えを制御する。スキャンイネーブル制御端子１５ｓに信号値“１”が与えられると、スキャンレジスタ１４の動作はシフト動作モードに切り替わる。また、スキャンイネーブル制御端子１５ｓに信号値“０”が与えられると、スキャンレジスタ１４の動作はキャプチャー動作モードに切り替わる。
【０００９】
３００はＰＲＰＧ（擬似ランダムテストパターン発生器）である。１８ａ，１８ｂ，１８ｃはＤ−ＦＦ、１９はＥＸＯＲ（排他的論理和）ゲートであり、ＰＲＰＧ３００を構成する回路である。１７はマルチプレクサである。Ｄ−ＦＦ１８ａ，１８ｂ，１８ｃおよびＥＸＯＲゲート１９はＰＲＰＧ３００が擬似ランダムテストパターン発生器として機能するように考慮して接続されている。ただし、ＰＲＰＧ３００を構成するＤ−ＦＦ１８ａ，１８ｂ，１８ｃの値を初期化する機能を付加するため、ＰＲＰＧ３００の初段のＤ−ＦＦ１８ａとＥＸＯＲゲート１９の間にマルチプレクサ１７が挿入されている。２０はＤ−ＦＦ１８ａ，１８ｂ，１８ｃの初期値をシリアルに入力するための外部入力端子である。マルチプレクサ１７はＥＸＯＲゲート１９の出力信号または外部入力端子２０から与えられる信号のいずれか一方を選択して出力する。１７ｓはＰＲＰＧ動作制御端子であり、マルチプレクサ１７の出力信号を制御することで、ＰＲＰＧ３００の擬似ランダムテストパターン発生モードと初期値設定モードの切り替えを制御する。ＰＲＰＧ動作制御端子１７ｓに信号値“１”が与えられるとＰＲＰＧ３００は初期値設定モードに切り替わる。信号値“０”が与えられると擬似ランダムテストパターン発生モードに切り替わる。
【００１０】
４００はＭＩＳＲ（シグニチャー圧縮器）である。２２ａ，２２ｂ，２２ｃはＤ−ＦＦ、２３ａ，２３ｂ，２３ｃはＥＸＯＲゲートであり、ＭＩＳＲ４００を構成する回路である。２１ａ，２１ｂ，２１ｃはマルチプレクサである。Ｄ−ＦＦ２２ａ，２２ｂ，２２ｃ、ＥＸＯＲゲート２３ａ，２３ｂ，２３ｃは、ＭＩＳＲ４００がシグニチャー圧縮器として機能するように考慮して接続されている。だだし、ＭＩＳＲ４００を構成するＤ−ＦＦ２２ａ，２２ｂ，２２ｃの値を初期化するため、また、シグニチャーすなわちテスト終了時のＤ−ＦＦ２２ａ，２２ｂ，２２ｃの値を外部に読み出すために必要なシフト動作機能を付加するため、Ｄ−ＦＦ２２ａ，２２ｂ，２２ｃの入力側に、マルチプレクサ２１ａ，２１ｂ，２１ｃが挿入されている。２４はＤ−ＦＦ２２ａ，２２ｂ，２２ｃの初期値をシリアルに入力するための外部入力端子である。２５はシグニチャーをシリアルに出力するための外部出力端子である。また、マルチプレクサ２１ｂまたは２１ｃはＥＸＯＲゲート２３ｂまたは２３ｃの出力と、Ｄ−ＦＦ２２ａまたは２２ｂの出力のいずれか一方を選択して出力する。マルチプレクサ２１ａはＥＸＯＲゲート２３ａの出力と外部入力端子２４から与えられる信号のいずれか一方を選択して出力する。２１ｓはＭＩＳＲ動作制御端子であり、マルチプレクサ２１ａ，２１ｂ，２１ｃの出力信号を制御することで、ＭＩＳＲ４００のシグニチャー圧縮モードとシフト動作モードの切り替えを制御する。ＭＩＳＲ動作制御端子２１ｓに信号値“１”が与えられるとＭＩＳＲ４００はシフト動作モードに切り替わる。信号値“０”が与えられるとシグニチャー圧縮モードに切り替わる。
【００１１】
次に、図８のタイミングチャートを参照しながら、図７に示した従来技術であるＳＴＵＭＰＳアーキテクチャーが組み込まれた半導体集積回路の動作について説明する。図８のタイミングチャートには４つの期間、Ｉ、Ｓ、Ｃ、Ｍがある。期間Ｉは、ＰＲＰＧ３００およびＭＩＳＲ４００の初期化を行う期間である。期間Ｓは、スキャンレジスタ１４へのテストパターンのシフトインと、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらＭＩＳＲ４００でシグニチャーに圧縮する期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間Ｍは、ＭＩＳＲ４００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００１２】
次に、それぞれの期間について説明する。
【００１３】
期間Ｉにおいては、ＰＲＰＧ動作制御端子１７ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えて、ＰＲＰＧ３００を初期値設定モードにし、ＭＩＳＲ４００をシフト動作モードにする。このとき、外部入力端子２０から、ＰＲＰＧ３００を構成するＤ−ＦＦ１８ａ，１８ｂ，１８ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子２４から、ＭＩＳＲ４００を構成するＤ−ＦＦ２２ａ，２２ｂ，２２ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００１４】
期間Ｓにおいては、ＰＲＰＧ動作制御信号１７ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＰＲＰＧ３００を擬似ランダムテストパターン発生モードにし、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、クロック信号ＣＬＫに同期してＰＲＰＧ３００からランダムテストパターンが発生される。同時に、ＰＲＰＧ３００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。同時に、以前のキャプチャー動作でスキャンレジスタに取り込まれていた出力パターンがスキャンチェーンを通じてＭＩＳＲ４００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００１５】
期間Ｃにおいては、ＰＲＰＧ動作制御信号１７ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＰＲＰＧ３００を擬似ランダムテストパターン発生モードにし、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００１６】
期間Ｍにおいては、ＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えてＭＩＳＲ４００の動作をシフト動作モードに切り替える。このとき、クロック信号ＣＬＫに同期して、シグニチャー、すなわち、ＭＩＳＲ４００を構成する全てのＤ−ＦＦ２２ａ，２２ｂ，２２ｃの最終値が外部出力端子２５よりシリアルに出力される。外部出力端子２５から出力されたシグニチャーとあらかじめ用意された最終シグニチャーの期待値とを比較することで、組合せ回路１１の良否判定を行う。
【００１７】
このようにＳＴＵＭＰＳアーキテクチャーによって構成されたＢＩＳＴ回路を用いてスキャンテストを行うことで、ＡＴＰＧパターン作成の工数が不要となり、その分のコストを削減できる。また、ＡＴＰＧパターンのデータ量は膨大であり、外部装置に大容量のメモリ領域が必要であったのに対して、この方法ではＢＩＳＴ回路を動作させる命令プログラム分のみのメモリ領域を確保すればよく、その分のコストを削減できる。また、内部に高速な発振回路を搭載することによって、外部から低速信号しか供給できない場合においても、実動作速度でのテストが可能になる。
【００１８】
【非特許文献１】
Ｆｕｊｉｗａｒａ ｈｉｄｅｏ著、「Ｌｏｇｉｃ Ｔｅｓｔｉｎｇ ａｎｄ Ｄｅｓｉｇｎ ｆｏｒ Ｔｅｓｔａｂｉｌｉｔｙ」 Ｔｈｅ ＭＩＴ Ｐｒｅｓｓ、１９８５年、ｐ２６３
【非特許文献２】
Ｍｉｒｏｎ Ａｂｒａｍｏｖｉｃｉ 他２名、「Ｄｉｇｉｔａｌ Ｓｙｓｔｅｍｓ ＴＥＳＴＩＮＧ ａｎｄ Ｔｅｓｔａｂｌｅ ＤＥＳＩＧＮ」Ｃｏｍｐｕｔｅｒ Ｓｃｉｅｎｃｅ Ｐｒｅｓｓ、１９９０年、ｐ４８８〜４８９
【００１９】
【発明が解決しようとする課題】
しかしながら、従来技術で示した手法では、テスト対象となる組合せ回路１１およびスキャンテストに必須なスキャンレジスタ１４の他に、ＳＴＵＭＰＳを構成するために、新たにＰＲＰＧ３００およびＭＩＳＲ４００が必要となっており、これらの回路構成が複雑であるため、ＰＲＰＧおよびＭＩＳＲを搭載する半導体集積回路の回路面積が増大するという問題が生じる。
【００２０】
本発明は、このような事情に鑑みて創案されたものであり、回路面積の増大を抑制しながら、効率の良いテストを実現可能な半導体集積回路のテスト容易化回路を提供することを目的としている。
【００２１】
【課題を解決するための手段】
上記の課題を解決するために、本発明は半導体集積回路のテスト容易化回路において次のような手段を講じる。すなわち、スキャンレジスタを接続したスキャンチェーンが複数個あり、そのスキャンチェーン群の入力側に接続すべきテストパターン発生の手段の構成として、スキャンチェーン群の初段のスキャンレジスタを兼用する。すなわち、前記スキャンチェーンの入力側から数えて第１段に配置されている複数の前記スキャンレジスタを兼用することにして、別に排他的論理和ゲートを用意し、これら第１段の複数のスキャンレジスタと排他的論理和ゲートとを接続してテストパターン発生器用の順序回路に構成する。そして、前記テストパターン発生器用の順序回路における前記複数のスキャンレジスタの値を初期化するための順序回路初期化手段も備える。
【００２２】
この構成では、テストパターン発生の手段としての順序回路について、スキャンチェーン群の第１段の複数のスキャンレジスタを兼用する状態にその順序回路を構成している。スキャンレジスタを兼用している関係で、順序回路初期化手段が必要となっている。テスト開始時のスキャンレジスタの値は不定であり、テスト開始に際しては、スキャンレジスタ兼用のテストパターン発生の手段は強制的に初期化する必要がある。
【００２３】
テストパターン発生の手段を備えていて、外部からのテストパターン入力ではなく、内部的にテストパターンを発生するので、ＡＴＰＧパターンを利用するスキャンテストに比べて、入力パターン格納に要するテスタメモリ容量の負担が軽減される。そして、テストパターン発生の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＰＲＰＧ（擬似ランダムテストパターン発生器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【００２４】
なお、上記においては、スキャンチェーン群の出力側のシグニチャー圧縮の手段としては、特に限定されるものではない。
【００２５】
別の解決手段として、本発明は次のような手段を講じる。すなわち、スキャンレジスタを接続したスキャンチェーンが複数個あり、そのスキャンチェーンの出力側に接続すべきシグニチャー圧縮の手段の構成として、スキャンチェーン群の最終段のスキャンレジスタを兼用する。すなわち、前記スキャンチェーンの入力側から数えて最終段に配置されている複数の前記スキャンレジスタを兼用することにして、別に排他的論理和ゲートを用意し、これら最終段の複数のスキャンレジスタと排他的論理和ゲートとを接続してシグニチャー圧縮器用の順序回路を構成する。そして、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を初期化するための順序回路初期化手段も備える。また、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を外部に読み出すように構成する。
【００２６】
この構成では、シグニチャー圧縮の手段としての順序回路について、スキャンチェーン群の最終段の複数のスキャンレジスタを兼用する状態にその順序回路を構成している。スキャンレジスタを兼用している関係で、順序回路初期化手段が必要となっている。テスト開始時のスキャンレジスタの値は不定であり、テスト開始に際しては、スキャンレジスタ兼用のシグニチャー圧縮の手段は強制的に初期化する必要がある。
【００２７】
シグニチャー圧縮の手段を備えていて、出力パターンを圧縮した上で出力するから、ＡＴＰＧパターンを利用するスキャンテストに比べて、出力パターン格納に要するテスタメモリ容量の負担が軽減される。そして、シグニチャー圧縮の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＭＩＳＲ（シグニチャー圧縮器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【００２８】
なお、上記においては、スキャンチェーン群の入力側のテストパターン発生の手段としては、特に限定されるものではない。
【００２９】
さらに発展した形態において、本発明は次のような手段を講じる。すなわち、スキャンレジスタを接続したスキャンチェーンの複数個と、前記スキャンチェーン群の入力側から数えて第１段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるテストパターン発生器用の順序回路と、前記テストパターン発生器用の順序回路における前記複数のスキャンレジスタの値を初期化する第１の順序回路初期化手段と、前記スキャンチェーン群の入力側から数えて最終段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるシグニチャー圧縮器用の順序回路と、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を初期化する第２の順序回路初期化手段と、前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を外部に読み出すように構成する。これは、前２者の発明の構成を合体させたものに相当する。
【００３０】
この構成による作用は次のとおりである。すなわち、テストパターン発生の手段を備えていて、外部からのテストパターン入力ではなく、内部的にテストパターンを発生するので、ＡＴＰＧパターンを利用するスキャンテストに比べて、入力パターン格納に要するテスタメモリ容量の負担が軽減される。加えて、シグニチャー圧縮の手段を備えていて、出力パターンを圧縮した上で出力するから、ＡＴＰＧパターンを利用するスキャンテストに比べて、出力パターン格納に要するテスタメモリ容量の負担が軽減される。そして、テストパターン発生の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＰＲＰＧ（擬似ランダムテストパターン発生器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。加えて、シグニチャー圧縮の手段にスキャンレジスタを兼用しているので、排他的論理和ゲートと順序回路初期化手段の付加はあるものの、専用のＭＩＳＲ（シグニチャー圧縮器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【００３１】
【発明の実施の形態】
以下、本発明にかかわる半導体集積回路のテスト容易化回路の実施の形態について図面に基づいて詳細に説明する。
【００３２】
（実施の形態１）
図１は本発明の実施の形態１における半導体集積回路のテスト容易化回路の構成を示す回路図である。図１の構成について説明する。ここで、従来技術の図７におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００３３】
１４ａ，１４ｂ，１４ｃは、スキャンチェーンの入力側から数えて第１段に配置されているスキャンレジスタである。３１はＥＸＯＲゲート、３２はマルチプレクサである。１００は、第１段のスキャンレジスタ１４ａ，１４ｂ，１４ｃおよびＥＸＯＲゲート３１を、擬似ランダムテストパターン発生器として機能するように接続して構成された順序回路である。ただし、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの値を初期化する機能を付加するため、スキャンレジスタ１４ａとＥＸＯＲゲート３１の間にマルチプレクサ３２が挿入されている。３３はスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をシリアルに入力するための外部入力端子である。マルチプレクサ３２と外部入力端子３３が順序回路初期化手段を構成する。マルチプレクサ３２は、ＥＸＯＲゲート３１の出力信号と外部入力端子３３から与えられる信号のいずれか一方を選択して出力する。３２ｓはランダムテストパターン発生用の順序回路１００の動作制御端子であり、マルチプレクサ３２の出力信号を制御することで順序回路１００の擬似ランダムテストパターン発生モードと初期値設定モードの切り替えを制御する。順序回路動作制御端子３２ｓに信号値“１”が与えられるとランダムテストパターン発生用の順序回路１００は初期値設定モードに切り替わる。信号値“０”が与えられると擬似ランダムテストパターン発生モードに切り替わる。
【００３４】
次に、図２に示したタイミングチャートを参照しながら、図１に示した本発明の実施の形態１における半導体集積回路の動作について説明する。
【００３５】
図２のタイミングチャートには６つの期間、Ｉ、ＳＩ、Ｃ、ＳＯ／Ｉ、ＳＯ、Ｍがある。期間Ｉは、ランダムテストパターン発生用の順序回路１００およびＭＩＳＲ４００の初期化を行う期間である。期間ＳＩは、スキャンレジスタ１４へのテストパターンのシフトインを行う期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間ＳＯ／Ｉは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトしてＭＩＳＲ４００でシグニチャーに圧縮するのと同時に、ランダムテストパターン発生用の順序回路１００の初期化を行う期間である。期間ＳＯは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらＭＩＳＲ４００でのシグニチャーへの圧縮を行う期間である。期間Ｍは、ＭＩＳＲ４００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００３６】
次に、それぞれの期間について説明する。
【００３７】
期間Ｉにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓおよびＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えて、ランダムテストパターン発生用の順序回路１００およびＭＩＳＲ４００の動作を初期値設定モードにする。このとき、外部入力端子３３から、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子２４から、ＭＩＳＲ４００を構成する全てのＤ−ＦＦ２２ａ，２２ｂ，２２ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００３８】
期間ＳＩにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにする。また、ＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このときクロック信号ＣＬＫに同期してランダムテストパターン発生用の順序回路１００からランダムテストパターンが発生される。同時に、ランダムテストパターン発生用の順序回路１００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。
【００３９】
期間Ｃにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓ、およびＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにし、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００４０】
期間ＳＯ／Ｉにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“１”を与えて、ランダムテストパターン発生用の順序回路１００を初期値設定モードにする。ＭＩＳＲ動作制御端子２１ｓには信号値“０”を与えて、ＭＩＳＲ４００の動作をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、外部入力端子３３から、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。それと同時に以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンを、スキャンチェーンを通じてＭＩＳＲ４００へ入力して、シグニチャーに圧縮する。
【００４１】
期間ＳＯにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにする。また、ＭＩＳＲ動作制御端子２１ｓに信号値“０”を与えて、ＭＩＳＲ４００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンがスキャンチェーンを通じてＭＩＳＲ４００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００４２】
期間Ｍにおいては、ＭＩＳＲ動作制御端子２１ｓに信号値“１”を与えてＭＩＳＲ４００の動作をシグニチャー出力モードに切り替える。このときクロック信号ＣＬＫに同期して、シグニチャー、すなわち、ＭＩＳＲ４００を構成する全てのＤ−ＦＦ２２ａ，２２ｂ，２２ｃの最終値が外部出力端子２５よりシリアルに出力される。外部出力端子２５から出力されたシグニチャーとあらかじめ用意されたシグニチャーの期待値とを比較することで、テスト対象回路１１の良否判定を行う。
【００４３】
本発明の実施の形態１における半導体集積回路のテスト容易化回路は、従来手法に比べて面積オーバヘッドが小さい。また、従来のＡＴＰＧテスタパターンを用いたスキャンテストに比べて、入力パターン格納に要するテスタメモリ量を削減することができる。
【００４４】
（実施の形態２）
図３は本発明の実施の形態２における半導体集積回路のテスト容易化回路の構成を示す回路図である。図３の構成について説明する。ここで、実施の形態１の図１におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。
【００４５】
１４ｄ，１４ｅ，１４ｆは、スキャンチェーンの入力側から数えて最終段に配置されているスキャンレジスタである。４１はＥＸＯＲゲートである。２００は、スキャンレジスタ１４ｄ，１４ｅ，１４ｆ、ＥＸＯＲゲート４１を接続してシグニチャー圧縮器として機能するように接続して構成された順序回路である。４２はシグニチャー圧縮用の順序回路２００を構成する第１のマルチプレクサ、４３は同じく第２のマルチプレクサである。第１のマルチプレクサ４２は、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ｄ，１４ｅ，１４ｆの値を初期化するため、また、シグニチャーすなわちテスト終了時のスキャンレジスタ１４ｄ，１４ｅ，１４ｆの値を外部に読み出すために必要なシフト機能を付加するため、ＥＸＯＲゲート４１と第２のマルチプレクサ４３の間に挿入される。４２ｓは第１のマルチプレクサ４２の動作制御端子であり、動作制御端子４２ｓに信号値“１”が与えられた場合は、シグニチャー圧縮用の順序回路２００はシフト動作モード切り替わる。信号値“０”が与えられるとシグニチャー圧縮モードに切り替わる。４４はスキャンレジスタ１４ｄ，１４ｅ，１４ｆの初期値をシリアルに入力するための外部入力端子である。４５はシグニチャーをシリアルに出力するための外部出力端子である。
【００４６】
第２のマルチプレクサ４３は、スキャンレジスタ１４ｄ，１４ｅ，１４ｆの直前に挿入され、スキャンレジスタ１４ｄ，１４ｅ，１４ｆがスキャンチェーンの一部として動作するか、シグニチャー圧縮器として機能する順序回路２００の一部として動作するかを切り替える機能を果たす。４３ｓはシグニチャー圧縮用の順序回路２００内の第２のマルチプレクサ４３を制御する端子であり、動作制御端子４３ｓに信号値“０”が与えられるとスキャンレジスタ１４ｄ，１４ｅ，１４ｆはスキャンチェーンの一部として動作する。信号値“１”が与えられるとシグニチャー圧縮器として機能する順序回路２００の一部として動作する。
【００４７】
次に、図４に示したタイミングチャートを参照しながら、図３に示した本発明の実施の形態２における半導体集積回路の動作について説明する。図４のタイミングチャートには５つの期間、Ｉ、ＳＩ、Ｃ、ＳＯ、Ｍがある。期間Ｉは、ＰＲＰＧ３００およびシグニチャー圧縮用の順序回路２００の初期化を行う期間である。期間ＳＩは、スキャンレジスタ１４へのテストパターンのシフトインを行う期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間ＳＯは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらシグニチャー圧縮用の順序回路２００でのシグニチャーへの圧縮を行う期間である。期間Ｍは、シグニチャー圧縮用の順序回路２００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００４８】
次に、それぞれの期間について説明する。
【００４９】
期間Ｉにおいては、ＰＲＰＧ３００の動作制御端子１７ｓ、シグニチャー圧縮用の順序回路２００の動作制御端子４２ｓ，４３ｓそれぞれに信号値“１”を与えて、ＰＲＰＧ３００を初期値設定モードに、シグニチャー圧縮用の順序回路２００の動作を初期値設定モードにする。このとき外部入力端子２０から、ＰＲＰＧ３００を構成するＤ−ＦＦ１８ａ，１８ｂ，１８ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子４４から、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ｄ，１４ｅ，１４ｆの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００５０】
期間ＳＩにおいては、ＰＲＰＧ３００の動作制御端子１７ｓに信号値“０”を与えて、ＰＲＰＧ３００を擬似ランダムテストパターン発生モードにする。また、シグニチャー圧縮器用の順序回路２００の動作制御端子４２ｓ，４３ｓに信号値“０”を与え、シグニチャー圧縮用の順序回路２００内のスキャンレジスタ１４ｄ，１４ｅ，１４ｆをスキャンチェーンの一部として動作するように設定する。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このときクロック信号ＣＬＫに同期してＰＲＰＧ３００からランダムテストパターンが発生される。同時に、ＰＲＰＧ３００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。
【００５１】
期間Ｃにおいてはスキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００５２】
期間ＳＯにおいては、動作制御端子４２ｓに信号値“０”を与え、動作制御端子４３ｓには信号値“１”を与えて、シグニチャー圧縮用の順序回路２００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンがスキャンチェーンを通じてシグニチャー圧縮用の順序回路２００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００５３】
期間Ｍにおいては、２つの動作制御端子４２ｓ，４３ｓの双方に信号値“１”を与えることでシグニチャー圧縮用の順序回路２００をシグニチャー出力モードにする。このときクロック信号ＣＬＫに同期して、シグニチャー、すなわち、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの最終値が、外部出力端子４５よりシリアルに出力される。外部出力端子４５から出力されたシグニチャーとあらかじめ用意されたシグニチャーの期待値とを比較することで、テスト対象回路１１の良否判定を行う。本発明の実施の形態２における半導体集積回路のテスト容易化回路は、従来手法に比べて面積オーバヘッドが小さい。また、ＡＴＰＧパターンを用いてスキャンテストを行う場合に比べて、出力パターン格納に要するテスタメモリ量を削減できる。
【００５４】
（実施の形態３）
図５は本発明の実施の形態３における半導体集積回路のテスト容易化回路の構成を示す回路図である。図５の構成について説明する。ここで、実施の形態１，２の図１、図３におけるのと同じ符号は同一構成要素を指しているので、詳しい説明は省略する。本実施の形態は、実施の形態１と実施の形態２とを合体したものに相当する。
【００５５】
次に、図６に示したタイミングチャートを参照しながら、図５に示した本発明の実施の形態３における半導体集積回路の動作について説明する。図６のタイミングチャートには５つの期間、Ｉ、ＳＩ、Ｃ、ＳＯ、Ｍがある。期間Ｉは、ランダムテストパターン発生用の順序回路１００およびシグニチャー圧縮用の順序回路２００の初期化を行う期間である。期間ＳＩは、スキャンレジスタ１４へのテストパターンのシフトインを行う期間である。期間Ｃは、スキャンレジスタ１４に設定されたテストパターンに対する組合せ回路１１の出力パターンをスキャンレジスタ１４にキャプチャーする期間である。期間ＳＯは、スキャンレジスタ１４にキャプチャーされた出力パターンをシフトアウトしながらシグニチャー圧縮用の順序回路２００でのシグニチャーへの圧縮を行う期間である。期間Ｍは、シグニチャー圧縮用の順序回路２００の最終シグニチャーをシリアルアウトして外部に取り出すための期間である。
【００５６】
次に、それぞれの期間について説明する。
【００５７】
期間Ｉにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓ、シグニチャー圧縮器用の順序回路２００の動作制御端子４２ｓ，４３ｓのそれぞれに信号値“１”を与えて、ランダムテストパターン発生用の順序回路１００を初期値設定モードに、シグニチャー圧縮用の順序回路２００の動作を初期値設定モードにする。このとき外部入力端子３３から、ランダムテストパターン発生用の順序回路１００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。また、外部入力端子４４から、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ｄ，１４ｅ，１４ｆの初期値をクロック信号ＣＬＫに同期してシリアルに入力する。
【００５８】
期間ＳＩにおいては、ランダムテストパターン発生用の順序回路１００の動作制御端子３２ｓに信号値“０”を与えて、ランダムテストパターン発生用の順序回路１００を擬似ランダムテストパターン発生モードにする。また、動作制御端子４２ｓ，４３ｓの双方に信号値“０”を与え、シグニチャー圧縮用の順序回路２００内のスキャンレジスタ１４ｄ，１４ｅ，１４ｆをスキャンチェーンの一部として動作するように設定する。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このときクロック信号ＣＬＫに同期してランダムテストパターン発生用の順序回路１００からランダムテストパターンが発生される。同時に、ランダムテストパターン発生用の順序回路１００から発生されたランダムテストパターンはスキャンチェーンを通じて、スキャンレジスタ１４に設定される。
【００５９】
期間Ｃにおいては、スキャンイネーブル制御端子１５ｓに信号値“０”を与えて、スキャンレジスタ１４の動作モードをキャプチャー動作モードにする。このとき、スキャンレジスタ１４に設定されたランダムテストパターンに対する組合せ回路１１の出力パターンがクロック信号ＣＬＫに同期してスキャンレジスタ１４にキャプチャーされる。
【００６０】
期間ＳＯにおいては、動作制御端子４２ｓに信号値“０”を与え、動作制御端子４３ｓには信号値“１”を与えて、シグニチャー圧縮用の順序回路２００をシグニチャー圧縮モードにする。また、スキャンイネーブル制御端子１５ｓに信号値“１”を与えて、スキャンレジスタ１４の動作モードをシフト動作モードにする。このとき、以前のキャプチャー動作でスキャンレジスタ１４に取り込まれていた出力パターンがスキャンチェーンを通じてシグニチャー圧縮用の順序回路２００へ入力され、クロック信号ＣＬＫに同期してシグニチャーに圧縮される。
【００６１】
期間Ｍにおいては、２つの動作制御端子４２ｓ，４３ｓの双方に信号値“１”を与えることでシグニチャー圧縮用の順序回路２００をシグニチャー出力モードにする。このときクロック信号ＣＬＫに同期して、シグニチャー、すなわち、シグニチャー圧縮用の順序回路２００を構成するスキャンレジスタ１４ａ，１４ｂ，１４ｃの最終値が、外部出力端子４５よりシリアルに出力される。外部出力端子４５から出力されたシグニチャーとあらかじめ用意されたシグニチャーの期待値とを比較することで、テスト対象回路１１の良否判定を行う。従来手法に比べて面積オーバヘッドは小さい。また、従来のＡＴＰＧテスタパターンを用いたスキャンテストに比べて、入力パターン、出力パターン格納に要するテスタメモリ量を削減することができる。
【００６２】
【発明の効果】
以上説明したように、本発明の半導体集積回路のテスト容易化回路によれば、新たにＤ−ＦＦを追加することなく、テストパターン発生の手段やシグニチャー圧縮の手段を作り込んでいるため、ＡＴＰＧパターンを利用するスキャンテストに比べて、入力パターンや出力パターンの格納に要するテスタメモリ容量の負担が軽減され、加えて、スキャンレジスタを兼用しているので、専用のＰＲＰＧ（擬似ランダムテストパターン発生器）やＭＩＳＲ（シグニチャー圧縮器）を設けていた従来技術に比べて、面積オーバーヘッドを軽減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１における半導体集積回路のテスト容易化回路の構成を示す回路図
【図２】本発明の実施の形態１における半導体集積回路のテスト容易化回路の動作を示すタイムチャート
【図３】本発明の実施の形態２における半導体集積回路のテスト容易化回路の構成を示す回路図
【図４】本発明の実施の形態２における半導体集積回路のテスト容易化回路の動作を示すタイムチャート
【図５】本発明の実施の形態３における半導体集積回路のテスト容易化回路の構成を示す回路図
【図６】本発明の実施の形態３における半導体集積回路のテスト容易化回路の動作を示すタイムチャート
【図７】ＳＴＵＭＰＳアーキテクチャーが組み込まれた従来技術の半導体集積回路の回路図
【図８】ＳＴＵＭＰＳアーキテクチャーが組み込まれた従来技術の半導体集積回路の動作を示すタイムチャート
【符号の説明】
１１ 組合せ回路
１２ 外部入力端子
１３ 外部出力端子
１４ スキャンレジスタ
１５ マルチプレクサ
１５ｓ スキャンイネーブル制御端子
１６ Ｄ−ＦＦ
１７ｓ ＰＲＰＧ動作制御端子
１８ａ，１８ｂ，１８ｃ Ｄ−ＦＦ
１９ ＥＸＯＲゲート
２０ 外部入力端子
２１ａ，２１ｂ，２１ｃ マルチプレクサ
２１ｓ ＭＩＳＲ動作制御端子
２２ａ，２２ｂ，２２ｃ Ｄ−ＦＦ
２３ａ，２３ｂ，２３ｃ ＥＸＯＲゲート
２４ 外部入力端子
２５ 外部出力端子
３１ ＥＸＯＲゲート
３２ マルチプレクサ
３３ 外部入力端子
３２ｓ 動作制御端子
４１ ＥＸＯＲゲート
４２ マルチプレクサ
４２ｓ 動作制御端子
４３ マルチプレクサ
４３ｓ 動作制御端子
４４ 外部入力端子
４５ 外部出力端子
１００ テストパターン発生器用の順序回路
２００ シグニチャー圧縮器用の順序回路
３００ ＰＲＰＧ（擬似ランダムテストパターン発生器）
４００ ＭＩＳＲ（シグニチャー圧縮器）
Claims (3)
- スキャンレジスタを接続したスキャンチェーンの複数個と、
前記スキャンチェーン群の入力側から数えて第１段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるテストパターン発生器用の順序回路と、
前記テストパターン発生器用の順序回路における前記複数のスキャンレジスタの値を初期化する順序回路初期化手段とを備える半導体集積回路のテスト容易化回路。 - スキャンレジスタを接続したスキャンチェーンの複数個と、
前記スキャンチェーン群の入力側から数えて最終段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるシグニチャー圧縮器用の順序回路と、
前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を初期化する順序回路初期化手段とを備え、
前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を外部に読み出すように構成してある半導体集積回路のテスト容易化回路。 - スキャンレジスタを接続したスキャンチェーンの複数個と、
前記スキャンチェーン群の入力側から数えて第１段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるテストパターン発生器用の順序回路と、
前記テストパターン発生器用の順序回路における前記複数のスキャンレジスタの値を初期化する第１の順序回路初期化手段と、
前記スキャンチェーン群の入力側から数えて最終段に配置されている複数の前記スキャンレジスタと排他的論理和ゲートとを接続してなるシグニチャー圧縮器用の順序回路と、
前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を初期化する第２の順序回路初期化手段とを備え、
前記シグニチャー圧縮器用の順序回路における前記複数のスキャンレジスタの値を外部に読み出すように構成してある半導体集積回路のテスト容易化回路。
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|---|---|
| JP (1) | JP2004117258A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100615401B1 (ko) | 2004-07-19 | 2006-08-25 | 학교법인연세대학교 | 위상천이기를 이용한 결정론적 테스트패턴 생성 장치 |
| US10254342B2 (en) | 2014-11-26 | 2019-04-09 | Renesas Electronics Corporation | Semiconductor device |
-
2002
- 2002-09-27 JP JP2002282988A patent/JP2004117258A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100615401B1 (ko) | 2004-07-19 | 2006-08-25 | 학교법인연세대학교 | 위상천이기를 이용한 결정론적 테스트패턴 생성 장치 |
| US10254342B2 (en) | 2014-11-26 | 2019-04-09 | Renesas Electronics Corporation | Semiconductor device |
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