JP2003058273A - ホールドタイム測定回路 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩのクロックツリー間のスキュー値（必
要なホールドタイム）を測定する。 【解決手段】 系統の異なるクロックclk・a とクロック
clk・b において、clk・aで動作するスキャン機能付きＦ
Ｆ４０−１１〜４０−１４と、clk・b で動作するスキャ
ン機能付きＦＦ４０−２１〜４０−２４とを、スキャン
シフト動作（シフトレジスタ動作）ができるようにスキ
ャンチェーンで接続し、系統の異なるclk・a 、clk・b で
動作するＦＦ４０−１４とＦＦ４０−２１との間のスキ
ャンチェーンは、ラッチ回路等のタイミング調整回路４
５で、十分なホールドタイムを確保し動作を保証する。
各ＦＦ４０−１１，…の値をＦＦ４０−２４からスキャ
ンアウトさせ、この出力値より、ＦＦ４０−１１〜４０
−１４からなる第１スキャン列と、ＦＦ４０−２１〜４
０−２４からなる第２スキャン列同士のホールドタイム
保証に必要な遅延の値を、遅延素子５０−１１，…の段
数で測定する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路
（Integrated Circuit、Large Scale IntegratedCircui
t、Very Large Scale Integrated Circuit 等、以下
「ＬＳＩ」という。）におけるクロックスキュー（cloc
k skew、クロック間の位相ずれ）によるホールドタイム
エラーを解析するためのホールドタイム測定回路に関す
るものである。

【０００２】

【従来の技術】ＬＳＩでは、様々な原因で動作不良が起
こることが多くなっている。特に、システムＬＳＩのよ
うに規模が大きく多機能なＬＳＩにおいては、複数のク
ロックツリーを有することが多く、これらの異なるクロ
ックツリー間のクロックスキューでホールドタイムエラ
ーとなる危険性が高い。

【０００３】図２は、ＬＳＩにおける例えば２つのクロ
ックツリーのクロックスキューを示す概念図である。

【０００４】図２において、横方向の位置関係はクロッ
ク伝搬の遅延時間を示し、クロック用ドライバ１の出力
端子には、系統の異なる２つの同期用のクロックａ（以
下「clk・a 」という。）及びクロックｂ（以下「clk・b
」という。）で動作する２つのクロックツリー１０，
２０が接続されている。一方のクロックツリー１０は、
ドライバ１の出力端子に接続されたクロック用ドライバ
１１を有し、この出力端子には、clk・a によって動作す
る複数個（Ｎ個）のフリップフロップ（以下「ＦＦ」と
いう。）１２−１〜１２−Ｎが接続されている。他方の
クロックツリー２０は、ドライバ１の出力端子に接続さ
れたクロック用ドライバ２１を有し、この出力端子に
は、clk・b によって動作する複数個（Ｎ個）のＦＦ２２
−１〜２２−Ｎが接続されている。

【０００５】クロックツリー１０において、ドライバ１
１からのクロック伝搬の遅延値が最小のＦＦ１２−１ま
での遅延値（即ち、クロックツリー１０へ到達するまで
の遅延値）１３があり、遅延値が最小のＦＦ１２−１と
遅延値が最大のＦＦ１２−２との間には、クロックスキ
ュー１４がある。クロックツリー２０において、ドライ
バ２１からのクロック伝搬の遅延値が最小のＦＦ２２−
１までの遅延値（即ち、クロックツリー２０へ到達する
までの遅延値）２３があり、遅延値が最小のＦＦ２２−
１と遅延値が最大のＦＦ２２−３との間には、クロック
スキュー２４がある。異なるクロックツリー１０，２０
間にはクロックスキュー３１があり、クロックツリー１
０内の遅延値が最小のＦＦ１２−１とクロックツリー２
０内の遅延値が最小のＦＦ２２−１との間には、クロッ
クスキュー３２がある。

【０００６】ＬＳＩの設計では、例えば、ＣＡＤ（Comp
uter aided design）用のレイアウト設計ツールを用い
て、クロックツリー１０，２０の配置の設計が行われ
る。クロックスキュー１４や２４は、レイアウト設計ツ
ールにより小さく抑えられ、ある程度の精度の値を得る
ことができる。しかし、クロックツリー１０，２０間の
クロックスキュー３１については、クロックツリー１０
と２０の配置を優先して設計するので、レイアウト設計
ツールでは遅延値１３，２３の操作ができないために小
さく抑えることができず、また、クロックスキュー３１
の値が大きいために、レイアウト設計ツールによって得
られる遅延値データもあまり精度が良くない。

【０００７】このような複数のクロックツリー１０，２
０（系統の異なる同期用clk・a ，clk・b ）を有するＬＳ
Ｉを設計する場合、レイアウト設計ツールにより得られ
た遅延値データよりも十分に大きな遅延値、または、該
遅延値データよりある程度大きな遅延値をこの系統の異
なる同期用clk・a ，clk・b で動作するＦＦ間のデータ信
号がもつように適当な遅延回路を挿入していた。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
ＬＳＩの設計方法では、レイアウト設計ツールにより得
られた遅延値データと実際の値との差が不安定であるた
め、出来上がったＬＳＩが必要以上に大きくなってしま
ったり、ＦＦ１２−Ｘ〜ＦＦ２２−Ｘ間のデータ転送
で、ホールドタイムエラーで動作不良を起こしてしまう
可能性が大きい。また、動作不良があった場合、この原
因をＬＳＩテスタの通常のテストログ解析によって、こ
のホールドタイムエラーであると特定することも困難で
あり、再作時の処理を決定することも困難であった。

【０００９】本発明は、前記従来技術が持っていた課題
を解決するために、クロックスキューによるホールドタ
イムエラーを解析するためのホールドタイム測定回路を
提供することを目的とする。

【００１０】

【課題を解決するための手段】例えば、図２において、
クロックツリー１０内の遅延値が最小のＦＦ１２−１と
クロックツリー２０内の遅延値が最小のＦＦ２２−１と
の間のクロックスキュー３２を知ることができれば、ク
ロックツリー１０，２０間のクロックスキュー３１を以
下の計算により求められる。

【００１１】２つのクロックツリー１０，２０間には、
次の（１）、（２）のいずれかの場合が考えられる。 （１） ケース１ 例えば、図２のように、クロックツリー１０へ到達する
までの遅延値１３が、クロックツリー２０へ到達するま
での遅延値２３より小さい場合では、 （測定対象となるクロックスキュー３２）＋（レイアウ
ト設計ツールより得られるクロックツリー２０内のクロ
ックスキュー２４）＝（クロックツリー１０からクロッ
クツリー２０へのクロックスキュー３１）

【００１２】（２） ケース２ 図２と異なり、クロックツリー２０へ到達するまでの遅
延値２３が、クロックツリー１０へ到達するまでの遅延
値１３より小さい場合では、 （測定対象となるクロックスキュー３２）＋（レイアウ
ト設計ツールより得られるクロックツリー１０内のクロ
ックスキュー）＝（クロックツリー２０からクロックツ
リー１０へのクロックスキュー３１）

【００１３】このようなケース１、２において、測定対
象となるクロックスキュー３２を測定できれば、出来上
がったＬＳＩのクロックツリー１０，２０間のクロック
スキュー３１の値（即ち、必要なホールドタイム）が決
定できることになる。

【００１４】そこで、本発明では、測定対象となるクロ
ックスキュー３２を測定できるホールドタイム測定回路
を提供するものである。

【００１５】本発明の内の第１の発明では、２つの系統
の異なる同期用の第１クロック及び第２クロックを有す
るＬＳＩにおけるクロックスキューによるホールドタイ
ムエラーを解析するためのホールドタイム測定回路にお
いて、前記第１クロックにより動作する（Ｎ＋１）個
（但し、Ｎは１以上の正の整数）の第１〜第Ｎ＋１の第
１ＦＦを有し、これらの第１〜第Ｎ＋１の第１ＦＦが直
列に接続された第１スキャン列と、前記第２クロックに
より動作する（Ｎ＋１）個の第１〜第Ｎ＋１の第２ＦＦ
を有し、これらの第１〜第Ｎ＋１の第２ＦＦが直列に接
続され、かつ該第１の第２ＦＦが前記第Ｎ＋１の第１Ｆ
Ｆの出力側に１本のスキャン列となるように接続された
第２スキャン列と、前記第１の第２ＦＦの出力端子及び
前記第２の第１ＦＦのデータ入力端子と前記第Ｎ＋１の
第１ＦＦのデータ入力端子との間に直列に接続された
（Ｎ−１）段の第１〜第Ｎ−１の第１遅延素子を有し、
これらの第１〜第Ｎ−１の第１遅延素子の出力端子が前
記第３〜第Ｎ＋１の第１ＦＦのデータ入力端子に順次接
続された第１遅延素子群と、前記第１の第１ＦＦの出力
端子及び前記第２の第２ＦＦのデータ入力端子と前記第
Ｎ＋１の第２ＦＦのデータ入力端子との間に直列に接続
された（Ｎ−１）段の第１〜第Ｎ−１の第２遅延素子を
有し、これらの第１〜第Ｎ−１の第２遅延素子の出力端
子が前記第３〜第Ｎ＋１の第２ＦＦのデータ入力端子に
順次接続された第２遅延素子群とを備えている。

【００１６】そして、前記第１〜第Ｎ＋１の第１ＦＦの
値及び前記第１〜第Ｎ＋１の第２ＦＦの値を該第Ｎ＋１
の第２ＦＦの出力端子からスキャンアウトさせ、この出
力値より、前記第１スキャン列と前記第２スキャン列同
士のホールドタイム保証に必要な遅延の値を前記遅延素
子の段数で測定している。

【００１７】第２の発明では、２つの系統の異なる同期
用の第１クロック及び第２クロックを有するＬＳＩにお
けるクロックスキューによるホ−ルドタイムエラーを解
析するためのホールドタイム測定回路において、前記第
１クロックにより動作する（Ｎ＋１）個（但し、Ｎは１
以上の正の整数）の第１〜第Ｎ＋１の第１ＦＦを有し、
これらの第１〜第Ｎ＋１の第１ＦＦが直列に接続された
第１スキャン列と、前記第２クロックにより動作する
（Ｎ＋１）個の第１〜第Ｎ＋１の第２ＦＦを有し、これ
らの第１〜第Ｎ＋１の第２ＦＦが直列に接続され、かつ
該第１の第２ＦＦが前記第Ｎ＋１の第１ＦＦの出力側に
１本のスキャン列となるように接続された第２スキャン
列と、前記第１の第２ＦＦの出力端子及び前記第２の第
１ＦＦのデータ入力端子に対して、並列に接続された異
なる遅延値を持つ（Ｎ−１）個の第１〜第Ｎ−１の第１
遅延素子を有し、これらの第１〜第Ｎ−１の第１遅延素
子の出力端子が前記第３〜第Ｎ＋１の第１ＦＦのデータ
入力端子に順次接続された第１遅延素子群と、前記第１
の第１ＦＦの出力端子及び前記第２の第２ＦＦのデータ
入力端子に対して、並列に接続された異なる（Ｎ−１）
個の第１〜第Ｎ−１の第２遅延素子を有し、これらの第
１〜第Ｎ−１の第２遅延素子の出力端子が前記第３〜第
Ｎ＋１の第２ＦＦのデータ入力端子に順次接続された第
２遅延素子群とを備えている。

【００１８】そして、前記第１〜第Ｎ＋１の第１ＦＦの
値及び前記第１〜第Ｎ＋１の第２ＦＦの値を該第Ｎ＋１
の第２ＦＦの出力端子からスキャンアウトさせ、この出
力値より、前記第１スキャン列と前記第２スキャン列同
士のホールドタイム保証に必要な遅延の値を前記遅延素
子の種類で測定している。

【００１９】第３の発明では、２つの系統の異なる同期
用の第１クロック及び第２クロックを有するＬＳＩにお
けるクロックスキューによるホ−ルドタイムエラーを解
析するためのホ−ルドタイム測定回路において、前記第
１クロックにより動作する（Ｎ＋１）個（但し、Ｎは１
以上の正の整数）の第１〜第Ｎ＋１の第１ＦＦを有し、
これらの第１〜第Ｎ＋１の第１ＦＦが直列に接続された
第１スキャン列と、前記第２クロックにより動作する
（Ｎ＋１）個の第１〜第Ｎ＋１の第２ＦＦを有し、これ
らの第１〜第Ｎ＋１の第２ＦＦが直列に接続され、かつ
該第１の第２ＦＦが前記第Ｎ＋１の第１ＦＦの出力側に
１本のスキャン列となるように接続された第２スキャン
列と、前記第１の第１ＦＦの出力端子及び前記第１の第
２ＦＦの出力端子に接続された２つの入力端子と、前記
第２の第１ＦＦのデータ入力端子及び前記第２の第２Ｆ
Ｆのデータ入力端子に接続された１つの出力端子とを有
する２入力１出力の論理回路と、前記論理回路の出力端
子に直列に接続され、同一の遅延値または異なる遅延値
を持つ（Ｎ−１）個の第１〜第Ｎ−１の遅延素子を有
し、これらの第１〜第Ｎ−１の遅延素子の出力端子が前
記第３〜第Ｎ＋１の第１ＦＦのデータ入力端子及び前記
第３〜第Ｎ＋１の第２ＦＦのデータ入力端子に順次接続
された遅延素子群とを備えている。

【００２０】そして、前記第１〜第Ｎ＋１の第１ＦＦの
値及び前記第１〜第Ｎ＋１の第２ＦＦの値を該第Ｎ＋１
の第２ＦＦの出力端子からスキャンアウトさせ、この出
力値より、前記第１スキャン列と前記第２スキャン列同
士のホールドタイム保証に必要な遅延の値を前記遅延素
子の段数または種類で測定している。

【００２１】第４の発明では、Ｍ個（但し、Ｍは２以上
の正の整数）の系統の異なる同期用の第１〜第Ｍクロッ
クを有するＬＳＩにおけるクロックスキューによるホー
ルドタイムエラーを解析するためのホールドタイム測定
回路において、前記第１〜第Ｍクロックによりそれぞれ
動作する第１〜第Ｍスキャン列であって、これらの各ス
キャン列が第１ＦＦ及び第２ＦＦの直列回路で構成さ
れ、かつこれらの各スキャン列が１本のスキャン列とな
るように直列に接続された第１〜第Ｍスキャン列と、前
記第１〜第Ｍスキャン列におけるＭ個の第１ＦＦの出力
端子に接続されたＭ個の入力端子と、１つの出力端子と
を有するＭ入力１出力の論理回路と、前記論理回路の出
力端子に並列に接続され、異なる遅延値を持つＮ段（但
し、Ｎは正の整数）の遅延手段と、選択信号に基づき、
前記論理回路の出力及び前記Ｎ段の遅延手段の出力の内
のいずれか１つの出力を選択して、前記第１〜第Ｍスキ
ャン列におけるＭ個の第２ＦＦの入力端子に入力するセ
レクタとを備えている。

【００２２】そして、前記第１〜第Ｍスキャン列の値を
該第Ｍスキャン列における第２ＦＦの出力端子からスキ
ャンアウトさせ、この出力値より、前記各スキャン列同
士の全てのホールドタイム保証に必要な遅延の値を前記
遅延手段の段数または種類で測定している。

【００２３】第５の発明では、第１〜第３のいずれか１
つの発明のホールドタイム測定回路において、第Ｎ＋１
の第１ＦＦの出力を第１の第１ＦＦに入力し、第Ｎ＋１
の第２ＦＦの出力を第１の第２ＦＦに入力している。

【００２４】第６の発明では、第４の発明のホールドタ
イム測定回路において、各スキャン列における第２ＦＦ
の出力を第１ＦＦに入力している。

【００２５】

【発明の実施の形態】（第１の実施形態） （１）構成 図１は、本発明の第１の実施形態を示すＬＳＩにおける
ホールドタイム測定回路の構成図である。

【００２６】このホールドタイム測定回路は、例えば、
図２のような系統の異なる同期用の第１クロック（例え
ば、clk・a ）と第２クロック（例えば、clk・b ）との間
のホールドタイムを遅延素子の段数で測定する回路であ
る。この回路は、clk・a により動作する（Ｎ＋１）個
（例えば、４個）の第１〜第４の第１ＦＦ（例えば、ス
キャン機能付きＦＦ）４０−１１〜４０−１４と、clk・
b により動作する（Ｎ＋１）個（例えば、４個）の第１
〜第４の第２ＦＦ（例えば、スキャン機能付きＦＦ）４
０−２１〜４０−２４とを有している。第１〜第４のＦ
Ｆ４０−１１〜４０−１４は、直列に接続されて第１ス
キャン列を構成を構成している。第１〜第４のＦＦ４０
−２１〜４０−２４は、直列に接続されて第２スキャン
列を構成している。

【００２７】各ＦＦ４０−１１〜４０−１４，４０−２
１〜４０−２４は、入力信号（以下「din・a 」とい
う。）または入力信号（以下「din・b 」という。）を入
力するデータ入力端子（以下「Ｄ」という。）と、スキ
ャン入力信号（以下「scan・in 」という。）を入力する
スキャンデータ入力端子（以下「ＳＤ」という。）と、
ＤまたはＳＤのいずれか一方の入力信号（以下「Din 」
という。）を選択するためのスキャンセレクト信号（以
下「scan・select 」という。）を入力するスキャンセレ
クト端子（以下「ＳＳ」という。）と、リセット信号
（以下「reset 」という。）を入力するリセット端子Ｒ
ＳＴと、clk・a またはclk・b を入力するクロック端子
（以下「ＣＬＫ」という。）と、出力端子（以下「Ｑ」
という。）とを有している。

【００２８】第１スキャン列のＦＦ４０−１１〜４０−
１４は、スキャンシフト動作ができるように、ＦＦ４０
−１１のＱがＦＦ４０−１２のＳＤに、ＦＦ４０−１２
のＱがＦＦ４０−１３のＳＤに、ＦＦ４０−１３のＱが
ＦＦ４０−１４のＳＤに、それぞれ接続されている。同
様に、第２スキャン列において、スキャンシフト動作が
できるように、ＦＦ４０−２１のＱがＦＦ４０−２２の
ＳＤに、ＦＦ４０−２２のＱがＦＦ４０−２３のＳＤ
に、ＦＦ４０−２３のＱがＦＦ４０−２４のＳＤに、そ
れぞれ接続されている。

【００２９】ＦＦ４０−１１〜４０−１４，４０−２１
〜４０−２４は、シフトレジスタを構成してスキャンシ
フト動作ができるように、スキャンチェーンで接続され
ている。系統の異なるclk・a で動作するＦＦ４０−１４
のＱと、clk・b で動作するＦＦ４０−２１のＳＤとの間
のスキャンチェーンは、十分なホールドタイムを確保し
動作を保証するために、ラッチ回路等のタイミング調整
回路４５を介して接続されている。

【００３０】ＦＦ４０−２１のＱは、ＦＦ４０−１２の
Ｄに接続されると共に、直列に接続された（Ｎ−１）段
（例えば、２段）の第１及び第２の第１遅延素子５０−
１１，５０−１２を介して、ＦＦ４０−１３，４０−１
４のＤに接続されている。ＦＦ５０−１１及び５０−１
２により、第１遅延素子群が構成されている。ＦＦ４０
−１１のＱは、ＦＦ４０−２２のＤに接続されると共
に、直列に接続された（Ｎ−１）段（例えば、２段）の
第１及び第２の第２遅延素子５０−２１，５０−２２を
介して、ＦＦ４０−２３，４０−２４のＤに接続されて
いる。遅延素子５０−２１及び５０−２２により、第２
遅延素子群が構成されている。各遅延素子５０−１１，
５０−１２，５０−２１，５０−２２は、例えば、同一
の遅延時間を有し、インバータ等で構成されている。

【００３１】入力されるdin・a 、din・b 、scan・in 、sc
an・select 、reset と、ＦＦ４０−２４のＱから出力さ
れるスキャン出力信号（以下「scan・out」という。）と
は、ＬＳＩ外部から操作または観測できる。

【００３２】図３は、図１の各スキャン機能付きＦＦ４
０（４０−１１〜４０−１４，４０−２１〜４０−２
４）の構成図である。

【００３３】このスキャン機能付きＦＦ４０は、例え
ば、セレクタ４１と遅延型ＦＦ（以下「Ｄ−ＦＦ」とい
う。）４２とで構成されている。セレクタ４１は、入力
端子がＤ及びＳＤに接続され、出力端子がＤ−ＦＦ４２
のＤに接続され、ＳＳから入力されたscan・select が
“０”の時には、Ｄから入力されるdin・a またはdin・b
を選択してＤ−ＦＦ４２のＤへ出力し、scan・select が
“１”の時には、ＳＤから入力されるscan・in を選択し
てＤ−ＦＦ４２のＤへ出力する回路である。Ｄ−ＦＦ４
２は、ＣＬＫから入力されるclk・a またはclk・b の立上
りによってＤの入力信号を取込んでＱから出力する回路
である。Ｄ−ＦＦ４０は、ＲＳＴからresetが入力され
ると、リセットされてＱの信号が“０”になる。

【００３４】図４は、図３のスキャン機能付きＦＦ４０
の構成を説明するための信号波形図である。

【００３５】このスキャン機能付きＦＦ４０では、ＣＬ
Ｋから入力されるclk・a またはclk・b の時刻ｔ１におけ
る立上り時において、ＳＳから入力されるscan・select
が“０”であるため、Ｄ−ＦＦ４２にはＤの入力信号Ｄ
１が保持され、clk・a またはclk・b の立上り時の時刻ｔ
２，ｔ３，ｔ４では、ＳＳから入力されるscan・select
が“１”に変わったため、ＳＤの入力信号ＳＤ２，ＳＤ
３，ＳＤ４がそれぞれＤ−ＦＦ４２に保持される。clk・
a またはclk・b の立上がり時の時刻ｔ５，ｔ６では、Ｓ
Ｓに入力されるscan・select が再び“０”に変わったた
め、Ｄの入力信号Ｄ５，Ｄ６はそれぞれＤ−ＦＦ４２に
保持されるようになっている。

【００３６】（２）動作図５は、図１のホールドタイム
測定回路の動作波形図である。図５の４０−１１ＱはＦ
Ｆ４０−１１のＱ、４０−１１Din はＦＦ４０−１１の
ＳＳで選択されたＤまたはＳＤの入力信号である。その
他の４０−１２Ｑ，４０−１２Din ，…，４０−２４
Ｑ，４０−２４Din も同様である。図５は、例えば、図
２に示すようにclk・a よりclk・b の遅延値が大きい場合
を示している。

【００３７】clk・a 、clk・b の立上がりエッジ（ａ１，
ｂ１）、（ａ２，ｂ２）、（ａ３，ｂ３）、…、（ａ１
０，ｂ１０）は、それぞれ同じサイクルの立上がりエッ
ジである。Ｔ１はＦＦ４０−２１のＱからＦＦ４０−１
２のDin までの遅延値、Ｔ２はＦＦ４０−２１のＱから
ＦＦ４０−１３のDin までの遅延値、Ｔ３はＦＦ４０−
２１のＱからＦＦ４０−１４のDin までの遅延値、Ｔ４
はＦＦ４０−１１のＱからＦＦ４０−２２のDin までの
遅延値、Ｔ５はＦＦ４０−１１のＱからＦＦ４０−２３
のDin までの遅延値、Ｔ６はＦＦ４０−１１のＱからＦ
Ｆ４０−２４のDin までの遅延値である。

【００３８】以下、図５を参照しつつ、図１のホールド
タイム測定回路を用いて、例えば、図２のclk・a 、clk・
b のＦＦ間のクロックスキュー３２を測定するための手
順１〜６を説明する。

【００３９】〈手順１〉スキャンシフト動作（即ち、レ
フトレジスタ動作）、あるいはreset “０”を入力する
等して、ＦＦ４０−１１と４０−２１に“０”をセット
する。このセット後の状態が、図５に示されている。

【００４０】〈手順２〉ＦＦ４０−１１及びＦＦ４０−
２１にセットした値“０”を変化させるために、この値
と逆の値“１”のdin・a 及びdin・b を入力する。

【００４１】〈手順３〉scan・select をネゲートして
（例えば、“０”にして）、clk・a とclk・b の１パルス
を印加（入力）すると、ＦＦ４０−１１及び４０−２１
のＱはそれぞれclk・a 、clk・b の立上がりエッジａ１，
ｂ１で“１”に変化する。scan・select が“０”なの
で、ＦＦ４０−１２，４０−１３，４０−１４の有効デ
ータ入力端子はＤで、ＦＦ４０−２１のＱからそれぞ
れ、直接入力（Ｔ１）、遅延素子５０−１１を介した遅
延値Ｔ２の入力、遅延素子５０−１１，５０−１２を介
した遅延値Ｔ３の入力が行われる。ＦＦ４０−２２，４
０−２３，４０−２４も同様である。

【００４２】この時、clk・b の立上がりエッジｂ１でＦ
Ｆ４０−２２に入力されているデータは、clk・a とclk・
b の遅延差があるため、ホールドタイムエラーを起こし
てしまい、ＦＦ４０−１１のデータが正しく遷移されな
い。本来は“０”が入力されるが、ホールドタイムエラ
ーのために“１”が入力されてしまう。また、ＦＦ４０
−２３も、ＦＦ４０−２２ほどのエラー時間ではない
が、ホールドタイムエラーを起こしてしまっている。こ
れに対し、ＦＦ４０−２４は、遅延値Ｔ２がclk・a とcl
k・b の遅延差を埋めるのに十分であるため、ホールドタ
イムエラーが起こらない。ＦＦ４０−１２〜４０−１４
は、clk・a がclk・b より遅延が小さいために、ホールド
タイムエラーが起こらない。

【００４３】〈手順４〉手順３の内部の動作の完了後、
図５のタイミングＳＳオンでscan・select を“１”にす
ると、ＦＦ４０−１１〜ＦＦ４０−１２〜ＦＦ４０−１
３〜ＦＦ４０−１４〜ＦＦ４０−２１〜ＦＦ４０−２２
〜ＦＦ４０−２３〜ＦＦ４０−２４というシフトレジス
タになり、clk・a 及びclk・b を入力していくと、スキャ
ンシフト動作が行われ、clk・a 、clk・b の立上がりエッ
ジａ１，ｂ１でＦＦ４０−１１，ＦＦ４０−１２，…，
ＦＦ４０−２４に保持された値がＦＦ４０−２４，ＦＦ
４０−２３，ＦＦ４０−２２，…の順に、clk・b の立上
がりエッジｂ２，ｂ３，ｂ４，…，ｂ９でscan・outが出
力される（なお、ＦＦ４０−１１，４０−２１の値は測
定には使用しない）。このscan・outの値を確認すること
により、ホールドタイムエラーを回避するために必要な
遅延値（図２のクロックスキュー３２）を測定すること
ができる。

【００４４】即ち、ＦＦ４０−１１〜４０−２４を遷移
するデータが“０”の場合のclk・a、clk・b のＦＦ間の
クロックスキュー３２は、この時の（ＦＦ４０−１２，
ＦＦ４０−１３，ＦＦ４０−１４，ＦＦ４０−２２，Ｆ
Ｆ４０−２３，ＦＦ４０−２４）の値が、（０，０，
０，０，０，０）のときは、全て“０”の正常であるか
ら不要、（１，０，０，０，０，０）のときは、“１”
のホールドタイムエラーを起こしているので、clk・b の
ＦＦ４０−２１からclk・a のＦＦ４０−１２へは遅延素
子５０−１１の遅延値が必要、（１，１，０，０，０，
０）のときは、clk・b のＦＦ４０−２１からclk・a のＦ
Ｆ４０−１３へは遅延素子５０−１１及び５０−１２の
遅延値が必要、（０，０，０，１，０，０）のときは、
clk・a のＦＦ４０−１１からclk・b のＦＦ４０−２２へ
は遅延素子５０−２１の遅延値が必要、（０，０，０，
１，１，０）のときは、clk・a のＦＦ４０−１１からcl
k・b のＦＦ４０−２３へは遅延素子５０−２１及び５０
−２２の遅延値が必要、であることが分かる。

【００４５】つまり、図５の動作波形図の場合は、ＦＦ
４０−２２及びＦＦ４０−２３の値が“１”で、ＦＦ４
０−２４の値が“０”であったので、clk・a のＦＦ４０
−１１からclk・b のＦＦ４０−２２へのパスの“０”→
“１”の変化には、遅延値Ｔ２に相当する遅延素子を挿
入しなくてはならないことが分かる。

【００４６】〈手順５〉図５の動作波形図には示されて
いないが、“１”→“０”の変化に必要な遅延値（素
子）を測定するため、手順１〜３と同様にＦＦ４０−１
１とＦＦ４０−２１に“１”をセットし、“０”のdin・
a 、din・b を入力してclk・a とclk・b の１パルスを印加
する。

【００４７】〈手順６〉スキャンシフト動作により、各
ＦＦ４０−１１〜４０−２４に入っている値を確認す
る。遷移するデータが“１”の場合のclk・a 、clk・b の
ＦＦ間のクロックスキュー３２は、このときのＦＦ４０
−１２，ＦＦ４０−１３，ＦＦ４０−１４，ＦＦ４０−
２２，ＦＦ４０−２３，ＦＦ４０−２４）の値が、
（１，１，１，１，１，１）のときは、不要、（０，
１，１，１，１，１）のときは、clk・b のＦＦ４０−２
１からclk・a のＦＦ４０−１２へは遅延素子５０−１１
の遅延値が必要、（０，０，１，１，１，１）のとき
は、clk・b のＦＦ４０−２１からclk・a のＦＦ４０−１
３へは遅延素子５０−１１及び５０−１２の遅延値が必
要、（１，１，１，０，１，１）のときは、clk・a のＦ
Ｆ４０−１１からclk・b のＦＦ４０−２２へは遅延素子
５０−２１の遅延値が必要、（１，１，１，０，０，
１）のときは、clk・a のＦＦ４０−１１からclk・b のＦ
Ｆ４０−２３へは遅延素子５０−２１及び５０−２２の
遅延値が必要、であることが分かる。

【００４８】（３）効果 （ｉ）ＦＦ４０−１２，４０−１３，４０−１４，４０
−２２，４０−２３，４０−２４に入っていたデータを
観測することにより、clk・a 、clk・b のＦＦ間でホール
ドタイムエラーを起こさないために必要なホールドタイ
ムを、実際の遅延素子５０−１１，５０−１２，５０−
２１，５０−２２の段数で測定することができる。

【００４９】（ii）遅延素子５０−１１，５０−１２と
遅延素子５０−２１，５０−２２をそれぞれ直列に接続
しているので、各ＦＦ４０−１３，４０−１４，４０−
２３，４０−２４のＤに接続される遅延素子をそれぞれ
別個に設ける場合よりも、遅延素子の数を減少できる。
これにより、回路面積の増加を最小限に抑えることがで
きる。

【００５０】（iii）第１スキャン列は４個のＦＦ４０
−１１〜４０−１４で構成すると共に、第２スキャン列
は４個のＦＦ４０−２１〜４０−２４で構成したが、こ
れらのＦＦの数を増やし、遅延素子５０−１１，５０−
１２，５０−２１，５０−２２の段数も増やすことによ
り、回路規模を拡張することができる。これにより、測
定精度をより向上できる。

【００５１】（第２の実施形態） （１）構成 図６は、本発明の第２の実施形態を示すホールドタイム
測定回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。

【００５２】このホールドタイム測定回路は、例えば、
図２のような系統の異なる同期用clk・a 、clk・b 間のホ
ールドタイムを遅延素子の種類で測定する回路であり、
図１と同様に、第１スキャン列と第２スキャン列を有し
ている。

【００５３】第１スキャン列は、第１クロック（例え
ば、clk・a ）により動作する（Ｎ＋１）個（例えば、４
個）の第１〜第４の第１ＦＦ（例えば、スキャン機能付
きＦＦ）４０−１１〜４０−１４を有し、これらの第１
〜第４のＦＦ４０−１１〜４０−１４が直列に接続され
ている。第２スキャン列は、第２クロック（例えば、cl
k・b ）により動作する（Ｎ＋１）個（例えば、４個）の
第１〜第４の第２ＦＦ（例えば、スキャン機能付きＦ
Ｆ）４０−２１〜４０−２４を有し、これらの第１〜第
４のＦＦ４０−２１〜４０−２４が直列に接続されてい
る。

【００５４】ＦＦ４０−１１〜４０−１４，４０−２１
〜４０−２４は、スキャンシフト動作ができるようにス
キャンチェーンで接続され、これらの系統の異なるclk・
a 、clk・b で動作するＦＦ４０−１４，４０−２１の間
のスキャンチェーンは、ラッチ回路等のタイミング調整
回路４５で十分なホールドタイムを確保し動作を保証す
るようにしている。

【００５５】ＦＦ４０−２１のＱは、ＦＦ４０−１２の
Ｄに接続されると共に、遅延素子５０−３１を介してＦ
Ｆ４０−１３のＤに、遅延素子５０−３２を介してＦＦ
４０−１４のＤに、それぞれ接続されている。これらの
遅延素子５０−３１及び５０−３２により、第１遅延素
子群が構成されている。ＦＦ４０−１１のＱは、ＦＦ４
０−２２のＤに接続されると共に、遅延素子５０−４１
を介してＦＦ４０−２３のＤに、遅延素子５０−４２を
介してＦＦ４０−２４のＤに、それぞれ接続されてい
る。これらの遅延素子５０−４１及び５０−４２によ
り、第２遅延素子群が構成されている。各遅延素子５０
−３１，５０−３２，５０−４１，５０−４２は、種類
（即ち、遅延値）が異なり、インバータ等で構成されて
いる。その他の構成は、図１と同様である。

【００５６】（２）動作 本実施形態のホールドタイム測定回路は、第１の実施形
態と同様に、ＦＦ４０−１１〜４０−１４，４０−２１
〜４０−２４の値を該ＦＦ４０−２４のＱからスキャン
アウトさせ、この出力値より、第１スキャン列と第２ス
キャン列同士のホールドタイム保証に必要な遅延の値を
遅延素子５０−３１，５０−３２，５０−４１，５０−
４２の種類で測定している。

【００５７】（３）効果 （ｉ）本実施形態では、遅延値の異なる遅延素子５０−
３１，５０−３２，５０−４１，５０−４２を並列に接
続しているので、ホールドタイムを確保するために必要
な遅延値を実際の遅延素子５０−３１，５０−３２，５
０−４１，５０−４２の種類で測定することができる。

【００５８】（ii）第１スキャン列と第２スキャン列
は、それぞれ４個のＦＦ４０−１１〜４０−１４，４０
−２１〜４０−２４で構成したが、更に、別の種類の遅
延素子を通ったデータが入力されるＦＦを接続して、回
路規模を拡張することができる。これにより、測定精度
を向上できる。

【００５９】（第３の実施形態） （１）構成 図７は、本発明の第３の実施形態を示すホールドタイム
測定回路の構成図であり、第１の実施形態を示す図１中
の要素と共通の要素には共通の符号が付されている。

【００６０】このホールドタイム測定回路は、論理回路
を使用して遅延素子の段数を減らすようにした回路であ
る。図１と同様に、clk・a で動作するシフト機能付きＦ
Ｆ４０−１１〜４０−１４と、clk・b で動作するシフト
機能付きＦＦ４０−２１〜４０−２４とを有している。
ＦＦ４０−１１〜４０−１４，４０−２１〜４０−２４
は、スキャンシフト動作ができるようにスキャンチェー
ンで接続され、系統の異なるclk・a 、clk・b で動作する
ＦＦ４０−１４，４０−２１の間のスキャンチェーン
が、ラッチ回路等のタイミング調整回路４５で、十分な
ホールドタイムを確保し動作を保証するようになってい
る。

【００６１】このホールドタイム測定回路では、図１と
異なり、ＦＦ４０−１１，４０−２１のＱが２入力１出
力の論理回路（例えば、２入力ＯＲゲート）６０の入力
端子に接続されている。ＯＲゲート６０の出力端子は、
ＦＦ４０−１２，４０−２２のＤに接続されると共に、
遅延素子５０−５１を介してＦＦ４０−１３，４０−２
３のＤに接続されている。更に、遅延素子５０−５１の
出力端子は、遅延素子５０−５２を介してＦＦ４０−１
４，４０−２４のＤに接続されている。これらの遅延素
子５０−５１及び５０−５２は、遅延素子群を構成して
いる。各遅延素子５０−５１，５０−５２は、同一の遅
延値を有し、インバータ等で構成されている。その他の
構成は、図１と同様である。

【００６２】（２）動作 図８は、図７のホールドタイム測定回路の動作波形図で
あり、図５の動作波形図中の要素と共通の要素には共通
の符号が付されている。

【００６３】図８は、図７のホールドタイム測定回路を
使用し、clk・a で動作するＦＦ４０−１１〜４０−１４
からclk・b で動作するＦＦ４０−２１〜４０−２４まで
の間のホールドタイムエラー回避のために必要な遅延値
を測定した場合の動作波形図である。この動作波形図
は、例えば、図２に示すようにclk・a よりclk・b の遅延
値が大きい場合を示している。

【００６４】図８中のＴ１１はＦＦ４０−１１のＱから
ＯＲゲート６０を通ったＦＦ４０−１２，４０−２２の
Din への遅延値、Ｔ１２はＦＦ４０−１１のＱからＯＲ
ゲート６０及び遅延素子５０−５１を通ったＦＦ４０−
１３，４０−２３のDin までの遅延値、Ｔ１３はＦＦ４
０−１１のＱからＯＲゲート６０及び遅延素子５０−５
１，５０−５２を通ったＦＦ４０−１４，４０−２４の
Din までの遅延値である。

【００６５】以下、図８を参照しつつ、図７のホールド
タイム測定回路を用いて、clk・a のＦＦ４０−１１〜４
０−１４からclk・b のＦＦ４０−２１〜４０−２４へ
の、例えば図２のクロックスキュー３２を測定するため
の手順１〜６を説明する。

【００６６】〈手順１〉スキャンシフト動作等により、
ＦＦ４０−１１，４０−２１を“０”にセットする。こ
のセット後の動作波形図が図８に示されている。

【００６７】〈手順２〉ＦＦ４０−１１の値のみを変化
させるために、ＦＦ４０−１１にセットした値と逆の値
“１”のdin・a を入力すると共に、“０”のdin・b を入
力する。

【００６８】〈手順３〉scan・select をネゲート
（“０”）して、clk・a 、clk・b を１パルス印加する。
すると、遅延値Ｔ１１とＴ１２では、clk・a とclk・b の
遅延差をカバーすることができないため、ＦＦ４０−２
２，４０−２３には正常な値が入らない（即ち、期待値
は“０”であるが、ホールドタイムエラーのために
“１”が入ってしまう）。これに対し、ＦＦ４０−２４
には、遅延値Ｔ１３がclk・a とclk・b の遅延差をカバー
しているため、正常な値“０”が入る。

【００６９】〈手順４〉スキャンシフト動作により、Ｆ
Ｆ４０−２４，４０−２３，…，４０−１１の値を読み
取る。この場合、測定しようとするデータは、ＦＦ４０
−２４，４０−２３，４０−２２のデータのみである。

【００７０】遷移するデータが“０”の場合のclk・a の
ＦＦ４０−１２〜４０−１４からclk・b のＦＦ４０−２
２〜４０−２４へのクロックスキューは、このときの
（ＦＦ４０−１２，ＦＦ４０−１３，ＦＦ４０−１４，
ＦＦ４０−２２，ＦＦ４０−２３，ＦＦ４０−２４）の
値が、（０，０，０，０，０，０）のときは、ＯＲゲー
ト６０の遅延値（以下）で良く、（０，０，０，１，
０，０）のときは、ＯＲゲート６０及び遅延素子５０−
５１の遅延値が必要、（０，０，０，１，１，０）のと
きは、ＯＲゲート６０及び遅延素子５０−５１，５０−
５２の遅延値が必要、であることが分かる。

【００７１】〈手順５〉図８には示されていないが、手
順１〜３と同様に、ＦＦ４０−１１に“１”、ＦＦ４０
−２１に“０”をセットし、“０”のdin・a 及び“０”
のdin・b を入力してclk・a とclk・b を１パルス印加す
る。

【００７２】〈手順６〉スキャンシフト動作により、各
ＦＦ４０−１２〜４０−１４，４０−２２〜４０−２４
に入っている値を読出して確認する。遷移するデータが
“１”の場合のclk・a のＦＦ４０−１２〜４０−１４か
らclk・b のＦＦ４０−２２〜４０−２４へのクロックス
キューは、このときの（ＦＦ４０−１２，ＦＦ４０−１
３，ＦＦ４０−１４，ＦＦ４０−２２，ＦＦ４０−２
３，ＦＦ４０−２４）の値が、（１，１，１，１，１，
１）のときは、ＯＲゲート６０の遅延値以下で良く、
（１，１，１，０，１，１）のときは、ＯＲゲート６０
及び遅延素子５０−５１の遅延値が必要、（１，１，
１，０，０，１）のときは、ＯＲゲート６０及び遅延素
子５０−５１，５０−５２の遅延値が必要、であること
が分かる。

【００７３】“１”→“０”の変化に必要な遅延値を測
定するため、同様にして、手順２でdin・a に“０”、di
n・b に“１”（ＦＦ４０−２１と逆の値）を入力するこ
とにより、clk・b のＦＦ４０−２２〜４０−２４からcl
k・a のＦＦ４０−１２〜４０−１４へのクロックスキュ
ーを測定することができる。

【００７４】（３）効果 （ｉ）２入力ＯＲゲート６０を用いて遅延素子５０−５
１，５０−５２を共用しているので、遅延素子数を半減
することができる。

【００７５】（ii）図７では、２段の遅延素子５０−５
１，５０−５２を用いているが、更に多くの段数の遅延
素子を通ったデータが入力されるシフト機能付きＦＦを
接続して拡張することができる。また、各遅延素子５０
−５１，５０−５２等は、同一の遅延値を持つが、これ
らに異なる遅延値を持たせてもよい。このように、測定
に使用する遅延素子５０−５１，５０−５２の段数や種
類（遅延値の異なるもの）が多いほど、共用する遅延素
子数をより減少できると共に、測定精度をより向上でき
る。

【００７６】（第４の実施形態） （１）構成 図９は、本発明の第４の実施形態を示すセレクタを使用
したホールドタイム測定回路の構成図であり、第１の実
施形態を示す図１及び第３の実施形態を示す図７中の要
素と共通の要素には共通の符号が付されている。

【００７７】このホールドタイム測定回路は、Ｍ個（例
えば、２個）の系統の異なる同期用の第１及び第２クロ
ック（例えば、clk・a 、clk・b ）によりそれぞれ動作す
る第１及び第２スキャン列を有している。

【００７８】clk・a で動作する第１スキャン列は、第１
ＦＦ（例えば、スキャン機能付きＦＦ）４０−１１及び
第２ＦＦ（例えば、スキャン機能付きＦＦ）４０−１２
の直列回路で構成されている。第２スキャン列は、第１
ＦＦ（例えば、スキャン機能付きＦＦ）４０−２１及び
第２ＦＦ（例えば、スキャン機能付きＦＦ）４０−２２
の直列回路で構成されている。ＦＦ４０−１１〜ＦＦ４
０−２２は、スキャンシフト動作ができるようにスキャ
ンチェーンで接続され、系統の異なるclk・a 、clk・b で
動作するＦＦ４０−１２，４０−２１の間のスキャンチ
ェーンは、ラッチ回路等のタイミング調整回路４５−１
で、十分なホールドタイムを確保し動作を保証するよう
になっている。

【００７９】ＦＦ４０−１１，４０−２１のＱはＭ入力
１出力の論理回路（例えば、２入力のＯＲゲート）６０
の入力端子に接続され、この出力端子に、異なる遅延値
を持つＮ段（例えば、３段）の遅延手段（例えば、イン
バータ等で構成された遅延素子）５０−６１〜５０−６
３の入力端子が接続されている。遅延素子５０−６１〜
５０−６３の遅延値は、遅延素子５０−６１から５０−
６３へ順に大きくなっている。ＯＲゲート６０の出力端
子及び遅延素子５０−６１〜５０−６３の出力端子に
は、遅延選択信号（以下「delay・select」という。）に
基づき、そのいずれか１つの出力端子を選択して出力す
るセレクタ７０が接続されている。

【００８０】セレクタ７０の出力端子は、ＦＦ４０−１
２，４０−２２のＤに接続されている。このＦＦ４０−
１２，４０−２２のＤには、ＦＦ４０−１１のＱの出力
とＦＦ４０−２１のＱの出力からＯＲゲート６０を通
り、セレクタ７０によって選択された１つ（即ち、セレ
クタ７０のみ、あるいは遅延素子５０−６１及びセレク
タ７０、遅延素子５０−６２及びセレクタ７０、遅延素
子５０−６３及びセレクタ７０の内の１つ）を通ってデ
ータ入力されるようになっている。

【００８１】図１あるいは図７と同様に、din・a 、din・
b 、clk・a 、clk・b 、scan・in 、reset 、scan・select
、及びdelay・selectが入力され、ＦＦ４０−２２のＱ
からscan・outが出力される。この内、scan・in 、reset
、scan・select 、delay・select、及びscan・outは、Ｌ
ＳＩ外部から操作または観察できるようになっている。
その他の構成は、図１あるいは図７と同様である。

【００８２】（２）動作 図１０は、図９のホールドタイム測定回路の動作波形図
であり、図５の動作波形図中の要素と共通の要素には共
通の符号が付されている。

【００８３】図１０は、例えば、図２に示すようなclk・
a よりclk・b の遅延値が大きい場合を示している。図９
のホールドタイム測定回路では、ＦＦ４０−１１のＱか
らＦＦ４０−２２のDin までの遅延値Ｔ２１を、セレク
タ７０で選択できるようにしている。

【００８４】以下、図１０を参照しつつ、図９のホール
ドタイム測定回路を用いて、clk・aのＦＦ４０−１１，
４０−１２からclk・b のＦＦ４０−２１，４０−２２へ
の、例えば図２のクロックスキュー３２を測定するため
の手順１〜６を説明する。

【００８５】〈手順１〉スキャンシフト動作等により、
ＦＦ４０−１１，４０−２１に“０”をセットする。

【００８６】〈手順２〉ＦＦ４０−１１にセットした値
と逆の値“１”のdin・a を入力すると共に、“０”のdi
n・b を入力する。

【００８７】〈手順３〉delay・selectでセレクタ７０の
遅延を選択し、scan・select をネゲート（“０”）し
て、clk・a 、clk・b を１パルス印加する。

【００８８】〈手順４〉スキャンシフト動作により、各
ＦＦ４０−１１，４０−１２，４０−２１，４０−２２
に入っている値を読出して確認する。

【００８９】〈手順５〉遷移するデータが“０”の場合
のclk・a のＦＦ４０−１１からclk・b のＦＦ４０−２
１，４０−２２へのクロックスキューは、各遅延値選択
で手順１〜３を行い、手順４でＦＦ４０−２２の値が
“０”となるときの選択した遅延値の最も小さなもの
（以上）が必要であることが分かる。

【００９０】即ち、図１０において、立上がりエッジｂ
２でのscan・outの値により、ホールドタイムエラーを回
避するための遅延が遅延値Ｔ２１で十分であったかを判
定することができる。なお、立上がりエッジｂ３，ｂ
４，ｂ５で出力されるＦＦ４０−２１，４０−１２，４
０−１１の値は、この場合は測定に使用しない。

【００９１】〈手順６〉図１０には示されていないが、
“１”→“０”の変化に必要な遅延値を測定するため、
遷移するデータが“１”の場合の手順１〜５と同様に、
clk・a のＦＦ４０−１１からclk・b のＦＦ４０−２１，
４０−２２へのクロックスキューを測定する。

【００９２】同様にして、手順２でdin・a に“０”、di
n・b に“１”を入力することにより、clk・b のＦＦ４０
−２１からclk・a のＦＦ４０−１１，４０−１２へのク
ロックスキューを測定することができる。

【００９３】（３）効果 （ｉ）セレクタ７０を使用しているので、必要なスキャ
ン列のＦＦ４０−１１，４０−１２，４０−２１，４０
−２２の個数を減らすことができる。

【００９４】（ii）図９では、異なる遅延値を持つ３段
の遅延素子５０−６１〜５０−６３を用いているが、更
に多くの段数や種類（遅延値の異なるもの）の遅延素子
を通るデータ入力を選択できるようにセレクタ７０への
入力数を増やして拡張することができる。これにより、
より測定精度を向上できる。このように、多くの段数や
種類の遅延値を有する遅延素子５０−６１〜５０−６３
を用いて測定する場合には、ＦＦ４０−１１，４０−１
２，４０−２１，４０−２２の数を増やすことなく拡張
できる。

【００９５】（第５の実施形態） （１）構成 図１１は、本発明の第５の実施形態を示すＭ個（例え
ば、４個）の異なる系統の同期用clk・a 、clk・b 、clk・
c 、clk・d 間のホールドタイム測定回路の構成図であ
り、第４の実施形態を示す図９中の要素と共通の要素に
は共通の符号が付されている。

【００９６】このホールドタイム測定回路は、Ｍ個（例
えば、４個）の系統の異なる同期用の第１〜第Ｍクロッ
ク（例えば、clk・a 、clk・b 、clk・c 、clk・d ）により
それぞれ動作する第１〜第Ｍスキャン列（例えば、第１
〜第４スキャン列）を有している。

【００９７】第１スキャン列は第１ＦＦ（例えば、スキ
ャン機能付きＦＦ）４０−１１及び第２ＦＦ（例えば、
スキャン機能付きＦＦ）４０−１２の直列回路で構成さ
れている。第２スキャン列は、第１ＦＦ（例えば、スキ
ャン機能付きＦＦ）４０−２１及び第２ＦＦ（例えば、
スキャン機能付きＦＦ）４０−２２の直列回路で構成さ
れている。第３スキャン列は、第１ＦＦ（例えば、スキ
ャン機能付きＦＦ）４０−３１及び第２ＦＦ（例えば、
スキャン機能付きＦＦ）４０−３２の直列回路で構成さ
れている。第４スキャン列は、第１ＦＦ（例えば、スキ
ャン機能付きＦＦ）４０−４１及び第２ＦＦ（例えば、
スキャン機能付きＦＦ）４０−４２の直列回路で構成さ
れている。

【００９８】ＦＦ４０−１１〜ＦＦ４０−４２は、スキ
ャンシフト動作ができるようにスキャンチェーンで接続
され、系統の異なるclk・a 、clk・b 、clk・c 、clk・d で
動作するＦＦ４０−１２→ＦＦ４０−２１、ＦＦ４０−
２２→ＦＦ４０−３１、ＦＦ４０−３２→ＦＦ４０−４
１間のスキャンチェーンは、ラッチ回路等のタイミング
調整回路４５−１〜４５−３で、十分なホールドタイム
を確保し動作を保証するようになっている。

【００９９】ＦＦ４１−１１，４０−２１，４０−３
１，４０−４１のＱは、Ｍ入力１出力の論理回路（例え
ば、４入力ＯＲゲート）６１の入力端子に接続されてい
る。ＯＲゲート６１の出力端子には、異なる遅延値を持
つＮ段（例えば、３段）の遅延手段（例えば、インバー
タ等で構成された遅延素子）５０−６１〜５０−６３の
入力端子が接続されている。各遅延素子５０−６１から
５０−６３は、遅延値が順に大きくなっている。ＯＲゲ
ート６１の出力端子及び遅延素子５０−６１〜５０−６
３の出力端子には、delay・selectに基づきその出力端子
のいずれか１つを選択して出力するセレクタ７０の入力
端子が接続されている。

【０１００】セレクタ７０の出力端子は、ＦＦ４０−１
２，４０−２２，４０−３２，４０−４２のＤに接続さ
れている。このＦＦ４０−１２，４０−２２，４０−３
２，４０−４２のＤには、ＦＦ４０−１１，４０−２
１，４０−３１，４０−４１のＱからＯＲゲート６１を
通り、セレクタ７０によって選択された回路のみ（即
ち、セレクタ７０のみ、あるいは遅延素子５０−６１及
びセレクタ７０、遅延素子５０−６２及びセレクタ７
０、遅延素子５０−６３及びセレクタ７０のいずれか１
つ）を通ったデータのみ入力されるようになっている。

【０１０１】din・a 、din・b 、din・c 、din・d 、clk・a
、clk・b 、clk・c 、clk・d 、scan・in 、reset 、scan・
select 、及びdelay・selectが入力され、ＦＦ４０−４
２のＱからscan・outが出力される。この内、scan・in 、
reset 、scan・select 、delay・select、及びscan・out
は、ＬＳＩ外部から操作または観測できる。clk・a 、cl
k・b 、clk・c 、clk・d は、例えば、図２のような各クロ
ックツリーのドライバ１１，２１，…から出力される系
統の異なるクロックである。その他の構成は、図１ある
いは図９と同様である。

【０１０２】（２）動作 図１２は、図１１のホールドタイム測定回路の動作波形
図であり、図５中の要素と共通の要素には共通の符号が
付されている。

【０１０３】図１２は、各クロックの遅延値を小さい方
からclk・a 、clk・c 、clk・d 、clk・b の順の場合を示し
ており、clk・a で動作するＦＦ４０−１１，４０−１２
とそれ以外のＦＦ４０−２１，４０−２２，４０−３
１，４０−３２，４０−４１，４０−４２間のホールド
タイムエラー回避に必要な遅延値を測定しようとする場
合を示している。また、セレクタ７０で選択した遅延素
子５０−６１〜５０−６３の遅延値がＴ３１であった場
合とする。

【０１０４】以下、図１２を参照しつつ、図１１のホー
ルドタイム測定回路を用いて、clk・a のＦＦ４０−１
１，４０−１２からclk・b 、clk・c 、clk・d のＦＦ４０
−２１〜４０−４２へのクロックスキューを測定するた
めの手順１〜６を説明する。

【０１０５】〈手順１〉スキャンシフト動作等により、
ＦＦ４０−１１，４０−２１，４０−３１，４０−４１
に“０”をセットする。

【０１０６】〈手順２〉ＦＦ４０−１１にセットした値
と逆の値“１”のdin・a を入力すると共に、“０”のdi
n・a 、din・c 、din・d を入力する。

【０１０７】〈手順３〉delay・selectによりセレクタ７
０で遅延を選択し、scan・select をネゲート（“０”）
して、clk・a 、clk・b 、clk・c 、clk・d を１パルス印加
する。clk・a の立上がりエッジａ１でＦＦ４０−１１の
Ｑが“０”→“１”となり、これが遅延時間Ｔ３１の
後、ＦＦ４０−１２，４０−２２，４０−３２，４０−
４２にデータとして入力される。各clk・a 、clk・b 、cl
k・c 、clk・d の遅延差により、図１２に示すように、Ｆ
Ｆ４０−２２，４０−４２でホールドタイムエラーを起
こしており、ＦＦ４０−１２，４０−３２では正常にデ
ータが遷移している。

【０１０８】〈手順４〉scan・select を“１”にしてス
キャンシフト動作を行わせ、各ＦＦ４０−４２，４０−
４１，…に保持されているデータをclk・d の立上がりエ
ッジｄ２でＦＦ４０−４２、立上がりエッジｄ３でＦＦ
４０−４１、立上がりエッジｄ４でＦＦ４０−３２、…
というようにＦＦ４０−４２のＱからscan・outを出力
し、各ＦＦ４０−４２，…に入っている値を確認する。

【０１０９】〈手順５〉遷移するデータが“０”の場合
のclk・a のＦＦ４０−１１，４０−１２からclk・b 、cl
k・c 、clk・d のＦＦ４０−２１〜４０−４２へのクロッ
クスキューは、各遅延値選択で手順１〜３を行い、手順
４でＦＦ４０−２２，４０−３２，４０−４１の値が
“０”となるときに選択した遅延値の最も小さなもの
（以上）が必要であることが分かる。

【０１１０】〈手順６〉手順１〜５と同様に、遷移する
データが“１”の場合のclk・a のＦＦ４０−１１，４０
−１２からclk・b 、clk・c 、clk・d のＦＦ４０−２１〜
４０−４２へのクロックスキューを測定する。

【０１１１】同様にして、clk・a 以外のclk・b 、clk・c
、clk・d のＦＦからのクロックスキューを測定するこ
とができる。

【０１１２】（３）効果 （ｉ）複数の系統の異なる同期用clk・a 、clk・b 、clk・
c 、clk・d がＬＳＩに存在する場合、ＯＲゲート６１及
びセレクタ７０を設けることにより、１つのクロックに
つきＦＦを２つ増加するだけでクロックスキューを測定
することができる。本実施形態では、４つであるが、同
様に３つ、または５つ以上の形態の異なる同期用のクロ
ック（クロックツリー）があっても、簡単に拡張でき
る。

【０１１３】（ii）各遅延素子５０−６１〜５０−６３
は、同一の遅延値を持つ複数段の遅延素子で、それぞれ
構成してもよい。

【０１１４】（第６の実施形態） （１）構成 図１３は、本発明の第６の実施形態を示す端子数を削減
したホールドタイム測定回路の構成図であり、第５の実
施形態を示す図１１中の要素と共通の要素には共通の符
号が付されている。

【０１１５】このホールドタイム測定回路では、図１１
のdin・a 、din・b 、din・c 、din・d端子への入力を、Ｌ
ＳＩ外部から直接操作する代わりに、図１３の右側の各
ＦＦ４０−１２，４０−２２，４０−３２，４０−４２
のＱと接続し、端子数を削減した構成になっている。

【０１１６】（２）動作 第５の実施形態の手順１〜６とほぼ同様の手順を行う。
ただし、手順２でdin・a 、din・b 、din・c 、din・d への
設定を行う代わりに、手順１のスキャンシフト動作での
設定でＦＦ４０−１２，４０−２２，４０−３２，４０
−４２へ値を設定する。

【０１１７】（３）効果 本実施形態では、ホールドタイム測定回路の全体の端子
の数を減らすことができる。これにより、実際のＬＳＩ
の機能部分への関わりを減らし、回路構成を簡単化でき
る。

【０１１８】（利用形態）本発明は、上記実施形態に限
定されず、種々の変形や利用形態が可能である。この変
形や利用形態としては、例えば、次の（ｉ）〜（iii）
のようなものがある。

【０１１９】（ｉ）第１の実施形態の遅延素子５０−１
１，５０−１２，５０−２１，５０−２２の段数と、第
２の実施形態の遅延素子５０−３１，５０−３２，５０
−４１，５０−４２の種類（遅延値の異なるもの）でク
ロックスキューを測定する方法は、これらの両方を組合
せて行うことができる。これは、他の実施形態でも同様
に適用可能である。

【０１２０】（ii）図３のスキャン機能付きＦＦ４０
は、セレクタ４１及びＤ−ＦＦ４２で構成したが、この
Ｄ−ＦＦ４２に代えて他のＦＦを用いたり、あるいはこ
のスキャン機能付きＦＦ４０をクロックの立下りで動作
するような構成に変えてもよい。

【０１２１】（iii）図７、図９、図１１、図１３のＯ
Ｒゲート６０，６１は、ＡＮＤゲート等の他の論理回路
に変え、これに対応して該論理回路の入出力側の回路構
成を変更してもよい。

【０１２２】

【発明の効果】以上詳細に説明したように、本発明の内
の第１の発明によれば、第１スキャン列及び第２スキャ
ン列のＦＦに入っていたデータを観測することにより、
第１クロックで動作するＦＦと第２クロックで動作する
ＦＦとの間でホールドタイムエラーを起こさないために
必要なホールドタイムを、実際の遅延素子の段数で測定
することができる。しかも、遅延素子群の遅延素子を直
列に接続しているので、回路面積の増加を最低限に抑え
ることができる。

【０１２３】第２の発明によれば、遅延値の異なる遅延
素子を並列に接続したので、ホールドタイムを確保する
ために必要な遅延値を、実際の遅延素子の種類（遅延値
の異なるもの）で測定することができる。

【０１２４】第３の発明によれば、論理回路を用いて遅
延素子を共用するようにしたので、遅延素子数を半減す
ることができる。これは、測定に使用する遅延素子の段
数や種類（遅延値の異なるもの）が多いほど遅延素子数
を低減でき、しかも測定精度をより向上できる。

【０１２５】第４の発明によれば、セレクタを使用した
ので、各スキャン列を構成するＦＦの数を減らすことが
できる。しかも、多くの段数や種類の遅延値を持つ遅延
手段を用いて測定する場合にも、各スキャン列のＦＦの
数を増やすことなく、拡張できる。

【０１２６】第５及び第６の発明によれば、後段のＦＦ
の出力を前段のＦＦに入力する構成にしたので、ホール
ドタイム測定回路の全体の端子数を減らすことができ
る。これにより、実際のＬＳＩの機能部分への関わりを
減らし、回路構成を簡単化できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すホールドタイム
測定回路の構成図である。

【図２】２つのクロックツリーのクロックスキューを示
す概念図である。

【図３】図１のスキャン機能付きＦＦの構成図である。

【図４】図３のスキャン機能付きＦＦの信号波形図であ
る。

【図５】図１の動作波形図である。

【図６】本発明の第２の実施形態を示すホールドタイム
測定回路の構成図である。

【図７】本発明の第３の実施形態を示すホールドタイム
測定回路の構成図である。

【図８】図７の動作波形図である。

【図９】本発明の第４の実施形態を示すホールドタイム
測定回路の構成図である。

【図１０】図９の動作波形図である。

【図１１】本発明の第５の実施形態を示すホールドタイ
ム測定回路の構成図である。

【図１２】図１１の動作波形図である。

【図１３】本発明の第６の実施形態を示すホールドタイ
ム測定回路の構成図である。

【符号の説明】

１０，２０ クロックツリー １２−１〜１２−Ｎ，２２−１〜２２−Ｎ ＦＦ １３，２３ 遅延値 １４，２４，３１、３２ クロックスキュー ４０，４０−１１〜４０−１４，４０−２１〜４０−２
４，４０−３１，４０−３２，４０−４１，４０−４２
スキャン機能付きＦＦ ４５，４５−１〜４５−３ タイミング調整回路 ５０−１１，５０−１２，５０−２１，５０−２２，５
０−３１，５０−３２，５０−４１，５０−４２，５０
−５１，５０−５２，５０−６１〜５０−６３遅延素子 ６０ ＯＲゲート ７０ セレクタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA01 AB01 AC14 AD07 AG01 AH04 AK14 AK18 AK21 AK23 AK27 AL00 5B079 AA10 BA20 BC02 CC02 CC16 DD06 DD13

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ２つの系統の異なる同期用の第１クロッ
   ク及び第２クロックを有する半導体集積回路におけるク
   ロックスキューによるホールドタイムエラーを解析する
   ためのホールドタイム測定回路において、 前記第１クロックにより動作する（Ｎ＋１）個（但し、
   Ｎは１以上の正の整数）の第１〜第Ｎ＋１の第１フリッ
   プフロップを有し、これらの第１〜第Ｎ＋１の第１フリ
   ップフロップが直列に接続された第１スキャン列と、 前記第２クロックにより動作する（Ｎ＋１）個の第１〜
   第Ｎ＋１の第２フリップフロップを有し、これらの第１
   〜第Ｎ＋１の第２フリップフロップが直列に接続され、
   かつ該第１の第２フリップフロップが前記第Ｎ＋１の第
   １フリップフロップの出力側に１本のスキャン列となる
   ように接続された第２スキャン列と、 前記第１の第２フリップフロップの出力端子及び前記第
   ２の第１フリップフロップのデータ入力端子と前記第Ｎ
   ＋１の第１フリップフロップのデータ入力端子との間に
   直列に接続された（Ｎ−１）段の第１〜第Ｎ−１の第１
   遅延素子を有し、これらの第１〜第Ｎ−１の第１遅延素
   子の出力端子が前記第３〜第Ｎ＋１の第１フリップフロ
   ップのデータ入力端子に順次接続された第１遅延素子群
   と、 前記第１の第１フリップフロップの出力端子及び前記第
   ２の第２フリップフロップのデータ入力端子と前記第Ｎ
   ＋１の第２フリップフロップのデータ入力端子との間に
   直列に接続された（Ｎ−１）段の第１〜第Ｎ−１の第２
   遅延素子を有し、これらの第１〜第Ｎ−１の第２遅延素
   子の出力端子が前記第３〜第Ｎ＋１の第２フリップフロ
   ップのデータ入力端子に順次接続された第２遅延素子群
   とを備え、 前記第１〜第Ｎ＋１の第１フリップフロップの値及び前
   記第１〜第Ｎ＋１の第２フリップフロップの値を該第Ｎ
   ＋１の第２フリップフロップの出力端子からスキャンア
   ウトさせ、この出力値より、前記第１スキャン列と前記
   第２スキャン列同士のホールドタイム保証に必要な遅延
   の値を前記遅延素子の段数で測定する構成にしたことを
   特徴とするホールドタイム測定回路。
2. 【請求項２】 ２つの系統の異なる同期用の第１クロッ
   ク及び第２クロックを有する半導体集積回路におけるク
   ロックスキューによるホ−ルドタイムエラーを解析する
   ためのホールドタイム測定回路において、 前記第１クロックにより動作する（Ｎ＋１）個（但し、
   Ｎは１以上の正の整数）の第１〜第Ｎ＋１の第１フリッ
   プフロップを有し、これらの第１〜第Ｎ＋１の第１フリ
   ップフロップが直列に接続された第１スキャン列と、 前記第２クロックにより動作する（Ｎ＋１）個の第１〜
   第Ｎ＋１の第２フリップフロップを有し、これらの第１
   〜第Ｎ＋１の第２フリップフロップが直列に接続され、
   かつ該第１の第２フリップフロップが前記第Ｎ＋１の第
   １フリップフロップの出力側に１本のスキャン列となる
   ように接続された第２スキャン列と、 前記第１の第２フリップフロップの出力端子及び前記第
   ２の第１フリップフロップのデータ入力端子に対して、
   並列に接続された異なる遅延値を持つ（Ｎ−１）個の第
   １〜第Ｎ−１の第１遅延素子を有し、これらの第１〜第
   Ｎ−１の第１遅延素子の出力端子が前記第３〜第Ｎ＋１
   の第１フリップフロップのデータ入力端子に順次接続さ
   れた第１遅延素子群と、 前記第１の第１フリップフロップの出力端子及び前記第
   ２の第２フリップフロップのデータ入力端子に対して、
   並列に接続された異なる（Ｎ−１）個の第１〜第Ｎ−１
   の第２遅延素子を有し、これらの第１〜第Ｎ−１の第２
   遅延素子の出力端子が前記第３〜第Ｎ＋１の第２フリッ
   プフロップのデータ入力端子に順次接続された第２遅延
   素子群とを備え、 前記第１〜第Ｎ＋１の第１フリップフロップの値及び前
   記第１〜第Ｎ＋１の第２フリップフロップの値を該第Ｎ
   ＋１の第２フリップフロップの出力端子からスキャンア
   ウトさせ、この出力値より、前記第１スキャン列と前記
   第２スキャン列同士のホールドタイム保証に必要な遅延
   の値を前記遅延素子の種類で測定する構成にしたことを
   特徴とするホールドタイム測定回路。
3. 【請求項３】 ２つの系統の異なる同期用の第１クロッ
   ク及び第２クロックを有する半導体集積回路におけるク
   ロックスキューによるホ−ルドタイムエラーを解析する
   ためのホ−ルドタイム測定回路において、 前記第１クロックにより動作する（Ｎ＋１）個（但し、
   Ｎは１以上の正の整数）の第１〜第Ｎ＋１の第１フリッ
   プフロップを有し、これらの第１〜第Ｎ＋１の第１フリ
   ップフロップが直列に接続された第１スキャン列と、 前記第２クロックにより動作する（Ｎ＋１）個の第１〜
   第Ｎ＋１の第２フリップフロップを有し、これらの第１
   〜第Ｎ＋１の第２フリップフロップが直列に接続され、
   かつ該第１の第２フリップフロップが前記第Ｎ＋１の第
   １フリップフロップの出力側に１本のスキャン列となる
   ように接続された第２スキャン列と、 前記第１の第１フリップフロップの出力端子及び前記第
   １の第２フリップフロップの出力端子に接続された２つ
   の入力端子と、前記第２の第１フリップフロップのデー
   タ入力端子及び前記第２の第２フリップフロップのデー
   タ入力端子に接続された１つの出力端子とを有する２入
   力１出力の論理回路と、 前記論理回路の出力端子に直列に接続され、同一の遅延
   値または異なる遅延値を持つ（Ｎ−１）個の第１〜第Ｎ
   −１の遅延素子を有し、これらの第１〜第Ｎ−１の遅延
   素子の出力端子が前記第３〜第Ｎ＋１の第１フリップフ
   ロップのデータ入力端子及び前記第３〜第Ｎ＋１の第２
   フリップフロップのデータ入力端子に順次接続された遅
   延素子群とを備え、 前記第１〜第Ｎ＋１の第１フリップフロップの値及び前
   記第１〜第Ｎ＋１の第２フリップフロップの値を該第Ｎ
   ＋１の第２フリップフロップの出力端子からスキャンア
   ウトさせ、この出力値より、前記第１スキャン列と前記
   第２スキャン列同士のホールドタイム保証に必要な遅延
   の値を前記遅延素子の段数または種類で測定する構成に
   したことを特徴とするホールドタイム測定回路。
4. 【請求項４】 Ｍ個（但し、Ｍは２以上の正の整数）の
   系統の異なる同期用の第１〜第Ｍクロックを有する半導
   体集積回路におけるクロックスキューによるホールドタ
   イムエラーを解析するためのホールドタイム測定回路に
   おいて、 前記第１〜第Ｍクロックによりそれぞれ動作する第１〜
   第Ｍスキャン列であって、これらの各スキャン列が第１
   フリップフロップ及び第２フリップフロップの直列回路
   で構成され、かつこれらの各スキャン列が１本のスキャ
   ン列となるように直列に接続された第１〜第Ｍスキャン
   列と、 前記第１〜第Ｍスキャン列におけるＭ個の第１フリップ
   フロップの出力端子に接続されたＭ個の入力端子と、１
   つの出力端子とを有するＭ入力１出力の論理回路と、 前記論理回路の出力端子に並列に接続され、異なる遅延
   値を持つＮ段（但し、Ｎは正の整数）の遅延手段と、 選択信号に基づき、前記論理回路の出力及び前記Ｎ段の
   遅延手段の出力の内のいずれか１つの出力を選択して、
   前記第１〜第Ｍスキャン列におけるＭ個の第２フリップ
   フロップの入力端子に入力するセレクタとを備え、 前記第１〜第Ｍスキャン列の値を該第Ｍスキャン列にお
   ける第２フリップフロップの出力端子からスキャンアウ
   トさせ、この出力値より、前記各スキャン列同士の全て
   のホールドタイム保証に必要な遅延の値を前記遅延手段
   の段数または種類で測定する構成にしたことを特徴とす
   るホールドタイム測定回路。
5. 【請求項５】 第Ｎ＋１の第１フリップフロップの出力
   を第１の第１フリップフロップに入力し、第Ｎ＋１の第
   ２フリップフロップの出力を第１の第２フリップフロッ
   プに入力する構成にしたことを特徴とする請求項１〜３
   のいずれか１項に記載のホールドタイム測定回路。
6. 【請求項６】 各スキャン列における第２フリップフロ
   ップの出力を第１フリップフロップに入力する構成にし
   たことを特徴とする請求項４記載のホールドタイム測定
   回路。