JP3981281B2 - 半導体集積回路の設計方法及びテスト方法 - Google Patents
半導体集積回路の設計方法及びテスト方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路の設計及びテスト方法、特に大規模な集積回路のクロック動作時の電力消費に伴い発生する電圧降下、信号線間の影響による誤動作等の物理的な影響を抑え、集積回路を効率的かつ高精度でテストすることが可能な、半導体集積回路の設計及びテスト方法に関する。
【０００２】
【従来の技術】
半導体集積回路のスキャンテストにおいては、スキャン設計された回路中の各スキャンラインに対してクロックを供給することにより、信号を伝播させ、回路中に存在する故障を検出する。すなわち図２５に示すように、スキャンフリップフロップ１０１〜１０３は第１スキャンライン１０７上のスキャンチェーンを構成し、スキャンフリップフロップ１０４〜１０６は第２スキャンライン１０８上のスキャンチェーンを構成し、クロック１０９が供給されることによりスキャン動作を行う。
【０００３】
図２６に示すように、スキャンラインに入力するテストパターン１１３は、一般的に回路図情報１１１からＡＴＰＧ１１２と呼ばれるツールにより自動生成される。
【０００４】
一般的に、各スキャンラインに供給されるクロックは同一であり、同時に供給され、信号も同時にスキャンライン上をシフトしていく。スキャン用のクロックのパターンは、図２５に示すように、回路中に取りこむ信号値を設定するシフトイン、回路中に実際に信号値を取り込むキャプチャ、信号値を取り込んだ結果を外部に取り出すためのシフトアウトから成る。このように同時に回路内のスキャンフリップフロップがスイッチングするため、近年の集積回路の大規模化、微細化に伴い、スキャン動作中の回路の消費電力が増加し、電圧降下及び信号線間の影響と思われる誤動作の発生が増加している。
【０００５】
スキャン動作中の消費電力を抑える方法として、特開平１０−１９７６０３号公報には、回路中にクロック制御回路を設け、複数のスキャンラインにクロックが同時に入らないようにすることが記載されている。図２７に概略を示すように、３本のスキャンライン１２１、１２２、１２３が、グループＡとグループＢに分けられており、それぞれに入力されるクロック１２４、１２５は、クロック制御回路１２６により、両グループに同時に供給されないように制御される。これにより消費電力を低減させる。
【０００６】
但し、同図に示すように、３本のスキャンライン１２１、１２２、１２３間が接続され、グループＡの回路とグループＢの回路が相互に関連を持っている場合、キャプチャを同時に入力しないと正しい結果が得られなくなる。そのため、同時にクロックが供給されることになり、結局、消費電力が抑制されないという問題は残る。
【０００７】
このような問題を解決するために、本出願人の先願である特願平１１−３４７０６２号には、図２８に示すように、スキャンライン１２２とスキャンライン１２３間が接続されず、グループＡとグループＢの回路が相互に影響しない回路設計を行うことにより、キャプチャ動作が同時に行われることを回避して、消費電力を抑える方法が記載されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の技術は、いずれも回路制約が必要であり、また、クロック制御が困難であり、現実的に導入するには解決すべき問題があった。
【０００９】
本発明は、回路制約を必要とせずに、クロック動作時の消費電力を抑えて、高精度でテストすることが可能な、半導体集積回路の設計方法、及びテスト方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体集積回路の設計方法は、複数のクロック系統を備えた半導体集積回路の設計方法において、少なくとも一部の前記クロック系統に対して、デュティーを変えたクロックを入力してシフト動作を行い、かつ、デューティーをそろえたクロックを入力してキャプチャ動作を行うことによりスキャンテストを行うことを特徴とする。
【００１１】
好ましくは、スキャンテストに際して供給されるスキャンクロックのデューティーを変更したテストパターンを生成するデューティー変更手段を用いて、スキャンテストのシフト動作時にはデューティーを変更したクロックを前記各クロック系統に供給し、スキャンテストのキャプチャ動作時にはデューティーを揃えたクロック信号を前記各クロック系統に供給する。また好ましくは、前記クロック系統に関する情報に基づいてクロックデューティーを変更する。あるいは、前記半導体集積回路のレイアウト情報に基づいてクロックデューティーを変更してもよい。
【００１２】
あるいは、前記各クロック系統に入力するクロックのデューティーを変更する機能を前記半導体集積回路に付与することにより、クロックデューティーを変更する構成としてもよい。
【００１３】
好ましくは、スキャンテストにおいて、スキャンラインの情報に基づいてキャプチャ動作の同期を取る構成とする。
【００１４】
本発明の半導体集積回路のテスト方法は、半導体集積回路に含まれる複数のスキャンラインに対して、各々クロックを入力してスキャンテストを行う半導体集積回路のテスト方法において、少なくとも一部の前記スキャンラインに対して、スキャンテストのシフト動作時にはデューティーを変更したクロックを入力し、スキャンテストのキャプチャ動作時にはデューティーを揃えたクロックを入力して前記スキャンテストを行うことを特徴とする。
【００１５】
好ましくは、スキャンテストに際して供給されるスキャンクロックのデューティーを変更したテストパターンを生成するデューティー変更手段により、デューティーを変更したクロックを前記スキャンラインに供給する。また好ましくは、前記スキャンラインに関する情報に基づいてクロックデューティーを変更する。あるいは、半導体集積回路のレイアウト情報に基づいてクロックデューティーを変更してもよい。
【００１６】
【発明の実施の形態】
本発明の半導体集積回路の設計及びテスト方法は、スキャン回路に供給するテストパターンに加工を加えることにより、従来技術のような回路対策を行うこと無く、スキャン動作中の消費電力を抑えることを可能とする。具体的にはクロックのデューティーを変更することにより、複数のスキャンライン上の回路が一度に同時に動作することを避ける方法である。この方法は、スキャン回路だけでなく、同様のクロック同期の回路にも適用可能である。
【００１７】
クロックデューティーの設定に関して、図１を参照して概要を説明する。図１の波形(a)と波形(b)は、従来例において異なるスキャンラインに用いられるクロック波形を示す。図１の波形(c)、波形(d)、波形(e)は、本発明において異なるスキャンラインに用いられるクロック波形を示す。波形(a)と波形(b)は、互いに同一のクロックであり、同一サイクルで変化し、且つクロックデューティーが同じである。仮にクロックの立ち上がりで動作する場合は、回路は同時に動作することになる。従って、複数のスキャンラインにそれぞれ波形(a)と波形(b)を入力する場合は、スキャンライン上の回路は同時に動作する。
【００１８】
一方本発明の波形(c)、波形(d)、波形(e)は、サイクルは同一（クロックの立ち下がるサイクルは同一）であるが、各々立ち上がる位置が異なっている。波形(c)、波形(d)は、立ち上がり位置がサイクルごとに同じであるが、波形(e)は、サイクルによってクロックの立ち上がる位置が異なる例である。波形(c)と波形(d)とは、クロックデュティが異なる。仮に回路がクロックの立ち上がりで動作する場合、複数のスキャンラインに各々波形(c)と波形(d)を入力すれば、スキャンライン上の回路は、同時に動作しないことになる。本発明は、この考え方を導入して構成される。以下、本発明の実施の形態について、図面を参照して説明する。
【００１９】
（実施の形態１）
図２は、本発明の実施の形態１におけるスキャンテスト方法を示す。この方法においては、回路中に存在する複数のスキャンラインに対して、各々デュティの異なるクロックを入力する。スキャンフリップフロップ１ａ〜１ｃにより構成されるスキャンラインＡ２にはクロックＣＬＫ１が、スキャンフリップフロップ１ｄ〜１ｆにより構成されるスキャンラインＢ３にはクロックＣＬＫ２が供給される。
【００２０】
この例では、シフトインとシフトアウトにおいて、クロックＣＬＫ１とクロックＣＬＫ２ではデュティーが異なっている。つまり、シフト時にはスキャンラインＡ２とスキャンラインＢ３は同時には動作せず、時間がずれて動作するため，消費電力が抑えられる。これによりスキャン動作時に消費電力によるスキャン動作の不具合を抑えることができ、スキャンテストの精度が向上する。
【００２１】
本実施の形態では、キャプチャ時のクロックのパターンは、同一デュティーとなっている。スキャンラインＡ２、スキャンラインＢ３にそれぞれ関連する回路が相互に接続関係を有さない場合は、キャプチャ時のクロックのパターンが同一デュティーではなくてもよい。
【００２２】
本実施の形態の方法は，スキャンテストに限らず、通常の同期設計回路に対しても適用出来る。例えば図３に示すように、フリップフロップ４を含む複数のクロック系統Ａ５、およびクロック系統Ｂ６に各々入力されるクロックのデュティーを変更して、クロックＣＬＫ１とクロックＣＬＫ２を用いることにより、スキャンテストの場合と同様に、消費電力を抑える効果を得ることができる。
【００２３】
（実施の形態２）
図４は、本発明の実施の形態２におけるテストパターンを自動生成するフローを示す。スキャンラインに入力するテストパターンは、図２６に示したように、ＡＴＰＧと呼ばれるツールにより自動生成する。本実施の形態においては、図４に示すように、回路情報７に基づき、クロックデュティー加工し、ＡＴＰＧ８を行い、クロックデュティー加工されたテストパターン９を自動生成する。
【００２４】
図４のフローにより、例えば図２に示したクロックＣＬＫ１、ＣＬＫ２を自動生成することができる。このようにすれば、回路情報に応じてクロックのデュティーを自動的に変更することが可能になり、消費電力を抑え、効率的且つ高精度なテストが容易になる。
【００２５】
回路情報により、テストパターンが入力されるそれぞれのスキャンラインに関連する回路がお互いに接続関係を有さないことが示されている場合は、キャプチャ時のクロックが同一デュティーではなくてもよい。
【００２６】
（実施の形態３）
本発明の実施の形態３におけるテスト方法は、回路中のスキャンラインの情報に基づいてスキャンクロックのデュティーを変更する方法を含む。例えば図５に示すように、ＬＳＩ１０の回路中に、ｎ本の第１〜第ｎスキャンラインＳＬ１〜ＳＬｎがある場合を想定する。図６は、図５の各スキャンラインに供給されるクロックを示す。図６の各クロックは、１サイクルを（ｎ＋１）等分して、スキャンラインごとに、１／（ｎ＋１）サイクルずつ立上がりをずらして構成されている。但し、クロックとしては最小の信号幅以上でないと、クロックが正しく入力されない場合もあるので、図７に示すように、サイクル内の信号幅制限にかからない部分を（ｎ＋１）等分してもよい。
【００２７】
また、敢えてスキャンラインごとに（ｎ＋１）等分して、細かくデュティーを変えてクロックをずらさなくても、スキャンラインをグループ分けして，そのグループ毎に１サイクルを分割しても、消費電力削減の効果は、クロックデュティーを変えない場合に比べて高い。図８は、回路全体を３つのブロックに分けた例を示す。第１、第２スキャンラインＳＬ１、ＳＬ２はブロックＡ１１に、第３、第４スキャンラインＳＬ３、ＳＬ４はブロックＢ１２に、第５、第６スキャンラインＳＬ５、ＳＬ６はブロックＣ１３にそれぞれ含まれている。この場合、お互いに影響しやすいブロック内のスキャンラインに対してのみクロックデュティーを変更してもよい。例えば、ブロックＡ１１内の第１、第２スキャンラインＳＬ１、ＳＬ２に入力するスキャンクロック間でデュティーをずらし、第３〜第６スキャンラインＳＬ５、ＳＬ６との関係は調整しない。
【００２８】
本実施の形態によれば、消費電力を下げるデュティの変え方を精度よく、且つ効率的に行うことが可能になる。
【００２９】
図９には、スキャンクロックのデュティーのずらし方について示す。以上に述べた実施の形態では、スキャンクロックＣＬＫ１、ＣＬＫ２のように、それぞれのクロックにおいて一律にずらす場合を示したが、スキャンクロックＣＬＫ３のように同一スキャンクロック内のサイクルによってずらす場合もある。また、スキャンクロックＣＬＫ４のように、シフト（１）と次のシフト（２）でクロックデュティーを変える場合もある。
【００３０】
（実施の形態４）
図１０は、本発明の実施の形態４におけるテストパターンを生成する方法を示す。本実施の形態においては、回路情報１４の他に、スキャンラインの物理的な位置関係及び消費電力に影響を及ぼす電源配線等のマスク情報を含めたレイアウト情報１５を参照してＡＴＰＧ１６によりスキャンクロックのデュティーを変更し、テストパターン１７を生成する。
【００３１】
消費電力と言う観点からは，電力を供給する電源配線との関連が考えられるが、スキャンラインが相互に近接していたり、スキャンラインを含むレイアウトブロックが相互に近接していると、同一の電源配線から電源を供給することになり、消費電力への影響も大きい。スキャンラインが相互に、レイアウト的、また、物理的に近接している場合は、スキャンラインに入力するスキャンクロックのデュティーを変更すれば、影響が少なくなる。逆にスキャンラインが相互に離れていれば、デュティーを変更する必要性が少なくなる。この方法を用いることにより、消費電力を下げるデュティの変え方をさらに精度よく、且つ効率的に行うことが可能になる。
【００３２】
さらに最近の大規模ＬＳＩでは、ＩＲ−ＤＲＯＰやクロストークと言った物理現象がＬＳＩの動作不具合を発生される原因となってきているが、スキャンテストにおいても同様の不具合が発生する可能性がある。スキャンラインが相互に近接していると、このような物理現象を発生する可能性が高い。スキャンラインが相互に物理的に近接していたり、同一電源配線に関連する場合には、クロックデュティーを変更する等の対策を講じることにより、消費電力以外の物理現象を低減する効果を期待できる。レイアウト情報としては、具体的なＩＲ−ＤＲＯＰ値やクロストーク現象判定後のそれぞれの起こり易さの情報を用いる場合もあり得る。
【００３３】
本実施形態の方法は，スキャンテストに限らず、通常の同期設計回路に対しても適用出来る。図３において示したように、複数のクロック系統Ａ、Ｂ間で、レイアウト情報を考慮して、入力するクロックデュティーを変更することにより、スキャンテストの場合と同様に、消費電力を抑える効果を得ることができる。
【００３４】
（実施の形態５）
本発明の実施の形態５におけるテスト方法は、スキャンクロックのデュティーを変えたスキャンパターンを生成するために、上記の実施の形態とは異なる方法用いる例である。以上に述べた実施の形態では、例えば図２に示した構成のように、スキャンラインに供給するスキャンクロックのデュティーを変えたテストパターンをＬＳＩの外部で生成して、ＬＳＩに対して供給する方法が示された。つまり、図１１に示すように、ＬＳＩ１８の外部で、デュティー加工手段１９によりスキャンクロックのデュティーを変更する例である。これらの例では、ＬＳＩ１８に、それぞれデュティーの異なる複数種類のスキャンクロック２０が供給された。
【００３５】
一方本実施の形態においては、図１２に示すように、ＬＳＩ２１の内部に、テストされるべき回路を含むブロック２２に加えて、クロックデュティーを変更する回路であるデュティー加工部２３を内蔵している。デュティー加工部２３で複数のスキャンラインに供給するスキャンクロックのデュティーを加工し、生成したデュティーの異なる複数種類のスキャンクロック２０を複数のスキャンラインにそれぞれ供給する。ＬＳＩの内部にクロックデュティーを変更する回路を内蔵することにより、スキャン動作においてＬＳＩに供給するテストパターンを加工すること無しに、デュティーを自動的に変更することが可能となる。
【００３６】
例えば、スキャンベースのロジックＢＩＳＴのように、自己診断回路を生成する場合、クロックデュティを変更する回路を合わせて生成することにより、スキャン動作時に同様の消費電力を削減することが可能になり、テスト精度が向上する。ロジックＢＩＳＴでは、内部動作が外部から見えないため、このような処置ケアは必要不可欠である。
【００３７】
図１３に、具体的な回路の概要を示す。ＬＳＩ２１の内部に内蔵したデュティー加工部２３を介して、スキャンラインＳＬ１、ＳＬ２…ＳＬｎに対して、各々クロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを供給する。デュティー加工部２３は、ＬＳＩ外部から与えられた、クロックデュティーに関係の無い単一クロックＣＬＫｂを加工して、クロックデュティーを変更し、クロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを発生する。
【００３８】
一方、ＬＳＩ外部から複数クロックを供給する場合は、前述の図１１のように、ＬＳＩの外部でデュティーを加工することが可能であるが、図１４に示すように、ＬＳＩ２１の外部から複数クロックＣＬＫｂ１、ＣＬＫｂ２を与え、且つＬＳＩ内部にデュティー加工部２４を含む構成とすることもできる。
【００３９】
図１５には、図１３の構成におけるデュティー加工部２３の回路の例を示す。単一の基本クロックＣＬＫｂを入力とし、第１〜第３スキャンラインに対して供給される、デュティーを変更したスキャンクロッククロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成する。第１スキャンライン用のスキャンクロックＣＬＫ１は、基本クロックＣＬＫｂのみが入力されるＡＮＤゲート２５の出力で構成される。スキャンクロックＣＬＫ２は、基本クロックＣＬＫｂおよび遅延回路２６の出力が入力されるＡＮＤゲート２７の出力で構成される。スキャンクロックＣＬＫ３は、基本クロックＣＬＫｂおよび遅延回路２８の出力が入力されるＡＮＤゲート２９の出力で構成される。このようにして、スキャンクロックＣＬＫ２、ＣＬＫ３は、遅延回路２６、２８により基本クロックＣＬＫｂのデュティーが加工された、異なるデュティを持つ。なおこの例は、それぞれの信号が同一サイクルで動作する場合の回路例である。
【００４０】
図１６は、図１５の構成に更に、スキャンキャプチャを同一にするための切替回路３０、３１、３２を追加した例を示す。ＮＴ信号によりキャプチャとシフトの切り替えを行い、キャプチャ時は、全てのスキャンラインに対して基本クロックＣＬＫｂが供給され、同一クロックとなる。
【００４１】
図１７に、図１５、あるいは図１６の構成におけるスキャン動作波形を示す。外部から単一の基本クロックＣＬＫｂが与えられ、デュティー加工部により、シフト時には、同一周期でデュティーの異なるスキャンクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３が、第１〜第３スキャンラインにそれぞれに供給される。２６ａは遅延回路２６による遅延時間を、２８ａは遅延回路２８ａによる遅延時間を示す。キャプチャ時には、ＮＴ信号によって切り替えられて、全てのスキャンラインに、基本スキャンクロックＣＬＫｂと同一のクロックが供給される。
【００４２】
図１８は、図１１、図１４に示したように、ＬＳＩ外部から複数クロックを供給する場合における対策を施した回路の例を示す。ＬＳＩ３３の内部には、第１〜第ｎスキャンラインに対して、ＡＮＤゲート３４を介してスキャンクロックが供給される。各ＡＮＤゲート３４には、ＬＳＩ３３外部から、クロックＣＬＫ０１、ＣＬＫ０２，ＣＬＫ０ｎが供給される。全てのＡＮＤゲート３４の一方の入力には、同期基準クロックとしてクロックＣＬＫ０１が供給される。
【００４３】
ＬＳＩ３３への入力信号はＬＳＩテスターから供給されるが、テスターのスキューに起因して、意図した通りの入力信号が供給されず、複数のそれぞれの信号の同期が取れない場合もあり得る。この場合、スキャンクロックのサイクルがずれて、スキャンテストが正しく出来ないという弊害も発生し得る。図１８の構成は、各スキャンラインに対して供給される信号のサイクルが一致するように、信号の同期をとるための回路としてＡＮＤゲート３４が追加された例である。この回路により、ＬＳＩ外部でデュティーを加工したスキャンクロックを、確実に同一サイクルでスキャンラインに供給することが可能になる。
【００４４】
以上の本実施の形態に示した方法は、スキャンテストに限らず、通常の同期設計回路に対しても適用出来る。ＬＳＩ内部のクロックデュティーを変更する回路を備え、複数のクロック系統間で、入力されるクロックのデュティーを変更することにより、スキャンテストと同様に消費電力を抑える効果を得ることができる。
【００４５】
（実施の形態６）
図１９、図２０は、本発明の実施の形態６における、キャプチャ時に同期を取るための回路をＬＳＩ回路中に内蔵した例を示す。すなわちスキャン設計において、シフト動作時は、デュティーが変わっていたり、遅延していたりしていても、キャプチャ時には同期が取られるように構成した例である。
【００４６】
図１９の構成では、ＬＳＩ３５内に、デュティーを加工するとともに、キャプチャ時に同期を取るためのデュティー加工部３６を有する。デュティー加工部３６では、ＬＳＩ３５の外部から供給されるクロックＣＬＫｂを加工して、デュティーの異なるクロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを作成し、各スキャンラインＳＬ１、ＳＬ２、…ＳＬｎに供給する。それとともに、シフト動作時にはスキャンラインの段数分だけカウントし、キャプチャ時に同期を取り、カウントリセットし、再びシフト時にスキャンラインの段数をカウントする。
【００４７】
図２０は、スキャンキャプチャに際して、ＮＴ信号により切替回路３７を動作させて、基本クロックと同一のクロックＣＬＫ１が全てのスキャンラインに供給される回路例を示す。すなわち、スキャンキャプチャ時には、基本クロックの信号が全てのスキャンラインに与えられることにより、キャプチャ時の同期が取られる構成である。
【００４８】
スキャンラインがお互いに関係し合わない場合は、キャプチャ時もクロックのデュティ−を変えたままでよい。
【００４９】
（実施の形態７）
本発明の実施の形態７におけるテスト方法について、図２１、図２２を参照して説明する。ＬＳＩのテストは、テスターからＬＳＩに対して信号を与え、ＬＳＩから出力される信号を確認することにより行われる。
【００５０】
図２１は、テスター３９からデュティーの異なる複数のクロック信号４０をＬＳＩ３８のスキャンラインに与え、ＬＳＩ３８をテストする例を示している。テスター３９にデュティを変える機能をもたせることにより、ＬＳＩ３８に供給するクロックデュティーを変更したパターンを自動生成する。テスター３９にデュティーを変える機能を追加することにより、設計段階のケアを削減しつつ、ＬＳＩ３８のスキャン時における消費電流を低減させ、テスト精度を高めることができる。
【００５１】
図２２は、スキャンライン等の回路情報を、デュティー変更の情報４１としてテスター３９に供給する例を示す。デュティー変更の情報に基づき、それに応じてデュティを変えたスキャンクロックを自動生成し、テスター３９からデュティーの異なるクロック信号をＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８をテストする。テスター３９に供給するデュティー変更の情報４１として、レイアウト情報からのスキャンラインのデュティの変え方の情報を含ませたり、レイアウト情報そのものを含ませることにより、消費電力を下げるデュティの変え方をさらに精度よく、且つ効率的に行うことが可能になる。
【００５２】
（実施の形態８）
本発明の実施の形態８におけるテスト方法について、図２３、図２４を参照して説明する。
【００５３】
図２３は、テスターではなく、評価ボード４２上でデュティーの異なる複数のクロック信号４０を作成してＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８をテストする例を示す。評価ボード４２にデュティを変える機能をもたせることにより、ＬＳＩ３８に供給するクロックデュティーを変更したパターンを自動生成する。この場合、テスターから評価ボード４２に供給する信号については、デュティーを加工する必要は無い。評価ボード４２にデュティーを変える機能を追加することにより、設計段階のケアを削減しつつ、ＬＳＩ３８でのスキャン時の消費電流を低減させ、テスト精度を高めることができる。
【００５４】
図２４は、スキャンライン等の回路情報を、デュティー変更の情報４１として評価ボード４２に供給する例を示す。デュティー変更の情報４１に基づき、それに応じてデュティを変えたスキャンクロックを自動生成し、評価ボード４２からデュティーの異なる複数のクロック信号４０をＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８をテストする。評価ボード４２に供給するデュティー変更の情報４１として、レイアウト情報からのスキャンラインのデュティの変え方の情報を含ませたり、レイアウト情報そのものを含ませることにより、消費電力を下げるデュティの変え方をさらに精度よく、且つ効率的に行うことが可能になる。
【００５５】
【発明の効果】
本発明によれば、デュティーを変えたクロックを入力してスキャンテストを行うことにより、クロック動作時の電力消費に伴い発生する電圧降下、信号線間の影響による誤動作等の物理的な影響を抑え、集積回路を効率的かつ高精度でテストすることが可能になる。
【図面の簡単な説明】
【図１】 本発明の基本的な概念を説明するためのクロック波形を示す図
【図２】 本発明の実施の形態１におけるスキャンテストに用いられるクロックの一例を示す図
【図３】 本発明の実施の形態１におけるクロックを、通常の同期回路に適用する場合を示す図
【図４】 本発明の実施の形態２におけるテストパターンを自動生成するフローを示す図
【図５】 本発明の実施の形態３における、スキャンラインの情報に基づいてクロックデューティーを変更する方法を説明するための図
【図６】 本発明の実施の形態３における、スキャンラインの情報により変更されたクロックデュティーを示す図
【図７】 本発明の実施の形態３における、スキャンラインの情報によりクロックデュティーを変更する方法に関して説明するための図
【図８】 本発明の実施の形態３における、スキャンラインの情報によりクロックデュティーを変更する他の方法について示す図
【図９】 本発明の実施の形態３におけるクロックデュティーのずらし方を示す図
【図１０】 本発明の実施の形態４における、レイアウト情報に基づき、クロックのデューティーを変更してスキャンパターンを自動生成するフローを示すフローチャート
【図１１】 本発明の実施の形態１〜４における、ＬＳＩの外部でスキャンクロックのデュティーを変更する方法を説明する図
【図１２】 本発明の実施の形態５における、ＬＳＩの内部にクロックデュティーを変更する回路を内蔵させる方法を説明する図
【図１３】 図１２の構成を実現するための具体的な回路の概要を示す図
【図１４】 本発明の実施の形態５における、ＬＳＩの内部にクロックデュティーを変更する回路を内蔵し、ＬＳＩ外部からは複数クロックを入力する方法を説明する図
【図１５】 本発明の実施の形態５におけるクロックデュティーを加工する回路例を示す図
【図１６】 本発明の実施の形態５における、クロックデュティーを加工し、かつスキャンキャプチャを同一クロックにするための回路例を示す図
【図１７】 本発明の実施の形態５におけるスキャン動作波形を示す図
【図１８】 本発明の実施の形態５における回路例に対して、信号の同期をとる回路を追加した例を示す図
【図１９】 本発明の実施の形態６におけるスキャンテストにおいて、スキャンラインの情報に基づいてキャプチャ動作の同期を取る機能を有する回路例を示す図
【図２０】 本発明の実施の形態６における、ＮＴ信号によりスキャンキャプチャの動作を制御する回路例を示す図
【図２１】 本発明の実施の形態７における、テスターからデュティーの異なるクロック信号をＬＳＩに与えてテストする例を示す図
【図２２】 図２１の方法においてテスターにデュティー変更の情報を与える例を示す図
【図２３】 本発明の実施の形態８における、評価ボードからデュティーの異なるクロック信号をＬＳＩに与えてテストする例を示す図
【図２４】 図２３の方法においてテスターにデュティー変更の情報を与える例を示す図
【図２５】 従来例のスキャンテストの方法を示す図
【図２６】 従来例のＡＴＰＧによりスキャンパターンを自動生成するフローを示す図
【図２７】 従来例のスキャンテストにおける消費電力を抑制する回路対策例を示す図
【図２８】 従来例のスキャンテストにおける消費電力を抑制する他の回路対策例を示す図
【符号の説明】
１ａ〜１ｆ スキャンフリップフロップ
２、３ スキャンラインＡ、Ｂ
４ フリップフロップ
５、６ クロック系統Ａ、Ｂ
７、１４ 回路情報
８、１６ ＡＴＰＧ
９、１７ テストパターン
１０、１８、２１、３３、３５、３８ ＬＳＩ
ＳＬ１〜ＳＬｎ 第１〜第ｎスキャンライン
１１〜１３ ブロックＡ〜Ｃ
１５ レイアウト情報
１９ デュティー加工手段
２０ スキャンクロック
２２ ブロック
２３、２４、３６ デュティー加工部
２５、２７、２９、３４ ＡＮＤゲート
２６、２８ 遅延回路
３０、３１、３２、３７ 切替回路
２６ａ、２８ａ 遅延時間
３９ テスター
４０ クロック信号
４１ デュティー変更の情報
４２ 評価ボード
１０１〜１０６ スキャンフリップフロップ
１０７ 第１スキャンライン
１０８ 第２スキャンライン
１０９ クロック
１１３ テストパターン
１１２ ＡＴＰＧ
１１１ 回路情報
１２１、１２２、１２３ スキャンライン
１２４、１２５ クロック
１２６ クロック制御回路
ＣＬＫｂ、ＣＬＫｂ１、ＣＬＫｂ２ クロック
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫｎ クロック
【発明の属する技術分野】
本発明は、半導体集積回路の設計及びテスト方法、特に大規模な集積回路のクロック動作時の電力消費に伴い発生する電圧降下、信号線間の影響による誤動作等の物理的な影響を抑え、集積回路を効率的かつ高精度でテストすることが可能な、半導体集積回路の設計及びテスト方法に関する。
【０００２】
【従来の技術】
半導体集積回路のスキャンテストにおいては、スキャン設計された回路中の各スキャンラインに対してクロックを供給することにより、信号を伝播させ、回路中に存在する故障を検出する。すなわち図２５に示すように、スキャンフリップフロップ１０１〜１０３は第１スキャンライン１０７上のスキャンチェーンを構成し、スキャンフリップフロップ１０４〜１０６は第２スキャンライン１０８上のスキャンチェーンを構成し、クロック１０９が供給されることによりスキャン動作を行う。
【０００３】
図２６に示すように、スキャンラインに入力するテストパターン１１３は、一般的に回路図情報１１１からＡＴＰＧ１１２と呼ばれるツールにより自動生成される。
【０００４】
一般的に、各スキャンラインに供給されるクロックは同一であり、同時に供給され、信号も同時にスキャンライン上をシフトしていく。スキャン用のクロックのパターンは、図２５に示すように、回路中に取りこむ信号値を設定するシフトイン、回路中に実際に信号値を取り込むキャプチャ、信号値を取り込んだ結果を外部に取り出すためのシフトアウトから成る。このように同時に回路内のスキャンフリップフロップがスイッチングするため、近年の集積回路の大規模化、微細化に伴い、スキャン動作中の回路の消費電力が増加し、電圧降下及び信号線間の影響と思われる誤動作の発生が増加している。
【０００５】
スキャン動作中の消費電力を抑える方法として、特開平１０−１９７６０３号公報には、回路中にクロック制御回路を設け、複数のスキャンラインにクロックが同時に入らないようにすることが記載されている。図２７に概略を示すように、３本のスキャンライン１２１、１２２、１２３が、グループＡとグループＢに分けられており、それぞれに入力されるクロック１２４、１２５は、クロック制御回路１２６により、両グループに同時に供給されないように制御される。これにより消費電力を低減させる。
【０００６】
但し、同図に示すように、３本のスキャンライン１２１、１２２、１２３間が接続され、グループＡの回路とグループＢの回路が相互に関連を持っている場合、キャプチャを同時に入力しないと正しい結果が得られなくなる。そのため、同時にクロックが供給されることになり、結局、消費電力が抑制されないという問題は残る。
【０００７】
このような問題を解決するために、本出願人の先願である特願平１１−３４７０６２号には、図２８に示すように、スキャンライン１２２とスキャンライン１２３間が接続されず、グループＡとグループＢの回路が相互に影響しない回路設計を行うことにより、キャプチャ動作が同時に行われることを回避して、消費電力を抑える方法が記載されている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記従来の技術は、いずれも回路制約が必要であり、また、クロック制御が困難であり、現実的に導入するには解決すべき問題があった。
【０００９】
本発明は、回路制約を必要とせずに、クロック動作時の消費電力を抑えて、高精度でテストすることが可能な、半導体集積回路の設計方法、及びテスト方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明の半導体集積回路の設計方法は、複数のクロック系統を備えた半導体集積回路の設計方法において、少なくとも一部の前記クロック系統に対して、デュティーを変えたクロックを入力してシフト動作を行い、かつ、デューティーをそろえたクロックを入力してキャプチャ動作を行うことによりスキャンテストを行うことを特徴とする。
【００１１】
好ましくは、スキャンテストに際して供給されるスキャンクロックのデューティーを変更したテストパターンを生成するデューティー変更手段を用いて、スキャンテストのシフト動作時にはデューティーを変更したクロックを前記各クロック系統に供給し、スキャンテストのキャプチャ動作時にはデューティーを揃えたクロック信号を前記各クロック系統に供給する。また好ましくは、前記クロック系統に関する情報に基づいてクロックデューティーを変更する。あるいは、前記半導体集積回路のレイアウト情報に基づいてクロックデューティーを変更してもよい。
【００１２】
あるいは、前記各クロック系統に入力するクロックのデューティーを変更する機能を前記半導体集積回路に付与することにより、クロックデューティーを変更する構成としてもよい。
【００１３】
好ましくは、スキャンテストにおいて、スキャンラインの情報に基づいてキャプチャ動作の同期を取る構成とする。
【００１４】
本発明の半導体集積回路のテスト方法は、半導体集積回路に含まれる複数のスキャンラインに対して、各々クロックを入力してスキャンテストを行う半導体集積回路のテスト方法において、少なくとも一部の前記スキャンラインに対して、スキャンテストのシフト動作時にはデューティーを変更したクロックを入力し、スキャンテストのキャプチャ動作時にはデューティーを揃えたクロックを入力して前記スキャンテストを行うことを特徴とする。
【００１５】
好ましくは、スキャンテストに際して供給されるスキャンクロックのデューティーを変更したテストパターンを生成するデューティー変更手段により、デューティーを変更したクロックを前記スキャンラインに供給する。また好ましくは、前記スキャンラインに関する情報に基づいてクロックデューティーを変更する。あるいは、半導体集積回路のレイアウト情報に基づいてクロックデューティーを変更してもよい。
【００１６】
【発明の実施の形態】
本発明の半導体集積回路の設計及びテスト方法は、スキャン回路に供給するテストパターンに加工を加えることにより、従来技術のような回路対策を行うこと無く、スキャン動作中の消費電力を抑えることを可能とする。具体的にはクロックのデューティーを変更することにより、複数のスキャンライン上の回路が一度に同時に動作することを避ける方法である。この方法は、スキャン回路だけでなく、同様のクロック同期の回路にも適用可能である。
【００１７】
クロックデューティーの設定に関して、図１を参照して概要を説明する。図１の波形(a)と波形(b)は、従来例において異なるスキャンラインに用いられるクロック波形を示す。図１の波形(c)、波形(d)、波形(e)は、本発明において異なるスキャンラインに用いられるクロック波形を示す。波形(a)と波形(b)は、互いに同一のクロックであり、同一サイクルで変化し、且つクロックデューティーが同じである。仮にクロックの立ち上がりで動作する場合は、回路は同時に動作することになる。従って、複数のスキャンラインにそれぞれ波形(a)と波形(b)を入力する場合は、スキャンライン上の回路は同時に動作する。
【００１８】
一方本発明の波形(c)、波形(d)、波形(e)は、サイクルは同一（クロックの立ち下がるサイクルは同一）であるが、各々立ち上がる位置が異なっている。波形(c)、波形(d)は、立ち上がり位置がサイクルごとに同じであるが、波形(e)は、サイクルによってクロックの立ち上がる位置が異なる例である。波形(c)と波形(d)とは、クロックデュティが異なる。仮に回路がクロックの立ち上がりで動作する場合、複数のスキャンラインに各々波形(c)と波形(d)を入力すれば、スキャンライン上の回路は、同時に動作しないことになる。本発明は、この考え方を導入して構成される。以下、本発明の実施の形態について、図面を参照して説明する。
【００１９】
（実施の形態１）
図２は、本発明の実施の形態１におけるスキャンテスト方法を示す。この方法においては、回路中に存在する複数のスキャンラインに対して、各々デュティの異なるクロックを入力する。スキャンフリップフロップ１ａ〜１ｃにより構成されるスキャンラインＡ２にはクロックＣＬＫ１が、スキャンフリップフロップ１ｄ〜１ｆにより構成されるスキャンラインＢ３にはクロックＣＬＫ２が供給される。
【００２０】
この例では、シフトインとシフトアウトにおいて、クロックＣＬＫ１とクロックＣＬＫ２ではデュティーが異なっている。つまり、シフト時にはスキャンラインＡ２とスキャンラインＢ３は同時には動作せず、時間がずれて動作するため，消費電力が抑えられる。これによりスキャン動作時に消費電力によるスキャン動作の不具合を抑えることができ、スキャンテストの精度が向上する。
【００２１】
本実施の形態では、キャプチャ時のクロックのパターンは、同一デュティーとなっている。スキャンラインＡ２、スキャンラインＢ３にそれぞれ関連する回路が相互に接続関係を有さない場合は、キャプチャ時のクロックのパターンが同一デュティーではなくてもよい。
【００２２】
本実施の形態の方法は，スキャンテストに限らず、通常の同期設計回路に対しても適用出来る。例えば図３に示すように、フリップフロップ４を含む複数のクロック系統Ａ５、およびクロック系統Ｂ６に各々入力されるクロックのデュティーを変更して、クロックＣＬＫ１とクロックＣＬＫ２を用いることにより、スキャンテストの場合と同様に、消費電力を抑える効果を得ることができる。
【００２３】
（実施の形態２）
図４は、本発明の実施の形態２におけるテストパターンを自動生成するフローを示す。スキャンラインに入力するテストパターンは、図２６に示したように、ＡＴＰＧと呼ばれるツールにより自動生成する。本実施の形態においては、図４に示すように、回路情報７に基づき、クロックデュティー加工し、ＡＴＰＧ８を行い、クロックデュティー加工されたテストパターン９を自動生成する。
【００２４】
図４のフローにより、例えば図２に示したクロックＣＬＫ１、ＣＬＫ２を自動生成することができる。このようにすれば、回路情報に応じてクロックのデュティーを自動的に変更することが可能になり、消費電力を抑え、効率的且つ高精度なテストが容易になる。
【００２５】
回路情報により、テストパターンが入力されるそれぞれのスキャンラインに関連する回路がお互いに接続関係を有さないことが示されている場合は、キャプチャ時のクロックが同一デュティーではなくてもよい。
【００２６】
（実施の形態３）
本発明の実施の形態３におけるテスト方法は、回路中のスキャンラインの情報に基づいてスキャンクロックのデュティーを変更する方法を含む。例えば図５に示すように、ＬＳＩ１０の回路中に、ｎ本の第１〜第ｎスキャンラインＳＬ１〜ＳＬｎがある場合を想定する。図６は、図５の各スキャンラインに供給されるクロックを示す。図６の各クロックは、１サイクルを（ｎ＋１）等分して、スキャンラインごとに、１／（ｎ＋１）サイクルずつ立上がりをずらして構成されている。但し、クロックとしては最小の信号幅以上でないと、クロックが正しく入力されない場合もあるので、図７に示すように、サイクル内の信号幅制限にかからない部分を（ｎ＋１）等分してもよい。
【００２７】
また、敢えてスキャンラインごとに（ｎ＋１）等分して、細かくデュティーを変えてクロックをずらさなくても、スキャンラインをグループ分けして，そのグループ毎に１サイクルを分割しても、消費電力削減の効果は、クロックデュティーを変えない場合に比べて高い。図８は、回路全体を３つのブロックに分けた例を示す。第１、第２スキャンラインＳＬ１、ＳＬ２はブロックＡ１１に、第３、第４スキャンラインＳＬ３、ＳＬ４はブロックＢ１２に、第５、第６スキャンラインＳＬ５、ＳＬ６はブロックＣ１３にそれぞれ含まれている。この場合、お互いに影響しやすいブロック内のスキャンラインに対してのみクロックデュティーを変更してもよい。例えば、ブロックＡ１１内の第１、第２スキャンラインＳＬ１、ＳＬ２に入力するスキャンクロック間でデュティーをずらし、第３〜第６スキャンラインＳＬ５、ＳＬ６との関係は調整しない。
【００２８】
本実施の形態によれば、消費電力を下げるデュティの変え方を精度よく、且つ効率的に行うことが可能になる。
【００２９】
図９には、スキャンクロックのデュティーのずらし方について示す。以上に述べた実施の形態では、スキャンクロックＣＬＫ１、ＣＬＫ２のように、それぞれのクロックにおいて一律にずらす場合を示したが、スキャンクロックＣＬＫ３のように同一スキャンクロック内のサイクルによってずらす場合もある。また、スキャンクロックＣＬＫ４のように、シフト（１）と次のシフト（２）でクロックデュティーを変える場合もある。
【００３０】
（実施の形態４）
図１０は、本発明の実施の形態４におけるテストパターンを生成する方法を示す。本実施の形態においては、回路情報１４の他に、スキャンラインの物理的な位置関係及び消費電力に影響を及ぼす電源配線等のマスク情報を含めたレイアウト情報１５を参照してＡＴＰＧ１６によりスキャンクロックのデュティーを変更し、テストパターン１７を生成する。
【００３１】
消費電力と言う観点からは，電力を供給する電源配線との関連が考えられるが、スキャンラインが相互に近接していたり、スキャンラインを含むレイアウトブロックが相互に近接していると、同一の電源配線から電源を供給することになり、消費電力への影響も大きい。スキャンラインが相互に、レイアウト的、また、物理的に近接している場合は、スキャンラインに入力するスキャンクロックのデュティーを変更すれば、影響が少なくなる。逆にスキャンラインが相互に離れていれば、デュティーを変更する必要性が少なくなる。この方法を用いることにより、消費電力を下げるデュティの変え方をさらに精度よく、且つ効率的に行うことが可能になる。
【００３２】
さらに最近の大規模ＬＳＩでは、ＩＲ−ＤＲＯＰやクロストークと言った物理現象がＬＳＩの動作不具合を発生される原因となってきているが、スキャンテストにおいても同様の不具合が発生する可能性がある。スキャンラインが相互に近接していると、このような物理現象を発生する可能性が高い。スキャンラインが相互に物理的に近接していたり、同一電源配線に関連する場合には、クロックデュティーを変更する等の対策を講じることにより、消費電力以外の物理現象を低減する効果を期待できる。レイアウト情報としては、具体的なＩＲ−ＤＲＯＰ値やクロストーク現象判定後のそれぞれの起こり易さの情報を用いる場合もあり得る。
【００３３】
本実施形態の方法は，スキャンテストに限らず、通常の同期設計回路に対しても適用出来る。図３において示したように、複数のクロック系統Ａ、Ｂ間で、レイアウト情報を考慮して、入力するクロックデュティーを変更することにより、スキャンテストの場合と同様に、消費電力を抑える効果を得ることができる。
【００３４】
（実施の形態５）
本発明の実施の形態５におけるテスト方法は、スキャンクロックのデュティーを変えたスキャンパターンを生成するために、上記の実施の形態とは異なる方法用いる例である。以上に述べた実施の形態では、例えば図２に示した構成のように、スキャンラインに供給するスキャンクロックのデュティーを変えたテストパターンをＬＳＩの外部で生成して、ＬＳＩに対して供給する方法が示された。つまり、図１１に示すように、ＬＳＩ１８の外部で、デュティー加工手段１９によりスキャンクロックのデュティーを変更する例である。これらの例では、ＬＳＩ１８に、それぞれデュティーの異なる複数種類のスキャンクロック２０が供給された。
【００３５】
一方本実施の形態においては、図１２に示すように、ＬＳＩ２１の内部に、テストされるべき回路を含むブロック２２に加えて、クロックデュティーを変更する回路であるデュティー加工部２３を内蔵している。デュティー加工部２３で複数のスキャンラインに供給するスキャンクロックのデュティーを加工し、生成したデュティーの異なる複数種類のスキャンクロック２０を複数のスキャンラインにそれぞれ供給する。ＬＳＩの内部にクロックデュティーを変更する回路を内蔵することにより、スキャン動作においてＬＳＩに供給するテストパターンを加工すること無しに、デュティーを自動的に変更することが可能となる。
【００３６】
例えば、スキャンベースのロジックＢＩＳＴのように、自己診断回路を生成する場合、クロックデュティを変更する回路を合わせて生成することにより、スキャン動作時に同様の消費電力を削減することが可能になり、テスト精度が向上する。ロジックＢＩＳＴでは、内部動作が外部から見えないため、このような処置ケアは必要不可欠である。
【００３７】
図１３に、具体的な回路の概要を示す。ＬＳＩ２１の内部に内蔵したデュティー加工部２３を介して、スキャンラインＳＬ１、ＳＬ２…ＳＬｎに対して、各々クロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを供給する。デュティー加工部２３は、ＬＳＩ外部から与えられた、クロックデュティーに関係の無い単一クロックＣＬＫｂを加工して、クロックデュティーを変更し、クロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを発生する。
【００３８】
一方、ＬＳＩ外部から複数クロックを供給する場合は、前述の図１１のように、ＬＳＩの外部でデュティーを加工することが可能であるが、図１４に示すように、ＬＳＩ２１の外部から複数クロックＣＬＫｂ１、ＣＬＫｂ２を与え、且つＬＳＩ内部にデュティー加工部２４を含む構成とすることもできる。
【００３９】
図１５には、図１３の構成におけるデュティー加工部２３の回路の例を示す。単一の基本クロックＣＬＫｂを入力とし、第１〜第３スキャンラインに対して供給される、デュティーを変更したスキャンクロッククロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３を生成する。第１スキャンライン用のスキャンクロックＣＬＫ１は、基本クロックＣＬＫｂのみが入力されるＡＮＤゲート２５の出力で構成される。スキャンクロックＣＬＫ２は、基本クロックＣＬＫｂおよび遅延回路２６の出力が入力されるＡＮＤゲート２７の出力で構成される。スキャンクロックＣＬＫ３は、基本クロックＣＬＫｂおよび遅延回路２８の出力が入力されるＡＮＤゲート２９の出力で構成される。このようにして、スキャンクロックＣＬＫ２、ＣＬＫ３は、遅延回路２６、２８により基本クロックＣＬＫｂのデュティーが加工された、異なるデュティを持つ。なおこの例は、それぞれの信号が同一サイクルで動作する場合の回路例である。
【００４０】
図１６は、図１５の構成に更に、スキャンキャプチャを同一にするための切替回路３０、３１、３２を追加した例を示す。ＮＴ信号によりキャプチャとシフトの切り替えを行い、キャプチャ時は、全てのスキャンラインに対して基本クロックＣＬＫｂが供給され、同一クロックとなる。
【００４１】
図１７に、図１５、あるいは図１６の構成におけるスキャン動作波形を示す。外部から単一の基本クロックＣＬＫｂが与えられ、デュティー加工部により、シフト時には、同一周期でデュティーの異なるスキャンクロックＣＬＫ１、ＣＬＫ２、ＣＬＫ３が、第１〜第３スキャンラインにそれぞれに供給される。２６ａは遅延回路２６による遅延時間を、２８ａは遅延回路２８ａによる遅延時間を示す。キャプチャ時には、ＮＴ信号によって切り替えられて、全てのスキャンラインに、基本スキャンクロックＣＬＫｂと同一のクロックが供給される。
【００４２】
図１８は、図１１、図１４に示したように、ＬＳＩ外部から複数クロックを供給する場合における対策を施した回路の例を示す。ＬＳＩ３３の内部には、第１〜第ｎスキャンラインに対して、ＡＮＤゲート３４を介してスキャンクロックが供給される。各ＡＮＤゲート３４には、ＬＳＩ３３外部から、クロックＣＬＫ０１、ＣＬＫ０２，ＣＬＫ０ｎが供給される。全てのＡＮＤゲート３４の一方の入力には、同期基準クロックとしてクロックＣＬＫ０１が供給される。
【００４３】
ＬＳＩ３３への入力信号はＬＳＩテスターから供給されるが、テスターのスキューに起因して、意図した通りの入力信号が供給されず、複数のそれぞれの信号の同期が取れない場合もあり得る。この場合、スキャンクロックのサイクルがずれて、スキャンテストが正しく出来ないという弊害も発生し得る。図１８の構成は、各スキャンラインに対して供給される信号のサイクルが一致するように、信号の同期をとるための回路としてＡＮＤゲート３４が追加された例である。この回路により、ＬＳＩ外部でデュティーを加工したスキャンクロックを、確実に同一サイクルでスキャンラインに供給することが可能になる。
【００４４】
以上の本実施の形態に示した方法は、スキャンテストに限らず、通常の同期設計回路に対しても適用出来る。ＬＳＩ内部のクロックデュティーを変更する回路を備え、複数のクロック系統間で、入力されるクロックのデュティーを変更することにより、スキャンテストと同様に消費電力を抑える効果を得ることができる。
【００４５】
（実施の形態６）
図１９、図２０は、本発明の実施の形態６における、キャプチャ時に同期を取るための回路をＬＳＩ回路中に内蔵した例を示す。すなわちスキャン設計において、シフト動作時は、デュティーが変わっていたり、遅延していたりしていても、キャプチャ時には同期が取られるように構成した例である。
【００４６】
図１９の構成では、ＬＳＩ３５内に、デュティーを加工するとともに、キャプチャ時に同期を取るためのデュティー加工部３６を有する。デュティー加工部３６では、ＬＳＩ３５の外部から供給されるクロックＣＬＫｂを加工して、デュティーの異なるクロックＣＬＫ１、ＣＬＫ２、…ＣＬＫｎを作成し、各スキャンラインＳＬ１、ＳＬ２、…ＳＬｎに供給する。それとともに、シフト動作時にはスキャンラインの段数分だけカウントし、キャプチャ時に同期を取り、カウントリセットし、再びシフト時にスキャンラインの段数をカウントする。
【００４７】
図２０は、スキャンキャプチャに際して、ＮＴ信号により切替回路３７を動作させて、基本クロックと同一のクロックＣＬＫ１が全てのスキャンラインに供給される回路例を示す。すなわち、スキャンキャプチャ時には、基本クロックの信号が全てのスキャンラインに与えられることにより、キャプチャ時の同期が取られる構成である。
【００４８】
スキャンラインがお互いに関係し合わない場合は、キャプチャ時もクロックのデュティ−を変えたままでよい。
【００４９】
（実施の形態７）
本発明の実施の形態７におけるテスト方法について、図２１、図２２を参照して説明する。ＬＳＩのテストは、テスターからＬＳＩに対して信号を与え、ＬＳＩから出力される信号を確認することにより行われる。
【００５０】
図２１は、テスター３９からデュティーの異なる複数のクロック信号４０をＬＳＩ３８のスキャンラインに与え、ＬＳＩ３８をテストする例を示している。テスター３９にデュティを変える機能をもたせることにより、ＬＳＩ３８に供給するクロックデュティーを変更したパターンを自動生成する。テスター３９にデュティーを変える機能を追加することにより、設計段階のケアを削減しつつ、ＬＳＩ３８のスキャン時における消費電流を低減させ、テスト精度を高めることができる。
【００５１】
図２２は、スキャンライン等の回路情報を、デュティー変更の情報４１としてテスター３９に供給する例を示す。デュティー変更の情報に基づき、それに応じてデュティを変えたスキャンクロックを自動生成し、テスター３９からデュティーの異なるクロック信号をＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８をテストする。テスター３９に供給するデュティー変更の情報４１として、レイアウト情報からのスキャンラインのデュティの変え方の情報を含ませたり、レイアウト情報そのものを含ませることにより、消費電力を下げるデュティの変え方をさらに精度よく、且つ効率的に行うことが可能になる。
【００５２】
（実施の形態８）
本発明の実施の形態８におけるテスト方法について、図２３、図２４を参照して説明する。
【００５３】
図２３は、テスターではなく、評価ボード４２上でデュティーの異なる複数のクロック信号４０を作成してＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８をテストする例を示す。評価ボード４２にデュティを変える機能をもたせることにより、ＬＳＩ３８に供給するクロックデュティーを変更したパターンを自動生成する。この場合、テスターから評価ボード４２に供給する信号については、デュティーを加工する必要は無い。評価ボード４２にデュティーを変える機能を追加することにより、設計段階のケアを削減しつつ、ＬＳＩ３８でのスキャン時の消費電流を低減させ、テスト精度を高めることができる。
【００５４】
図２４は、スキャンライン等の回路情報を、デュティー変更の情報４１として評価ボード４２に供給する例を示す。デュティー変更の情報４１に基づき、それに応じてデュティを変えたスキャンクロックを自動生成し、評価ボード４２からデュティーの異なる複数のクロック信号４０をＬＳＩ３８のスキャンラインに供給し、ＬＳＩ３８をテストする。評価ボード４２に供給するデュティー変更の情報４１として、レイアウト情報からのスキャンラインのデュティの変え方の情報を含ませたり、レイアウト情報そのものを含ませることにより、消費電力を下げるデュティの変え方をさらに精度よく、且つ効率的に行うことが可能になる。
【００５５】
【発明の効果】
本発明によれば、デュティーを変えたクロックを入力してスキャンテストを行うことにより、クロック動作時の電力消費に伴い発生する電圧降下、信号線間の影響による誤動作等の物理的な影響を抑え、集積回路を効率的かつ高精度でテストすることが可能になる。
【図面の簡単な説明】
【図１】 本発明の基本的な概念を説明するためのクロック波形を示す図
【図２】 本発明の実施の形態１におけるスキャンテストに用いられるクロックの一例を示す図
【図３】 本発明の実施の形態１におけるクロックを、通常の同期回路に適用する場合を示す図
【図４】 本発明の実施の形態２におけるテストパターンを自動生成するフローを示す図
【図５】 本発明の実施の形態３における、スキャンラインの情報に基づいてクロックデューティーを変更する方法を説明するための図
【図６】 本発明の実施の形態３における、スキャンラインの情報により変更されたクロックデュティーを示す図
【図７】 本発明の実施の形態３における、スキャンラインの情報によりクロックデュティーを変更する方法に関して説明するための図
【図８】 本発明の実施の形態３における、スキャンラインの情報によりクロックデュティーを変更する他の方法について示す図
【図９】 本発明の実施の形態３におけるクロックデュティーのずらし方を示す図
【図１０】 本発明の実施の形態４における、レイアウト情報に基づき、クロックのデューティーを変更してスキャンパターンを自動生成するフローを示すフローチャート
【図１１】 本発明の実施の形態１〜４における、ＬＳＩの外部でスキャンクロックのデュティーを変更する方法を説明する図
【図１２】 本発明の実施の形態５における、ＬＳＩの内部にクロックデュティーを変更する回路を内蔵させる方法を説明する図
【図１３】 図１２の構成を実現するための具体的な回路の概要を示す図
【図１４】 本発明の実施の形態５における、ＬＳＩの内部にクロックデュティーを変更する回路を内蔵し、ＬＳＩ外部からは複数クロックを入力する方法を説明する図
【図１５】 本発明の実施の形態５におけるクロックデュティーを加工する回路例を示す図
【図１６】 本発明の実施の形態５における、クロックデュティーを加工し、かつスキャンキャプチャを同一クロックにするための回路例を示す図
【図１７】 本発明の実施の形態５におけるスキャン動作波形を示す図
【図１８】 本発明の実施の形態５における回路例に対して、信号の同期をとる回路を追加した例を示す図
【図１９】 本発明の実施の形態６におけるスキャンテストにおいて、スキャンラインの情報に基づいてキャプチャ動作の同期を取る機能を有する回路例を示す図
【図２０】 本発明の実施の形態６における、ＮＴ信号によりスキャンキャプチャの動作を制御する回路例を示す図
【図２１】 本発明の実施の形態７における、テスターからデュティーの異なるクロック信号をＬＳＩに与えてテストする例を示す図
【図２２】 図２１の方法においてテスターにデュティー変更の情報を与える例を示す図
【図２３】 本発明の実施の形態８における、評価ボードからデュティーの異なるクロック信号をＬＳＩに与えてテストする例を示す図
【図２４】 図２３の方法においてテスターにデュティー変更の情報を与える例を示す図
【図２５】 従来例のスキャンテストの方法を示す図
【図２６】 従来例のＡＴＰＧによりスキャンパターンを自動生成するフローを示す図
【図２７】 従来例のスキャンテストにおける消費電力を抑制する回路対策例を示す図
【図２８】 従来例のスキャンテストにおける消費電力を抑制する他の回路対策例を示す図
【符号の説明】
１ａ〜１ｆ スキャンフリップフロップ
２、３ スキャンラインＡ、Ｂ
４ フリップフロップ
５、６ クロック系統Ａ、Ｂ
７、１４ 回路情報
８、１６ ＡＴＰＧ
９、１７ テストパターン
１０、１８、２１、３３、３５、３８ ＬＳＩ
ＳＬ１〜ＳＬｎ 第１〜第ｎスキャンライン
１１〜１３ ブロックＡ〜Ｃ
１５ レイアウト情報
１９ デュティー加工手段
２０ スキャンクロック
２２ ブロック
２３、２４、３６ デュティー加工部
２５、２７、２９、３４ ＡＮＤゲート
２６、２８ 遅延回路
３０、３１、３２、３７ 切替回路
２６ａ、２８ａ 遅延時間
３９ テスター
４０ クロック信号
４１ デュティー変更の情報
４２ 評価ボード
１０１〜１０６ スキャンフリップフロップ
１０７ 第１スキャンライン
１０８ 第２スキャンライン
１０９ クロック
１１３ テストパターン
１１２ ＡＴＰＧ
１１１ 回路情報
１２１、１２２、１２３ スキャンライン
１２４、１２５ クロック
１２６ クロック制御回路
ＣＬＫｂ、ＣＬＫｂ１、ＣＬＫｂ２ クロック
ＣＬＫ１、ＣＬＫ２、ＣＬＫ３、ＣＬＫ４、ＣＬＫｎ クロック
Claims (10)
- 複数のクロック系統を備えた半導体集積回路の設計方法において、
少なくとも一部の前記クロック系統に対して、デュティーを変えたクロックを入力してシフト動作を行い、かつ、デューティーをそろえたクロックを入力してキャプチャ動作を行うことによりスキャンテストを行うことを特徴とする半導体集積回路の設計方法。 - スキャンテストに際して供給されるスキャンクロックのデューティーを変更したテストパターンを生成するデューティー変更手段を用いて、
スキャンテストのシフト動作時にはデューティーを変更したクロックを前記各クロック系統に供給し、スキャンテストのキャプチャ動作時にはデューティーを揃えたクロック信号を前記各クロック系統に供給することを特徴とする請求項１に記載の半導体集積回路の設計方法。 - 前記クロック系統に関する情報に基づいてクロックデューティーを変更することを特徴とする請求項２に記載の半導体集積回路の設計方法。
- 前記半導体集積回路のレイアウト情報に基づいてクロックデューティーを変更することを特徴とする請求項３に記載の半導体集積回路の設計方法。
- 前記各クロック系統に入力するクロックのデューティーを変更する機能を前記半導体集積回路に付与することにより、クロックデューティーを変更することを特徴とする請求項１に記載の半導体集積回路の設計方法。
- スキャンテストにおいて、スキャンラインの情報に基づいてキャプチャ動作の同期を取ることを特徴とする請求項１または５に記載の半導体集積回路の設計方法。
- 半導体集積回路に含まれる複数のスキャンラインに対して、各々クロックを入力してスキャンテストを行う半導体集積回路のテスト方法において、
少なくとも一部の前記スキャンラインに対して、スキャンテストのシフト動作時にはデューティーを変更したクロックを入力し、スキャンテストのキャプチャ動作時にはデューティーを揃えたクロックを入力して前記スキャンテストを行うことを特徴とする半導体集積回路のテスト方法。 - スキャンテストに際して供給されるスキャンクロックのデューティーを変更したテストパターンを生成するデューティー変更手段により、デューティーを変更したクロックを前記スキャンラインに供給することを特徴とする請求項７に記載の半導体集積回路のテスト方法。
- 前記スキャンラインに関する情報に基づいてクロックデューティーを変更することを特徴とする請求項７または８に記載の半導体集積回路のテスト方法。
- 半導体集積回路のレイアウト情報に基づいてクロックデューティーを変更することを特徴とする請求項７〜９のいずれか１項に記載の半導体集積回路のテスト方法。
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| KR101047533B1 (ko) * | 2007-02-23 | 2011-07-08 | 삼성전자주식회사 | 멀티 페이즈 스캔체인을 구동하는 시스템온칩과 그 방법 |
| US7831877B2 (en) * | 2007-03-08 | 2010-11-09 | Silicon Image, Inc. | Circuitry to prevent peak power problems during scan shift |
| JP2008224315A (ja) * | 2007-03-09 | 2008-09-25 | Nec Electronics Corp | テストパターン生成装置およびテストパターン生成方法 |
| US7611540B2 (en) * | 2007-05-01 | 2009-11-03 | Moximed, Inc. | Extra-articular implantable mechanical energy absorbing systems and implantation method |
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| US8225262B1 (en) * | 2009-03-18 | 2012-07-17 | Xilinx, Inc. | Method of and system for placing clock circuits in an integrated circuit |
| US8627160B2 (en) * | 2010-04-21 | 2014-01-07 | Lsi Corporation | System and device for reducing instantaneous voltage droop during a scan shift operation |
| US8918689B2 (en) | 2010-07-19 | 2014-12-23 | Stmicroelectronics International N.V. | Circuit for testing integrated circuits |
| US8538718B2 (en) | 2010-12-14 | 2013-09-17 | International Business Machines Corporation | Clock edge grouping for at-speed test |
| CN103809104B (zh) * | 2012-11-09 | 2017-03-01 | 瑞昱半导体股份有限公司 | 扫描时脉产生器以及扫描时脉产生方法 |
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| FR3023620B1 (fr) * | 2014-07-09 | 2016-07-29 | Stmicroelectronics (Grenoble 2) Sas | Procede de gestion du fonctionnement d'un mode test d'un composant logique avec restauration de l'etat precedant le test |
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|---|---|---|---|---|
| DE3919145A1 (de) * | 1989-06-12 | 1990-12-13 | Leybold Ag | Verfahren und vorrichtung zum beschichten eines substrats mit elektrisch leitenden werkstoffen |
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| CA2225879C (en) * | 1997-12-29 | 2001-05-01 | Jean-Francois Cote | Clock skew management method and apparatus |
| US6555182B1 (en) * | 1998-07-03 | 2003-04-29 | Sony Corporation | Surface hardened resins for disk substrates, methods of manufacture thereof and production devices for the manufacture thereof |
| JP2000081862A (ja) | 1998-07-10 | 2000-03-21 | Toshiba Corp | 液晶表示装置駆動回路 |
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| US6338777B1 (en) * | 1998-10-23 | 2002-01-15 | International Business Machines Corporation | Method and apparatus for sputtering thin films |
| JP4428489B2 (ja) * | 1999-08-23 | 2010-03-10 | パナソニック株式会社 | 集積回路装置及びそのテスト方法 |
| JP2001165996A (ja) | 1999-12-07 | 2001-06-22 | Matsushita Electric Ind Co Ltd | 半導体集積回路並びにその設計方法及び検査方法 |
| US6618826B1 (en) * | 2000-10-26 | 2003-09-09 | Cadence Design Systems, Inc. | Test sequences generated by automatic test pattern generation and applicable to circuits with embedded multi-port RAMs |
| US20020170010A1 (en) * | 2001-04-26 | 2002-11-14 | Jayashree Saxena | Power reduction in module-based scan testing |
| JP2003166047A (ja) * | 2001-09-20 | 2003-06-13 | Shin Meiwa Ind Co Ltd | ハロゲン化合物の成膜方法及び成膜装置、並びにフッ化マグネシウム膜 |
| US20030084390A1 (en) * | 2001-10-26 | 2003-05-01 | Mentor Graphics Corporation | At-speed test using on-chip controller |
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